JPH0934603A - インターフェース装置、及びこれを用いたコンピュータ装置 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータ装置と接続することができる周
辺機器の種類をユーザーの要求に応えて柔軟に変更す
る。 【解決手段】 データの転送様態を変換するハードウェ
アをロジックセルブロック、ディスクリートブロック及
び配線セルブロックで構成し、それらのハードウェアの
動作機能を定義する複数組の論理情報データ及び複数組
の配線情報データをコンフィギュレーションブロックに
記憶する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵとプリンタ
などの周辺機器との間で論理的な接続を行うインターフ
ェース装置、及びこれを用いたコンピュータ装置に関す
る。

【０００２】

【従来の技術】近年、パーソナルコンピュータ（以下、
ＰＣと呼ぶ）の軽量小型化とともに、ユーザーがＰＣを
携帯して移動するモーバイルコンピューティングが普及
しつつある。具体的には、ノートブックタイプのＰＣで
は、Ａ４サイズのものに代わり、携帯性に優れたＢ５サ
イズのものが主力製品として製造されている。また、パ
ームトップＰＣ、ＰＤＡ（Personal Digital Assistant
s）などの携帯情報端末機が、さらに携帯性に優れたコ
ンピュータ装置として実用化されている。そして、ユー
ザーが携帯したコンピュータ装置をプリンタ、インター
ネットなどの周辺機器に接続することにより、モーバイ
ルコンピューティングが行われる。また、周知のよう
に、インターフェース装置が、コンピュータ装置と周辺
機器との間に設けられ、当該コンピュータ装置のＣＰＵ
と周辺機器とを論理的に接続している。すなわち、イン
ターフェース装置が、データの転送速度、電気的なレベ
ル等のデータの転送様態を所定のプロトコルに沿って変
換し、ＣＰＵと周辺機器とを論理的に接続している。さ
らに、携帯性に優れた上述のコンピュータ装置では、従
来のインターフェース装置として、カード状のインター
フェース装置（以下、インターフェースカードと呼ぶ）
が用いられている。このインターフェースカードは、Ｐ
ＣＭＣＩＡ（Personal Computer Memory Card Internat
ional Association）と呼ばれる規格により、標準化さ
れたものであり、１つの転送様態を変換するプロトコル
を実現する論理回路で構成されている。また、コンピュ
ータ装置には、上記規格に準拠したインターフェースカ
ード用のカードスロットが、標準的に装備されている。
尚、モデム、ＬＡＮ、ＳＣＳＩ等の周辺機器の１つに対
応した多種類のインターフェースカードが、様々なベン
ダーから発売されている。ユーザーは、これらのインタ
ーフェースカードのうち、接続する周辺機器に対応した
インターフェースカードを選択し、同インターフェース
カードをカードスロットに挿入することにより、コンピ
ュータ装置と当該周辺機器とを接続することができる。

【０００３】

【発明が解決しようとする課題】上記のような従来のイ
ンターフェースカード（装置）では、コンピュータ装置
にカードスロットを設ける必要があった。ところが、コ
ンピュータ装置を軽量小型化した場合、カードスロット
をコンピュータ装置の表面に設けることができない恐れ
があった。このため、カードスロットをコンピュータ装
置に標準装備することができないという問題点を生じ
た。また、プロトコルが異なる複数の周辺機器をコンピ
ュータ装置に接続するためには、それらの各周辺機器に
対応した多数のインターフェースカードを用意する必要
があった。特に、モーバイルコンピューティングを行う
場合には、それら多数のインターフェースカードを持ち
歩く必要があるという問題点を生じた。

【０００４】この発明は、以上のような問題点を解決す
るためになされたものであり、コンピュータ装置と接続
することができる周辺機器の種類をユーザーの要求に応
えて柔軟に変更することができるインターフェース装
置、及びこれを用いたコンピュータ装置を提供すること
を目的とする。また、この発明は、コンピュータ装置に
容易に標準装備することができるインターフェース装
置、及びこれを用いたコンピュータ装置を提供すること
を目的とする。

【０００５】

【課題を解決するための手段】本発明のインターフェー
ス装置またはコンピュータ装置は、データの転送様態を
変換するハードウェアをロジックセルブロック、ディス
クリートブロック及び配線セルブロックで構成し、それ
らのハードウェアの動作機能を定義する複数組の論理情
報データ及び複数組の配線情報データをコンフィギュレ
ーションブロックに記憶している。このように構成する
ことにより、コンピュータ装置と接続する周辺機器に対
応して論理情報データ及び配線情報データを選択するこ
とができ、コンピュータ装置とプロトコルが異なる複数
の周辺機器とを論理的に接続することができる。

【０００６】

【発明の実施の形態】本発明のインターフェース装置で
は、上記のように構成されたインターフェース装置で
は、論理情報データと接続情報データを１組とするデー
タを複数組記憶するコンフィギュレーションブロック、
第１、第２、第３、及び第４のポートに接続され、前記
第３のポートから入力される前記論理情報データに基づ
いて前記第１、第２、及び第４のポートとの間の機能的
な関係がプログラム可能であるロジックセルブロック、
第５のポートに接続された複数の電子素子で構成され、
前記ロジックセルブロックの動作機能を補助するディス
クリートブロック、前記第４及び第５のポートと第６の
ポートとに接続され、前記第６のポートから入力される
前記接続情報データに基づいて前記第４及び第５のポー
トとの間の接続関係がプログラム可能である配線セルブ
ロック、及び前記論理情報データ及び接続情報データを
前記第３及び第６のポートを介して前記ロジックセルブ
ロック及び前記配線セルブロックにそれぞれ転送する制
御ブロックを有し、前記第１のポートと前記第２のポー
トとの間でデータの転送様態を変換してデータ転送を行
う。上記のように構成されたインターフェース装置は、
複数組の論理情報データ及び複数組の配線情報データを
コンフィギュレーションブロックに記憶し、１組の論理
情報データ及び配線情報データに基づいてロジックセル
ブロック、ディスクリートブロック及び配線セルブロッ
クがデータの転送様態を変換する。このため、コンピュ
ータ装置と接続する周辺機器に対応して論理情報データ
及び配線情報データを選択することができ、コンピュー
タ装置とプロトコルが異なる複数の周辺機器とを論理的
に接続することができる。

【０００７】さらに、他の発明のインターフェース装置
は、第１、第２、第３、及び第４のポートに接続され、
前記第３のポートから入力される論理情報データに基づ
いて前記第１、第２、及び第４のポートとの間の機能的
な関係がプログラム可能であるロジックセルブロック、
第５のポートに接続された複数の電子素子で構成され、
前記ロジックセルブロックの動作機能を補助するディス
クリートブロック、前記第４及び第５のポートと第６の
ポートとに接続され、前記第６のポートから入力される
接続情報データに基づいて前記第４及び第５のポートと
の間の接続関係がプログラム可能である配線セルブロッ
ク、及び前記第１及び前記第２のポートのいずれか一方
のポートに接続され、前記一方のポートから入力される
前記論理情報データ及び接続情報データを前記第３及び
第６のポートを介して前記ロジックセルブロック及び前
記配線セルブロックにそれぞれ転送する制御ブロックを
有し、前記第１のポートと前記第２のポートとの間でデ
ータの転送様態を変換してデータ転送を行う。上記のよ
うに構成されたインターフェース装置では、外部の記憶
装置に記憶した複数組の論理情報データ及び複数組の配
線情報データを選択することができるので、コンピュー
タ装置と接続することができる周辺機器の数を増加する
ことができる。また、論理情報データや配線情報データ
を変更する場合、例えばバグなどの異常の発生、あるい
はバージョンアップを行う場合でも、インターフェース
装置を変更することなく、外部の記憶装置で容易に変更
できる。

【０００８】さらに、他の発明のインターフェース装置
では、論理情報データと接続情報データを１組とするデ
ータを複数組記憶するコンフィギュレーションブロッ
ク、第３及び第４のポートに接続され、前記第３のポー
トから入力される前記論理情報データに基づいて前記第
４のポートとの間の機能的な関係がプログラム可能であ
るロジックセルブロック、第５のポートに接続された複
数の電子素子で構成され、前記ロジックセルブロックの
動作機能を補助するディスクリートブロック、前記第４
及び第５のポート、第６のポート、及び第７から第Ｎの
ポート（Ｎは８以上の整数）とに接続され、前記第６の
ポートから入力される前記接続情報データに基づいて前
記第４、第５、第７から第Ｎまでのポートとの間の接続
関係がプログラム可能である配線セルブロック、及び前
記論理情報データ及び接続情報データを前記第３及び第
６のポートを介して前記ロジックセルブロック及び前記
配線セルブロックにそれぞれ転送する制御ブロックを有
し、前記第７のポートから前記第Ｎのポートとの間でデ
ータの転送様態を変換してデータ転送を行う。上記のよ
うに構成されたインターフェース装置では、配線セルブ
ロックに接続された複数の第７のポートから第Ｎのポー
トにコンピュータ装置や周辺機器を接続することができ
る。このことにより、ロジックセルブロックを変更する
ことなく、配線セルブロックでピン配置の違いを吸収で
きる。また、配線セルブロック内で複数のコンピュータ
装置や周辺機器を接続しているので、コンピュータ装置
や周辺機器同士の直接的なデータ転送を行うことができ
る。

【０００９】さらに、他の発明のインターフェース装置
では、第３及び第４のポートに接続され、前記第３のポ
ートから入力される論理情報データに基づいて前記第４
のポートとの間の機能的な関係がプログラム可能である
ロジックセルブロック、第５のポートに接続された複数
の電子素子で構成され、前記ロジックセルブロックの動
作機能を補助するディスクリートブロック、前記第４及
び第５のポート、第６のポート、及び第７から第Ｎのポ
ート（Ｎは８以上の整数）とに接続され、前記第６のポ
ートから入力される接続情報データに基づいて前記第
４、第５、第７から第Ｎまでのポートとの間の接続関係
がプログラム可能である配線セルブロック、及び前記第
７から前記第Ｎのポートのいずれか一つのポートに接続
され、前記一つのポートから入力される前記論理情報デ
ータ及び接続情報データを前記第３及び第６のポートを
介して前記ロジックセルブロック及び前記配線セルブロ
ックにそれぞれ転送する制御ブロックを有し、前記第７
のポートから前記第Ｎのポートとの間でデータの転送様
態を変換してデータ転送を行う。上記のように構成され
たインターフェース装置では、外部の記憶装置に記憶し
た複数組の論理情報データ及び複数組の配線情報データ
を選択することができるので、コンピュータ装置と接続
することができる周辺機器の数を増加することができ
る。また、論理情報データや配線情報データを変更する
場合、例えばバグなどの異常の発生、あるいはバージョ
ンアップを行う場合でも、インターフェース装置を変更
することなく、外部の記憶装置で容易に変更できる。

【００１０】本発明のコンピュータ装置では、論理情報
データと接続情報データを１組とするデータを複数組記
憶するコンフィギュレーションブロック、第１、第２、
第３、及び第４のポートに接続され、前記第３のポート
から入力される前記論理情報データに基づいて前記第
１、第２、及び第４のポートとの間の機能的な関係がプ
ログラム可能であるロジックセルブロック、第５のポー
トに接続された複数の電子素子で構成され、前記ロジッ
クセルブロックの動作機能を補助するディスクリートブ
ロック、前記第４及び第５のポートと第６のポートとに
接続され、前記第６のポートから入力される前記接続情
報データに基づいて前記第４及び第５のポートとの間の
接続関係がプログラム可能である配線セルブロック、及
び前記論理情報データ及び接続情報データを前記第３及
び第６のポートを介して前記ロジックセルブロック及び
前記配線セルブロックにそれぞれ転送する制御ブロック
を備えたインターフェース装置、及び前記第１及び第２
のポートのいずれか一方のポートに接続され、前記制御
ブロックを制御するＣＰＵを有し、前記第１のポートと
前記第２のポートとの間でデータの転送様態を変換して
データ転送を行う。上記のように構成されたコンピュー
タ装置では、内蔵したインターフェース装置において、
データの転送様態を変換するハードウェアをロジックセ
ルブロック、ディスクリートブロック及び配線セルブロ
ックで構成し、それらのハードウェアの動作機能を定義
する複数組の論理情報データ及び複数組の配線情報デー
タをコンフィギュレーションブロックに記憶している。
このことにより、ＣＰＵとプロトコルが異なる複数の周
辺機器とを論理的に接続することができる。

【００１１】さらに、他の発明のコンピュータ装置は、
第１、第２、第３、及び第４のポートに接続され、前記
第３のポートから入力される論理情報データに基づいて
前記第１、第２、及び第４のポートとの間の機能的な関
係がプログラム可能であるロジックセルブロック、第５
のポートに接続された複数の電子素子で構成され、前記
ロジックセルブロックの動作機能を補助するディスクリ
ートブロック、前記第４及び第５のポートと第６のポー
トとに接続され、前記第６のポートから入力される接続
情報データに基づいて前記第４及び第５のポートとの間
の接続関係がプログラム可能である配線セルブロック、
及び前記第１及び前記第２のポートのいずれか一方のポ
ートに接続され、前記一方のポートから入力される前記
論理情報データ及び接続情報データを前記第３及び第６
のポートを介して前記ロジックセルブロック及び前記配
線セルブロックにそれぞれ転送する制御ブロックを備え
たインターフェース装置、前記第１及び第２のポートの
いずれか一方のポートに接続され、前記制御ブロックを
制御するＣＰＵ、及び前記一方のポートに接続され、前
記論理情報データと前記接続情報データを１組とするデ
ータを複数組記憶する外部記憶装置を有し、前記第１の
ポートと前記第２のポートとの間でデータの転送様態を
変換してデータ転送を行う。上記のように構成されたコ
ンピュータ装置では、複数組の論理情報データ及び複数
組の配線情報データを外部記憶装置に記憶するので、Ｃ
ＰＵと接続することができる周辺機器の数を増加するこ
とができる。また、論理情報データや配線情報データを
変更する場合、例えばバグなどの異常の発生、あるいは
バージョンアップを行う場合でも、インターフェース装
置を変更することなく、外部記憶装置で容易に変更でき
る。

【００１２】さらに、他の発明のコンピュータ装置は、
論理情報データと接続情報データを１組とするデータを
複数組記憶するコンフィギュレーションブロック、第３
及び第４のポートに接続され、前記第３のポートから入
力される前記論理情報データに基づいて前記第４のポー
トとの間の機能的な関係がプログラム可能であるロジッ
クセルブロック、第５のポートに接続された複数の電子
素子で構成され、前記ロジックセルブロックの動作機能
を補助するディスクリートブロック、前記第４及び第５
のポート、第６のポート、及び第７から第Ｎのポート
（Ｎは８以上の整数）とに接続され、前記第６のポート
から入力される前記接続情報データに基づいて前記第
４、第５、第７から第Ｎまでのポートとの間の接続関係
がプログラム可能である配線セルブロック、及び前記論
理情報データ及び接続情報データを前記第３及び第６の
ポートを介して前記ロジックセルブロック及び前記配線
セルブロックにそれぞれ転送する制御ブロックを備えた
インターフェース装置、及び前記第７から前記第Ｎのポ
ートのいずれか一つのポートに接続され、前記制御ブロ
ックを制御するＣＰＵを有し、前記第７のポートから前
記第Ｎのポートとの間でデータの転送様態を変換してデ
ータ転送を行う。上記のように構成されたコンピュータ
装置では、複数の周辺機器をＣＰＵに接続することがで
きる。また、配線セルブロック内でＣＰＵや複数の周辺
機器を接続しているので、ＣＰＵや複数の周辺機器同士
の直接的なデータ転送を行うことができる。

【００１３】さらに、他の発明のコンピュータ装置は、
第３及び第４のポートに接続され、前記第３のポートか
ら入力される論理情報データに基づいて前記第４のポー
トとの間の機能的な関係がプログラム可能であるロジッ
クセルブロック、第５のポートに接続された複数の電子
素子で構成され、前記ロジックセルブロックの動作機能
を補助するディスクリートブロック、前記第４及び第５
のポート、第６のポート、及び第７から第Ｎのポート
（Ｎは８以上の整数）とに接続され、前記第６のポート
から入力される接続情報データに基づいて前記第４、第
５、第７から第Ｎまでのポートとの間の接続関係がプロ
グラム可能である配線セルブロック、及び前記第７から
前記第Ｎのポートのいずれか一つのポートに接続され、
前記一つのポートから入力される前記論理情報データ及
び接続情報データを前記第３及び第６のポートを介して
前記ロジックセルブロック及び前記配線セルブロックに
それぞれ転送する制御ブロックを備えたインターフェー
ス装置、前記第７から前記第Ｎのポートのいずれか一つ
のポートに接続され、前記制御ブロックを制御するＣＰ
Ｕ、及び前記一つのポートに接続され、前記論理情報デ
ータと前記接続情報データを１組とするデータを複数組
記憶する外部記憶装置を有し、前記第７のポートから前
記第Ｎのポートとの間でデータの転送様態を変換してデ
ータ転送を行う。上記のように構成されたコンピュータ
装置では、論理情報データ及び配線情報データを外部記
憶装置に記憶するので、ＣＰＵと接続することができる
周辺機器の数を増加することができる。また、論理情報
データや配線情報データを変更する場合、例えばバグな
どの異常の発生、あるいはバージョンアップを行う場合
でも、インターフェース装置を変更することなく、外部
記憶装置で容易に変更できる。

【００１４】

【実施例】以下、本発明のインターフェース装置、及び
これを用いたコンピュータ装置の好ましい実施例につい
て図面を参照して説明する。

【００１５】《実施例１》図１は、本発明の実施例１で
あるインターフェース装置の構成を示すブロック図であ
る。図１において、インターフェース装置５１は、第
１、第２、第３、及び第４のポート６、７、８、及び９
に接続されたロジックセルブロック１、第５のポート１
０に接続されたディスクリートブロック２、及び第４、
第５、及び第６のポート９、１０、及び１１に接続され
た配線セルブロック３を有する。さらに、インターフェ
ース装置５１には、１組の論理情報データ及び配線情報
データを複数組記憶しているコンフィギュレーションブ
ロック４、及び１組の論理情報データ及び配線情報デー
タを第３及び第６のポート８及び１１を経てロジックセ
ルブロック１及び配線セルブロック３にそれぞれダウン
ロードする制御ブロック５が設けられている。尚、この
インターフェース装置５１は、例えば１５０ｍｍ×１０
０ｍｍのプリント基板（図示せず）上に構成したもので
あり、第１及び第２のポート６及び７の一方にはコンピ
ュータ装置（図示せず）が接続され、他方にはモデム、
ＬＡＮ、プリンタ等の１つの周辺機器（図示せず）が接
続される。

【００１６】ロジックセルブロック１は、論理情報デー
タに基づいて当該インターフェース装置５０の動作機能
を実質的に定義するブロックであり、例えばＸＩＬＩＮ
Ｘ社、ＬＣＡシリーズのＬＳＩ（タイプＸＣ−３０００
またはＸＣ−４０００）が用いられている。このＬＳＩ
には、メモリセル、及びマルチプレクサ回路、フリップ
フロップ回路などの複数の論理回路が集積されている。
また、メモリセルは第３のポート８に接続され、論理情
報データが制御ブロック５から第３のポート８を経てメ
モリセルに書き込まれる。複数の各論理回路は、第１、
第２、及び第４のポート６、７、及び９に接続されてい
る。これらの論理回路は、論理情報データに基づいてＬ
ＳＩの内部で結線され、その論理が定義される。すなわ
ち、第１、第２、及び第４のポート６、７、及び９との
間の機能的な関係が、論理情報データに基づいてプログ
ラム可能となり、ロジックセルブロック１の動作機能が
決定される。ディスクリートブロック２は、ロジックセ
ルブロック１の動作機能を補助するブロックであり、抵
抗、コンデンサ、ＬＥＤ等の複数の電子素子２１が設け
られている。また、これらの電子素子２１の各端子は、
第５のポート１０に接続されている。配線セルブロック
３は、メモリセルを有するＬＳＩで構成されている。ま
た、配線セルブロック３は、メモリセルに書き込まれる
配線情報データに基づいて第４のポート９と第５のポー
ト１０との間を接続する。すなわち、第４のポート９と
第５のポート１０との間の接続関係が、配線情報データ
に基づいてプログラム可能となり、ロジックセルブロッ
ク１内の所定の論理回路とディスクリートブロック２内
の所定の電子素子とが接続される。コンフィギュレーシ
ョンブロック４は、例えばＲＯＭにより構成されたブロ
ックであり、コンピュータ装置と周辺機器とを論理的に
接続するための手順、すなわちプロトコルである論理情
報データ及び配線情報データを複数組ＲＯＭ内の複数の
アドレスに記憶している。制御ブロック５は、例えばＴ
ＴＬ回路を有するブロックであり、１つのアドレス内に
書き込まれた１組の論理情報データ及び配線情報データ
を読み出して、上記ＴＴＬ回路により論理情報データと
配線情報データとを分離する。そして、上述したよう
に、論理情報データ及び配線情報データをロジックセル
ブロック１及び配線セルブロック３にそれぞれダウンロ
ードする。

【００１７】次に、このインターフェース装置５１の動
作について説明する。ユーザーが、コンピュータ装置と
接続する周辺機器に応じて、例えば制御ブロック５から
コンフィギュレーションブロック４内のＲＯＭに対して
ソフト的に１つのアドレスを指定し、当該アドレス内に
記憶された１組の論理情報データ及び配線情報データを
選択する。このことにより、論理情報データ及び配線情
報データが、ロジックセルブロック１及び配線セルブロ
ック３にそれぞれダウンロードされる。そして、配線セ
ルブロック３では、第４及び第５のポート９及び１０と
の間の接続関係がプログラム可能となり、ロジックセル
ブロック１では、第１、第２、及び第４のポート６、
７、及び９との間の機能的な関係がプログラム可能とな
る。その結果、データの転送速度、電気的なレベル等の
データの転送様態が、ロジックセルブロック１及びディ
スクリートブロック２で変換されて、コンピュータ装置
のＣＰＵと周辺機器とが論理的に接続される。

【００１８】以上のように、本実施例のインターフェー
ス装置５１では、データの転送様態を変換するハードウ
ェアをロジックセルブロック１、ディスクリートブロッ
ク２及び配線セルブロック３で構成し、それらのハード
ウェアの動作機能を定義する複数組の論理情報データ及
び複数組の配線情報データをコンフィギュレーションブ
ロック４に記憶している。このことにより、従来例のイ
ンターフェースカードのように、複数のインターフェー
スカードを用いることなしに、コンピュータ装置とプロ
トコルが異なる複数の周辺機器とを論理的に接続するこ
とができる。

【００１９】尚、制御ブロック５からコンフィギュレー
ションブロック４内のＲＯＭに対してソフト的に１つの
アドレスを指定し、１組の論理情報データ及び配線情報
データを選択するという上記の構成以外に、制御ブロッ
ク５内に論理情報データ及び配線情報データを選択する
ためのディップスイッチを設け、これを切り換えるよう
にしてハード的に１組の論理情報データ及び配線情報デ
ータを選択する構成としても良い。

【００２０】《実施例２》図２は、本発明の実施例２で
あるインターフェース装置の構成を示すブロック図であ
る。この実施例では、インターフェース装置５２の構成
において、実施例１のコンフィギュレーションブロック
の代わりに、制御ブロック５に第１のポート６とのイン
ターフェース機能を設けた。それ以外は、実施例１のも
のと同様であるのでそれらの説明は省略する。実施例１
との主な違いは、制御ブロック５と第１のポート６とを
論理的に接続し、外部の記憶装置から第１のポート６及
び制御ブロック５を介して、論理情報データ及び配線情
報データをロジックセルブロック１及び配線セルブロッ
ク３にそれぞれダウンロードすることである。すなわ
ち、図２に示すように、この実施例のインターフェース
装置５２では、制御ブロック５が、第１、第３、及び第
６のポート６、８、及び１１に接続されている。そし
て、ユーザーが、このインターフェース装置５２を使用
する際は、まず図示しないハードディスク等の外部の記
憶装置を第１のポート６に接続し、当該記憶装置から第
１のポート６を介して制御ブロック５に必要な論理情報
データ及び配線情報データとを読み出す。続いて、実施
例１のものと同様に、論理情報データ及び配線情報デー
タを制御ブロック５から第３及び第６のポート８及び１
１を介してロジックセルブロック１及び配線セルブロッ
ク３にそれぞれダウンロードする。このように、この実
施例のインターフェース装置５２では、外部の記憶装置
に記憶した複数組の論理情報データ及び複数組の配線情
報データを選択することができるので、実施例１に示し
たものに比べて、コンピュータ装置と接続することがで
きる周辺機器の数を増加することができる。また、論理
情報データや配線情報データを変更する場合、例えばバ
グなどの異常の発生、あるいはバージョンアップを行う
場合でも、インターフェース装置５２を変更することな
く、外部の記憶装置で容易に変更できる。

【００２１】尚、制御ブロック５と第１のポート６とを
接続して、外部の記憶装置から第１のポート６を介して
制御ブロック５に論理情報データ及び配線情報データと
を読み出すという上記の構成以外に、制御ブロック５と
第２のポート７とを接続し、外部の記憶装置から第２の
ポート７を介して制御ブロック５に論理情報データ及び
配線情報データとを読み出す構成としても良い。

【００２２】《実施例３》図３は、本発明の実施例３で
あるインターフェース装置の構成を示すブロック図であ
る。この実施例では、インターフェース装置５３の構成
において、実施例１の第１及び第２のポートの代わり
に、配線セルブロック３’に第７のポート１２ａから第
Ｎのポート１２ｎ（Ｎは８以上の整数）を接続した。そ
れ以外は、実施例１のものと同様であるのでそれらの説
明は省略する。実施例１との主な違いは、配線セルブロ
ック３’に第４〜第６のポート９〜１１と、コンピュー
タ装置と周辺機器が接続される第７のポート１２ａから
第Ｎのポート１２ｎとを接続したことである。すなわ
ち、図３に示すように、配線セルブロック３’には、第
４〜第６のポート９〜１１と、第７のポート１２ａから
第Ｎのポート１２ｎとが接続されている。これらの第７
のポート１２ａから第Ｎのポート１２ｎには、ユーザー
が接続したいコンピュータ装置と周辺機器とが接続され
る。また、ユーザーがこのインターフェース装置５３を
使用する場合は、実施例１のものと同様に、接続する周
辺機器に対応した１組の論理情報データ及び配線情報デ
ータを選択する。そのことにより、論理情報データ及び
配線情報データが、ロジックセルブロック１及び配線セ
ルブロック３にそれぞれダウンロードされる。そして、
配線セルブロック３’では、第４及び第５のポート９及
び１０と第７〜第Ｎのポート１２ａ〜１２ｎとの間の接
続関係がプログラム可能となり、ロジックセルブロック
１では、第４のポート９との間の機能的な関係がプログ
ラム可能となる。その結果、データの転送速度、電気的
なレベル等のデータの転送様態が、ロジックセルブロッ
ク１及びディスクリートブロック２で変換されて、コン
ピュータ装置のＣＰＵと周辺機器とが論理的に接続され
る。このように構成することにより、実施例１のものに
比べて、ロジックセルブロック１の独立性を高め、かつ
マルチプラットフォームへの対応を柔軟に行うことがで
きる。すなわち、コンピュータ装置や周辺機器におい
て、それらとインターフェース装置とを接続するための
コネクタは、コンピュータ装置や周辺機器の仕様の違い
により、そのピン配置が異なるものである。これに対し
て、本実施例のインターフェース装置５３では、複数の
第７のポート１２ａから第Ｎのポート１２ｎを配線セル
ブロック３’に接続している。このことにより、ロジッ
クセルブロック１を変更することなく、配線セルブロッ
ク３’でピン配置の違いを吸収でき、仕様の異なる複数
のコンピュータ装置や周辺機器を接続することができ
る。また、配線セルブロック３’内で複数のコンピュー
タ装置や周辺機器を接続しているので、コンピュータ装
置や周辺機器同士の直接的なデータ転送を行うことがで
きる。

【００２３】《実施例４》図４は、本発明の実施例４で
あるインターフェース装置の構成を示すブロック図であ
る。この実施例では、インターフェース装置５４の構成
において、実施例３のコンフィギュレーションブロック
の代わりに、制御ブロック５に第７のポート１２ａとの
インターフェース機能を設けた。それ以外は、実施例３
のものと同様であるのでそれらの説明は省略する。実施
例３との主な違いは、論理情報データ及び配線情報デー
タを、ハードディスク等の外部の記憶装置から第７のポ
ート１２ａ及び制御ブロック５を介して、ロジックセル
ブロック１及び配線セルブロック３’にそれぞれダウン
ロードすることである。すなわち、図４に示すように、
制御ブロック５が、第３、第６、及び第７のポート８、
１１、及び１２ａに接続されている。そして、ユーザー
が、このインターフェース装置５４を使用する際は、ま
ず図示しない外部の記憶装置を第７のポート１２ａに接
続し、当該記憶装置から第７のポート１２ａを介して制
御ブロック５に必要な論理情報データ及び配線情報デー
タとを読み出す。続いて、実施例３のものと同様に、論
理情報データ及び配線情報データを制御ブロック５から
第３及び第６のポート８及び１１を介してロジックセル
ブロック１及び配線セルブロック３’にそれぞれダウン
ロードする。このように、この実施例のインターフェー
ス装置５４では、外部の記憶装置に記憶した複数組の論
理情報データ及び複数組の配線情報データを選択するこ
とができるので、実施例３に示したものに比べて、コン
ピュータ装置と接続することができる周辺機器の数を増
加することができる。また、論理情報データや配線情報
データを変更する場合、例えばバグなどの異常の発生、
あるいはバージョンアップを行う場合でも、インターフ
ェース装置５４を変更することなく、外部の記憶装置で
容易に変更できる。

【００２４】《実施例５》図５は、本発明の実施例５で
あるコンピュータ装置の構成を示すブロック図である。
図５に示すように、コンピュータ装置７１は、実施例１
に示したインターフェース装置５１とＣＰＵ６１とを有
する。このコンピュータ装置７１では、上記インターフ
ェス装置５１を少なくとも一つ内蔵し、また周辺機器８
１と接続するためのコネクタ（図示せず）を備えてい
る。また、ＣＰＵ６１は、インターフェース装置の第１
及び第２のポート６及び７（図１）のいずれか一方に接
続され、上記コネクタは、第１及び第２のポート６及び
７のいずれか他方に接続されている。ユーザーは、ＣＰ
Ｕ６１を用いて制御ブロック５（図１）を制御すること
により、ＣＰＵ６１と接続する周辺機器８１に対応した
１組の論理情報データ及び配線情報データを選択しコン
フィギュレーションブロック４（図１）から読み出す。
このことにより、論理情報データ及び配線情報データ
が、ロジックセルブロック１（図１）及び配線セルブロ
ック３（図１）にそれぞれダウンロードされる。そし
て、データの転送速度、電気的なレベル等のデータの転
送様態が、ロジックセルブロック１及びディスクリート
ブロック２（図１）で変換されて、コンピュータ装置７
１のＣＰＵ６１と周辺機器８１とが論理的に接続され
る。また、周辺機器８１は、モデム、ＬＡＮ、プリンタ
等であり、周辺機器８１の仕様によりコネクタの形状が
異なるので、コンピュータ装置７１のコネクタとの接続
を行う場合は、変換コネクタを介してコンピュータ装置
７１のコネクタと接続する。このように、本実施例のコ
ンピュータ装置７１では、内蔵したインターフェース装
置５１において、データの転送様態を変換するハードウ
ェアをロジックセルブロック１、ディスクリートブロッ
ク２及び配線セルブロック３で構成し、それらのハード
ウェアの動作機能を定義する複数組の論理情報データ及
び複数組の配線情報データをコンフィギュレーションブ
ロック４に記憶している。このことにより、従来例のイ
ンターフェースカードのように、複数のインターフェー
スカードを用いることなしに、ＣＰＵ６１とプロトコル
が異なる複数の周辺機器８１とを論理的に接続すること
ができる。さらに、インターフェース装置５１と周辺機
器８１との接続は、コネクタでを用いているので、コン
ピュータ装置７１を大きくすることなく、インターフェ
ース装置５１を内蔵することができる。

【００２５】《実施例６》図６は、本発明の実施例６で
あるコンピュータ装置の構成を示すブロック図である。
この実施例では、コンピュータ装置７２の構成におい
て、実施例５のインターフェース装置の代わりに、実施
例２に示したインターフェース装置５２を設け、Ｉ／Ｏ
バス９１によりインターフェース装置５２、ＣＰＵ６
１、及び外部記憶装置９２を接続した。それ以外は、実
施例５のものと同様であるのでそれらの説明は省略す
る。実施例５との主な違いは、Ｉ／Ｏバス９１によりイ
ンターフェース装置５２、ＣＰＵ６１、及び外部記憶装
置９２を接続し、ＣＰＵ６１を用いて外部記憶装置９２
に記憶している論理情報データ及び配線情報データをイ
ンターフェース装置５２の第１のポート６（図２）に読
み出すことである。すなわち、図６に示すように、ＣＰ
Ｕ６１が、Ｉ／Ｏバス９１によりインターフェース装置
５２と外部記憶装置９２とに接続されている。外部記憶
装置９２には、複数組の論理情報データ及び複数組の配
線情報データが記憶されている。ユーザーが、ＣＰＵ６
１と周辺機器８１との接続を行う際は、周辺機器８１に
対応した１組の論理情報データ及び配線情報データとを
外部記憶装置９２からＩ／Ｏバス９１及び第１のポート
６（図２）を介して制御ブロック５（図２）に読み出
す。続いて、論理情報データ及び配線情報データを制御
ブロック５から第３及び第６のポート８及び１１を介し
てロジックセルブロック１及び配線セルブロック３にそ
れぞれダウンロードする。このように、この実施例のコ
ンピュータ装置７２では、複数組の論理情報データ及び
複数組の配線情報データを外部記憶装置９２に記憶する
ので、実施例５に示したものに比べて、ＣＰＵ６１と接
続することができる周辺機器８１の数を増加することが
できる。また、論理情報データや配線情報データを変更
する場合、例えばバグなどの異常の発生、あるいはバー
ジョンアップを行う場合でも、インターフェース装置５
２を変更することなく、外部記憶装置９２で容易に変更
できる。

【００２６】《実施例７》図７は、本発明の実施例７で
あるコンピュータ装置の構成を示すブロック図である。
この実施例では、コンピュータ装置７３の構成におい
て、実施例５のインターフェース装置の代わりに、実施
例３に示したインターフェース装置５３を設け、インタ
ーフェース装置５３とＣＰＵ６１とを接続した。それ以
外は、実施例５のものと同様であるのでそれらの説明は
省略する。実施例５との主な違いは、実施例３に示した
インターフェース装置５３にＣＰＵ６１及び複数の周辺
機器８１ｂ〜８１ｎを接続したことである。すなわち、
図７に示すように、コンピュータ装置７３は、ＣＰＵ６
１とＣＰＵ６１に接続されるインターフェース装置５３
とを内蔵している。尚、ＣＰＵ６１は、インターフェー
ス装置５３の配線セルブロック３’（図３）に、第７〜
第Ｎのポート１２ａ〜１２ｎ（図３）のいずれか１つの
ポートを介して接続されている。また、複数の周辺機器
８１ｂ〜８１ｎは、図示しないコネクタにより第７〜第
Ｎのポート１２ａ〜１２ｎに接続される。このように構
成することにより、複数の周辺機器８１ｂ〜８１ｎをＣ
ＰＵ６１に接続することができる。また、配線セルブロ
ック３’内でＣＰＵ６１や複数の周辺機器８１ｂ〜８１
ｎを接続しているので、ＣＰＵ６１や複数の周辺機器８
１ｂ〜８１ｎ同士の直接的なデータ転送を行うことがで
きる。

【００２７】《実施例８》図８は、本発明の実施例８で
あるコンピュータ装置の構成を示すブロック図である。
この実施例では、コンピュータ装置７４の構成におい
て、実施例７のインターフェース装置の代わりに、実施
例４に示したインターフェース装置５４を設け、Ｉ／Ｏ
バス９１によりインターフェース装置５４、ＣＰＵ６
１、及び外部記憶装置９２を接続した。それ以外は、実
施例７のものと同様であるのでそれらの説明は省略す
る。実施例７との主な違いは、Ｉ／Ｏバス９１によりイ
ンターフェース装置５４、ＣＰＵ６１、及び外部記憶装
置９２を接続し、ＣＰＵ６１を用いて外部記憶装置９２
に記憶している論理情報データ及び配線情報データをイ
ンターフェース装置５４の第７のポート１２ａ（図４）
に読み出すことである。すなわち、図８に示すように、
ＣＰＵ６１が、Ｉ／Ｏバス９１によりインターフェース
装置５４と外部記憶装置９２とに接続されている。外部
記憶装置９２には、複数組の論理情報データ及び複数組
の配線情報データが記憶されている。このように、この
実施例のコンピュータ装置７４では、複数組の論理情報
データ及び複数組の配線情報データを外部記憶装置９２
に記憶するので、実施例７に示したものに比べて、ＣＰ
Ｕ６１と接続することができる周辺機器８１ｂ〜８１ｎ
の数を増加することができる。また、論理情報データや
配線情報データを変更する場合、例えばバグなどの異常
の発生、あるいはバージョンアップを行う場合でも、イ
ンターフェース装置５４を変更することなく、外部記憶
装置９２で容易に変更できる。

【００２８】

【発明の効果】本発明のインターフェース装置によれ
ば、複数組の論理情報データ及び複数組の配線情報デー
タをコンフィギュレーションブロックに記憶し、１組の
論理情報データ及び配線情報データに基づいてロジック
セルブロック、ディスクリートブロック及び配線セルブ
ロックがデータの転送様態を変換する。このため、コン
ピュータ装置と接続する周辺機器に対応して論理情報デ
ータ及び配線情報データを選択することができ、コンピ
ュータ装置とプロトコルが異なる複数の周辺機器とを論
理的に接続することができる。

【００２９】さらに、他の発明のインターフェース装置
によれば、外部の記憶装置に記憶した複数組の論理情報
データ及び複数組の配線情報データを選択することがで
きるので、コンピュータ装置と接続することができる周
辺機器の数を増加することができる。また、論理情報デ
ータや配線情報データを変更する場合、例えばバグなど
の異常の発生、あるいはバージョンアップを行う場合で
も、インターフェース装置を変更することなく、外部の
記憶装置で容易に変更できる。

【００３０】さらに、他の発明のインターフェース装置
によれば、配線セルブロックに接続された複数の第７の
ポートから第Ｎのポートにコンピュータ装置や周辺機器
を接続することができる。このことにより、ロジックセ
ルブロックを変更することなく、配線セルブロックでピ
ン配置の違いを吸収できる。また、配線セルブロック内
で複数のコンピュータ装置や周辺機器を接続しているの
で、コンピュータ装置や周辺機器同士の直接的なデータ
転送を行うことができる。

【００３１】さらに、他の発明のインターフェース装置
によれば、外部の記憶装置に記憶した複数組の論理情報
データ及び複数組の配線情報データを選択することがで
きるので、コンピュータ装置と接続することができる周
辺機器の数を増加することができる。また、論理情報デ
ータや配線情報データを変更する場合、例えばバグなど
の異常の発生、あるいはバージョンアップを行う場合で
も、インターフェース装置を変更することなく、外部の
記憶装置で容易に変更できる。

【００３２】本発明のコンピュータ装置によれば、内蔵
したインターフェース装置において、データの転送様態
を変換するハードウェアをロジックセルブロック、ディ
スクリートブロック及び配線セルブロックで構成し、そ
れらのハードウェアの動作機能を定義する複数組の論理
情報データ及び複数組の配線情報データをコンフィギュ
レーションブロックに記憶している。このことにより、
ＣＰＵとプロトコルが異なる複数の周辺機器とを論理的
に接続することができる。

【００３３】さらに、他の発明のコンピュータ装置によ
れば、複数組の論理情報データ及び複数組の配線情報デ
ータを外部記憶装置に記憶するので、ＣＰＵと接続する
ことができる周辺機器の数を増加することができる。ま
た、論理情報データや配線情報データを変更する場合、
例えばバグなどの異常の発生、あるいはバージョンアッ
プを行う場合でも、インターフェース装置を変更するこ
となく、外部記憶装置で容易に変更できる。

【００３４】さらに、他の発明のコンピュータ装置によ
れば、複数の周辺機器をＣＰＵに接続することができ
る。また、配線セルブロック内でＣＰＵや複数の周辺機
器を接続しているので、ＣＰＵや複数の周辺機器同士の
直接的なデータ転送を行うことができる。

【００３５】さらに、他の発明のコンピュータ装置によ
れば、論理情報データ及び配線情報データを外部記憶装
置に記憶するので、ＣＰＵと接続することができる周辺
機器の数を増加することができる。また、論理情報デー
タや配線情報データを変更する場合、例えばバグなどの
異常の発生、あるいはバージョンアップを行う場合で
も、インターフェース装置を変更することなく、外部記
憶装置で容易に変更できる。

【図面の簡単な説明】

【図１】本発明の実施例１であるインターフェース装置
の構成を示すブロック図。

【図２】本発明の実施例２であるインターフェース装置
の構成を示すブロック図。

【図３】本発明の実施例３であるインターフェース装置
の構成を示すブロック図。

【図４】本発明の実施例４であるインターフェース装置
の構成を示すブロック図。

【図５】本発明の実施例５であるコンピュータ装置の構
成を示すブロック図。

【図６】本発明の実施例６であるコンピュータ装置の構
成を示すブロック図。

【図７】本発明の実施例７であるコンピュータ装置の構
成を示すブロック図。

【図８】本発明の実施例８であるコンピュータ装置の構
成を示すブロック図。

【符号の説明】

１ ロジックセルブロック ２ ディスクリートブロック ３ 配線セルブロック ４ コンフィギュレーションブロック ５ 制御ブロック ６ 第１のポート ７ 第２のポート ８ 第３のポート ９ 第４のポート １０ 第５のポート １１ 第６のポート ２１ 電子素子 ５１、５２、５３、５４ インターフェース装置 ６１ ＣＰＵ ７１、７２、７３、７４ コンピュータ装置 ９２ 外部記憶装置

Claims (8)

【特許請求の範囲】
1. 【請求項１】 論理情報データと接続情報データを１組
   とするデータを複数組記憶するコンフィギュレーション
   ブロック、 第１、第２、第３、及び第４のポートに接続され、前記
   第３のポートから入力される前記論理情報データに基づ
   いて前記第１、第２、及び第４のポートとの間の機能的
   な関係がプログラム可能であるロジックセルブロック、 第５のポートに接続された複数の電子素子で構成され、
   前記ロジックセルブロックの動作機能を補助するディス
   クリートブロック、 前記第４及び第５のポートと第６のポートとに接続さ
   れ、前記第６のポートから入力される前記接続情報デー
   タに基づいて前記第４及び第５のポートとの間の接続関
   係がプログラム可能である配線セルブロック、及び前記
   論理情報データ及び接続情報データを前記第３及び第６
   のポートを介して前記ロジックセルブロック及び前記配
   線セルブロックにそれぞれ転送する制御ブロックを有
   し、 前記第１のポートと前記第２のポートとの間でデータの
   転送様態を変換してデータ転送を行うことを特徴とする
   インターフェース装置。
2. 【請求項２】 第１、第２、第３、及び第４のポートに
   接続され、前記第３のポートから入力される論理情報デ
   ータに基づいて前記第１、第２、及び第４のポートとの
   間の機能的な関係がプログラム可能であるロジックセル
   ブロック、 第５のポートに接続された複数の電子素子で構成され、
   前記ロジックセルブロックの動作機能を補助するディス
   クリートブロック、 前記第４及び第５のポートと第６のポートとに接続さ
   れ、前記第６のポートから入力される接続情報データに
   基づいて前記第４及び第５のポートとの間の接続関係が
   プログラム可能である配線セルブロック、及び前記第１
   及び前記第２のポートのいずれか一方のポートに接続さ
   れ、前記一方のポートから入力される前記論理情報デー
   タ及び接続情報データを前記第３及び第６のポートを介
   して前記ロジックセルブロック及び前記配線セルブロッ
   クにそれぞれ転送する制御ブロックを有し、 前記第１のポートと前記第２のポートとの間でデータの
   転送様態を変換してデータ転送を行うことを特徴とする
   インターフェース装置。
3. 【請求項３】 論理情報データと接続情報データを１組
   とするデータを複数組記憶するコンフィギュレーション
   ブロック、 第３及び第４のポートに接続され、前記第３のポートか
   ら入力される前記論理情報データに基づいて前記第４の
   ポートとの間の機能的な関係がプログラム可能であるロ
   ジックセルブロック、 第５のポートに接続された複数の電子素子で構成され、
   前記ロジックセルブロックの動作機能を補助するディス
   クリートブロック、 前記第４及び第５のポート、第６のポート、及び第７か
   ら第Ｎのポート（Ｎは８以上の整数）とに接続され、前
   記第６のポートから入力される前記接続情報データに基
   づいて前記第４、第５、第７から第Ｎまでのポートとの
   間の接続関係がプログラム可能である配線セルブロッ
   ク、及び前記論理情報データ及び接続情報データを前記
   第３及び第６のポートを介して前記ロジックセルブロッ
   ク及び前記配線セルブロックにそれぞれ転送する制御ブ
   ロックを有し、 前記第７のポートから前記第Ｎのポートとの間でデータ
   の転送様態を変換してデータ転送を行うことを特徴とす
   るインターフェース装置。
4. 【請求項４】 第３及び第４のポートに接続され、前記
   第３のポートから入力される論理情報データに基づいて
   前記第４のポートとの間の機能的な関係がプログラム可
   能であるロジックセルブロック、 第５のポートに接続された複数の電子素子で構成され、
   前記ロジックセルブロックの動作機能を補助するディス
   クリートブロック、 前記第４及び第５のポート、第６のポート、及び第７か
   ら第Ｎのポート（Ｎは８以上の整数）とに接続され、前
   記第６のポートから入力される接続情報データに基づい
   て前記第４、第５、第７から第Ｎまでのポートとの間の
   接続関係がプログラム可能である配線セルブロック、及
   び前記第７から前記第Ｎのポートのいずれか一つのポー
   トに接続され、前記一つのポートから入力される前記論
   理情報データ及び接続情報データを前記第３及び第６の
   ポートを介して前記ロジックセルブロック及び前記配線
   セルブロックにそれぞれ転送する制御ブロックを有し、 前記第７のポートから前記第Ｎのポートとの間でデータ
   の転送様態を変換してデータ転送を行うことを特徴とす
   るインターフェース装置。
5. 【請求項５】 論理情報データと接続情報データを１組
   とするデータを複数組記憶するコンフィギュレーション
   ブロック、 第１、第２、第３、及び第４のポートに接続され、前記
   第３のポートから入力される前記論理情報データに基づ
   いて前記第１、第２、及び第４のポートとの間の機能的
   な関係がプログラム可能であるロジックセルブロック、 第５のポートに接続された複数の電子素子で構成され、
   前記ロジックセルブロックの動作機能を補助するディス
   クリートブロック、 前記第４及び第５のポートと第６のポートとに接続さ
   れ、前記第６のポートから入力される前記接続情報デー
   タに基づいて前記第４及び第５のポートとの間の接続関
   係がプログラム可能である配線セルブロック、及び前記
   論理情報データ及び接続情報データを前記第３及び第６
   のポートを介して前記ロジックセルブロック及び前記配
   線セルブロックにそれぞれ転送する制御ブロックを備え
   たインターフェース装置、及び前記第１及び第２のポー
   トのいずれか一方のポートに接続され、前記制御ブロッ
   クを制御するＣＰＵを有し、 前記第１のポートと前記第２のポートとの間でデータの
   転送様態を変換してデータ転送を行うことを特徴とする
   コンピュータ装置。
6. 【請求項６】 第１、第２、第３、及び第４のポートに
   接続され、前記第３のポートから入力される論理情報デ
   ータに基づいて前記第１、第２、及び第４のポートとの
   間の機能的な関係がプログラム可能であるロジックセル
   ブロック、 第５のポートに接続された複数の電子素子で構成され、
   前記ロジックセルブロックの動作機能を補助するディス
   クリートブロック、 前記第４及び第５のポートと第６のポートとに接続さ
   れ、前記第６のポートから入力される接続情報データに
   基づいて前記第４及び第５のポートとの間の接続関係が
   プログラム可能である配線セルブロック、及び前記第１
   及び前記第２のポートのいずれか一方のポートに接続さ
   れ、前記一方のポートから入力される前記論理情報デー
   タ及び接続情報データを前記第３及び第６のポートを介
   して前記ロジックセルブロック及び前記配線セルブロッ
   クにそれぞれ転送する制御ブロックを備えたインターフ
   ェース装置、 前記第１及び第２のポートのいずれか一方のポートに接
   続され、前記制御ブロックを制御するＣＰＵ、及び前記
   一方のポートに接続され、前記論理情報データと前記接
   続情報データを１組とするデータを複数組記憶する外部
   記憶装置を有し、 前記第１のポートと前記第２のポートとの間でデータの
   転送様態を変換してデータ転送を行うことを特徴とする
   コンピュータ装置。
7. 【請求項７】 論理情報データと接続情報データを１組
   とするデータを複数組記憶するコンフィギュレーション
   ブロック、 第３及び第４のポートに接続され、前記第３のポートか
   ら入力される前記論理情報データに基づいて前記第４の
   ポートとの間の機能的な関係がプログラム可能であるロ
   ジックセルブロック、 第５のポートに接続された複数の電子素子で構成され、
   前記ロジックセルブロックの動作機能を補助するディス
   クリートブロック、 前記第４及び第５のポート、第６のポート、及び第７か
   ら第Ｎのポート（Ｎは８以上の整数）とに接続され、前
   記第６のポートから入力される前記接続情報データに基
   づいて前記第４、第５、第７から第Ｎまでのポートとの
   間の接続関係がプログラム可能である配線セルブロッ
   ク、及び前記論理情報データ及び接続情報データを前記
   第３及び第６のポートを介して前記ロジックセルブロッ
   ク及び前記配線セルブロックにそれぞれ転送する制御ブ
   ロックを備えたインターフェース装置、及び前記第７か
   ら前記第Ｎのポートのいずれか一つのポートに接続さ
   れ、前記制御ブロックを制御するＣＰＵを有し、 前記第７のポートから前記第Ｎのポートとの間でデータ
   の転送様態を変換してデータ転送を行うことを特徴とす
   るコンピューター装置。
8. 【請求項８】 第３及び第４のポートに接続され、前記
   第３のポートから入力される論理情報データに基づいて
   前記第４のポートとの間の機能的な関係がプログラム可
   能であるロジックセルブロック、 第５のポートに接続された複数の電子素子で構成され、
   前記ロジックセルブロックの動作機能を補助するディス
   クリートブロック、 前記第４及び第５のポート、第６のポート、及び第７か
   ら第Ｎのポート（Ｎは８以上の整数）とに接続され、前
   記第６のポートから入力される接続情報データに基づい
   て前記第４、第５、第７から第Ｎまでのポートとの間の
   接続関係がプログラム可能である配線セルブロック、及
   び前記第７から前記第Ｎのポートのいずれか一つのポー
   トに接続され、前記一つのポートから入力される前記論
   理情報データ及び接続情報データを前記第３及び第６の
   ポートを介して前記ロジックセルブロック及び前記配線
   セルブロックにそれぞれ転送する制御ブロックを備えた
   インターフェース装置、 前記第７から前記第Ｎのポートのいずれか一つのポート
   に接続され、前記制御ブロックを制御するＣＰＵ、及び
   前記一つのポートに接続され、前記論理情報データと前
   記接続情報データを１組とするデータを複数組記憶する
   外部記憶装置を有し、 前記第７のポートから前記第Ｎのポートとの間でデータ
   の転送様態を変換してデータ転送を行うことを特徴とす
   るコンピュータ装置。