JPH09331237A - クロック分配回路 - Google Patents
クロック分配回路Info
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- JPH09331237A JPH09331237A JP8168246A JP16824696A JPH09331237A JP H09331237 A JPH09331237 A JP H09331237A JP 8168246 A JP8168246 A JP 8168246A JP 16824696 A JP16824696 A JP 16824696A JP H09331237 A JPH09331237 A JP H09331237A
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- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 38
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101100296075 Arabidopsis thaliana PLL4 gene Proteins 0.000 description 1
- 101100135276 Arabidopsis thaliana PLL5 gene Proteins 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】分配先の間の位相差は、定常位相誤差程度に抑
えられ、位相差を吸収するためのメモリを最小限にす
る。 【課題を解決するための手段】マスタＰＬＬ判定回路３
は、位相追従時間の最も大きい第１のＰＬＬ４に、クロ
ック切り替え回路１の出力クロックを導入し、第２のＰ
ＬＬ５には第１のＰＬＬ４の出力クロックｋを導入する
ように、クロック切り替え制御回路２のスイッチＳＷ
２、ＳＷ３、ＳＷ４を制御する。
えられ、位相差を吸収するためのメモリを最小限にす
る。 【課題を解決するための手段】マスタＰＬＬ判定回路３
は、位相追従時間の最も大きい第１のＰＬＬ４に、クロ
ック切り替え回路１の出力クロックを導入し、第２のＰ
ＬＬ５には第１のＰＬＬ４の出力クロックｋを導入する
ように、クロック切り替え制御回路２のスイッチＳＷ
２、ＳＷ３、ＳＷ４を制御する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック分配回路に
関し、特にディジタル伝送装置において、複数のフェイ
ズ・ロックド・ループ（Phase Locked Loop：以下、Ｐ
ＬＬと略称する）へ入力クロックを分配するクロック分
配回路に関する。
関し、特にディジタル伝送装置において、複数のフェイ
ズ・ロックド・ループ（Phase Locked Loop：以下、Ｐ
ＬＬと略称する）へ入力クロックを分配するクロック分
配回路に関する。
【０００２】
【従来の技術】従来のこの種のクロック分配回路が図２
に示されている。図２を参照すると、第１、第２の入力
クロックのうちどちらかを切り替えて出力するクロック
切り替え回路１と、ここから出力された入力クロックに
同期して発振する第１、第２のＰＬＬ４、５とを備え
る。ここで、クロック切り替え回路１の選択は、入力ク
ロック切り替え信号によって行われる。第１、第２のＰ
ＬＬ４、５は、それぞれ第１、第２の分配出力クロック
を出力してクロックを必要とする順序論理回路へそれぞ
れ供給する。
に示されている。図２を参照すると、第１、第２の入力
クロックのうちどちらかを切り替えて出力するクロック
切り替え回路１と、ここから出力された入力クロックに
同期して発振する第１、第２のＰＬＬ４、５とを備え
る。ここで、クロック切り替え回路１の選択は、入力ク
ロック切り替え信号によって行われる。第１、第２のＰ
ＬＬ４、５は、それぞれ第１、第２の分配出力クロック
を出力してクロックを必要とする順序論理回路へそれぞ
れ供給する。
【０００３】第１、第２の入力クロックは、互いに位相
差が存在しているため、第１の入力クロックから第２の
入力クロックへ、あるいは逆に切り替えた場合、第１、
第２のＰＬＬ４、５とも切り替えた後のクロックに追従
しようとするが、安定期に達するまでの位相追従時間に
ばらつきがある。例えば、制御限界電圧に近いレベルで
動作しているＰＬＬは周波数の可変幅が小さいため、位
相追従時間が大きいが、制御限界電圧から離れて余裕を
持ったレベルで動作しているＰＬＬは周波数可変幅が大
きく直ちに即応できるため、位相追従時間が小さい。
差が存在しているため、第１の入力クロックから第２の
入力クロックへ、あるいは逆に切り替えた場合、第１、
第２のＰＬＬ４、５とも切り替えた後のクロックに追従
しようとするが、安定期に達するまでの位相追従時間に
ばらつきがある。例えば、制御限界電圧に近いレベルで
動作しているＰＬＬは周波数の可変幅が小さいため、位
相追従時間が大きいが、制御限界電圧から離れて余裕を
持ったレベルで動作しているＰＬＬは周波数可変幅が大
きく直ちに即応できるため、位相追従時間が小さい。
【０００４】以上のようなことから、第１、第２の分配
出力クロック間に無視し得ない位相差が生じる。この位
相差のため、第１、第２のＰＬＬ４、５間で、安定時間
に達するまで信号の授受が正常に行えないという問題が
ある。
出力クロック間に無視し得ない位相差が生じる。この位
相差のため、第１、第２のＰＬＬ４、５間で、安定時間
に達するまで信号の授受が正常に行えないという問題が
ある。
【０００５】安定時間に達するまでの過渡期にも第１、
第２のＰＬＬ４、５間の信号の授受が正常に行えるよう
にするためには、データや制御信号等を一時記憶回路に
記憶してから出力すれば位相差によって発生したビット
ずれを吸収することができるが、これではアクセスタイ
ムが大きくなってしまう欠点がある。
第２のＰＬＬ４、５間の信号の授受が正常に行えるよう
にするためには、データや制御信号等を一時記憶回路に
記憶してから出力すれば位相差によって発生したビット
ずれを吸収することができるが、これではアクセスタイ
ムが大きくなってしまう欠点がある。
【０００６】特開平２ー１４９０１５号公報に開示され
ているクロック分配方式は、図２の構成と同様に、構成
機能ブロック部毎に、専用の周波数発生回路（位相同期
発振器）が備えられているが、各々の周波数発生回路の
過渡応答特性差、例えば上述した位相追従時間差の問題
には触れていないし、実際に解決されてもいない。
ているクロック分配方式は、図２の構成と同様に、構成
機能ブロック部毎に、専用の周波数発生回路（位相同期
発振器）が備えられているが、各々の周波数発生回路の
過渡応答特性差、例えば上述した位相追従時間差の問題
には触れていないし、実際に解決されてもいない。
【０００７】
【発明が解決しようとする課題】そこで、本発明の目的
は、位相差によって発生したビットずれを吸収するため
のメモリを実質的になくすか最小限に留め、アクセスタ
イムを増大させないクロック分配回路を提供することに
ある。
は、位相差によって発生したビットずれを吸収するため
のメモリを実質的になくすか最小限に留め、アクセスタ
イムを増大させないクロック分配回路を提供することに
ある。
【０００８】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるクロック分配回路は、複数の入力クロ
ックの中から１つの入力クロックを選択して、複数のフ
ェイズ・ロックド・ループに供給するクロック分配回路
において、前記入力クロックの選択時点で、前記複数の
フェイズ・ロックド・ループのうち最も位相追従時間の
大きいフェイズ・ロックド・ループに前記入力クロック
を供給し、前記最も位相追従時間の大きいフェイズ・ロ
ックド・ループ以外のループには前記最も位相追従時間
の大きいフェイズ・ロックド・ループの出力クロックを
供給するように構成される。
め、本発明によるクロック分配回路は、複数の入力クロ
ックの中から１つの入力クロックを選択して、複数のフ
ェイズ・ロックド・ループに供給するクロック分配回路
において、前記入力クロックの選択時点で、前記複数の
フェイズ・ロックド・ループのうち最も位相追従時間の
大きいフェイズ・ロックド・ループに前記入力クロック
を供給し、前記最も位相追従時間の大きいフェイズ・ロ
ックド・ループ以外のループには前記最も位相追従時間
の大きいフェイズ・ロックド・ループの出力クロックを
供給するように構成される。
【０００９】ここで、前記最も位相追従時間の大きいフ
ェイズ・ロックド・ループを判定するマスタ判定回路を
有し、このマスタ判定回路は前記フェイズ・ロックド・
ループには電圧制御発振器を有し、その制御電圧と制御
可能電圧の中心値との差の絶対値に基づいて前記最も位
相追従時間の大きいフェイズ・ロックド・ループを判定
する。
ェイズ・ロックド・ループを判定するマスタ判定回路を
有し、このマスタ判定回路は前記フェイズ・ロックド・
ループには電圧制御発振器を有し、その制御電圧と制御
可能電圧の中心値との差の絶対値に基づいて前記最も位
相追従時間の大きいフェイズ・ロックド・ループを判定
する。
【００１０】
【発明の実施の形態】本発明の一実施の形態のクロック
分配回路を示す図１のブロック図を参照すると、この回
路は、マスタＰＬＬ判定回路３と、この回路３の判定信
号ｇによって制御されるクロック切り替え制御回路２と
を備える点が、図１の従来のブロックと大きく相違して
いる。
分配回路を示す図１のブロック図を参照すると、この回
路は、マスタＰＬＬ判定回路３と、この回路３の判定信
号ｇによって制御されるクロック切り替え制御回路２と
を備える点が、図１の従来のブロックと大きく相違して
いる。
【００１１】クロック切り替え回路１は、第１、第２の
入力クロックａ、ｂのうちどちらかをスイッチＳＷ１で
選択して出力する。この選択するためのスイッチＳＷ１
の切り替え制御は、入力クロック切り替え信号ｊによっ
て行う。
入力クロックａ、ｂのうちどちらかをスイッチＳＷ１で
選択して出力する。この選択するためのスイッチＳＷ１
の切り替え制御は、入力クロック切り替え信号ｊによっ
て行う。
【００１２】クロック切り替え制御回路２は、スイッチ
ＳＷ２、ＳＷ３、ＳＷ４を有し、図示された状態では、
クロック切り替え回路１の出力は第１のＰＬＬ４に印加
され、第２のＰＬＬには印加されない。第１のＰＬＬ４
の出力クロックｋはスイッチＳＷ２、ＳＷ４を介して第
２のＰＬＬ５に入力される。即ち、図示された状態にお
いては、第１のＰＬＬ４の位相追従時間が大となってい
るため、先ず、この第１のＰＬＬ４をマスタとし、緩慢
に過渡期を推移させると共に、スレーブ側の第２のＰＬ
Ｌ５の位相を第１のＰＬＬ４に追従させる。これによ
り、実質的に第１、第２のＰＬＬ４、５の位相差を解消
させることができる。
ＳＷ２、ＳＷ３、ＳＷ４を有し、図示された状態では、
クロック切り替え回路１の出力は第１のＰＬＬ４に印加
され、第２のＰＬＬには印加されない。第１のＰＬＬ４
の出力クロックｋはスイッチＳＷ２、ＳＷ４を介して第
２のＰＬＬ５に入力される。即ち、図示された状態にお
いては、第１のＰＬＬ４の位相追従時間が大となってい
るため、先ず、この第１のＰＬＬ４をマスタとし、緩慢
に過渡期を推移させると共に、スレーブ側の第２のＰＬ
Ｌ５の位相を第１のＰＬＬ４に追従させる。これによ
り、実質的に第１、第２のＰＬＬ４、５の位相差を解消
させることができる。
【００１３】ここで、第２のＰＬＬ５の位相追従時間
は、第１のＰＬＬ４に比較して小さいものとしているの
で、第２のＰＬＬ５の位相追従は、第１のＰＬＬ４と実
質的に同一とみなし得る。以上から、第１、第２の入力
クロックａ、ｂのうち、第１の入力クロックａに切り替
えられても、第１、第２のＰＬＬ４、５の分配出力クロ
ックｈ、ｉによってそれぞれ機能しているブロック間に
おいて信号の授受が正常に行える。
は、第１のＰＬＬ４に比較して小さいものとしているの
で、第２のＰＬＬ５の位相追従は、第１のＰＬＬ４と実
質的に同一とみなし得る。以上から、第１、第２の入力
クロックａ、ｂのうち、第１の入力クロックａに切り替
えられても、第１、第２のＰＬＬ４、５の分配出力クロ
ックｈ、ｉによってそれぞれ機能しているブロック間に
おいて信号の授受が正常に行える。
【００１４】以上の制御を可能とするため、マスタＰＬ
Ｌ判定回路３は、最も位相追従時間を必要とするＰＬＬ
回路を判定する機能と、クロック切り替え時の第１、第
２の入力クロックの位相差を検出する機能と、制御回路
２を制御する機能とが必要である。
Ｌ判定回路３は、最も位相追従時間を必要とするＰＬＬ
回路を判定する機能と、クロック切り替え時の第１、第
２の入力クロックの位相差を検出する機能と、制御回路
２を制御する機能とが必要である。
【００１５】このような判定を行うためには、第１のＰ
ＬＬ４の現時点における、例えば電圧制御発振器の制御
電圧Ｖｔ１と制御可能電圧の中心値Ｖｃとの差の絶対
値、即ち｜Ｖｔ１ーＶｃ｜の値を求める。同様に、第２
のＰＬＬ５の現時点での絶対値｜Ｖｔ２ーＶｃ｜の値を
求める。この値の大きい程、制御限界電圧により、近い
とみなされるから、位相追従時間が大となると推定でき
る。従って、｜Ｖｔ１ーＶｃ｜と｜Ｖｔ２ーＶｃ｜とを
それぞれ求め、この値の大きい方のＰＬＬをマスタと定
め、小さい方のＰＬＬをスレーブとなるように、スイッ
チＳＷ２、ＳＷ３、ＳＷ４を設定して判定信号ｇで制御
する。
ＬＬ４の現時点における、例えば電圧制御発振器の制御
電圧Ｖｔ１と制御可能電圧の中心値Ｖｃとの差の絶対
値、即ち｜Ｖｔ１ーＶｃ｜の値を求める。同様に、第２
のＰＬＬ５の現時点での絶対値｜Ｖｔ２ーＶｃ｜の値を
求める。この値の大きい程、制御限界電圧により、近い
とみなされるから、位相追従時間が大となると推定でき
る。従って、｜Ｖｔ１ーＶｃ｜と｜Ｖｔ２ーＶｃ｜とを
それぞれ求め、この値の大きい方のＰＬＬをマスタと定
め、小さい方のＰＬＬをスレーブとなるように、スイッ
チＳＷ２、ＳＷ３、ＳＷ４を設定して判定信号ｇで制御
する。
【００１６】図示された状態では第１のＰＬＬ４をマス
タとなし、第２のＰＬＬ５をスレーブとなしているが、
第２のＰＬＬ５の方が位相追従時間が大となっていれ
ば、スイッチＳＷ２、ＳＷ３、ＳＷ４は逆方向に制御さ
れ、第２のＰＬＬ５をマスタとなし、第２のＰＬＬ５の
出力クロックｌを入力とする第１のＰＬＬ５をスレーブ
となす。
タとなし、第２のＰＬＬ５をスレーブとなしているが、
第２のＰＬＬ５の方が位相追従時間が大となっていれ
ば、スイッチＳＷ２、ＳＷ３、ＳＷ４は逆方向に制御さ
れ、第２のＰＬＬ５をマスタとなし、第２のＰＬＬ５の
出力クロックｌを入力とする第１のＰＬＬ５をスレーブ
となす。
【００１７】以上のようなマスタＰＬＬ判定回路３の制
御は、入力クロック切り替え信号ｊが入力された直後で
あって、かつ第１、第２の入力クロックａ、ｂが実質的
に位相差がある場合に限って行う必要がある。即ち、入
力クロック切り替え信号ｊが入力されない場合には、以
前の制御状態を保持していればよい。また、第１、第２
の入力クロックが実質的に位相差がない場合にも、以前
の制御状態を保持するだけで済む。
御は、入力クロック切り替え信号ｊが入力された直後で
あって、かつ第１、第２の入力クロックａ、ｂが実質的
に位相差がある場合に限って行う必要がある。即ち、入
力クロック切り替え信号ｊが入力されない場合には、以
前の制御状態を保持していればよい。また、第１、第２
の入力クロックが実質的に位相差がない場合にも、以前
の制御状態を保持するだけで済む。
【００１８】以上から、マスタＰＬＬ判定回路３は、第
１、第２のＰＬＬ４、５の、例えばそれぞれの制御電圧
と、第１、第２の入力クロックａ、ｂと、切り替え信号
ｊとを入力とし、クロック切り替え制御回路２内のスイ
ッチＳＷ２、ＳＷ３、ＳＷ４を制御する制御信号ｇを出
力とする。
１、第２のＰＬＬ４、５の、例えばそれぞれの制御電圧
と、第１、第２の入力クロックａ、ｂと、切り替え信号
ｊとを入力とし、クロック切り替え制御回路２内のスイ
ッチＳＷ２、ＳＷ３、ＳＷ４を制御する制御信号ｇを出
力とする。
【００１９】本実施の形態によれば、入力クロックの数
は２と限定したが、この他に３以上の入力クロック数で
あってもよく、またＰＬＬの数も２と限定したが、これ
に限定されるものではなく、３以上のＰＬＬ数が存在し
ていてもよい。尚、この場合は、多数のＰＬＬの中か
ら、クロック切り替え時点で最も位相追従時間の大なる
ＰＬＬがマスタに選ばれる。
は２と限定したが、この他に３以上の入力クロック数で
あってもよく、またＰＬＬの数も２と限定したが、これ
に限定されるものではなく、３以上のＰＬＬ数が存在し
ていてもよい。尚、この場合は、多数のＰＬＬの中か
ら、クロック切り替え時点で最も位相追従時間の大なる
ＰＬＬがマスタに選ばれる。
【００２０】
【発明の効果】以上説明したように、本発明は、複数の
異なる位相の入力クロックの中から１つを選ぶため、ス
イッチを切り替えても、分配先の多数のＰＬＬのうち、
最も周波数変化の小さなＰＬＬに追従する構成となって
いるため、分配先の間の位相差は、ＰＬＬの定常位相誤
差程度以内に抑えられ、従って、従来の回路構成では必
要であったメモリが不要となり、分配先間でのデータ伝
送においてクロックの位相差によって生ずるデータのビ
ットずれを吸収するためのメモリを実質的になくすこと
ができるか、もしくは最小限に留める効果がある。
異なる位相の入力クロックの中から１つを選ぶため、ス
イッチを切り替えても、分配先の多数のＰＬＬのうち、
最も周波数変化の小さなＰＬＬに追従する構成となって
いるため、分配先の間の位相差は、ＰＬＬの定常位相誤
差程度以内に抑えられ、従って、従来の回路構成では必
要であったメモリが不要となり、分配先間でのデータ伝
送においてクロックの位相差によって生ずるデータのビ
ットずれを吸収するためのメモリを実質的になくすこと
ができるか、もしくは最小限に留める効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】従来のクロック分配回路を示すブロック図であ
る。
る。
１ クロック切り替え回路 ２ クロック切り替え制御回路 ３ マスタＰＬＬ判定回路 ４、５ ＰＬＬ
Claims (3)
- 【請求項１】複数の入力クロックの中から１つの入力ク
ロックを選択して、複数のフェイズ・ロックド・ループ
に供給するクロック分配回路において、前記入力クロッ
クの選択時点で、前記複数のフェイズ・ロックド・ルー
プのうち最も位相追従時間の大きいフェイズ・ロックド
・ループに前記入力クロックを供給し、前記最も位相追
従時間の大きいフェイズ・ロックド・ループ以外のルー
プには前記最も位相追従時間の大きいフェイズ・ロック
ド・ループの出力クロックを供給することを特徴とする
クロック分配回路。 - 【請求項２】前記最も位相追従時間の大きいフェイズ・
ロックド・ループを判定するマスタ判定回路を有する請
求項１に記載のクロック分配回路。 - 【請求項３】前記マスタ判定回路は、前記フェイズ・ロ
ックド・ループには電圧制御発振器を有し、その制御電
圧と制御可能電圧の中心値との差の絶対値に基づいて前
記最も位相追従時間の大きいフェイズ・ロックド・ルー
プを判定する請求項１に記載のクロック分配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8168246A JPH09331237A (ja) | 1996-06-07 | 1996-06-07 | クロック分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8168246A JPH09331237A (ja) | 1996-06-07 | 1996-06-07 | クロック分配回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331237A true JPH09331237A (ja) | 1997-12-22 |
Family
ID=15864475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8168246A Pending JPH09331237A (ja) | 1996-06-07 | 1996-06-07 | クロック分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331237A (ja) |
-
1996
- 1996-06-07 JP JP8168246A patent/JPH09331237A/ja active Pending
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