JPH09306989A - Wiring formation - Google Patents
Wiring formationInfo
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- JPH09306989A JPH09306989A JP11592396A JP11592396A JPH09306989A JP H09306989 A JPH09306989 A JP H09306989A JP 11592396 A JP11592396 A JP 11592396A JP 11592396 A JP11592396 A JP 11592396A JP H09306989 A JPH09306989 A JP H09306989A
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- Electrodes Of Semiconductors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は配線形成方法に関
し、さらに詳しくは、ボーダーレスコンタクトを有する
半導体装置の配線形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring forming method, and more particularly to a wiring forming method for a semiconductor device having a borderless contact.
【０００２】[0002]
【従来の技術】近年、半導体装置の高集積化に伴い各種
パターンが微細化し、各構成素子間等を接続する電極配
線形成用のコンタクトホール径等はハーフミルロン以下
になってきている。この様に微細なコンタクトホール形
成やこのコンタクトホール部への電極配線形成には平坦
化技術や埋め込みプラグ技術等が使用されている。ま
た、高集積化された半導体装置は、電極配線も高密度に
なるため、配線自体の幅や配線間隔が狭くなること等に
より、多層配線技術を用いた多層配線構成となっている
のが通常である。この多層配線構成の高集積化した半導
体装置では、コンタクトホール径と配線幅とが同程度で
ある、所謂ボーダーレスコンタクトが用いられる。この
ボーダーレスコンタクトを有する半導体装置の従来の配
線形成方法を、図３を参照して説明する。2. Description of the Related Art In recent years, various patterns have become finer as semiconductor devices have been highly integrated, and the diameter of contact holes for forming electrode wirings for connecting respective constituent elements and the like has become less than half mylon. As described above, a flattening technique, a buried plug technique, and the like are used for forming a fine contact hole and forming an electrode wiring in the contact hole portion. In addition, a highly integrated semiconductor device usually has a multi-layer wiring structure using a multi-layer wiring technology because the electrode wiring has a high density and the width of the wiring itself and the wiring interval are narrowed. Is. In this highly integrated semiconductor device having a multilayer wiring structure, a so-called borderless contact in which the contact hole diameter and the wiring width are approximately the same is used. A conventional wiring forming method for a semiconductor device having this borderless contact will be described with reference to FIG.
【０００３】まず、図３（ａ）に示すように、半導体装
置の各種構成素子等が形成されている半導体基板１１
に、層間絶縁膜１２を堆積する。その後、層間絶縁膜１
２をリフロー法、又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等による平
坦化を行う。更にその後、例えばＭＯＳトランジスタの
ソース／ドレイン等の不純物拡散層（図示省略）等に対
応した部分の層間絶縁膜１２にコンタクトホールの開口
１３を形成する。First, as shown in FIG. 3A, a semiconductor substrate 11 on which various constituent elements of a semiconductor device are formed.
Then, the interlayer insulating film 12 is deposited. After that, the interlayer insulating film 1
2 by reflow method or CMP (Chemical Me
The surface is flattened by a mechanical polishing method or the like. After that, a contact hole opening 13 is formed in a portion of the interlayer insulating film 12 corresponding to an impurity diffusion layer (not shown) such as a source / drain of a MOS transistor.
【０００４】次に、スパッタリング法等によりＴｉ膜と
ＴｉＮ膜によるバリア膜を堆積し、熱処理を行った後、
ＣＶＤ法によりブランケットタングステン膜（ブランケ
ットＷ膜）を堆積する。その後、ブランケットＷ膜、Ｔ
ｉＮ膜およびＴｉ膜をエッチバックして、コンタクトホ
ール部１の開口１３に、バリア膜１４と埋め込みプラグ
としてのタングステンプラグ１５を形成する。この際、
層間絶縁膜１２上のブランケットＷ膜、ＴｉＮ膜および
Ｔｉ膜を完全にエッチングするため、オーバーエッチン
グが行われるので、タングステンプラグ１５は層間絶縁
膜１２表面より落ち込み、この落ち込みの深さ、所謂プ
ラグロスが生じる。Next, after depositing a barrier film composed of a Ti film and a TiN film by a sputtering method or the like and performing a heat treatment,
A blanket tungsten film (blanket W film) is deposited by the CVD method. Then blanket W film, T
The iN film and the Ti film are etched back to form a barrier film 14 and a tungsten plug 15 as a buried plug in the opening 13 of the contact hole portion 1. On this occasion,
Since the blanket W film, the TiN film, and the Ti film on the interlayer insulating film 12 are completely etched, overetching is performed, so that the tungsten plug 15 falls from the surface of the interlayer insulating film 12, and the depth of this depression, so-called plug loss occurs. Occurs.
【０００５】次に、図３（ｂ）に示すように、Ｔｉ膜と
ＴｉＮ膜によるバリア膜１６を堆積し、続いてＳｉとＣ
ｕを含むＡｌ合金膜１７を堆積し、更にＴｉ膜とＴｉＮ
膜によるバリア膜１８を堆積する。その後、これらバリ
ア膜１８、Ａｌ合金膜１７およびバリア膜１６をパター
ニングして配線２を形成する。ここで、図３（ｂ）に示
すコンタクトホールの開口１３と配線２との間隔Ｌは、
配線２形成時のマスク合わせ精度によるパターニングず
れを示すものである。Next, as shown in FIG. 3B, a barrier film 16 composed of a Ti film and a TiN film is deposited, and then Si and C are deposited.
An Al alloy film 17 containing u is deposited, and a Ti film and TiN are further deposited.
A barrier film 18 of a film is deposited. Then, the barrier film 18, the Al alloy film 17, and the barrier film 16 are patterned to form the wiring 2. Here, the interval L between the contact hole opening 13 and the wiring 2 shown in FIG.
It shows the patterning deviation due to the mask alignment accuracy when the wiring 2 is formed.
【０００６】その後、図示は省略するが、２層目の配線
形成には、層間絶縁膜の堆積、平坦化、コンタクトホー
ルの開口形成およびタングステンプラグ形成後、上述し
たと同様なバリア膜／Ａｌ合金膜／バリア膜による２層
目の配線を形成する。更に、３層目以後の配線を形成す
る時には、２層目の配線形成と同様な工程を採る。これ
らの配線に際して、コンタクトホール径は配線幅と同程
度なため、コンタクトホールの開口形成や配線形成時に
パターニングずれがあると、下層配線とタングステンプ
ラグ間やタングステンプラグと上層配線間の接続面積が
小さくなる。Thereafter, although not shown in the drawing, in forming the second layer wiring, after depositing an interlayer insulating film, planarizing, forming a contact hole and forming a tungsten plug, the same barrier film / Al alloy as described above is formed. A second layer wiring is formed by the film / barrier film. Further, when forming the wirings for the third and subsequent layers, the same steps as those for forming the wirings for the second layer are adopted. In these wirings, the contact hole diameter is about the same as the wiring width, so if there is a patterning deviation during the formation of contact hole openings or wiring formation, the connection area between the lower layer wiring and the tungsten plug and between the tungsten plug and the upper layer wiring will be small. Become.
【０００７】上記のようなコンタクトホールの開口１３
と配線２幅を同程度としたボーダーレスコンタクトを有
する半導体装置の配線形成方法は、パターニングずれに
よるタングステンプラグ１５と配線２との接続面積減少
で、コンタクト抵抗が増加する。この接続面積減少によ
り、この接続部付近での電流密度が増加し、又コンタク
ト抵抗の増加による配線の温度上昇が大きくなるため
に、図４に示すように、エレクトロマイグレーションに
より接続部の配線２部にボイド１９が発生し、断線を引
き起こすという問題が発生する虞がある。Opening 13 of the contact hole as described above
In the method of forming a wiring of a semiconductor device having a borderless contact in which the width of the wiring 2 is about the same, the contact resistance increases due to the reduction of the connection area between the tungsten plug 15 and the wiring 2 due to the patterning shift. Due to this decrease in the connection area, the current density near the connection portion increases, and the temperature rise of the wiring increases due to the increase in contact resistance. As a result, as shown in FIG. There is a possibility that a void 19 may be generated in the wire, causing a disconnection.
【０００８】[0008]
【発明が解決しようとする課題】本発明は、上述した配
線形成方法における問題点を解決することをその目的と
する。即ち本発明の課題は、ボーダーレスコンタクトを
有する半導体装置の製造工程における配線形成時のパタ
ーニングずれで生じるコンタクト抵抗増加を軽減する配
線形成方法を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to solve the problems in the above-described wiring forming method. That is, an object of the present invention is to provide a wiring forming method that reduces an increase in contact resistance caused by a patterning deviation at the time of forming a wiring in a manufacturing process of a semiconductor device having a borderless contact.
【０００９】[0009]
【課題を解決するための手段】本発明の配線形成方法
は、上述の課題を解決するために提案するものであり、
ボーダーレスコンタクトを有する半導体装置の配線形成
方法において、層間絶縁膜にコンタクトホールの開口を
形成する工程と、開口に埋め込みプラグを形成する工程
と、埋め込みプラグを酸化し、埋め込みプラグ表面に酸
化膜を形成する工程と、酸化膜をエッチングする工程
と、埋め込みプラグに接続する配線を形成する工程とを
有することを特徴とするものである。The wiring forming method of the present invention is proposed to solve the above-mentioned problems.
In a wiring forming method for a semiconductor device having borderless contacts, a step of forming a contact hole opening in an interlayer insulating film, a step of forming a buried plug in the opening, oxidizing the buried plug, and forming an oxide film on the surface of the buried plug. The method is characterized by including a step of forming, a step of etching the oxide film, and a step of forming a wiring connected to the embedded plug.
【００１０】本発明によれば、陽極酸化、又はプラズマ
酸化による埋め込みプラグ表面の酸化とこの陽極酸化膜
のエッチングとにより、埋め込みプラグ表面の凹凸形状
を大きくすることができ、埋め込みプラグと配線との接
続面積が大きくなり、埋め込みプラグと配線とのコンタ
クト抵抗を軽減することができる。従って、エレクトロ
マイグレーション発生による断線が抑えられて、半導体
装置の信頼性が向上する。According to the present invention, the uneven shape of the surface of the embedded plug can be increased by oxidizing the surface of the embedded plug by anodic oxidation or plasma oxidation and etching the anodic oxide film. The connection area is increased, and the contact resistance between the embedded plug and the wiring can be reduced. Therefore, disconnection due to electromigration is suppressed, and the reliability of the semiconductor device is improved.
【００１１】[0011]
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。Embodiments of the present invention will be described below with reference to the accompanying drawings. The same components as those in FIG. 3 referred to in the description of the prior art are denoted by the same reference numerals.
【００１２】本実施例は配線形成方法に本発明を適用し
た例であり、これを図１および図２を参照して説明す
る。まず、図１（ａ）に示すように、半導体装置の各種
構成素子等が形成されている半導体基板１１に、ＣＶＤ
法により層間絶縁膜１２を膜厚約６００ｎｍ程堆積す
る。その後、層間絶縁膜１２をリフロー法、又はＣＭＰ
（ＣｈｅｍｉｃａｌＭｅｃｈａｍｉｃａｌ Ｐｏｌｉｓ
ｈｉｎｇ）法等による平坦化処理を行う。更にその後、
例えばＭＯＳトランジスタのソース／ドレイン等の不純
物拡散層（図示省略）等に対応した部分の層間絶縁膜１
２に、フォトレジストをマスクとして、ＲＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）による異方性エ
ッチングを行い、コンタクトホールの開口１３を形成す
る。The present embodiment is an example in which the present invention is applied to a wiring forming method, which will be described with reference to FIGS. 1 and 2. First, as shown in FIG. 1A, CVD is performed on a semiconductor substrate 11 on which various constituent elements of a semiconductor device are formed.
The interlayer insulating film 12 is deposited to a thickness of about 600 nm by the method. After that, the interlayer insulating film 12 is subjected to a reflow method or CMP.
(Chemical Mechanical Polis
Hing) method or the like for flattening. And then
For example, a portion of the interlayer insulating film 1 corresponding to an impurity diffusion layer (not shown) such as source / drain of a MOS transistor.
2, using the photoresist as a mask, RIE (Rea
The opening 13 of the contact hole is formed by performing anisotropic etching by active ion etching.
【００１３】次に、スパッタリング法により、膜厚約５
０ｎｍのＴｉ膜と膜厚約１００ｎｍのＴｉＮ膜によるバ
リア膜１４を堆積し、その後、半導体基板１１の不純物
拡散層とのオーミックコンタクト形成やバリア膜１４の
バリア性向上を兼ねたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍ
ａｌ Ａｎｎｅａｌｉｎｇ）による窒素雰囲気中での短
時間熱処理を行う。更にその後、ＣＶＤ法によりブラン
ケットタングステン膜（ブランケットＷ膜）を膜厚約４
００ｎｍ程堆積する。このブランケットＷ膜のＣＶＤ条
件は、例えば下記のようなものである。 ［ブランケットＷ膜のＣＶＤ条件］ ＷＦ6 ガス流量 ： ９０ ｓｃｃｍ Ｈ2 ガス流量 ： ４００ ｓｃｃｍ Ａｒガス流量 ： １６００ ｓｃｃｍ 圧力 ： １０．７ ｋＰａ 基板温度 ： ４５０ °ＣNext, a film thickness of about 5 is formed by the sputtering method.
A barrier film 14 made of a Ti film having a thickness of 0 nm and a TiN film having a thickness of about 100 nm is deposited.
Heat treatment is performed in a nitrogen atmosphere for a short time by means of al annealing. After that, a blanket tungsten film (blanket W film) having a film thickness of about 4 is formed by the CVD method.
Deposit about 00 nm. The CVD conditions for this blanket W film are as follows, for example. [CVD condition of blanket W film] WF 6 gas flow rate: 90 sccm H 2 gas flow rate: 400 sccm Ar gas flow rate: 1600 sccm Pressure: 10.7 kPa Substrate temperature: 450 ° C
【００１４】次に、ブランケットＷ膜、ＴｉＮ膜および
Ｔｉ膜をマグネトロンＲＩＥ装置によりエッチバックし
て、コンタクトホール部１の開口１３に、バリア膜１４
と埋め込みプラグとしてのタングステンプラグ１５を形
成する。この際、層間絶縁膜１２上のブランケットＷ
膜、ＴｉＮ膜およびＴｉ膜を完全にエッチングするた
め、オーバーエッチングが行われるので、タングステン
プラグ１５は層間絶縁膜１２表面より落ち込む。この落
ち込みの深さ、所謂プラグロスは出来るだけ少なくする
ことが望ましいが、通常約５０ｎｍ程度のプラグロスが
生じる。なお、このエッチバック条件としては、例えば
下記のようなものである。 ［ブランケットＷ膜のエッチバック条件］ ＳＦ6 ガス流量 ： １５０ ｓｃｃｍ Ａｒガス流量 ： ７５ ｓｃｃｍ 圧力 ： ２６．７ Ｐａ ＲＦパワー ： ６００ ＷNext, the blanket W film, the TiN film, and the Ti film are etched back by a magnetron RIE apparatus to form a barrier film 14 in the opening 13 of the contact hole portion 1.
Then, a tungsten plug 15 as an embedded plug is formed. At this time, the blanket W on the interlayer insulating film 12
Since the film, the TiN film, and the Ti film are completely etched, over-etching is performed, so that the tungsten plug 15 falls from the surface of the interlayer insulating film 12. It is desirable to reduce the depth of this drop, so-called plug loss, as much as possible, but usually plug loss of about 50 nm occurs. The etching back conditions are as follows, for example. [Blanket W film etch-back conditions] SF 6 gas flow rate: 150 sccm Ar gas flow rate: 75 sccm Pressure: 26.7 Pa RF power: 600 W
【００１５】次に、陽極酸化法、又はプラズマ酸化法に
よりタングステンプラグ１５表面を約５０ｎｍ程酸化し
てＷＯX 膜を形成する。ここでは、一例として陽極酸化
法によるタングステンプラグ１５表面部の酸化に関して
説明する。まず、上記のタングステンプラグ１５が形成
された半導体基板１１と白金板を陽極酸化溶液、例えば
純水で希釈した１〜１０％蓚酸の水溶液中に入れ、半導
体基板１１を陽極とし、白金板を陰極として、陽極酸化
を行う。なお、この陽極酸化時の電流としては、例えば
約０．１ｍＡ／ｃｍ2 とする。その後、半導体基板１１
を純水で希釈した弗酸（ＨＦ）溶液に入れ、タングステ
ンプラグ１５表面のＷＯX 膜をエッチングする。なお、
この際、層間絶縁膜１２もエッチングされて図１（ｂ）
に示す如き形状となる。Next, the surface of the tungsten plug 15 is oxidized by about 50 nm by an anodic oxidation method or a plasma oxidation method to form a WO x film. Here, the oxidation of the surface of the tungsten plug 15 by the anodic oxidation method will be described as an example. First, the semiconductor substrate 11 on which the tungsten plug 15 is formed and the platinum plate are placed in an anodizing solution, for example, an aqueous solution of 1-10% oxalic acid diluted with pure water, and the semiconductor substrate 11 is used as an anode and the platinum plate is used as a cathode. Then, anodization is performed. The current during this anodic oxidation is, for example, about 0.1 mA / cm 2 . Then, the semiconductor substrate 11
Is placed in a hydrofluoric acid (HF) solution diluted with pure water, and the WO x film on the surface of the tungsten plug 15 is etched. In addition,
At this time, the inter-layer insulation film 12 is also etched, so that FIG.
The shape is as shown in.
【００１６】次に、上記の陽極酸化と陽極酸化膜のエッ
チングとの工程で、タングステンプラグ１５表面がどの
様になるかを、図２を参照して説明する。ここで、図２
（ａ）は図１（ａ）のＰ部の拡大図で、図２（ｂ）は陽
極酸化後の図１（ａ）のＰ部に対応する部分で、図２
（ｃ）は図１（ｂ）のＱ部の拡大図で、図２（ｄ）は後
述する図１（ｃ）のＲ部の拡大図である。まず、タング
ステンプラグ１５形成直後のタングステンプラグ１５表
面は、ＣＶＤ法によるブランケットＷ膜形成時のグレイ
ン形状を反映してわずかに凹凸形状がある表面状態（図
２（ａ））となっている。このタングステンプラグ１５
を上述した方法で陽極酸化をすると、グレインの境界に
沿った部分では陽極酸化がより進み、図２（ｂ）に示す
如き形状のＷＯX 膜１５ａが形成される。Next, how the surface of the tungsten plug 15 becomes in the above steps of anodic oxidation and etching of the anodic oxide film will be described with reference to FIG. Here, FIG.
1A is an enlarged view of the P portion of FIG. 1A, and FIG. 2B is a portion corresponding to the P portion of FIG. 1A after anodization.
1C is an enlarged view of the Q portion of FIG. 1B, and FIG. 2D is an enlarged view of the R portion of FIG. 1C described later. First, the surface of the tungsten plug 15 immediately after the formation of the tungsten plug 15 is in a surface state (FIG. 2A) having a slight uneven shape reflecting the grain shape at the time of forming the blanket W film by the CVD method. This tungsten plug 15
When the anodic oxidation is performed by the method described above, the anodic oxidation is further advanced in the portion along the grain boundary, and the WO X film 15a having the shape as shown in FIG. 2B is formed.
【００１７】その後、上述した希釈した弗酸（ＨＦ）水
溶液でＷＯX 膜１５ａをエッチングすると、タングステ
ンプラグ１５表面は、図２（ｃ）に示すように、大きな
凹凸形状を持つ表面状態となる。なお、この弗酸（Ｈ
Ｆ）溶液でのＷＯX 膜１５ａエッチング時に、層間絶縁
膜１２も僅かにエッチングされるので、図２（ｃ）に示
す如き形状、即ち層間絶縁膜１２表面がタングステンプ
ラグ１５表面よりわずかに下方となる。After that, when the WO x film 15a is etched with the diluted hydrofluoric acid (HF) solution described above, the surface of the tungsten plug 15 becomes a surface state having large unevenness as shown in FIG. 2 (c). This hydrofluoric acid (H
F) When the WO X film 15a is etched with the solution, the interlayer insulating film 12 is also slightly etched, so that the shape shown in FIG. 2C, that is, the surface of the interlayer insulating film 12 is slightly lower than the surface of the tungsten plug 15. Become.
【００１８】上述した如く、陽極酸化と陽極酸化膜のエ
ッチングとの工程で、タングステンプラグ１５の表面積
を大きくすることができる。また、このタングステンプ
ラグ１５の酸化を陽極酸化で行うために、タングステン
プラグ１５表面の限定された部分のみが酸化されるの
で、この酸化膜、即ちＷＯX 膜１５ａ除去後のタングス
テンプラグの抵抗率には何らの変化もない。As described above, the surface area of the tungsten plug 15 can be increased in the steps of anodic oxidation and etching of the anodic oxide film. Further, since the tungsten plug 15 is oxidized by anodic oxidation, only a limited portion of the surface of the tungsten plug 15 is oxidized. Therefore, the resistivity of the tungsten plug after the removal of the oxide film, that is, the WO x film 15a is reduced. Has not changed at all.
【００１９】次に、図１（ｃ）に示すように、スパッタ
リング法により膜厚約５０ｎｍのＴｉ膜と膜厚約５０ｎ
ｍのＴｉＮ膜によるバリア膜１６を堆積し、続いてＳｉ
とＣｕを含むＡｌ合金膜１７を膜厚約５００ｎｍ程堆積
し、更に膜厚約５０ｎｍのＴｉ膜と膜厚約２０ｎｍのＴ
ｉＮ膜によるバリア膜１８を堆積する。Next, as shown in FIG. 1C, a Ti film having a film thickness of about 50 nm and a film thickness of about 50 n are formed by a sputtering method.
m of TiN film is deposited on the barrier film 16, followed by Si.
And an Al alloy film 17 containing Cu are deposited to a film thickness of about 500 nm, and a Ti film having a film thickness of about 50 nm and a T film having a film thickness of about 20 nm are further deposited.
A barrier film 18 made of an iN film is deposited.
【００２０】その後、これらバリア膜１８、Ａｌ合金膜
１７およびバリア膜１６をパターニングして配線２を形
成する。この配線２形成は、ＥＣＲエッチング装置で行
い、エッチング条件としては、例えば下記のようなもの
である。 ［配線２のエッチング条件］ ＢＣＬ3 ガス流量 ： ８０ ｓｃｃｍ Ａｒガス流量 ： １２０ ｓｃｃｍ 圧力 ： ６．７ Ｐａ マグネトロンパワー ： １ ｋＷ ＲＦ基板バイアスパワー： １２０ Ｗ なお、図１（ｃ）に示すコンタクトホールの開口１３と
配線２との間隔Ｌは、配線２形成時のマスク合わせ精度
によるパターニングずれを示すものである。Thereafter, the barrier film 18, the Al alloy film 17 and the barrier film 16 are patterned to form the wiring 2. The wiring 2 is formed by an ECR etching apparatus, and the etching conditions are, for example, as follows. [Etching Conditions for Wiring 2] BCL 3 Gas Flow Rate: 80 sccm Ar Gas Flow Rate: 120 sccm Pressure: 6.7 Pa Magnetron Power: 1 kW RF Substrate Bias Power: 120 W Note that the contact hole shown in FIG. The distance L between the opening 13 and the wiring 2 indicates a patterning deviation due to the mask alignment accuracy when the wiring 2 is formed.
【００２１】この配線２形成後の配線２とタングステン
プラグ１５とが接続するＲ部の拡大図を示したのが図２
（ｄ）である。図２（ｄ）に示す如く、タングステンプ
ラグ１５表面は大きな凹凸形状のある表面状態となって
いるので、タングステンプラグ１５と配線２の接続面積
が大きくなる。従って、配線２形成時のマスク合わせ精
度によるパターニングずれにより、平面的な接続面積が
減少しても、実質的な接続面積は従来例に比べて大幅に
増加し、コンタクト抵抗増加を軽減できる。また、上述
した如く、タングステンプラグ１５表面に形成されたＷ
ＯX 膜のエッチング時に層間絶縁膜１２もエッチングさ
れ、図２（ｃ）に示すように、層間絶縁膜１２表面がタ
ングステンプラグ１５表面より下方になると、タングス
テンプラグ１５側壁でも配線２が接続する状態となって
接続面積が更に大きくなり、コンタクト抵抗が更に減少
する。FIG. 2 shows an enlarged view of the R portion where the wiring 2 and the tungsten plug 15 are connected after the wiring 2 is formed.
(D). As shown in FIG. 2D, since the surface of the tungsten plug 15 is in a surface state having large unevenness, the connection area between the tungsten plug 15 and the wiring 2 becomes large. Therefore, even if the planar connection area is reduced due to the patterning deviation due to the mask alignment accuracy when forming the wiring 2, the substantial connection area is significantly increased as compared with the conventional example, and the increase in contact resistance can be reduced. In addition, as described above, the W formed on the surface of the tungsten plug 15
When the O x film is also etched, the interlayer insulating film 12 is also etched, and when the surface of the interlayer insulating film 12 is below the surface of the tungsten plug 15 as shown in FIG. 2C, the wiring 2 is also connected to the sidewall of the tungsten plug 15. Therefore, the connection area is further increased and the contact resistance is further reduced.
【００２２】その後、図示は省略するが、２層目の配線
形成には、層間絶縁膜の堆積、平坦化、コンタクトホー
ルの開口形成、ブランケットＷ膜又はバリア膜とブラン
ケットＷ膜を用いたタングステンプラグ形成および上述
した陽極酸化と陽極酸化膜のエッチング後、上述したと
同様なバリア膜／Ａｌ合金膜／バリア膜による２層目の
配線を形成する。更に３層目以後の配線を形成する時に
は、２層目の配線形成と同様な工程を採る。Thereafter, although not shown, in forming the second layer wiring, deposition of an interlayer insulating film, planarization, formation of contact holes, blanket W film or a tungsten plug using a barrier film and a blanket W film. After the formation and the above-described anodic oxidation and etching of the anodic oxide film, the second layer wiring of the barrier film / Al alloy film / barrier film similar to that described above is formed. Further, when forming wirings for the third and subsequent layers, the same steps as those for forming the wirings for the second layer are adopted.
【００２３】これらの配線形成に際して、コンタクトホ
ール径は配線幅と同程度なため、コンタクトホールの開
口形成や配線形成時にパターニングずれがあると、下層
配線とタングステンプラグ間、タングステンプラグと上
層配線間の平面的な接続面積は小さくなるが、下層配線
とタングステンプラグ間は配線の側壁がタングステンプ
ラグと接続するので実質的な接続面積はあまり減少せ
ず、一方タングステンプラグと上層配線間は上述した理
由により、実質的な接続面積は従来例に比べて大幅に増
加する。従って、タングステンプラグ径と配線が同程度
とするボーダーレスコンタクトを有する半導体装置での
配線形成におけるコンタクト抵抗増加を抑えることがで
き、エレクトロマイグレーション発生による断線が抑え
られて、半導体装置の信頼性が向上する。In forming these wirings, the diameter of the contact hole is approximately the same as the wiring width. Therefore, if there is a patterning deviation during the formation of contact hole openings or the formation of wiring, between the lower layer wiring and the tungsten plug and between the tungsten plug and the upper layer wiring. Although the planar connection area becomes smaller, the side wall of the wiring connects to the tungsten plug between the lower layer wiring and the tungsten plug, so the actual connection area does not decrease so much, while the area between the tungsten plug and the upper layer wiring is the same as described above. The substantial connection area is significantly increased as compared with the conventional example. Therefore, it is possible to suppress an increase in contact resistance in wiring formation in a semiconductor device having a borderless contact in which the diameter of a tungsten plug is almost the same as that of a wiring, and it is possible to suppress disconnection due to occurrence of electromigration and improve reliability of the semiconductor device. To do.
【００２４】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、埋め込みプラグ形成用にブランケットＷ膜を用い
て説明したが、選択成長タングステン膜を用いてもよ
く、Ｍｏ，Ｔｉ，Ｃｏ等の高融点金属膜、ＷＳｉx ，Ｍ
ｏＳｉx ，ＴｉＳｉx ，ＣｏＳｉx 等の高融点金属シリ
サイイド膜、Ｃｕ膜等を用いてもよい。また、タングス
テンプラグ表面の酸化を陽極酸化法による酸化で説明し
たが、プラズマ酸化を用いてもよい。更にまた、配線と
してＡｌ合金膜を用いて説明したが、Ｃｕ膜を配線とし
て用いてもよい。その他、本発明の技術的思想の範囲内
で、プロセス装置やプロセス条件は適宜変更が可能であ
る。The present invention has been described with reference to the embodiments.
The present invention is not limited to this embodiment. For example, although the blanket W film is used for forming the buried plug, a selectively grown tungsten film may be used, a refractory metal film such as Mo, Ti, Co, or WSi x , M.
oSi x, TiSi x, refractory metal Shirisaiido film such as CoSi x, may be used a Cu film or the like. Further, the oxidation of the surface of the tungsten plug has been described as the oxidation by the anodic oxidation method, but plasma oxidation may be used. Furthermore, although an Al alloy film is used as the wiring in the description, a Cu film may be used as the wiring. In addition, within the scope of the technical concept of the present invention, the process apparatus and process conditions can be appropriately changed.
【００２５】[0025]
【発明の効果】以上の説明から明らかなように、本発明
のボーダーレスコンタクトを有する半導体装置の配線形
成方法は、埋め込みプラグと配線とのコンタクト抵抗増
加を軽減することができ、従って、エレクトロマイグレ
ーション発生による断線が抑えられて、半導体装置の信
頼性が向上する。As is apparent from the above description, the wiring forming method for a semiconductor device having a borderless contact according to the present invention can reduce an increase in contact resistance between a buried plug and a wiring, and therefore electromigration is performed. The disconnection due to the occurrence is suppressed, and the reliability of the semiconductor device is improved.
【図１】本発明を適用した実施例の工程を工程順に説明
する、半導体装置の概略断面図で、（ａ）は埋め込みプ
ラグを形成した状態、（ｂ）は埋め込みプラグ表面を陽
極酸化し、陽極酸化膜をエッチングした状態、（ｃ）は
配線を形成した状態である。1A and 1B are schematic cross-sectional views of a semiconductor device illustrating steps of an embodiment to which the present invention is applied, in a state in which a buried plug is formed, and in FIG. 1B, the surface of the buried plug is anodized; The anodized film is etched, and (c) is a state in which wiring is formed.
【図２】本発明を適用した実施例をより詳細に説明する
ための、図１の埋め込みプラグ表面近傍の拡大図で、
（ａ）は図１（ａ）のＰ部の拡大図、（ｂ）は陽極酸化
後の図１（ａ）のＰ部に対応する部分の拡大図、（ｃ）
は図１（ｂ）のＱ部の拡大図、（ｄ）は図１（ｃ）のＲ
部の拡大図である。FIG. 2 is an enlarged view of the vicinity of the surface of the embedded plug of FIG. 1 for explaining the embodiment to which the present invention is applied in more detail,
1A is an enlarged view of a P portion in FIG. 1A, FIG. 1B is an enlarged view of a portion corresponding to the P portion in FIG. 1A after anodization, and FIG.
Is an enlarged view of the Q portion of FIG. 1 (b), and (d) is the R of FIG. 1 (c).
It is an enlarged view of a part.
【図３】従来例の工程を工程順に説明する、半導体装置
の概略断面図で、（ａ）は埋め込みプラグを形成した状
態、（ｂ）は配線を形成した状態である。3A and 3B are schematic cross-sectional views of a semiconductor device illustrating the steps of a conventional example in the order of steps. FIG. 3A is a state in which a buried plug is formed and FIG. 3B is a state in which wiring is formed.
【図４】従来例の半導体装置のおけるエレクトロマイグ
レーション発生による断線を説明するための、半導体装
置の概略断面図である。FIG. 4 is a schematic cross-sectional view of a semiconductor device for explaining disconnection due to occurrence of electromigration in a semiconductor device of a conventional example.
１…コンタクトホール部、２…配線、１１…半導体基
板、１２…層間絶縁膜、１３…開口、１４，１６，１８
…バリア膜、１５…タングステンプラグ、１５ａ…ＷＯ
X 、１７…Ａｌ合金膜、１９…ボイドDESCRIPTION OF SYMBOLS 1 ... Contact hole part, 2 ... Wiring, 11 ... Semiconductor substrate, 12 ... Interlayer insulating film, 13 ... Opening, 14, 16, 18
... Barrier film, 15 ... Tungsten plug, 15a ... WO
X , 17 ... Al alloy film, 19 ... Void
Claims (4)
装置の配線形成方法において、 層間絶縁膜にコンタクトホールの開口を形成する工程
と、 前記開口に埋め込みプラグを形成する工程と、 前記埋め込みプラグを酸化し、前記埋め込みプラグ表面
に酸化膜を形成する工程と、 前記酸化膜をエッチングする工程と、 前記埋め込みプラグに接続する配線を形成する工程とを
有することを特徴とする配線形成方法。1. A method for forming a wiring of a semiconductor device having a borderless contact, wherein a step of forming a contact hole opening in an interlayer insulating film, a step of forming a buried plug in the opening, and a step of oxidizing the buried plug, A wiring forming method comprising: a step of forming an oxide film on the surface of the embedded plug; a step of etching the oxide film; and a step of forming a wiring connected to the embedded plug.
プラグを用いることを特徴とする、請求項１に記載の配
線形成方法。2. The wiring forming method according to claim 1, wherein a tungsten plug is used as the embedded plug.
は、陽極酸化法およびプラズマ酸化法の内、いずれか一
方の酸化法により形成することを特徴とする、請求項１
に記載の配線形成方法。3. The oxide film on the surface of the buried plug is formed by any one of an anodic oxidation method and a plasma oxidation method.
4. The wiring forming method according to 1.
希釈した弗酸溶液にて行うことを特徴とする、請求項１
に記載の配線形成方法。4. The etching of the oxide film is performed with a hydrofluoric acid solution diluted with pure water.
4. The wiring forming method according to 1.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6383914B1 (en) | 1998-12-21 | 2002-05-07 | Nec Corporation | Method of manufacturing an aluminum interconnect structure of a semiconductor device having <111> orientation |
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| JP2007048950A (en) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | Semiconductor device and method of manufacturing same |
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-
1996
- 1996-05-10 JP JP11592396A patent/JP3651112B2/en not_active Expired - Fee Related
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