JPH09293850A - ソリッドステート撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の光センサ画素（１１０）および複数の
データ・アドレス線（１５０）の上に配設された頑強な
上側障壁層（１８０）を有するソリッドステート撮像装
置を提供する。 【解決手段】 データ・アドレス線スペーサ１６０が、
データ・アドレス線の側壁と上側障壁層と間に配設され
て、データ・アドレス線の側壁１５２の近傍に上側障壁
層用の傾斜した基礎部１６５を構成し、これにより比較
的厚いデータ・アドレス線の周りの段部の領域に障壁層
１８０の高完全性の段状部１８５が形成される。該スペ
ーサは残存の光センサ半導体材料（１６２，１６４）で
構成される。またスペーサは、典型的にはアレイの下側
にある材料およびデータ・アドレス線の側壁のかど部に
近い領域に対応する位置に配設されて、データ・アドレ
ス線の長さに沿って延在すると共に、それぞれの画素の
光センサ・スイッチング素子に対する結合部を構成する
データ・アドレス線突出部分に沿っても延在する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に大面積ソ
リッドステート撮像装置に関し、特に、このような装置
におけるアドレス線構造並びにアドレス線の上に配設さ
れた材料層の頑強さに関する。

【０００２】

【従来の技術】ソリッドステート撮像装置は入射放射線
の検出のために使用することができ、このような撮像装
置は典型的には画素アレイを有すると共に、各画素に電
気的にアクセスするために行および列に配列されたアド
レス線のマトリックスを備えている（一般に、これらの
行および列の内の一方のアドレス線は走査線または走査
アドレス線と称され、他方のアドレス線はデータ線また
はデータ・アドレス線と称される）。各画素は、光セン
サと、典型的には薄膜トランジスタ（ＴＦＴ）などのよ
うなトランジスタで構成されたスイッチング素子とを有
する。例えば、ＴＦＴのゲート電極は走査アドレス線に
結合され、ソース電極（またはドレイン電極）はデータ
・アドレス線に結合される。走査アドレス線に結合され
たＴＦＴの各々は、それぞれのゲート電極に供給された
電気信号によって導通状態に駆動される。ＴＦＴに結合
された各画素の光センサの電荷は、ＴＦＴに結合された
それぞれのデータ・アドレス線から読み出される。

【０００３】医療診断用途に使用される撮像装置では、
患者に与えられる放射線照射はできるだけ小さいことが
望ましい。撮像用の放射線束を低減すると、画像に対応
する光センサ画素で収集される電荷量は少なくなり、従
ってこのような撮像装置は低ノイズ動作を行うように構
成することが必要である。低ノイズ動作を行うために、
各光センサで収集された比較的微小な量の電荷の読み出
しに使用されるデータ・アドレス線は典型的には比較的
厚く形成されている。すなわち、データ・アドレス線を
形成する導電性材料の量は、例えば装置の走査アドレス
線よりも厚い（例えば、データ・アドレス線は典型的に
は０．５〜１μｍの厚さを有するのに対して、走査アド
レス線は典型的には最大の厚さが約０．５μｍであ
る）。厚いデータ・アドレス線は高抵抗読み出し線に関
連するジョンソン・ノイズ（Ｊｏｈｎｓｏｎ ｎｏｉｓ
ｅ）を低減するのに望ましいものである。ジョンソン・
ノイズは大面積の（例えば、約１００ｃｍ² 以上の面積
を有する）撮像装置において特に重要な問題である。デ
ータ・アドレス線を形成するための湿式エッチングのよ
うな多くの製造処理では、比較的平坦な上面まで立ち上
がる急峻な側壁（すなわち、垂直な側壁に近いもの）を
有するデータ・アドレス線構造が作られる。

【０００４】撮像装置内の種々の部品は、基板上に層状
に形成され、完成された構造内にサンドウィッチ状に挟
まれている。例えば、走査アドレス線およびデータ・ア
ドレス線は、必要な電気的分離およびＴＦＴ電極への接
続を行うように両者間に誘電体材料を設けて装置内の相
異なる層に配設される。誘電体材料および半導体材料が
ＴＦＴおよび光センサを形成するように堆積され、また
誘電体材料からなる障壁層（ダイオード・パッシベーシ
ョン層とも呼ばれる）が光センサ、データ・アドレス線
およびスイッチング・トランジスタの上に堆積されて、
これらの部品をアレイの共通電極のようなアレイ内の上
側の導電性部品から電気的に絶縁する。障壁層の誘電体
材料は有効な電気的絶縁を形成するために高度の構造的
完全性（ｉｎｔｅｇｒｉｔｙ）を持っていなければなら
ない。これは、部品間に電気的漏洩を生じさせる欠陥が
障壁層内にあると、ノイズが導入されて、医療診断用撮
像等に使用される撮像装置の性能を劣化させるからであ
る。障壁層（またはダイオード・パッシベーション層）
が比較的厚いデータ・アドレス線の急峻な側壁上に配設
される個所はストレスの高い領域であり、この領域で
は、しばしば障壁層の構造的劣化により障壁層を通る望
ましくない電気的漏洩が生じ、これによりアレイ内にノ
イズの高い又は欠陥の非常に多い画素が生じる。

【０００５】

【発明の概要】本発明によれば、複数の光センサ画素お
よび複数のデータ・アドレス線の上に配設された頑強な
上側障壁層を有するソリッドステート撮像装置が提供さ
れる。このソリッドステート撮像装置は、データ・アド
レス線の側壁の近傍に上側障壁層用の傾斜した基礎部を
構成するようにデータ・アドレス線の側壁と上側障壁層
と間に配設されたデータ・アドレス線スペーサを含む。
データ・アドレス線スペーサは残存の光センサ半導体材
料、典型的にはアモルファス・シリコンで構成されてい
る。残存の光センサ半導体材料は、不純物添加シリコン
（ｄｏｐｅｄ ｓｉｌｉｃｏｎ）層および実質的に真性
なアモルファス・シリコン層のような複数の半導体材料
層を有していてよい。データ・アドレス線スペーサは、
典型的にはアレイの下側にある材料およびデータ・アド
レス線の側壁のかど部に近い領域に対応する位置に配設
されて、データ・アドレス線の長さに沿って延在すると
共に、それぞれの画素の光センサ・スイッチング素子に
対する結合部を構成するデータ・アドレス線突出部分に
沿っても延在する。

【０００６】本発明の新規な特徴は特に特許請求の範囲
に記載されている。しかしながら、本発明自身の構成お
よび動作方法は本発明の他の目的および利点と共に添付
図面を参照した以下の説明からより良く理解することが
できよう。添付図面では、同じ符号は同じ構成要素を示
している。

【０００７】

【本発明の詳しい説明】Ｘ線などの電磁放射線を検出す
る放射線撮像装置のようなソリッドステート撮像装置１
００は、図１に示すように、複数の画素１１０（図１に
はその代表的なものが示されている）、それぞれの画素
１１０のに結合されている複数の第１のアドレス線１４
０および複数の第２のアドレス線１５０を有する。本明
細書では、第１のアドレス線１４０は撮像装置１００の
走査線を構成しており、以下「走査アドレス線」と呼
び、また第２のアドレス線１５０は撮像装置１００のデ
ータ線を構成しており、以下「データ・アドレス線」と
呼ぶ。本発明によるスペーサをデータ・アドレス線に関
連して説明しているが、本発明はアドレス線の命名の仕
方やこのようなアドレス線の特定の電気的接続に関係な
く薄膜撮像装置または表示装置の構造に適用される。

【０００８】各画素１１０は、光センサ１２０（典型的
にはホトダイオード）と、光センサ・スイッチング素
子、例えばＴＦＴとも称される薄膜電界効果トランジス
タ（ＦＥＴ）１３０とを有する。撮像装置１００におい
ては、走査アドレス線１４０はそれぞれＦＥＴ１３０の
ゲート電極１３２に結合されており、これらの線に供給
される信号によりＦＥＴは導電状態または非導電状態に
される。データ・アドレス線１５０はそれぞれＦＥＴ１
３０のドレイン電極１３４に結合されている。各ＦＥＴ
１３０のソース電極１３６は各画素の光センサ１２０の
底部電極１２２に結合されている。典型的には、ソース
電極１３６および底部電極１２２は１つの連続した導電
性材料で構成されている。ＦＥＴ１３０がスイッチング
素子として使用されるとき、ＦＥＴの１つの電極をソー
ス電極として指定し、別の１つの電極をドレイン電極と
して指定しても、装置動作または電気的性能について何
の制限も課さないことを注意されたい。

【０００９】走査アドレス線１４０およびデータ・アド
レス線１５０はマトリックスを形成するように互いにほ
ぼ直角である軸に沿って配列されたアレイ（ａｒｒａ
ｙ）を構成する。走査アドレス線１４０およびデータ・
アドレス線１５０は撮像装置１００内で相異なる層に配
設され、データ・アドレス線１５０は画素毎に交差領域
１６０において走査アドレス線の上に位置する。このよ
うに撮像装置１００は、画素アレイ１０５内に配設され
た複数の画素１１０を有し、画素アレイにおいては各デ
ータ・アドレス線１５０が該データ・アドレス線に沿っ
て配設されている光センサ画素に結合されて、これによ
り画素の列を定め、また各走査アドレス線１４０が該走
査アドレス線に沿って配設されている光センサ画素に結
合されて、これにより画素の行を定めている。

【００１０】撮像装置１００は、ガラスなどからなる基
板１０７（図２）を有し、この基板上に走査アドレス線
１４０（図１）が配設されている。走査アドレス線１４
０は典型的にはアルミニウム、チタニウム、モリブデン
などのような導電性材料で構成され、約０．１〜０．５
μｍの厚さを有する。ゲート誘電体層１３５（図２）
が、走査アドレス線１４０およびゲート電極１３２（図
１）をアレイ内の他の部品から電気的に絶縁するために
アレイ全体にわたって配設されている。ゲート誘電体層
１３５（図２）は典型的には約０．３〜０．５μｍの厚
さを有し、酸化シリコン、窒化シリコンまたはオキシ窒
化シリコンのような無機誘電体材料で構成されるが、代
わりにポリイミドまたは同様なポリマで構成することも
できる。

【００１１】撮像装置の製造処理では、ゲート誘電体層
１３５の堆積後、ゲート誘電体層１３５の上にＦＥＴ半
導体材料層１３７（例えば、実質的に真性のアモルファ
ス・シリコンとｎ⁺ 型シリコンのような不純物添加半導
体材料とから成る層；図示の容易化のため、図２では１
つの層として示されている）が配設され、次いでＦＥＴ
１３０のチャンネル領域（図２には図示せず）を形成す
るためにパターン形成される。ここに用いる用語「パタ
ーン形成」とは、ホトリソグラフィック技術などの技術
によって、アレイの上に配設された材料を所望のパター
ンに形成することを表すために用いられる。このような
技術は、アレイに１つの特定の材料層をパターン形成
し、または１つの処理で下側の２つ以上の層をパターン
形成することを含む。半導体材料は典型的には約０．０
５〜０．５μｍの厚さを有する。撮像装置１００の一実
施態様では、半導体材料および不純物添加半導体材料
（１３７）の部分は、データ・アドレス線１５０、ＦＥ
Ｔ１３０のソースおよびドレイン電極、ホトダイオード
の底部電極１２２を形成するために導電性材料が堆積さ
れる所のようなアレイの領域で、ゲート誘電体材料１３
５の上に配設したままに残してもよい。撮像装置１００
の他の実施態様では、ＦＥＴ１３０を形成するパターン
形成処理により、半導体材料および不純物添加半導体材
料は図２に断面で示す撮像装置の領域から除去される。
以下に説明するように本発明はいずれの実施態様にも等
しく適用できる。

【００１２】半導体材料が堆積されパターン形成された
後、撮像装置の製造はソース・ドレイン金属層の堆積お
よびパターン形成を続け、該金属層はソース電極１３
６、ドレイン電極１３４、データ・アドレス線１５０お
よび典型的には光センサの底部電極１２２（図１）を形
成するようにパターン形成される。データ・アドレス線
１５０は、典型的にはモリブデン、クロミウムなどの導
電性金属で構成され、約０．５〜１μｍの厚さを有す
る。データ・アドレス線を形成する金属のパターン形成
は通常は湿式エッチング処理で行われるが、これはほぼ
垂直である急峻な側壁部１５２を生成する。ここで使用
されている用語「ほぼ垂直」とは、データ・アドレス線
が堆積された下側の材料に対する垂直線から約３０゜以
内の傾斜を側壁部が有することを表すために用いられ
る。次いで、ＦＥＴパシベーション層１３９がアレイの
上に堆積されパターン形成され、ＦＥＴパシベーション
層１３９はホトダイオードの底部電極１２２の上部から
除去されるが、データ・アドレス線１５０およびＦＥＴ
１３０の上には配設されたままに残される。

【００１３】次いで、光センサ１２０を形成するため、
不純物添加および真性の光感知材料（いずれも典型的に
はシリコン）の層を堆積しパターン形成して、底部電極
１２２の上に配設される例えばホトダイオード本体部１
２５（図２）を構成する。典型的には、ホトダイオード
本体部は、底部電極１２２の上に配設された第１の不純
物添加半導体材料層１２４、半導体材料層１２６および
第２の不純物添加半導体材料層１２８を有する。３つの
半導体材料層は典型的にはｎ⁺ 型シリコン（層１２
４）、ほぼ真性アモルファス・シリコン（層１２６）お
よびｐ⁺ 型シリコン（層１２８）で構成される（例え
ば、p-i-nダイオード構造を構成する）。

【００１４】光センサ１２０を形成するために堆積され
る光感知材料は、典型的にはプラズマ増強化学蒸着（Ｐ
ＥＣＶＤ）法で堆積される。このＰＥＣＶＤ法により堆
積された材料層は、典型的には、（データ・アドレス線
アドレス線の側壁１５２のような）急峻な段状境界部を
有する構造の近くにある堆積部分が、比較的平坦である
即ち急峻な側壁として現れない撮像装置表面の隣接部分
の上の堆積部分よりも一層厚く且つ広くなっている。例
えば、真性シリコンの半導体材料層１２６が撮像装置１
００の表面の上に所与の厚さに堆積される場合（半導体
材料層１２６はホトダイオード本体部１２５の最も厚い
部分を構成しているのでホトダイオード本体部１２５を
形成する全ての堆積された層の代表としてここで考察す
る）、比較的厚いデータ・アドレス線１５０の急峻な側
壁部１５２の上の真性シリコン層（１２６）の厚さは、
比較的薄い走査アドレス線１４０の上および比較的薄い
ＦＥＴ１３０のアイランド構造の上に堆積される真性シ
リコン層（１２６）の厚さよりも大きくなる。例えば、
典型的には急峻な側壁を持つデータ・アドレス線１５０
によって画成される領域（すなわち、上側のＦＥＴパシ
ベーション層１３９の地形（トポグラフィ）が下側のデ
ータ・アドレス線１５０の急峻な側壁の地形に対応する
領域）における半導体材料層１２６の厚さは、アレイの
隣接構造の上の領域における半導体材料層１２６の厚さ
よりも約０．５μｍ厚い。

【００１５】ホトダイオード本体部１２５を形成するた
めの光感知材料すなわち半導体材料層１２４、１２６お
よび１２８のパターン形成は、典型的には（ホトダイオ
ード本体部のような）シリコン層を残すのが望ましい領
域を保護するように撮像装置の上にホトレジスト・マス
クを形成し、その後で露出したシリコン層を除去するよ
うに反応性イオン・エッチング処理のようなエッチング
を行うホトリソグラフィック技術を使用して達成され
る。

【００１６】ホトダイオード本体部１２５を形成するエ
ッチング・ステップに続いて、障壁層１８０（ホトダイ
オード・パシベーション層とも称される）が撮像装置１
００の上に堆積される。障壁層１８０は典型的には酸化
シリコンまたは窒化シリコンのような無機誘電体材料ま
たはそれらの層の組合せで構成される。例えば、典型的
には障壁層１８０はＰＥＣＶＤ処理で堆積された窒化シ
リコン層で構成され、公称の厚さは約０．２〜０．５μ
ｍの範囲にある。この誘電体材料層は装置の要素間の電
気的漏洩を防止するのに重要であり、障壁層１８０は頑
強であること、すなわち高度の完全性を有し、この層の
電気的絶縁特性を劣化させる構造的欠陥を持たないこと
が必要である。

【００１７】本発明によれば、撮像装置１００に更にデ
ータ・アドレス線スペーサ１６０が配設される。データ
・アドレス線スペーサ１６０は、ＦＥＴパシベーション
層１３９の地形が下側のデータ・アドレス線１５０（図
２）の急峻な側壁１５２によって定められている領域に
おいて、ＦＥＴパシベーション層１３９の上に傾斜した
基礎部１６５を形成するように配設される。特に、関心
のある地形は、データ・アドレス線の側壁１５２とデー
タ・アドレス線の下側にある構造との交差部における段
部である。スペーサ１６０は光センサの残存の半導体材
料、すなわちホトダイオード本体部１２５の形成中にア
レイの上に堆積されたデータ・アドレス線１５０の近傍
の半導体材料であって、ホトダイオード本体部１２５を
形成するために使用される上述したエッチング・ステッ
プの後にデータ・アドレス線の側壁１５２の近くの領域
に残存する半導体材料で構成される。ここに使用されて
いる「データ・アドレス線の側壁の近く」などの用語
は、スペーサ１６０がデータ・アドレス線１５０と物理
的に密に接触しているか或いはデータ・アドレス線の側
壁１５２の地形に対応する地形を持つ上側の層と密に接
触しているかに拘わらず、データ・アドレス線１５０と
下側のアレイ構造との間の段部に対応する地形を有する
領域に配設された材料を表すために用いられる。

【００１８】図２に示すように、スペーサ１６０は典型
的には、第１の不純物添加半導体材料層１２４からの残
存の材料で構成された第１のスペーサ層１６２と、半導
体材料層１２６からの残存の材料で構成された少なくと
も第２のスペーサ層１６４とを有する。スペーサ１６０
は典型的には図２に示すように現れる。スペーサ１６０
は更に、第２の不純物添加半導体材料層１２８からの残
存の材料（図２のスペーサ１６０では示されていない）
を有していてもよいが、典型的には形成処理によりその
材料層はデータ・アドレス線の側壁部１５２の近くの領
域から除去されてしまう。

【００１９】スペーサ１６０の部分は、ホトダイオード
本体部１２５を形成するエッチング・ステップ後に残
る。典型的には反応性イオン・エッチングを使用して、
不純物添加シリコン層（１２４および１２８）および真
性シリコン層（１２６）が除去されるが、（上述したよ
うに）データ・アドレス線の急峻な側壁部１５２の近く
に堆積されたこれらのシリコン層の部分が余分な厚さを
有しているので、これらのシリコン層の部分は、反応性
イオン・エッチングによって撮像装置１００の他の領域
の上の堆積されたシリコンの比較的厚くない部分が除去
される際に完全に除去されない。このように、ホトダイ
オード本体部を形成するためにシリコンを撮像装置１０
０の他の部分から除去するエッチング処理中に、処理
「ウィンドウ」、すなわち堆積されたシリコン層１２
４、１２６および１２８が走査アドレス線１４０の上お
よびＦＥＴ１３０の上の領域から除去されるが、データ
・アドレス線の側壁部１５２の近くに幾分かの残存のシ
リコン材料が残る時点が存在する。真性シリコン層１２
６の種々の厚さ（下側の地形に左右される）および撮像
装置１００にわたる実質的に均一な反応性イオン・エッ
チング速度（例えば、約＋１０〜−１０％）を組み合わ
せて、スペーサ１６０の形成の条件が作成される。例え
ば、データ・アドレス線の側壁部１５２の近くのシリコ
ン層１２４、１２６および１２８の余分な厚さ（例え
ば、隣接領域よりも約０．５μｍ以上厚い、これはアレ
イの平坦な領域の上のシリコンの厚さよりも約３３％厚
い）は、データ・アドレス線の側壁１５２の近くに配設
されるスペーサの形成に役立つ。しかしながら、ほぼ均
一なエッチング処理の場合でも、シリコンのエッチング
では、アレイ（例えば、撮像装置１００のパネル）の中
心近くに配設されたスペーサ１６０の方がアレイの縁部
近くに配設されたスペーサよりも大きな断面積を有する
という「目玉（ｂｕｌｌ’ｓ ｅｙｅ）」効果を生じ
る。状況によっては、目玉効果により、アレイの縁部近
くのデータ・アドレス線に沿ったシリコンのスペーサが
完全に除去されることがある。少なくともアレイ１０５
内に配設されたデータ・アドレス線の一部の近くに、望
ましくはアレイ内の全てのデータ・アドレス線の近くに
スペーサ１６０を形成するように、シリコンのエッチン
グ時間を選択することが望ましい。

【００２０】スペーサ１６０の公称断面形状は、下側の
データ・アドレス線１５０の急峻な側壁部１５２の段部
の地形に対応するＦＥＴパシベーション層１３９のかど
部領域の地形１５５を埋めるようにほぼ三角形である。
スペーサ１６０のこのほぼ三角の形状は、その上に光セ
ンサの障壁層１８０を配設するための傾斜した基礎部１
６５を構成し、このため障壁層１８０は傾斜した基礎部
１６５の上に配設された完全性の高い段状部１８５を有
するようになる。

【００２１】上述したスペーサ１６０の形成処理により
得られるスペーサ１６０は、底辺「Ｂ」がデータ・アド
レス線の側壁１５２の高さ「Ｈ」の大体半分の大きさで
ある寸法を有する。撮像装置１００のスペーサ１６０の
正確な断面形状はいくつかの要因の関数である。例え
ば、シリコン層１２４、１２６および１２８を堆積する
のに使用されるＰＥＣＶＤ法が、従って撮像装置の種々
の地形上に堆積されるシリコンの厚さの厳密な差異が、
スペーサ１６０の形状に影響を与える（ＰＥＣＶＤ法は
典型的には、スペーサの形成ではなく所望の電気的特性
を有するシリコンの堆積を行うように制御される）。ま
た、データ・アドレス線１５０の下側の地形もまたスペ
ーサ１６０の形状に影響を与え得る。データ・アドレス
線の側壁１５２の急峻さ（すなわち、ほぼ垂直に近い）
は、データ・アドレス線を形成するエッチング処理によ
って影響され、例えばある金属（例えば、モリブデンお
よびアルミニウム）に対する湿式エッチングは他のエッ
チング処理と異なり垂直な側壁を残す傾向がある。ま
た、シリコン層１２４、１２６、１２８を除去してホト
ダイオード本体部１２５を形成する反応性イオン・エッ
チング処理もスペーサの形状に影響を与える。反応性イ
オン・エッチングは典型的にはスペーサ形成に異方性が
あり、すなわち方向性がある。反応性イオン・エッチン
グ処理の圧力を増大することにより、エッチングをより
等方性にすることができ、従ってスペーサ１６０の大き
さを低減することができる。

【００２２】スペーサ１６０は、各データ・アドレス線
１５０の長さに沿って延在し、更に該データ・アドレス
線からドレイン電極１３４を形成するように突出してい
るそれぞれのデータ・アドレス線突出部分に沿って延在
する。データ・アドレス線１５０に沿ってスペーサ１６
０内に半導体材料が存在しているが、スペーサが既に電
気的に接続されている導電性構造に隣接して配設されて
いるに過ぎないので、スペーサ内の半導体材料の存在が
アレイ内における電気的漏洩を増大させることはない。

【００２３】スペーサ１６０は、傾斜した基礎部１６５
を構成して、データ・アドレス線１５０の近傍に大きな
段部または急な変化が無いか又は殆ど無いようにしたア
レイに障壁層１８０の高完全性の段状部１８５が付着す
るように作用する。障壁層１８０の頑強さは従来の撮像
装置の構造に対して著しく改善される。従来の撮像装置
の構造では、障壁層１８０は典型的には比較的厚いデー
タ・アドレス線１５０の所において最も薄く且つ最も大
きいストレスを受ける。従来の撮像装置の障壁層のこの
部分は、湿式および乾式エッチングの両方において一層
速くエッチングを受けやすく、また障壁層中で破壊の生
じる点である。スペーサ１６０は障壁層１８０中のスト
レス点を低減し、これによりこの誘電体層の電気的有効
性を高め、且つ障壁層１８０が湿式および乾式エッチン
グ剤の両方に晒される残りの撮像装置製造処理の際にそ
の残存を高める。本発明のスペーサ１６０の他の利点
は、データ・アドレス線の側壁の周りの地形を（急峻で
なく）傾斜させたので、後で堆積される（典型的には酸
化インジウム錫などで構成される）共通電極層（図示せ
ず）が撮像装置１００全体にわたって一層均一な厚さを
持つようになり、従って一層簡単にパターン形成するこ
とができ、所望の領域から導電性材料を取り除くために
オーバーエッチングする必要性が少い。

【００２４】以上、本発明について図示し説明したが、
本発明の真の精神および範囲から逸脱することなく、開
示した実施態様に変更および改変を行うことができるこ
とは当業者に明らかなことであろう。従って、特許請求
の範囲は本発明の真の精神内に入るこのようなすべての
変更および改変をカバーするものであることを理解され
たい。

【図面の簡単な説明】

【図１】本発明による画素アレイを有する撮像装置の一
部の平面図である。

【図２】図１の線Ｉ−Ｉに沿って取ったアレイ領域の一
部の断面図である。

【符号の説明】

１０５ 画素アレイ １１０ 画素 １２０ 光センサ １２２ 底部電極 １２４ 第１の不純物添加半導体材料層 １２５ ホトダイオード本体部 １２６ 真性半導体材料層 １２８ 第２の不純物添加半導体材料層 １３０ 薄膜電界効果トランジスタ １３５ ゲート誘電体層 １３９ ＦＥＴパシベーション層 １４０ 走査アドレス線 １５０ データ・アドレス線 １５２ データ・アドレス線の急峻な側壁部 １６０ データ・アドレス線スペーサ １６２ 第１のスペーサ層 １６４ 第２のスペーサ層 １６５ 傾斜した基礎部 １８０ 障壁層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 画素アレイ内に行および列に配列された
   複数の光センサ画素であて、その各々が光感知半導体材
   料で構成された光センサおよび該光センサに結合された
   関連するスイッチング素子を有する複数の光センサ画素
   と、 前記アレイの列に配設された複数のデータ・アドレス線
   であって、それぞれの列に沿って配設されたそれぞれの
   前記スイッチング素子に電気的に結合されている複数の
   データ・アドレス線と、 前記画素アレイの上に配設された上側障壁層と、 前記データ・アドレス線の少なくとも一部に沿って前記
   障壁層と前記データ・アドレス線の側壁部との間に配設
   されて、前記データ・アドレス線の側壁部の領域に前記
   障壁層用の傾斜した基礎部を構成している複数のデータ
   ・アドレス線スペーサであって、残存の光センサ半導体
   材料で構成されている複数のデータ・アドレス線スペー
   サと、を含んでいることを特徴とするソリッドステート
   撮像装置。
2. 【請求項２】 前記データ・アドレス線の各々がほぼ垂
   直な側壁部を有する請求項１記載のソリッドステート撮
   像装置。
3. 【請求項３】 前記障壁層が、無機誘電体材料および有
   機誘電体材料からなるグループから選択された誘電体材
   料で構成されている請求項１記載のソリッドステート撮
   像装置。
4. 【請求項４】 前記データ・アドレス線の各々が、約
   ０．５〜１μｍの厚さを有する請求項１記載のソリッド
   ステート撮像装置。