JPH09270825A - データ伝送速度変換装置 - Google Patents
データ伝送速度変換装置Info
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- JPH09270825A JPH09270825A JP7628996A JP7628996A JPH09270825A JP H09270825 A JPH09270825 A JP H09270825A JP 7628996 A JP7628996 A JP 7628996A JP 7628996 A JP7628996 A JP 7628996A JP H09270825 A JPH09270825 A JP H09270825A
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Abstract
(57)【要約】
【課題】ディジタルデータの伝送を行う、機器等におい
て、１フレーム時間での速度変換前と速度変換後のデー
タ伝送ビット数の差が整数でない場合でも速度変換を実
現可能とするデータ伝送速度変換装置を提供する。 【解決手段】ディジタルデータの伝送を行う、機器にお
いて、データ長の異なるダミービットデータを２種類以
上用意し速度変換の比率に応じてフレーム単位でダミー
ビットデータを切り替えて付加あるいは削除する事で、
１フレーム時間での速度変換前と速度変換後のデータ伝
送ビット数の差が整数でない場合でも速度変換を実現可
能としたデータ伝送速度変換装置。
て、１フレーム時間での速度変換前と速度変換後のデー
タ伝送ビット数の差が整数でない場合でも速度変換を実
現可能とするデータ伝送速度変換装置を提供する。 【解決手段】ディジタルデータの伝送を行う、機器にお
いて、データ長の異なるダミービットデータを２種類以
上用意し速度変換の比率に応じてフレーム単位でダミー
ビットデータを切り替えて付加あるいは削除する事で、
１フレーム時間での速度変換前と速度変換後のデータ伝
送ビット数の差が整数でない場合でも速度変換を実現可
能としたデータ伝送速度変換装置。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルデータ
の伝送を行う、オーディオ機器・通信機器・放送機器・
伝送機器等に用いられるデータ伝送速度変換装置に関す
るものである。
の伝送を行う、オーディオ機器・通信機器・放送機器・
伝送機器等に用いられるデータ伝送速度変換装置に関す
るものである。
【０００２】
【従来の技術】例えば、ディジタル無線通信でデータ伝
送を行う場合、連続データをある時間長（フレーム）に
区切って伝送を行うのが普通である。このため、１フレ
ーム分のデータを一括して記憶し、これを１フレームの
時間でデータ処理を行うようにする必要がある。
送を行う場合、連続データをある時間長（フレーム）に
区切って伝送を行うのが普通である。このため、１フレ
ーム分のデータを一括して記憶し、これを１フレームの
時間でデータ処理を行うようにする必要がある。
【０００３】そこで、従来の技術によるデータ伝送速度
変換装置として、図２に示すような装置がある。
変換装置として、図２に示すような装置がある。
【０００４】以下、この従来例について図２を用いて説
明する。
明する。
【０００５】同図において、１は入力端子、２はシリア
ル／パラレル変換器、３はメモリ、４はパラレル／シリ
アル変換器、５はダミービットデータ生成器、６はセレ
クタ、７は制御信号生成器、８は出力端子、９は入力端
子、１０はシリアル／パラレル変換器、１１は制御信号
生成器、１２はメモリ、１３はパラレル／シリアル変換
器、１４は出力端子である。
ル／パラレル変換器、３はメモリ、４はパラレル／シリ
アル変換器、５はダミービットデータ生成器、６はセレ
クタ、７は制御信号生成器、８は出力端子、９は入力端
子、１０はシリアル／パラレル変換器、１１は制御信号
生成器、１２はメモリ、１３はパラレル／シリアル変換
器、１４は出力端子である。
【０００６】データ伝送速度変換装置の送出側はディジ
タルデータ入力端子１より、シリアルデータを入力し、
シリアル／パラレル変換器２を介してｎビット（ｎ：整
数）のパラレルデータとして速度変換前の伝送速度でメ
モリ３へ入力し、速度変換後の伝送速度でパラレル／シ
リアル変換器４を介してシリアルデータとして出力す
る。このとき、速度変換前の１フレーム当たりの伝送ビ
ット数をＡ（Ａ：整数）、速度変換後の１フレーム当た
りの伝送ビット数をＢ（Ｂ：整数）とすると、変換後の
速度の方が早い場合、速度変換後は（Ｂ−Ａ）ビット分
だけ１フレーム当たりの伝送ビット数が足りなくなる。
そこで、足りなくなった（Ｂ−Ａ）ビット分はダミービ
ットデータ生成器５で生成し、ダミービットデータ生成
器５で生成したダミービットデータと、パラレル／シリ
アル変換器４の出力データをセレクタ６により選択し、
ダミービットを付加したデータとしてセレクタ６より出
力する。 さらに次段セレクタ１７によって、プリアン
ブルポストアンブルデータ生成器２０より出力されるプ
リアンブルポストアンブルデータを付加する。このと
き、セレクタ１７によってダミービット、及びプリアン
ブルポストアンブルデータを選択しているときは、メモ
リ３からデータを出力しないように制御信号生成器７で
生成した制御信号により制御しておく。
タルデータ入力端子１より、シリアルデータを入力し、
シリアル／パラレル変換器２を介してｎビット（ｎ：整
数）のパラレルデータとして速度変換前の伝送速度でメ
モリ３へ入力し、速度変換後の伝送速度でパラレル／シ
リアル変換器４を介してシリアルデータとして出力す
る。このとき、速度変換前の１フレーム当たりの伝送ビ
ット数をＡ（Ａ：整数）、速度変換後の１フレーム当た
りの伝送ビット数をＢ（Ｂ：整数）とすると、変換後の
速度の方が早い場合、速度変換後は（Ｂ−Ａ）ビット分
だけ１フレーム当たりの伝送ビット数が足りなくなる。
そこで、足りなくなった（Ｂ−Ａ）ビット分はダミービ
ットデータ生成器５で生成し、ダミービットデータ生成
器５で生成したダミービットデータと、パラレル／シリ
アル変換器４の出力データをセレクタ６により選択し、
ダミービットを付加したデータとしてセレクタ６より出
力する。 さらに次段セレクタ１７によって、プリアン
ブルポストアンブルデータ生成器２０より出力されるプ
リアンブルポストアンブルデータを付加する。このと
き、セレクタ１７によってダミービット、及びプリアン
ブルポストアンブルデータを選択しているときは、メモ
リ３からデータを出力しないように制御信号生成器７で
生成した制御信号により制御しておく。
【０００７】セレクタ６によってダミービットデータを
選択しているときは、メモリ３からデータを出力しない
ように制御信号生成器７で生成した制御信号により制御
しておく。このセレクタ６の出力データを出力端子８よ
り出力する。
選択しているときは、メモリ３からデータを出力しない
ように制御信号生成器７で生成した制御信号により制御
しておく。このセレクタ６の出力データを出力端子８よ
り出力する。
【０００８】前記速度変換を行ったダミービット付きデ
ィジタル伝送データを元の伝送速度に戻す場合は、受信
側へ入力する。すなわち、入力端子９から該ディジタル
伝送データを入力し、シリアル／パラレル変換器１０を
介してからメモリ１２へ入力する。
ィジタル伝送データを元の伝送速度に戻す場合は、受信
側へ入力する。すなわち、入力端子９から該ディジタル
伝送データを入力し、シリアル／パラレル変換器１０を
介してからメモリ１２へ入力する。
【０００９】このとき、１フレームデータ中で常に同じ
場所に付加してあるダミービットデータの位置を制御信
号生成器１１で検知し、該ダミービットデータをメモリ
１２へ入力しないように、制御信号生成器１１で生成し
た制御信号により制御しておく。前記メモリ１２へ入力
されたデータは、前記元の伝送速度でパラレル／シリア
ル変換器１３を介して出力端子１４より出力する。
場所に付加してあるダミービットデータの位置を制御信
号生成器１１で検知し、該ダミービットデータをメモリ
１２へ入力しないように、制御信号生成器１１で生成し
た制御信号により制御しておく。前記メモリ１２へ入力
されたデータは、前記元の伝送速度でパラレル／シリア
ル変換器１３を介して出力端子１４より出力する。
【００１０】
【発明が解決しようとする課題】前述の従来例では、１
フレーム時間での速度変換前のデータ伝送ビット数と速
度変換後のデータ伝送ビット数の差が整数でない場合に
は次のような問題が生じる。
フレーム時間での速度変換前のデータ伝送ビット数と速
度変換後のデータ伝送ビット数の差が整数でない場合に
は次のような問題が生じる。
【００１１】データビットにダミービットを加えても、
１フレーム時間内で不足ビット数を補うことができず、
１ビット分多くダミービットを付加すれば（伝送データ
を１ビット少なくメモリより取り出す）、数フレーム後
には速度変換部のＦＩＦＯ等のシーケンシャルメモリ、
あるいはＲＡＭ等のランダムアクセスメモリで容量制限
があるためにビット溢れが起こる。一方、１ビット分少
なくダミービットを付加すれば（伝送データを１ビット
多くメモリより取り出す）、ビット欠落が起こってしま
う。
１フレーム時間内で不足ビット数を補うことができず、
１ビット分多くダミービットを付加すれば（伝送データ
を１ビット少なくメモリより取り出す）、数フレーム後
には速度変換部のＦＩＦＯ等のシーケンシャルメモリ、
あるいはＲＡＭ等のランダムアクセスメモリで容量制限
があるためにビット溢れが起こる。一方、１ビット分少
なくダミービットを付加すれば（伝送データを１ビット
多くメモリより取り出す）、ビット欠落が起こってしま
う。
【００１２】本発明は、このような問題点を解決し、１
フレーム時間での速度変換前と速度変換後のデータ伝送
ビット数の差が整数でない場合でも速度変換を実現可能
とするデータ伝送速度変換装置を提供することを目的と
する。
フレーム時間での速度変換前と速度変換後のデータ伝送
ビット数の差が整数でない場合でも速度変換を実現可能
とするデータ伝送速度変換装置を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、データ長の異なるダミービットデータを
２種類以上用意し、速度変換の比率に応じてフレーム単
位でダミービットデータを切り替えて付加あるいは削除
するものである。
達成するため、データ長の異なるダミービットデータを
２種類以上用意し、速度変換の比率に応じてフレーム単
位でダミービットデータを切り替えて付加あるいは削除
するものである。
【００１４】その結果、ダミービットデータを切り替え
る事で、ＦＩＦＯ等のシーケンシャルメモリあるいは、
ＲＡＭ等のランダムアクセスメモリで容量オーバーある
いは容量不足ということがなくなり、１フレーム時間で
の速度変換前と速度変換後のデータ伝送ビット数の差が
整数でない場合でも速度変換を実現可能とするデータ伝
送速度変換装置を提供することができる。
る事で、ＦＩＦＯ等のシーケンシャルメモリあるいは、
ＲＡＭ等のランダムアクセスメモリで容量オーバーある
いは容量不足ということがなくなり、１フレーム時間で
の速度変換前と速度変換後のデータ伝送ビット数の差が
整数でない場合でも速度変換を実現可能とするデータ伝
送速度変換装置を提供することができる。
【００１５】
【発明の実施の形態】以下この発明の一実施例を、図１
を用いて説明する。
を用いて説明する。
【００１６】図１において、図２と同一物には同一の参
照符号を付す。
照符号を付す。
【００１７】１５はダミービットデータ生成器、１６は
セレクタ、１８はダミービット識別器、１９は制御信号
生成器である。
セレクタ、１８はダミービット識別器、１９は制御信号
生成器である。
【００１８】入力端子１は、シリアル／パラレル変換器
２を介してメモリ３と接続する。制御信号生成器７の出
力はメモリ３へ接続し、メモリ３の出力はパラレル／シ
リアル変換器４を介してセレクタ６へ接続する。また、
ダミービットデータ生成器１５の出力はセレクタ１６、
セレクタ６介して次段セレクタ１７へ接続する。また、
プリアンブル・ポストアンブルデータ生成器２０の出力
もセレクタ１７へ接続する。セレクタ１７の出力は出力
端子８と接続する。
２を介してメモリ３と接続する。制御信号生成器７の出
力はメモリ３へ接続し、メモリ３の出力はパラレル／シ
リアル変換器４を介してセレクタ６へ接続する。また、
ダミービットデータ生成器１５の出力はセレクタ１６、
セレクタ６介して次段セレクタ１７へ接続する。また、
プリアンブル・ポストアンブルデータ生成器２０の出力
もセレクタ１７へ接続する。セレクタ１７の出力は出力
端子８と接続する。
【００１９】また、速度変換を行ったダミービット付き
ディジタル伝送データの伝送速度を、速度変換する前の
データ伝送速度へ戻す場合は、図１下段に示すブロック
で行われる。入力端子９よりシリアル／パラレル変換器
１０、及びダミービット識別器１８、及び制御信号生成
器１９へ接続する。シリアル／パラレル変換器１０の出
力はメモリ１２へ接続する。ダミービット識別器１８の
出力は制御信号生成器１９へ接続する。制御信号生成器
１９の出力はメモリ１２へ接続する。メモリ１２の出力
は、パラレル／シリアル変換器１３を介して出力端子１
４へ接続する。
ディジタル伝送データの伝送速度を、速度変換する前の
データ伝送速度へ戻す場合は、図１下段に示すブロック
で行われる。入力端子９よりシリアル／パラレル変換器
１０、及びダミービット識別器１８、及び制御信号生成
器１９へ接続する。シリアル／パラレル変換器１０の出
力はメモリ１２へ接続する。ダミービット識別器１８の
出力は制御信号生成器１９へ接続する。制御信号生成器
１９の出力はメモリ１２へ接続する。メモリ１２の出力
は、パラレル／シリアル変換器１３を介して出力端子１
４へ接続する。
【００２０】以下この動作を、１．５３６［Ｍｂｐｓ］
から２．５［Ｍｂｐｓ］へ速度変換する場合について説
明する。
から２．５［Ｍｂｐｓ］へ速度変換する場合について説
明する。
【００２１】ここでは、仮に１フレーム長は１０２４ビ
ット（その内、プリアンブルとポストアンブルで１９２
ビット）とする。
ット（その内、プリアンブルとポストアンブルで１９２
ビット）とする。
【００２２】入力端子１よりシリアルのディジタルデー
タを入力し、シリアル／パラレル変換器２を介してメモ
リ３へ１．５３６［Ｍｂｐｓ］で入力する。このデータ
を２．５［Ｍｂｐｓ］でメモリ３より取り出すこととな
るが、１フレーム時間が１０２４［ｂｉｔ］／２．５
［Ｍｂｐｓ］＝４０９．６［μｓ］となるため、入力デ
ータの１フレーム時間当たりの送信ビット数は、１．５
３６［Ｍｂｐｓ］×４０９．６［μｓ］＝６２９．１４
５６［ｂｉｔ］となる。
タを入力し、シリアル／パラレル変換器２を介してメモ
リ３へ１．５３６［Ｍｂｐｓ］で入力する。このデータ
を２．５［Ｍｂｐｓ］でメモリ３より取り出すこととな
るが、１フレーム時間が１０２４［ｂｉｔ］／２．５
［Ｍｂｐｓ］＝４０９．６［μｓ］となるため、入力デ
ータの１フレーム時間当たりの送信ビット数は、１．５
３６［Ｍｂｐｓ］×４０９．６［μｓ］＝６２９．１４
５６［ｂｉｔ］となる。
【００２３】つまり速度変換後１フレーム時間に必要な
データビット数は１０２４［ｂｉｔ］−１９２［ｂｉ
ｔ］＝８３２［ｂｉｔ］に対し、８３２［ｂｉｔ］−６
２９．１４５６［ｂｉｔ］＝２０２．８５４４［ｂｉ
ｔ］だけ足りないことになる。
データビット数は１０２４［ｂｉｔ］−１９２［ｂｉ
ｔ］＝８３２［ｂｉｔ］に対し、８３２［ｂｉｔ］−６
２９．１４５６［ｂｉｔ］＝２０２．８５４４［ｂｉ
ｔ］だけ足りないことになる。
【００２４】そこで、ダミービットを付加することにな
るが、不足ビット数が整数ではないため、１フレーム時
間内で不足ビット数を補うことはできない。そこで、不
足ビット数が整数となる６２５フレーム周期で不足ビッ
トを補うこととする。つまり、６２５フレーム中５５８
フレームは、１フレーム当たり６２４ビットをメモリ３
より取り出して２０８ビット分はダミービットを付加
し、残り６７フレームは１フレーム当たり６７２ビット
をメモリ３より取り出して１６０ビット分はダミービッ
トを付加することとする。ここで、データ長の異なる２
種類のダミービットデータが必要となる。
るが、不足ビット数が整数ではないため、１フレーム時
間内で不足ビット数を補うことはできない。そこで、不
足ビット数が整数となる６２５フレーム周期で不足ビッ
トを補うこととする。つまり、６２５フレーム中５５８
フレームは、１フレーム当たり６２４ビットをメモリ３
より取り出して２０８ビット分はダミービットを付加
し、残り６７フレームは１フレーム当たり６７２ビット
をメモリ３より取り出して１６０ビット分はダミービッ
トを付加することとする。ここで、データ長の異なる２
種類のダミービットデータが必要となる。
【００２５】この２種類のダミービットデータをダミー
ビット生成器１５で生成し、セレクタ１６でどちらのダ
ミービットデータを付加するか選択した後、次段セレク
タ６でメモリ３の出力データをパラレル／シリアル変換
器４を介したデータに付加し、さらに次段セレクタ１７
によって、プリアンブルポストアンブルデータ生成器２
０より出力されるプリアンブルポストアンブルデータを
付加する。このとき、セレクタ１７によってダミービッ
ト、及びプリアンブルポストアンブルデータを選択して
いるときは、メモリ３からデータを出力しないように制
御信号生成器７で生成した制御信号により制御してお
く。その結果、１０２４ビット長の伝送データとして、
２．５Ｍｂｐｓで出力端子８より出力される。
ビット生成器１５で生成し、セレクタ１６でどちらのダ
ミービットデータを付加するか選択した後、次段セレク
タ６でメモリ３の出力データをパラレル／シリアル変換
器４を介したデータに付加し、さらに次段セレクタ１７
によって、プリアンブルポストアンブルデータ生成器２
０より出力されるプリアンブルポストアンブルデータを
付加する。このとき、セレクタ１７によってダミービッ
ト、及びプリアンブルポストアンブルデータを選択して
いるときは、メモリ３からデータを出力しないように制
御信号生成器７で生成した制御信号により制御してお
く。その結果、１０２４ビット長の伝送データとして、
２．５Ｍｂｐｓで出力端子８より出力される。
【００２６】また、前記速度変換を行ったダミービット
付きディジタル伝送データの伝送速度２．５Ｍｂｐｓを
元の伝送速度１．５３６Ｍｂｐｓに戻す場合は、入力端
子９から伝送速度２．５Ｍｂｐｓのディジタル伝送デー
タを入力し、シリアル／パラレル変換器１０を介してか
らメモリ１２へ入力する。このとき、ダミービットデー
タが付加してある場所、及び２種類のダミービットデー
タのうちどちらのダミービットデータが付加してあるか
を、ダミービット識別器１８で識別し、識別した結果を
制御信号生成器１９に入力する。さらに制御信号生成器
１９では、前記ディジタル伝送データよりプリアンブル
ポストアンブルデータが付加してある場所を検知し、該
プリアンブルポストアンブルデータ、及び前記付加して
あるダミービットデータをメモリ１２へ入力しないよう
に、制御信号生成器１９で生成した制御信号により制御
しておく。
付きディジタル伝送データの伝送速度２．５Ｍｂｐｓを
元の伝送速度１．５３６Ｍｂｐｓに戻す場合は、入力端
子９から伝送速度２．５Ｍｂｐｓのディジタル伝送デー
タを入力し、シリアル／パラレル変換器１０を介してか
らメモリ１２へ入力する。このとき、ダミービットデー
タが付加してある場所、及び２種類のダミービットデー
タのうちどちらのダミービットデータが付加してあるか
を、ダミービット識別器１８で識別し、識別した結果を
制御信号生成器１９に入力する。さらに制御信号生成器
１９では、前記ディジタル伝送データよりプリアンブル
ポストアンブルデータが付加してある場所を検知し、該
プリアンブルポストアンブルデータ、及び前記付加して
あるダミービットデータをメモリ１２へ入力しないよう
に、制御信号生成器１９で生成した制御信号により制御
しておく。
【００２７】このダミービットの識別は、２０８ビット
長のダミービットデータのビットをすべて０、１６０ビ
ット長のダミービットデータのビットをすべて１とする
ように、ダミービット中に識別ビットを挿入しておき、
その識別ビットデータをダミービット識別器１８で識別
することで、簡単に何ビット長のダミーデータであるの
か識別することができる。あるいは、２種類のダミービ
ットを切り替える周期が決まっているので、ダミービッ
トを付加する側とダミービットを削除する側で同期をと
ることで、ダミービット識別器１８においてダミービッ
トデータが付加してある場所を検知するだけで、何ビッ
ト長のダミーデータであるのか識別することができる。
前記メモリ１２へ入力されたデータは、前記元の伝送
速度１．５３６Ｍｂｐｓでパラレル／シリアル変換器１
３を介して出力端子１４より出力することが可能であ
る。
長のダミービットデータのビットをすべて０、１６０ビ
ット長のダミービットデータのビットをすべて１とする
ように、ダミービット中に識別ビットを挿入しておき、
その識別ビットデータをダミービット識別器１８で識別
することで、簡単に何ビット長のダミーデータであるの
か識別することができる。あるいは、２種類のダミービ
ットを切り替える周期が決まっているので、ダミービッ
トを付加する側とダミービットを削除する側で同期をと
ることで、ダミービット識別器１８においてダミービッ
トデータが付加してある場所を検知するだけで、何ビッ
ト長のダミーデータであるのか識別することができる。
前記メモリ１２へ入力されたデータは、前記元の伝送
速度１．５３６Ｍｂｐｓでパラレル／シリアル変換器１
３を介して出力端子１４より出力することが可能であ
る。
【００２８】
【発明の効果】本発明により、データ長の異なるダミー
ビットデータを２種類以上用意し速度変換の比率に応じ
てフレーム単位でダミービットデータを切り替えて付加
あるいは削除する事で、１フレーム時間での速度変換前
と速度変換後のデータ伝送ビット数の差が整数でない場
合でも速度変換を実現することが可能なデータ伝送速度
変換装置を提供することができる。また、本発明のデー
タ伝送速度変換装置は、ディジタルデータの伝送を行
う、オーディオ機器・通信機器・放送機器・伝送機器等
に適用できる。
ビットデータを２種類以上用意し速度変換の比率に応じ
てフレーム単位でダミービットデータを切り替えて付加
あるいは削除する事で、１フレーム時間での速度変換前
と速度変換後のデータ伝送ビット数の差が整数でない場
合でも速度変換を実現することが可能なデータ伝送速度
変換装置を提供することができる。また、本発明のデー
タ伝送速度変換装置は、ディジタルデータの伝送を行
う、オーディオ機器・通信機器・放送機器・伝送機器等
に適用できる。
【図１】本発明の一実施例を示すブロック図
【図２】従来のデータ伝送速度変換装置を示すブロック
図
図
１、９ 入力端子、 ２、１０ シリアル／パラレル変換器、 ３、１２ メモリ、 ４、１３ パラレル／シリアル変換器、 ６、１６、１７ セレクタ、 ７、１９ 制御信号生成器、 ８、１４ 出力端子、 １５ ダミービットデータ生成器、 １８ ダミービット識別器、 ２０ プリアンブル・ポストアンブル
Claims (5)
- 【請求項１】速度変換前よりも速度変換後のディジタル
データの伝送速度を大きくするデータ伝送速度変換装置
において、ディジタルデータにデータ長の異なる２種類
以上のダミービットデータを切り替えて付加し、該ダミ
ービットデータを付加した伝送速度変換後のディジタル
データを送信することを特徴とするデータ伝送速度変換
装置。 - 【請求項２】ディジタルデータの伝送速度を大きくし、
速度変換前と速度変換後の１フレーム時間でのデータ伝
送ビット数の差が整数でないように変換するデータ伝送
速度変換装置において、前記ディジタルデータにデータ
長の異なる２種類以上のダミービットデータを切り替え
て付加し、該ダミービットデータを付加した速度変換後
のディジタルデータを送信することを特徴とするデータ
伝送速度変換装置。 - 【請求項３】請求項２記載のデータ伝送速度変換装置に
より、データ長の異なる２種類以上のダミービットデー
タがデータに付加されたデータを伝送速度変換前の入力
ディジタルデータの伝送速度に戻す場合に、どのダミー
ビットデータが付加してあるかをダミービット中に挿入
した識別ビットにより識別し、前記ダミービットデータ
を削除することを特徴とするデータ伝送速度変換装置。 - 【請求項４】請求項３記載のデータ伝送速度変換装置に
おいて、前記データ長の異なる２種類以上のダミービッ
トデータを切り替える周期を、ダミービットを付加する
側とダミービットを削除する側で予め定めておくと共に
ダミービットを付加する側とダミービットを削除する側
で同期をとることで、ダミービットデータの種別を識別
し、該識別したダミービットデータを削除することを特
徴とするデータ伝送速度変換装置。 - 【請求項５】速度変換前よりも速度変換後のディジタル
データの伝送速度を大きくするデータ伝送速度変換装置
において、 入力ディジタルデータをパラレルデータに変換するシリ
アルパラレル変換器と、該シリアルパラレル変換器によ
りパラレルデータに変換されたデータを記憶するメモリ
と、該メモリに記憶されたデジタルデータをシリアルデ
ータに変換するパラレルシリアル変換器と、少なくとも
データ長の異なる２種類以上のダミービットデータを生
成するダミービットデータ生成器と、該ダミービットデ
ータ生成器により生成されたダミービットデータより一
つを選択する第１のセレクタと、該第１のセレクタから
のダミービットデータか前記パラレルシリアル変換器に
よりパラレルデータに変換された前記入力ディジタルデ
ータかのいずれか一方を選択する第２のセレクタとを有
する送出側伝送速度変換部と、 該伝送速度変換部により速度変換されたディジタルデー
タを入力し該データをパラレルデータに変換するシリア
ルパラレル変換器と、該シリアルパラレル変換器からの
パラレルデータを記憶するメモリと、前記速度変換され
たディジタルデータから前記ダミービットデータを識別
し前記メモリへの記憶データを選別するするダミービッ
ト識別器および制御信号生成器と、前記メモリからのデ
ィジタルデータをシリアルデータに変換するパラレルシ
リアル変換器とを有する前記伝送速度変換部により変換
されたディジタルデータをもとの速度に戻す受信側伝送
速度変部とを有することを特徴とするデータ伝送速度変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7628996A JPH09270825A (ja) | 1996-03-29 | 1996-03-29 | データ伝送速度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7628996A JPH09270825A (ja) | 1996-03-29 | 1996-03-29 | データ伝送速度変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270825A true JPH09270825A (ja) | 1997-10-14 |
Family
ID=13601177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7628996A Pending JPH09270825A (ja) | 1996-03-29 | 1996-03-29 | データ伝送速度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487507B1 (ko) * | 1998-03-26 | 2005-07-07 | 삼성전자주식회사 | 프레임의 패드 삽입기능을 갖는 이더넷 인터페이스장치 |
-
1996
- 1996-03-29 JP JP7628996A patent/JPH09270825A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487507B1 (ko) * | 1998-03-26 | 2005-07-07 | 삼성전자주식회사 | 프레임의 패드 삽입기능을 갖는 이더넷 인터페이스장치 |
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