JPH0926981A - 回路の故障シミュレーション方法および故障シミュレーション装置 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路装置のテストパターンの検証を行う
故障シミュレーションを高速に行う方法および故障シミ
ュレーション装置に関し，重複する故障シミュレーショ
ンをなくし，高速に行うことを目的とする。 【解決手段】 回路データに基づいて回路故障を検出す
るためのテストパターンを生成するテストパターン生成
手段と，テストパターンにより故障シミュレーションを
する時，テストパターンに付随する検出可能な故障箇所
の仮定故障について故障シミュレーションにおいて不要
とする箇所を求める削除対象仮定故障判定部と，該仮定
故障を削除する仮定故障削除部とを備え，削除できる仮
定故障を求め，該仮定故障を削除して故障シミュレーシ
ョンを行う構成をもつ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，集積回路装置のテスト
パターンの検証を行う故障シミュレーションを高速に行
う回路の故障シミュレーション方法および故障シミュレ
ーション装置に関する。

【０００２】集積回路装置の大規模化，複雑化にともな
い集積回路装置の故障を検出するテストパターンの信頼
性の向上が要求されている。テストパターンの有効性の
検証は故障シミュレーションによって行われるが，集積
回路装置の大規模化と複雑化にともない，故障シミュレ
ーションの実行時間も大幅に増大している。そのため，
故障シミュレーションを高速に行うことのできる故障シ
ミュレーション装置もしくは故障シミュレーション方法
の開発が必要とされている。

【０００３】

【従来の技術】従来の集積回路装置（以後，ＬＳＩと称
する）の故障シミュレーションは，ＬＳＩの全ての論理
要素（論理回路素子，フリップフロップ回路，ラッチ回
路等）間の配線（以後ＮＥＴと称する）上において，
「１」，「０」縮退故障を仮定して故障シミュレーショ
ンを行っていた。

【０００４】図１９により従来の故障シミュレーション
について説明する。図１９において，３００はテスト対
象回路であって，故障シミュレーションの対象回路であ
る。

【０００５】Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ
９はゲート回路である。Ｆ１はフリップフロップ回路も
しくはラッチ回路である。ＰＩ１，ＰＩ２は入力ピンで
ある。

【０００６】ＰＯ１，ＰＯ２，ＰＯ３は出力ピンであ
る。Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，ＪはＮＥＴ
であって，それぞれ仮定故障をセットされるものである
（ＮＥＴ Ａの仮定故障は仮定故障Ａ等のように仮定し
たＮＥＴ名を故障名とする）。

【０００７】ＰＩ１，ＰＩ２に一連のテストパターン
（Ｔ１，Ｔ２，・・・）を入力する。従来の故障シミュ
レーションは，生成されたテストパターンＴ１に対し
て，例えば，テスト対象回路３００に故障がない場合と
故障Ａを仮定した場合とで出力ＰＯ１，ＰＯ２，ＰＯ３
の出力パターンを比較する。そして，故障Ａがある場合
とない場合とで出力の異なる出力ピンを求め，故障がな
い場合の出力値を期待値として保持する。同様に，故障
Ａ，故障Ｂ等全てＮＥＴでの故障を仮定し，テストパタ
ーン１で検出できる故障をシミュレーションする。さら
に，他のテストパターンＴ２について，同様の故障シミ
ュレーションを行う。

【０００８】

【発明が解決しようとする課題】通常，テストパターン
はＬＳＩを構成する回路の一部の故障検出対象回路につ
いて生成されているので，ＬＳＩの全ＮＥＴにわたって
故障シミュレーションを行っても，即ち，テストパター
ンの故障検出対象外の回路に対して故障を仮定しても，
その部分では故障が検出される可能性は低いものとな
る。そのような故障検出の可能性の低いケースは次のよ
うなものである。

【０００９】 分離された組み合せ回路において，入
力パターンが既に与えられたパターンのいずれかと等し
くて重複するとき，分離された回路の動作は既に与えら
れたパターンに対する動作と等しいため，ＬＳＩの全Ｎ
ＥＴにわたって故障シミュレーションを行っても，その
回路においては既に同じ入力パターンで故障シミュレー
ションがなされており，新たな故障が検出されることは
ない。

【００１０】 また，組み合わせ回路の故障シミュレ
ーションにおいて，いくつかのピンへの入力パターンが
既に検証したパターンにおけるものと部分的に同じ場
合，その入力ピンから出力ピンにいたる経路での故障を
仮定してシミュレーションを行っても，そのパターンに
より新たな故障が検出される可能性は低い。そのため，
そのような重複したパターンによる故障シミュレーショ
ンは実行時間を増大をさせるだけであった。

【００１１】 また，あるテストパターンにおいて，
ＮＥＴに仮定される故障が出力ピンで観測され，検出可
能であるとき，故障が検出されたＮＥＴから故障が観測
される全ての出力ピンまでの経路のＮＥＴについて，伝
播した故障信号と同種の縮退故障を仮定し，故障シミュ
レーションを行っても，それは検出可能な故障について
の故障シミュレーションを行ったに過ぎないものであ
る。この点を考慮すると，テストパターン生成（以後Ａ
ＴＧと称する）が容易になり，故障シミュレーションも
高速化できるが，従来はそのようなことは考慮されてい
ない。

【００１２】 また，論理変更がなされたＬＳＩにお
いて，変更前のテストパターン（入力パターン）を流用
して，故障シミュレーションを行うことにより，論理変
更による影響を受けない回路については変更前の診断率
と同等のものを得ることができる。そのため，従来は，
変更前のテストパターンを流用して故障シミュレーショ
ンを行い，変更前のテストパターンで検出できなかった
故障に対して，新たなテストパターンを生成し，故障シ
ミュレーションを実行するという方法を用いた。しか
し，テストパターンを流用する場合には，新たなテスト
パターンの発生に費やす時間の短縮にはなるが，故障シ
ミュレーション自体に費やされる時間テストパターンを
流用しない場合と同じである。新たなテストパターンで
は，そのテストパターンで故障伝播する経路のみについ
て故障シミュレーションをすれば良いが，従来はこのよ
うな点は考慮されていなかった。

【００１３】本発明は，故障シミュレーションにおい
て，重複する故障シミュレーションをなくし，高速に故
障シミュレーションを行うことを目的とする。

【００１４】

【課題を解決するための手段】本発明は，回路データに
基づいて回路故障を検出するためのテストパターンを生
成するテストパターン生成手段と，テストパターンによ
り故障シミュレーションをする時，該テストパターンに
付随する検出可能な故障箇所の仮定故障について故障シ
ミュレーションにおいて不要とする箇所を求める削除対
象仮定故障判定部と，該仮定故障を削除する仮定故障削
除部とを備え，削除できる仮定故障を求め，該仮定故障
を削除して故障シミュレーションを行う構成をもつ。

【００１５】図１は本発明の基本構成を示す。図１にお
いて，１は故障シミュレーション装置である。

【００１６】２はテストパターン生成部であって，与え
られた回路に対するテストパターンを生成するものであ
る。３は回路データ保持部であって，テスト対象の回路
データを保持するものである。

【００１７】５は故障シミュレーション部であって，テ
ストパターン生成部２で生成されたテストパターンに対
して故障シミュレーションを行うものである。１０はテ
ストパターン入力部であって，テストパターンを入力す
るものである。

【００１８】１１は削除対象仮定故障判定部であって，
故障シミュレーションにおいて削除できる仮定故障を求
めるものである。１２は仮定故障削除部であって，仮定
故障を削除するものである。

【００１９】１３は故障シミュレーション実行部であっ
て，故障シミュレーションを実行するものである。１５
は診断率判定部であって，故障診断率を求めるものであ
る。

【００２０】２０はシミュレーション結果出力部であ
る。

【００２１】

【作用】図１の本発明の基本構成の動作を説明する。テ
ストパターン生成部２は回路データ保持部３の回路デー
タに基づいて，テストパターンを生成する。

【００２２】故障シミュレーション部５において，テス
トパターン入力部１０はテストパターン生成部２の生成
したテストパターンを入力する。削除対象仮定故障判定
部１１は，削除できる仮定故障を判定する。仮定故障削
除部１２は削除対象とされた仮定故障を削除する。

【００２３】故障シミュレーション実行部１３は，入力
されたテストパターンにより，回路の各ネットに故障を
順次仮定して故障シミュレーションを行う。その際，仮
定故障を削除した回路に対しては故障を仮定せずに正常
回路のみとして故障シミュレーションを行う。

【００２４】そして，故障を仮定した場合の出力値と故
障を仮定しない場合の出力値を比較し，生成されたテス
トパターンの有効性および，その期待値を求める。診断
率判定部１５は，このようにして得られたテストパター
ンに対して必要とする診断率が得られたかを判定し，必
要な診断率が得られるまでテストパターンの生成と故障
シミュレーションを繰り返し，必要な診断率が得られる
と診断率判定部１５はテストパターン，出力の期待値，
検出済故障，診断率等をファイル等に出力する。

【００２５】本発明によれば，テストパターンにおいて
故障を検出できる可能性の低い仮定故障は削除して故障
シミュレーションを行うので，故障シミュレーションを
高速に行うことができる。

【００２６】

【実施例】図２は本発明の装置構成実施例である。図２
において，３１はＣＰＵである。

【００２７】３２はメモリである。３３は回路データ保
持部であって，メモリ３２に保持される回路データであ
る。

【００２８】３４はテストパターン生成部であって，メ
モリ３２に保持されるテストパターン生成のアルゴリズ
ムである（例えば，Ｄ−アルゴリズム）。３５は入出力
制御部であって，メモリ３２に保持されている入出力制
御プログラムである。

【００２９】３６は故障シミュレーション部であって，
メモリ３２に保持されている故障シミュレーション実行
手段６６である。４０は削除対象仮定故障判定部であっ
て，メモリ３２に保持されているものであり，削除でき
る仮定故障を判定するプログラムである。

【００３０】４１は仮定故障削除部であって，メモリ３
２に保持されている仮定故障の削除プログラムである。
４２はイベントの伝播抑制部であって，メモリ３２に保
持されているものであり，故障シミュレーションにおい
て故障検出を必要としない回路にイベント（情報）の伝
播がないようにするプログラムである。

【００３１】４３は代表故障判定部であって，メモリ３
２に保持されているものであり，回路の代表故障（後述
する）を求めるプログラムである。４４は故障シミュレ
ーション実行部であって，メモリ３２に保持されている
ものであり，故障シミュレーションを実行するプログラ
ムである。

【００３２】４５はフラグ保持部であって，故障シミュ
レーションの実行において必要なフラグを保持するもの
である。５０は診断データ保持部であって，故障シミュ
レーションの結果を保持するものである。

【００３３】５１はテストパターンであって，テストパ
ターン生成部３４で作成され，故障シミュレーションを
行うテストパターンである。５２は期待値であって，テ
ストパターン５１の期待値である。

【００３４】５３は検出済故障であって，テストパター
ン５１により検出された故障である。５４は診断率であ
って，テストパターン５１により故障を検出できる診断
率である。

【００３５】６０は入出力装置とのインタフェースであ
る。６１はデータ保存装置であって，磁気ディスク，磁
気テープ等であり，回路データ６２，テストパターン生
成手段６４，故障シミュレーション実行手段６６，診断
データファイル（診断データ保持部５０のデータを保持
するファイル）６８を保持するものである。

【００３６】７１は入力装置であって，キーボード，マ
ウス等の入力装置である。７２はプリンタである。７３
はディスプレイである。

【００３７】図３はフラグ保持部とテストパターン保持
部のデータの構成の実施例である。図３ (a)はシミュレ
ーション実行において使用するフラグの構成である。仮
定故障毎に，故障が検出済みフラグ，仮定故障フラグ，
代表故障フラグ，イベントフラグをネット（ＮＥＴ）毎
に備える。

【００３８】検出済みフラグは，故障が検出済みである
ことを示すフラグである。仮定故障フラグは，例えば故
障を仮定したときにオン，故障を解除した時にオフとす
るものである。

【００３９】代表故障フラグは，例えば代表故障である
と判定された時にオン，代表故障でない時にオフとする
フラグである。イベント伝播フラグはイベントの伝播を
抑制するときに例えばオン，イベントを伝播させる時に
オフとするフラグである。

【００４０】なお，図３ (a)では処理内容毎にフラグを
設定する場合であるが，処理内容で区別できる場合には
１つのフラグで複数の処理を定める共通フラグとするこ
とも可能である。

【００４１】図３ (b)は診断データの構成の実施例であ
る。診断データ保持部は，故障診断率，およびテストパ
ターンとそのテストパターンで検出できる故障，その期
待値を保持する。

【００４２】図４は本発明の実施例１である（請求項１
〜３の実施例）。図４において，９１はＬＳＩである。

【００４３】９２はスキャンフリップフロップ（SCAN F
F)であって，組み合わせ回路（ＡＴＧ対象回路）９３の
内部ゲートにテストデータを設定するものである（スキ
ャン入力端子ＳＩ１）。

【００４４】９３は組み合わせ回路のみの回路であっ
て，ＡＴＧ対象回路である。９４はスキャンフリップフ
ロップ（SCAN FF)であって，組み合わせ回路の内部ゲー
トの出力値を読み出すものである（ＳＯ１はスキャン出
力端子である）。

【００４５】９５はスキャンフリップフロップ（SCAN F
F)であって，記憶素子を含む回路（ＡＴＧ対象外回路）
９６の内部ゲートにテストデータを設定するものである
（ＳＩ２はスキャン入力端子である）。

【００４６】９６は記憶素子を含む回路（ＡＴＧ対象外
回路）であって，順序回路，ＲＡＭを含む回路であり，
ＡＴＧ対象外回路である。９７はスキャンフリップフロ
ップ（SCAN FF)であって，順序回路・ＲＡＭを含む回路
９６の内部ゲートの出力値を読み出すものである（ＳＯ
２はスキャン出力端子である）。

【００４７】９８はスキャンフリップフロップ（SCAN F
F)であって，組み合わせ回路の内部ゲートの出力値を読
み出すものである（ＳＯ３はスキャン出力端子であ
る）。９９はゲートである。

【００４８】ＡはＮＥＴＡの仮定故障である。ＰＩ１は
入力ピンであって，ＡＴＧ対象回路９３，ＡＴＧ対象外
回路９６に接続されるものである。

【００４９】ＰＩ２は入力ピンであって，ＡＴＧ対象外
回路９６に接続されるものである。ＰＯ１は出力ピンで
ある。図５の回路において，入力ピンＰＩ１，ＰＩ２，
入力ピンＳＩ１，ＳＩ２と出力ピンＰＯ１，出力ピンＳ
Ｏ１，ＳＯ２，ＳＯ３との間の回路は，順序回路，ＲＡ
Ｍを含むＡＴＧ対象外回路９６と組み合わせ回路のみの
ＡＴＧ対象回路９３とに分けられる。組み合わせ回路９
３を対象として作成されたテストパターンはＡＴＧ対象
外回路９６では故障を検出する可能性は小さいので，Ａ
の仮定故障は削除し，さらに，Ａより先へのイベントの
伝播は行わないようにする。

【００５０】次に，図４のＡＴＧ対象回路９３のような
分離された組み合わせ回路９３を分離する方法につい
て，図５により説明する。図５は実施例１のＡＴＧ対象
回路とＡＴＧ対象外回路に分離する方法のフローチャー
トである。

【００５１】Ｓ１ １つの出力ポイントを選択する。 Ｓ２ 出力ポイントから入力ポイントへ至るバックトレ
ースの経路を１つ選択する。

【００５２】Ｓ３，Ｓ４ 経路上に記憶素子（ＲＡ
Ｍ），順序回路が存在するか判定する。存在すればＳ５
に進み，存在しなければＳ６に進む。 Ｓ５ 経路上に記憶素子（ＲＡＭ），順序回路が存在す
れば，経路上のＮＥＴの仮定故障のフラグをオフとす
る。

【００５３】Ｓ６ 経路上に記憶素子（ＲＡＭ），順序
回路がなければ，経路上のＮＥＴの仮定故障のフラグを
オンとする。 Ｓ７ 全てのバックトレース経路を選択したか判定す
る。全て選択していなければＳ２以降の処理を繰り返
す。全て選択していればＳ８に進む。

【００５４】Ｓ８ 全ての出力ポイントについてバック
トレースしたか判定する。全ての出力ポイントについて
トレースしていなければＳ１以降の処理を繰り返す。全
て選択していればＳ９に進む。

【００５５】Ｓ９ 仮定故障フラグをオフとした未検出
の仮定故障を削除して，故障時シミュレーションを行
う。 図６は本発明の実施例１の故障シミュレーションの実施
例のフローチャートである。

【００５６】Ｓ１ ＡＴＧ対象外回路の入力側の入口の
ネットにイベント伝播オフのフラグをセットする。 Ｓ２ 故障シミュレーションを実行する。

【００５７】Ｓ３，Ｓ４ イベントの伝播したネットに
イベント伝播フラグはセット（オン）されているか判定
する。セットされていればＳ５に進み，セットされてい
なければオフとする。

【００５８】Ｓ５ ネットにイベント伝播フラグがセッ
トされているのでイベントの伝播を停止する。 Ｓ６ ネットにイベント伝播フラグがセットされていな
い（オフ）なのでイベントの伝播を停止する。

【００５９】Ｓ７，Ｓ８ 故障が未検出の活性化されて
いるネットについて全て故障シミュレーションをしたか
判定する。全て行っていなければＳ１以降の処理を繰り
返す。全て行っていれば処理を終了する。

【００６０】図７は本発明の実施例２である（請求項
４，５の実施例）。図７において，９１はＬＳＩであ
る。

【００６１】１０５は内部ロジック回路（ｌｏｇｉｃ）
であって，スキャン系以外の回路である。１０６はゲー
トである。Ａはゲート１０６の入力側のネットの仮定故
障である。

【００６２】１１０はスキャンチェイン（SCAN CHAIN)
であって，スキャン系回路である。１１１，１１２，１
１３，１１４，１１５，１１６はスキャンフリップフロ
ップ（SCAN FF)である。

【００６３】ＴＤＩ１，ＰＩ１，ＰＩ２，ＰＩ３はＬＳ
Ｉ９１の入力ピンである。そのうち，ＴＤＩ１はスキャ
ンチェイン１１０の入力ピンである。ＴＤＯ１，ＰＯ
１，ＰＯ２，ＰＯ３はＬＳＩ９１の出力ピンである。そ
のうち，ＴＤＯ１はスキャンチェイン１１０の出力ピン
である。

【００６４】図７の回路では，ＴＤＩ１からＴＤＯ１ま
でのスキャンチェイン回路１１０をスキャン系回路と
し，ＬＳＩの内部ロジック回路９１をスキャン系以外の
回路として分離することができる。そして，スキャン系
回路１１０を対象して生成されたテストパターンに対し
てはスキャン系以外の回路（内部ロジック１０５）の回
路ＮＥＴでは仮定故障は削除し，正常回路のみとして故
障シミュレーションをする。さらに，図示の仮定故障Ａ
のように内部ロジック回路１０５の入口のネットから先
にはイベントの伝播をさせないようにしても良い。

【００６５】スキャンチェインを特定する方法は，正常
値シミュレーションで，スキャンチェインシフトに必要
な入力ピンへの値の設定を行い，ＴＤＩ１以外の入力ピ
ンに不定値「Ｘ」を，ＴＤＩ１に定値１あるいは０を入
力しながらスキャンシフトを行う。

【００６６】そして，ＴＤＯ１にイベントが伝播した時
点で，ＴＤＯ１からネットの状態が「Ｘ」でない経路を
ＴＤＩ１までバックトレースする。このとき，ＴＤＯ１
〜ＴＤＩ１間でトレースされた経路がＸでない定値１も
しくは０を与えたＴＤＩ１の値がＴＤＯ１まで伝播した
スキャンチェインと特定される。

【００６７】図８は本発明の実施例２のスキャン系回路
を分離するためのフローチャートである。 Ｓ１ スキャンシフトに必要な入力ピン（ＴＤＯＩ１）
に値を設定する。

【００６８】Ｓ２ ＴＤＩ１に定値，ＴＤＩ１以外の入
力ピン（ＰＩ１，ＰＩ２，ＰＩ３）に不定値Ｘを設定
し，スキャンシフトの正常値シミュレーションを行う。 Ｓ３，Ｓ４ スキャン経系回路の出力ピン（ＴＤＯ１）
にイベントが伝播したか判断する。スキャン系回路であ
ればＳ５に進み，スキャン系回路でなければＳ２以降の
処理を繰り返す。

【００６９】Ｓ５ スキャン系回路と推定できるので，
ＴＤＯ１からＴＤＩ１まで，ＮＥＴの状態値が不定値Ｘ
でない経路をバックトレースする。 Ｓ６ バックトレースする経路をスキャンチェインと特
定する。

【００７０】Ｓ７ スキャンチェイン以外のＮＥＴの仮
定故障フラグをオフとし，仮定故障を削除する。削除さ
れたＮＥＴは正常回路のみとして故障シミュレーション
を行う。さらに，スキャンチェイン以外の回路のネット
のイベント伝播フラグをオフとし，イベントの伝播を抑
制するようにしても良い。

【００７１】図９は本発明の実施例３である（請求項６
の実施例）。図９において，９１はＬＳＩである。

【００７２】９３’は組み合わせ回路である。１２１は
組み合わせ回路Ａである。１２２は組み合わせ回路Ｂで
ある。

【００７３】１２３は組み合わせ回路Ｃである。ＰＩ
１，ＰＩ２，ＰＩ３，ＰＩ４，ＰＩ５，ＰＩ６，ＰＩ７
は，入力ピンである。そのうち，ＰＩ１，ＰＩ２，ＰＩ
３は組み合わせ回路Ａの入力となるピンである。ＰＩ
３，ＰＩ４，ＰＩ５は組み合わせ回路Ｂの入力となるピ
ンである。ＰＩ５，ＰＩ６，ＰＩ７は組み合わせ回路Ｃ
の入力となるピンである。

【００７４】Ｔ１，Ｔ２はそれぞれテストパターンであ
る。テストパターンＴ１とＴ２においてＰＩ３，ＰＩ
４，ＰＩ５に入力されるパターンは共通の入力パターン
である。

【００７５】ＰＯ１は組み合わせ回路Ａ（１２１）の出
力ピンである。ＰＯ２は組み合わせ回路Ｂ（１２２）の
出力ピンである。ＰＯ３は組み合わせ回路Ｃ（１２３）
の出力ピンである。

【００７６】ＬＳＩ９１をテストパターンＴ１，Ｔ２に
よりテストする場合，入力ピンＰＩ３，ＰＩ４，ＰＩ５
に入力されるパターンと同じである。従って，組み合わ
せ回路Ｂ（１２２）の故障検出では，テストパターンＴ
１とテストパターンＴ２で同じ故障である。そのため，
テストパターンＴ２では，組み合わせ回路Ｂ（１２２）
の故障検出はする必要がないので，テストパターン２で
は仮定故障は削除し，正常値シミュレーションのみを行
うようにする。

【００７７】図１０は実施例３のフローチャートであっ
て，入力ピンと出力ピンの対応を求めるためのフローチ
ャートである。 Ｓ１ 出力ポイントの１つを選択する。

【００７８】Ｓ２ 選択した出力ポイントからバックト
レースを行う。 Ｓ３ バックトレースにより到達した全ての入力ポイン
トの集合を求める。 Ｓ４ バックトレースした経路上の仮定故障の集合を求
める。

【００７９】Ｓ５，Ｓ６ 全ての出力ポイントを選択し
たか判定する。全ての出力ポイントを選択していなけれ
ばＳ１以降の処理を繰り返す。全ての出力ポイントを選
択していれば処理を終了する。

【００８０】図１１は本発明の実施例３のフローチャー
トであって，故障シミュレーションの処理である。 Ｓ１ 入力の１パターンを設定する。

【００８１】Ｓ２ 出力ポイントを１つ選択する。 Ｓ３，Ｓ３’その出力ポイントについて，｛トレースが
到達した全ての入力ポイントの集合｝に与えられる入力
パターンの部分パターンが既に与えられた入力パターン
と等しいか比較する。等しければＳ４に進み，等しくな
ければＳ５に進む。

【００８２】Ｓ４ ｛トレース経路上の仮定故障の集
合｝の故障を対象外とする。 Ｓ５ 後の比較のために入力パターンの部分パターンを
追加記憶する（後に，入力されるパターンと比較するた
めに保持しておく）。

【００８３】Ｓ６ 全ての出力ポイントを選択したか判
定する。全て選択してあればＳ７に進み，全て選択して
なければＳ２以降の処理を繰り返す。 Ｓ７ １パターンに対する故障注入・イベント伝播・出
力値の観測をする。

【００８４】Ｓ８ 出力ポイントを１つ選択する。 Ｓ９ ｛トレース経路上の仮定故障の集合｝を復帰す
る。 Ｓ１０ 全ての出力ポイントを選択したか判定する。全
て選択されていなければＳ８以降の処理を繰り返す。全
て選択されていれば処理を終了する。

【００８５】図１２は本発明の実施例４である（請求項
７の実施例）。図１２において，９１はＬＳＩである。

【００８６】９３”は組み合わせ回路である。１２５は
組み合わせ回路Ａである。１２６は組み合わせ回路Ｂで
ある。

【００８７】ＰＩ１，ＰＩ２，ＰＩ３，ＰＩ４，ＰＩ
５，ＰＩ６，ＰＩ７は，入力ピンである。そのうち，Ｐ
Ｉ１，ＰＩ２は組み合わせ回路Ａの入力となるピンであ
る。ＰＩ３，ＰＩ４，ＰＩ５，ＰＩ６，ＰＩ７は組み合
わせ回路Ｂの入力となるピンである。

【００８８】ＰＯ１，ＰＯ２，ＰＯ３は出力ピンであ
る。ＰＯ１，ＰＯ２は組み合わせ回路Ａ（１２５）の出
力ピンである。ＰＯ２，ＰＯ３は組み合わせ回路Ｂ（１
２６）の出力ピンである。

【００８９】Ｔ１，Ｔ２はそれぞれテストパターンであ
る。テストパターンＴ１とＴ２においてＰＩ１，ＰＩ２
に入力されるパターンは共通の入力パターンである。テ
ストパターンＴ１，Ｔ２を入力しても，組み合わせ回路
Ａに対しては共通のパターンであるので，Ｔ１により先
に故障シミュレーションをしたとすると，Ｔ２により新
たな故障が検出される可能性は低い。そのため，Ｔ２の
故障シミュレーションでは組み合わせ回路Ｂ（１２６）
の仮定故障は削除し，正常値シミュレーションのみ行
う。

【００９０】図１３は本発明の実施例４のフローチャー
トである。 Ｓ１ 入力パターンを１つ設定する。 Ｓ２ 現在の入力パターンと既に与えられた入力パター
ンとを比較し，共通の入力パターンとなる入力ポイント
の集合を求める。

【００９１】Ｓ３ 入力ポイントの集合より，１つ入力
ポイントを選択する。 Ｓ４ その入力ポイントによりフォワードトレース（Ｆ
ｏｒｗａｒｄ Ｔｒａｃｅ）を行い，トレース（Ｔｒａ
ｃｅ）経路上の未検出故障を対象外とし，対象外とした
故障の集合を生成する。

【００９２】Ｓ５，Ｓ６ 全ての入力ポイントを選択し
たか判断する。全て選択したらＳ７に進み，全て選択し
てなければＳ３以降の処理を繰り返す。 Ｓ７ 全ての入力ポイントを選択したら，対象外とした
故障の集合を削除する。

【００９３】Ｓ８ １パターンに対する故障注入，イベ
ント伝播，出力値観測を行う。 Ｓ９ 対象外とした故障の集合の故障を復帰する。 図１４は本発明の実施例５の説明図１である（請求項８
の実施例）。

【００９４】図１４において，９１はＬＳＩである。Ｇ
１，Ｇ２，Ｇ３，Ｇ４，Ｇ５はゲートである。

【００９５】Ｇ６，Ｇ７，Ｇ８，Ｇ９，Ｇ１０はゲート
である。Ｆ１はスキャン系回路でないフリップフロップ
回路（NO SCAN FF）もしくはラッチ（LATCH ）である。

【００９６】ＰＩ１，ＰＩ２は入力ピンである。ＰＯ
１，ＰＯ２，ＰＯ３は出力ピンである。ａ０，ａ１，ｂ
０，ｂ１，ｂ２，ｃ０，ｃ１，ｄ１，ｄ２は仮定故障で
ある。

【００９７】ｅ０，ｅ１，ｅ２，ｅ３，ｅ４，ｅ５，ｅ
６，ｆ０，ｆ１は仮定故障である。本発明では，代表故
障，従属故障の概念を導入し，故障シミュレーションの
高速化を図るようにした。

【００９８】代表故障は，入力ポイントに接続するＮＥ
Ｔ，記憶素子の出力に接続するＮＥＴ，再収斂の根元か
ら出力方向に現れる故障である。従属故障は，代表故障
の仮定されるＮＥＴからフォワードトレース（ForwordT
RACE ）し，出力ポイントあるいは代表故障の仮定され
るＮＥＴに到達するまでの経路のＮＥＴに仮定される故
障で，代表故障値がそのＮＥＴでとり得る値と等しい縮
退故障である。

【００９９】図１４の回路の場合，ａ０，ｂ０，ｃ０，
ｅ０，ｆ０が代表故障である。ａ１は代表故障ａ０の従
属故障の候補のＮＥＴである。

【０１００】ｂ１，ｂ２は代表故障ｂ０の従属故障の候
補のＮＥＴである。ｃ１は代表故障ｃ０の従属故障の候
補のＮＥＴである。ｄ１，ｄ２は代表故障ｂ０，ｃ０の
従属故障の候補のＮＥＴである。

【０１０１】ｅ１，ｅ２，ｅ３，ｅ４，ｅ５，ｅ６は従
属故障の候補のＮＥＴである。ｆ１は代表故障ｆ０の従
属故障の候補のＮＥＴである。図１４において，入力ピ
ンに接続するネットはａ０，ｅ０，順序回路の出力ピン
に接続されるＮＥＴがｆ０である。ａ０に仮定される代
表故障が出力ピンＰＯ１で検出されるとき，ａ０からＰ
Ｏ１までの経路において，出力ピンあるいは故障を仮定
されたもの以外の代表故障の手前までのＮＥＴでは伝播
された故障信号と同種の縮退故障（０縮退故障もしくは
１縮退故障）が従属故障となり，この場合はａ１が代表
故障ａ０の従属故障である。他のＰＯ１で故障が検出さ
れる代表故障ではｂ０に対してｂ１，ｂ２，ｄ１，ｄ２
がｃ０に対しｃ１，ｄ１，ｄ２が従属故障となる。ｅ０
に仮定される代表故障がＰＯ２で検出されるとき（順序
回路がスルー状態），ｅ１，ｅ２，ｅ３が従属故障とな
り，ＰＯ３で検出されるとき，ｅ４，ｅ５，ｅ６が従属
故障となる。同様にしてｆ１がｆ０の従属故障となる。

【０１０２】図１５により，代表故障と従属故障の関係
について説明する。図１５において，９１はＬＳＩであ
る。

【０１０３】Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ
７，Ｇ８，Ｇ９はそれぞれアンドゲートである。ＰＩ
１，ＰＩ２，ＰＩ３，ＰＩ４，ＰＩ５，ＰＩ６，ＰＩ７
は入力ピンである。

【０１０４】ＰＯ１，ＰＯ２は出力ピンである。図１５
において，ＮＥＴａ０に仮定される故障が代表故障であ
り，出力ピンＰＯ１およびＰＯ２で検出される可能性が
ある。

【０１０５】代表故障ａ０が出力ピンａ１，ｂ１，ｂ２
上に仮定される３個の故障が従属故障となる。また，故
障ａ０が出力ピンＰＯ２で検出されたときには，ＮＥＴ
ａ１，ｃ１，ｃ２，ｃ３，ｃ４上に仮定される５個の故
障が従属故障となる。例えば，ａ０に０縮退故障を仮定
したとき，ＮＥＴａ１，ｃ１，ｃ２，ｃ３，ｃ４，ｂ
１，ｂ２の論理値は０である。従って，ａ０の０縮退故
障を検出するテストパターンでａ１，ｃ１，ｃ２，ｃ
３，ｃ４，ｂ１，ｂ２の０縮退故障を検出することがで
きることになる（但し，経路上に故障があることは判定
できるが故障箇所は特定できない）。そのため，代表故
障が検出されたときには，代表故障の従属に対する故障
シミュレーションは必要がなくなる。従って，代表故障
を検出することによりその従属故障を削除し，故障シミ
ュレーションの高速化を図ることができる。

【０１０６】そのため，代表故障が検出されたとき，そ
の代表故障の従属故障を削除し，故障シミュレーション
の高速化を図るためには，代表故障に属する従属故障の
数ができるだけ大きい方が有利である。そのため，テス
トパターン生成において，故障を伝播させる活性化経路
を選択する際には，テストパターン生成の容易さに加
え，従属故障を大きくする必要がある。

【０１０７】従って，図１５の場合，テストパターン生
成の容易からＰＯ１でａ０を検出する経路以外に従属故
障の数を大きくするａ０をＰＯ２で検出する経路を選択
するのが良い。

【０１０８】図１６は本発明の代表故障と従属故障の検
出方法のフローチャートである。 Ｓ１ 入力ポイントに接続するＮＥＴ，記憶素子の出力
に接続するＮＥＴを代表故障の候補ＮＥＴとする。

【０１０９】Ｓ２ 出力ポイントからバックトレースを
行い際収斂のチェックを行い，再収斂の根元から最初に
分岐するＮＥＴを代表故障の候補ネットとする。再収斂
は，バックトレースを行ったときに，あるＮＥＴが１つ
の出力ポイントから複数回トレースされたか否かで判断
する。複数回トレースされたＮＥＴが再収斂の根元であ
る。

【０１１０】Ｓ３ 代表故障のＮＥＴを１つ選択する。 Ｓ４，Ｓ４’ 代表故障の候補ＮＥＴに故障が仮定され
ているか，判定する。故障が仮定されていればＳ５に進
み，故障が仮定されていなければＳ６に進む。

【０１１１】Ｓ５ その故障を代表故障とする。 Ｓ６ フォワードトレースを行い，最初に現れる故障を
代表故障とする。 Ｓ７，Ｓ７’ 全ての代表故障の候補のＮＥＴを選択し
たか判定する。

【０１１２】Ｓ８ 代表故障以外を従属故障として，故
障シミュレーションの対象外とする。 図１７は本発明の実施例６である（請求項９，１０の実
施例）。

【０１１３】図１７において，９１はＬＳＩであって，
論理変更をしたものである。１１１，１１２，１１３，
１１４，１１５はスキャンフリップフロップである。

【０１１４】ＰＩは入力ピンである。ＳＯ１，ＳＯ２は
出力ピンであって，論理変更に流用された論理変更前の
テストパターンにおいて出力パターンと正常値シミュレ
ーションの出力パターンの異なる出力ピン（論理変更の
影響を受けた回路の出力ピン）である。

【０１１５】Ａは論理変更を受けないＮＥＴである。本
実施例では，論理変更により出力に影響を受けた出力ピ
ンについてバックトレースを行い，論理変更を受けた回
路を求める。そして，その回路についてのみ故障シミュ
レーションを行い，論理変更の影響を受けないＮＥＴＡ
より先にはイベントの伝播を行わないようにする。

【０１１６】図１８は本発明の実施例６のフローチャー
トである。 Ｓ１ 論理変更前のテストパターンを流用し，正常値シ
ミュレーションを行う。

【０１１７】Ｓ２ テストパターンの期待値と出力ポイ
ントの状態値の異なる出力ポイントの集合を求める。 Ｓ３ 求まった集合の出力ポイントを１つ選択する。

【０１１８】Ｓ４ 出力ポイントからバックトレースを
行い，経路上のＮＥＴに仮定される故障が検出済みなら
ば，未検出にする。 Ｓ５，Ｓ６ 全ての出力ポイントを選択したか判断す
る。全ての出力ポイントを選択していなければＳ３以降
の処理を繰り返す。全ての出力ポイントを選択したら終
了する。

【０１１９】

【発明の効果】 本発明によれば，テストパターンにお
いて故障を検出できる可能性の低い仮定故障は削除して
故障シミュレーションを行うので，故障シミュレーショ
ンを高速に行うことができる。そのため，故障シミュレ
ーションの能率を大幅に向上することができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の装置構成実施例を示す図である。

【図３】本発明のフラグ保持部と診断データ保持部の構
成の実施例を示す図である。

【図４】本発明の実施例１を示す図である。

【図５】実施例１のＡＴＧ対象回路とＡＴＧ対象外回路
を分離する方法のフローチャートである。

【図６】実施例１の故障シミュレーションの実行のフロ
ーチャートを示す図である。

【図７】本発明の実施例２を示す図である。

【図８】本発明の実施例２のフローチャートを示す図で
ある。

【図９】本発明の実施例３を示す図である。

【図１０】本発明の実施例３のフローチャートを示す図
である。

【図１１】本発明の実施例３のフローチャート（故障シ
ミュレーションの処理）を示す図である。

【図１２】本発明の実施例４を示す図である。

【図１３】本発明の実施例４のフローチャートを示す図
である。

【図１４】本発明の実施例５の説明図１である。

【図１５】本発明の実施例５の説明図２である。

【図１６】本発明の実施例５のフローチャートを示す図
である。

【図１７】本発明の実施例６を示す図である。

【図１８】本発明の実施例６のフローチャートを示す図
である。

【図１９】従来の故障シミュレーションの説明図であ
る。

【符号の説明】

１：故障シミュレーション装置 ２：テストパターン生成部 ３：回路データ保持部 ５：故障シミュレーション部 １０：テストパターン入力部 １１：削除対象仮定故障判定部 １２：仮定故障削除部 １３：故障シミュレーション実行部 １５：診断率判定部 ２０：シミュレーション結果出力部

Claims (13)

【特許請求の範囲】
1. 【請求項１】 回路データに基づいて回路故障を検出す
   るためのテストパターンを生成するテストパターン生成
   手段と，テストパターンにより故障シミュレーションを
   する時，該テストパターンに付随する検出可能な故障箇
   所の仮定故障について故障シミュレーションにおいて不
   要とする箇所を求める削除対象仮定故障判定部と，該仮
   定故障を削除する仮定故障削除部とを備え，削除できる
   仮定故障を求め，該仮定故障を削除して故障シミュレー
   ションを行うことを特徴とする回路の故障シミュレーシ
   ョン方法。
2. 【請求項２】 該削除対象仮定故障判定部は，組合せ回
   路以外の回路を抽出して仮定故障削除対象回路とし，仮
   定故障削除部は該回路の経路上の仮定故障を削除するこ
   とを特徴とする請求項１に記載の回路の故障シミュレー
   ション方法。
3. 【請求項３】 イベントの伝播抑制部を備え，組合せ回
   路以外の回路へのイベントの伝播を抑制することを特徴
   とする請求項２に記載の回路の故障シミュレーション方
   法。
4. 【請求項４】 削除対象仮定故障判定部は，スキャン系
   回路を抽出し，スキャン系回路以外の回路を仮定故障削
   除対象回路とし，仮定故障削除部はスキャン系回路以外
   の回路の仮定故障を削除することを特徴とする請求項１
   に記載の回路の故障シミュレーション方法。
5. 【請求項５】 イベントの伝播抑制部を備え，イベント
   抑制手段はスキャン系回路以外の回路へのイベントの伝
   播を抑制するイベントの伝播抑制手段を備え，スキャン
   系回路以外の回路へのイベントの伝播を抑制することを
   特徴とする請求項４に記載の回路の故障シミュレーショ
   ン方法。
6. 【請求項６】 削除対象仮定故障判定部は，出力側から
   のバックトレースにより出力点毎に入力点からの伝播経
   路の集合を求め，複数の組合せ回路において部分的に共
   通なテストパターンの有無を調べ，仮定故障削除部は部
   分的に共通なテストパターンにおける１つを除いた残り
   のテストパターンに対して共通部分を伝播する組合せ回
   路の故障を削除することを特徴とする請求項１に記載の
   回路の故障シミュレーション方法。
7. 【請求項７】 削除対象仮定故障判定部は，異なるテス
   トパターン間で入力パターンの設定値が等しい入力点を
   求め，その入力点からフォワードトレースにより探索経
   路を求め，仮定故障削除部は異なるテストパターンの１
   つを除いて，テストパターンの共通部分が伝播する経路
   の仮定故障を削除することを特徴とする請求項１に記載
   の回路の故障シミュレーション方法。
8. 【請求項８】 削除対象仮定故障判定部は，入力ポイン
   トに仮定される故障もしくは記憶素子の出力ポイントに
   仮定される故障もしくは差異収斂の根元からフォワード
   トレースして各経路で最初に現れる故障を代表故障と
   し、代表故障の仮定される経路からフォワードトレース
   して出力ポイントもしくは代表故障の仮定される経路に
   達するまでの経路上の仮定故障を従属故障とし，従属故
   障の仮定故障を削除することを特徴とする請求項１に記
   載の回路の故障シミュレーション方法。
9. 【請求項９】 回路パターンの変更された回路に対して
   変更前のテストパターンにより正常値シミュレーション
   を行い，削除対象仮定故障判定部は，回路の変更前と出
   力の異なる出力点を求め，該出力点よりバックトレース
   を行い，バックトレースした経路上のみの仮定故障を未
   検出とすることを特徴とする請求項１に記載の回路の故
   障シミュレーション方法。
10. 【請求項１０】 バックトレースした経路以外の経路に
    はイベントの伝播を抑制するイベントの伝播抑制部を備
    えることを特徴とする請求項９に記載の回路の故障シミ
    ュレーション方法。
11. 【請求項１１】 回路データに基づいて回路故障を検出
    するためのテストパターンを生成するテストパターン生
    成手段と，テストパターンにより故障シミュレーション
    をする時，該テストパターンに付随する検出可能な故障
    箇所の仮定故障について故障シミュレーションにおいて
    不要とする箇所を求める削除対象仮定故障判定部と，該
    仮定故障を削除する仮定故障削除部とを備えることを特
    徴とする回路の故障シミュレーション装置。
12. 【請求項１２】 仮定故障を削除した回路に対するイベ
    ントの伝播を抑制する手段を備えることを特徴とする請
    求項１１に記載の回路の故障シミュレーション装置。
13. 【請求項１３】 入力ポイントに仮定される故障もしく
    は記憶素子の出力ポイントに仮定される故障もしくは差
    異収斂の根元からフォワードトレースして各経路で最初
    に現れる故障を代表故障と判断する手段，および代表故
    障の仮定される経路からフォワードトレースして出力ポ
    イントもしくは代表故障の仮定される経路に達するまで
    の経路上の仮定故障を従属故障とする手段を備え，該仮
    定故障削除部は従属故障の仮定故障を削除するものであ
    ることを特徴とする請求項１１もしくは１２に記載の回
    路の故障シミュレーション装置。