JPH09265277A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH09265277A JPH09265277A JP9735496A JP9735496A JPH09265277A JP H09265277 A JPH09265277 A JP H09265277A JP 9735496 A JP9735496 A JP 9735496A JP 9735496 A JP9735496 A JP 9735496A JP H09265277 A JPH09265277 A JP H09265277A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- liquid crystal
- offset voltage
- display device
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 アクティブマトリクス型の液晶表示装置にお
いて、映像信号のサンプリング回路と画素との間に設け
たバッファ回路のオフセット電圧及び画素列毎のオフセ
ット電圧のバラツキを低減する。 【解決手段】 映像信号Ｖinのサンプリング回路１３と
アンプ回路１６との間にクランプ容量１５を設け、一方
アンプ回路１６に並列にフィードバック容量３０を設
け、アンプ回路１６のオフセット電圧及びバラツキをク
ランプ容量１５とフィードバック容量３０で容量分割
し、アンプ回路１６の入力部Ｂの基準電位を設定するこ
とにより上記オフセット電圧及びバラツキを低減する。
いて、映像信号のサンプリング回路と画素との間に設け
たバッファ回路のオフセット電圧及び画素列毎のオフセ
ット電圧のバラツキを低減する。 【解決手段】 映像信号Ｖinのサンプリング回路１３と
アンプ回路１６との間にクランプ容量１５を設け、一方
アンプ回路１６に並列にフィードバック容量３０を設
け、アンプ回路１６のオフセット電圧及びバラツキをク
ランプ容量１５とフィードバック容量３０で容量分割
し、アンプ回路１６の入力部Ｂの基準電位を設定するこ
とにより上記オフセット電圧及びバラツキを低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置において、画素への信号転送経路
にバッファ回路を設けた装置に関する。
クス型の液晶表示装置において、画素への信号転送経路
にバッファ回路を設けた装置に関する。
【０００２】
【従来の技術】従来、アクティブマトリクス型液晶表示
装置の液晶パネルの内部或いは外部にラインメモリを設
け、一時的に画像信号を該ラインメモリに保持し、その
後画素へ転送する方式がある。これはインタレース信号
をノンインタレース駆動化するのに適している。
装置の液晶パネルの内部或いは外部にラインメモリを設
け、一時的に画像信号を該ラインメモリに保持し、その
後画素へ転送する方式がある。これはインタレース信号
をノンインタレース駆動化するのに適している。
【０００３】しかしながら、上記ラインメモリから直接
画素へ信号を転送すると、該ラインメモリ容量と、信号
線容量との容量分割により信号振幅が低下する。該信号
線容量は、画素スイッチのソース容量、ゲート・ソース
間容量、信号線寄生容量からなり、画素数と画素サイズ
に依存する。従って、画素サイズ数十μｍ、垂直方向の
画素数５００個の液晶パネルでも信号線容量が５ｐＦ〜
１０ｐＦにもなる。その結果、上記信号振幅低下を１０
％に抑えるためには上記メモリ容量を５０〜１００ｐＦ
にする必要がある。
画素へ信号を転送すると、該ラインメモリ容量と、信号
線容量との容量分割により信号振幅が低下する。該信号
線容量は、画素スイッチのソース容量、ゲート・ソース
間容量、信号線寄生容量からなり、画素数と画素サイズ
に依存する。従って、画素サイズ数十μｍ、垂直方向の
画素数５００個の液晶パネルでも信号線容量が５ｐＦ〜
１０ｐＦにもなる。その結果、上記信号振幅低下を１０
％に抑えるためには上記メモリ容量を５０〜１００ｐＦ
にする必要がある。
【０００４】メモリ容量は面積に比例するため、該メモ
リ容量を大きくすると結果的に液晶パネルサイズが大き
くなり、製造コストが増大する。当該メモリ容量を小さ
くするために、メモリ容量と信号線間にバッファ回路を
設ける方法がある。
リ容量を大きくすると結果的に液晶パネルサイズが大き
くなり、製造コストが増大する。当該メモリ容量を小さ
くするために、メモリ容量と信号線間にバッファ回路を
設ける方法がある。
【０００５】上記バッファ回路としてアンプを設けた液
晶パネルの回路構成例を図６に示す。図中、１１は水平
シフトレジスタ、１２は垂直シフトレジスタ、１３はサ
ンプリングスイッチ、１４はメモリ容量、１６はバッフ
ァ回路であるアンプ回路、１７は信号線、１８は信号線
容量、１９は走査線、２０は画素スイッチ、２１は液晶
容量、２２は付加容量である。映像信号Ｖinは水平シフ
トレジスタ１１から印加されるスイッチングパルスによ
りオンしたサンプリングスイッチ１３によりサンプリン
グされ、メモリ容量１４に保持され、アンプ回路１６を
経て信号線１７へ転送される。一方、垂直シフトレジス
タ１２により選択された走査線１９を介して画素スイッ
チ２０がオンし、信号線１７に転送されていた信号が液
晶容量２１及び付加容量２２に保持され、表示が行なわ
れる。
晶パネルの回路構成例を図６に示す。図中、１１は水平
シフトレジスタ、１２は垂直シフトレジスタ、１３はサ
ンプリングスイッチ、１４はメモリ容量、１６はバッフ
ァ回路であるアンプ回路、１７は信号線、１８は信号線
容量、１９は走査線、２０は画素スイッチ、２１は液晶
容量、２２は付加容量である。映像信号Ｖinは水平シフ
トレジスタ１１から印加されるスイッチングパルスによ
りオンしたサンプリングスイッチ１３によりサンプリン
グされ、メモリ容量１４に保持され、アンプ回路１６を
経て信号線１７へ転送される。一方、垂直シフトレジス
タ１２により選択された走査線１９を介して画素スイッ
チ２０がオンし、信号線１７に転送されていた信号が液
晶容量２１及び付加容量２２に保持され、表示が行なわ
れる。
【０００６】上記構成によれば、アンプ回路１６を設け
たことにより、メモリ容量１４は数ｐＦ以下に設定する
ことができる。
たことにより、メモリ容量１４は数ｐＦ以下に設定する
ことができる。
【０００７】特開平４−３７１９９７号公報には、上記
バッファ回路を設けた構成において、バッファ回路のオ
フセット電圧を低減できる技術が開示されているが、一
定値のオフセット電圧に設定されているため、個々のバ
ッファ回路間のオフセット電圧のバラツキを解消できな
い。
バッファ回路を設けた構成において、バッファ回路のオ
フセット電圧を低減できる技術が開示されているが、一
定値のオフセット電圧に設定されているため、個々のバ
ッファ回路間のオフセット電圧のバラツキを解消できな
い。
【０００８】また、特開平５−２４１１２６号公報に
は、バッファ回路の後段に容量結合方式のクランプ回路
を設けた構成が示されている。当該構成ではバッファ回
路のオフセットのバラツキは低減されるが、容量結合方
式であるため、クランプ容量を大きく設定しないと信号
振幅が低下する。さらに、クランプ容量や信号線容量は
ウエハ間、ロット間でばらつくため、信号レベルでの調
整が必要である。実際には、信号レベルの調整は画像を
見て判断されるため、非常に繁雑な工程が必要となる。
は、バッファ回路の後段に容量結合方式のクランプ回路
を設けた構成が示されている。当該構成ではバッファ回
路のオフセットのバラツキは低減されるが、容量結合方
式であるため、クランプ容量を大きく設定しないと信号
振幅が低下する。さらに、クランプ容量や信号線容量は
ウエハ間、ロット間でばらつくため、信号レベルでの調
整が必要である。実際には、信号レベルの調整は画像を
見て判断されるため、非常に繁雑な工程が必要となる。
【０００９】
【発明が解決しようとする課題】前記したバッファ回路
は、入出力ゲインが１で、オフセット電圧が０であるこ
とが望ましい。このうちゲインをほぼ１になるように設
計することは容易であるが、オフセット電圧を小さく、
また個々のオフセット電圧のばらつきを小さくすること
は困難である。また、パネル内に設けるバッファ回路は
構成が簡単であることが望ましいが、構成が簡単である
ほどオフセット電圧のバラツキが大きくなる。例えば、
多結晶シリコンＴＦＴ（薄膜トランジスタ）ではＶthに
数十〜数百ｍＶのバラツキがあり、画面上では縦筋状の
固定ノイズとなって画質を著しく悪化させる。
は、入出力ゲインが１で、オフセット電圧が０であるこ
とが望ましい。このうちゲインをほぼ１になるように設
計することは容易であるが、オフセット電圧を小さく、
また個々のオフセット電圧のばらつきを小さくすること
は困難である。また、パネル内に設けるバッファ回路は
構成が簡単であることが望ましいが、構成が簡単である
ほどオフセット電圧のバラツキが大きくなる。例えば、
多結晶シリコンＴＦＴ（薄膜トランジスタ）ではＶthに
数十〜数百ｍＶのバラツキがあり、画面上では縦筋状の
固定ノイズとなって画質を著しく悪化させる。
【００１０】本発明は、上記問題を解決し、バッファ回
路のオフセット電圧及びそのバラツキを低減して高画質
な表示を行なう液晶表示装置を提供することにある。
路のオフセット電圧及びそのバラツキを低減して高画質
な表示を行なう液晶表示装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、アクティブマ
トリクス型の液晶表示装置において、サンプリング回路
と画素との間に、バッファ回路を含むフィードバック型
クランプ手段を有することを特徴とする。
トリクス型の液晶表示装置において、サンプリング回路
と画素との間に、バッファ回路を含むフィードバック型
クランプ手段を有することを特徴とする。
【００１２】本発明は上記クランプ手段によってバッフ
ァ回路のオフセット電圧をキャンセルさせ、該オフセッ
ト電圧及び個々のオフセット電圧のバラツキを低減し、
表示画像への影響を低減せしめた液晶表示装置である。
ァ回路のオフセット電圧をキャンセルさせ、該オフセッ
ト電圧及び個々のオフセット電圧のバラツキを低減し、
表示画像への影響を低減せしめた液晶表示装置である。
【００１３】
【発明の実施の形態】図１に本発明の一実施形態のフィ
ードバック型クランプ手段の構成を示す。図中１は映像
信号を水平走査パルスによってサンプリングするサンプ
リング回路、２はサンプリング信号を一時的に保持する
メモリ手段、３は該メモリ手段に保持された信号をオフ
セット検出回路５からの基準電位にクランプするクラン
プ回路、４はクランプされた信号を高入力インピーダン
スで受けて低出力インピーダンスで出力するバッファ回
路、５はバッファ回路のオフセット電圧を検出するオフ
セット検出回路である。本発明にかかるフィードバック
型クランプ手段は、上記クランプ回路３、バッファ回路
４、オフセット検出回路５からなる。図中の矢印は信号
の転送方向を示す。
ードバック型クランプ手段の構成を示す。図中１は映像
信号を水平走査パルスによってサンプリングするサンプ
リング回路、２はサンプリング信号を一時的に保持する
メモリ手段、３は該メモリ手段に保持された信号をオフ
セット検出回路５からの基準電位にクランプするクラン
プ回路、４はクランプされた信号を高入力インピーダン
スで受けて低出力インピーダンスで出力するバッファ回
路、５はバッファ回路のオフセット電圧を検出するオフ
セット検出回路である。本発明にかかるフィードバック
型クランプ手段は、上記クランプ回路３、バッファ回路
４、オフセット検出回路５からなる。図中の矢印は信号
の転送方向を示す。
【００１４】本実施形態では、入力信号が入力される前
に、バッファ回路４の入力部が基準電位にリセットされ
た状態で、バッファ回路４の出力電圧をオフセット電圧
として検出し、この検出電圧を相殺するようにクランプ
回路３のリセット基準電位を設定することにより、バッ
ファ回路４のオフセット電圧を低減する。具体的な液晶
パネルの回路構成例を図２、その駆動タイミングチャー
トを図３に示す。
に、バッファ回路４の入力部が基準電位にリセットされ
た状態で、バッファ回路４の出力電圧をオフセット電圧
として検出し、この検出電圧を相殺するようにクランプ
回路３のリセット基準電位を設定することにより、バッ
ファ回路４のオフセット電圧を低減する。具体的な液晶
パネルの回路構成例を図２、その駆動タイミングチャー
トを図３に示す。
【００１５】図２中、先に示した図６の構成と同じ部位
には同じ符号を付して説明を省略する。図２に示した構
成は容量結合型であり、１５がクランプ容量、２６〜２
９はそれぞれの回路のスイッチングを司る第１〜第４ト
ランジスタであり、３０はフィードバック容量である。
には同じ符号を付して説明を省略する。図２に示した構
成は容量結合型であり、１５がクランプ容量、２６〜２
９はそれぞれの回路のスイッチングを司る第１〜第４ト
ランジスタであり、３０はフィードバック容量である。
【００１６】〈Ｔa 期間〉φＲ1 、φＲ2 、φＲ3 が同
時に「Ｈ」となる。φＲ1 により第１トランジスタ２６
がオンとなり、メモリ容量１４とクランプ容量１５との
接続点Ａの電位Ｖ1 が基準電位ＶR にリセットされる。
同様に、φＲ2 により第２トランジスタ２７がオンとな
り、クランプ容量１５とアンプ回路１６の入力部とフィ
ードバック容量３０との接続点Ｂの電位Ｖ2 が基準電位
ＶR にリセットされ、φＲ3 により第３トランジスタが
オンとなり、アンプ回路１６のオフセット電圧はフィー
ドバック容量３０に保持される。オフセット電圧は、信
号線毎に設けられたアンプ回路１６の出力電圧の平均値
である電圧ＶT と平均値電圧からのバラツキ電圧である
ΔＶT からなる。即ち、アンプ回路１６の出力部Ｃにお
ける電位Ｖ3 はＶR ＋ＶT ＋ΔＶT である。
時に「Ｈ」となる。φＲ1 により第１トランジスタ２６
がオンとなり、メモリ容量１４とクランプ容量１５との
接続点Ａの電位Ｖ1 が基準電位ＶR にリセットされる。
同様に、φＲ2 により第２トランジスタ２７がオンとな
り、クランプ容量１５とアンプ回路１６の入力部とフィ
ードバック容量３０との接続点Ｂの電位Ｖ2 が基準電位
ＶR にリセットされ、φＲ3 により第３トランジスタが
オンとなり、アンプ回路１６のオフセット電圧はフィー
ドバック容量３０に保持される。オフセット電圧は、信
号線毎に設けられたアンプ回路１６の出力電圧の平均値
である電圧ＶT と平均値電圧からのバラツキ電圧である
ΔＶT からなる。即ち、アンプ回路１６の出力部Ｃにお
ける電位Ｖ3 はＶR ＋ＶT ＋ΔＶT である。
【００１７】〈Ｔb 期間〉φＲ3 が「Ｌ」となり、第３
トランジスタがオフとなり、フィードバック容量３０と
アンプ回路１６の出力部との接続が断たれ、フィードバ
ック容量３０はフローティング状態となり、該容量の電
圧はＶT ＋ΔＶT に保持される。
トランジスタがオフとなり、フィードバック容量３０と
アンプ回路１６の出力部との接続が断たれ、フィードバ
ック容量３０はフローティング状態となり、該容量の電
圧はＶT ＋ΔＶT に保持される。
【００１８】〈Ｔc 期間〉φＲ2 が「Ｌ」となり、第２
トランジスタがオフとなるが、フィードバック容量３０
の電圧は同じである（従って、φＲ2 とφＲ3 とは完全
に同期させても良い）。
トランジスタがオフとなるが、フィードバック容量３０
の電圧は同じである（従って、φＲ2 とφＲ3 とは完全
に同期させても良い）。
【００１９】〈Ｔd 期間〉φＲ4 が「Ｈ」となり、第４
トランジスタがオンしてフィードバック容量３０と第４
トランジスタの端子との接続点Ｃ’の電位がＶR にリセ
ットされる。即ち、フィードバック容量３０がフローテ
ィング状態であるため、φＲ4 が「Ｈ」になった瞬間、
Ｂの電位Ｖ2 は−（ＶT ＋ΔＶT ）だけ変化する。しか
しながら、クランプ容量１５の入力部Ａの電位Ｖ1 はＶ
R にリセットされているため、フィードバック容量３０
とクランプ容量１５との容量分割により、フィードバッ
ク容量３０の電圧が低下し、Ｂの電位Ｖ2 はＶR −ｋ
（ＶT ＋ΔＶT ）となる。ここでｋは容量分割係数であ
り、ｋ＝Ｃf ／（Ｃf ＋Ｃp ）を示す（Ｃf はフィード
バック容量、Ｃp はクランプ容量）。
トランジスタがオンしてフィードバック容量３０と第４
トランジスタの端子との接続点Ｃ’の電位がＶR にリセ
ットされる。即ち、フィードバック容量３０がフローテ
ィング状態であるため、φＲ4 が「Ｈ」になった瞬間、
Ｂの電位Ｖ2 は−（ＶT ＋ΔＶT ）だけ変化する。しか
しながら、クランプ容量１５の入力部Ａの電位Ｖ1 はＶ
R にリセットされているため、フィードバック容量３０
とクランプ容量１５との容量分割により、フィードバッ
ク容量３０の電圧が低下し、Ｂの電位Ｖ2 はＶR −ｋ
（ＶT ＋ΔＶT ）となる。ここでｋは容量分割係数であ
り、ｋ＝Ｃf ／（Ｃf ＋Ｃp ）を示す（Ｃf はフィード
バック容量、Ｃp はクランプ容量）。
【００２０】上記の通り、アンプ回路１６のオフセット
電圧ＶT ＋ΔＶT に対し、該アンプ回路１６の入力端に
−ｋ倍された電圧がフィードバックされるため、出力残
留オフセット電圧は（１−ｋ）（ＶT ＋ΔＶT ）とな
る。従って、Ｃp ＝０．２ｐＦ，Ｃf ＝１ｐＦで当該回
路を構成すると、ｋ＝０．８３となり、オフセット電圧
及びそのバラツキが約１７％に低減されたことになる。
電圧ＶT ＋ΔＶT に対し、該アンプ回路１６の入力端に
−ｋ倍された電圧がフィードバックされるため、出力残
留オフセット電圧は（１−ｋ）（ＶT ＋ΔＶT ）とな
る。従って、Ｃp ＝０．２ｐＦ，Ｃf ＝１ｐＦで当該回
路を構成すると、ｋ＝０．８３となり、オフセット電圧
及びそのバラツキが約１７％に低減されたことになる。
【００２１】本発明においては、用いるＴＦＴの種類に
よりｋを設定すれば良く、例えば、一般的にオフセット
電圧のバラツキの大きい多結晶シリコンＴＦＴではｋを
大きく、単結晶ＴＦＴではｋを小さく設定しても良い。
よりｋを設定すれば良く、例えば、一般的にオフセット
電圧のバラツキの大きい多結晶シリコンＴＦＴではｋを
大きく、単結晶ＴＦＴではｋを小さく設定しても良い。
【００２２】〈Ｔe 期間〉φＲ1 、φＲ4 が「Ｌ」とな
り、第１トランジスタ２６、第４トランジスタ２９がオ
フとなり、Ａ点及びフィードバック容量３０がフローテ
ィング状態となる。この時クランプ容量１５とアンプ回
路１６の接続点Ｂの電位（Ｖ2 ）はクランプ電位ＶR −
ｋ（ＶT ＋ΔＶT ）である。
り、第１トランジスタ２６、第４トランジスタ２９がオ
フとなり、Ａ点及びフィードバック容量３０がフローテ
ィング状態となる。この時クランプ容量１５とアンプ回
路１６の接続点Ｂの電位（Ｖ2 ）はクランプ電位ＶR −
ｋ（ＶT ＋ΔＶT ）である。
【００２３】〈Ｔf 期間〉サンプリングパルスφＨによ
りサンプリングスイッチ１３がオンとなり、映像信号Ｖ
inがサンプリングされ、メモリ容量１４には信号電圧Ｖ
11が保持される。この信号はクランプ容量１５、アンプ
回路１６を経て、信号線１７に転送される。信号線１７
に転送される信号電位、即ちＶ3 はＶR ＋Ｖ11＋（１−
ｋ）（ＶT＋ΔＶT ）となり、誤差電圧は（１−ｋ）
（ＶT ＋ΔＶT ）だけである。
りサンプリングスイッチ１３がオンとなり、映像信号Ｖ
inがサンプリングされ、メモリ容量１４には信号電圧Ｖ
11が保持される。この信号はクランプ容量１５、アンプ
回路１６を経て、信号線１７に転送される。信号線１７
に転送される信号電位、即ちＶ3 はＶR ＋Ｖ11＋（１−
ｋ）（ＶT＋ΔＶT ）となり、誤差電圧は（１−ｋ）
（ＶT ＋ΔＶT ）だけである。
【００２４】〈Ｔg 期間〉順次不図示の他の画素列にお
いて、サンプリング回路、クランプ回路、バッファ回路
を経た信号が各々の信号線に転送され、垂直シフトレジ
スタ１２により選択された画素行の表示画素（容量）に
保持される。
いて、サンプリング回路、クランプ回路、バッファ回路
を経た信号が各々の信号線に転送され、垂直シフトレジ
スタ１２により選択された画素行の表示画素（容量）に
保持される。
【００２５】図４にメモリ容量１４を用いない実施形態
の回路構成を示す。本実施形態では、アンプ回路１６の
後段にサンプリングスイッチ１３’を設け、サンプリン
グスイッチ１３と同期したオンの期間に信号を信号線１
７に転送する。
の回路構成を示す。本実施形態では、アンプ回路１６の
後段にサンプリングスイッチ１３’を設け、サンプリン
グスイッチ１３と同期したオンの期間に信号を信号線１
７に転送する。
【００２６】さらに、第３の実施形態として、図２に示
した容量結合型とは異なる方式のフィードバック型クラ
ンプ手段を図５に示す。本実施形態では、アンプ回路１
６のオフセット電圧をサンプルホールド回路１’によっ
てサンプルホールドし、その電圧をアンプ１６’におい
て基準電圧と比較増幅させる構成である。この場合、誤
差電圧の低下がないため、オフセット電圧の低減精度が
良い。
した容量結合型とは異なる方式のフィードバック型クラ
ンプ手段を図５に示す。本実施形態では、アンプ回路１
６のオフセット電圧をサンプルホールド回路１’によっ
てサンプルホールドし、その電圧をアンプ１６’におい
て基準電圧と比較増幅させる構成である。この場合、誤
差電圧の低下がないため、オフセット電圧の低減精度が
良い。
【００２７】本発明においては、バッファ回路のオフセ
ット電圧を低減し得る構成であれば他の素子を設けても
良く、また、バッファ回路を必要な時だけ活性状態に制
御することにより、消費電力の低減を図ることができ
る。
ット電圧を低減し得る構成であれば他の素子を設けても
良く、また、バッファ回路を必要な時だけ活性状態に制
御することにより、消費電力の低減を図ることができ
る。
【００２８】
【発明の効果】本発明においては、バッファ回路のオフ
セット電圧及び画素列毎のオフセット電圧のバラツキが
大幅に低減され、高画質化が達成された。また、本発明
においては、フィードバック型クランプ手段を容量結合
型で構成することにより、回路構成が非常に簡単にな
り、パネル面積への影響を無視することができ、またバ
ッファ回路を簡単に構成することができるため、消費電
力及び製造コストの削減が図られる。
セット電圧及び画素列毎のオフセット電圧のバラツキが
大幅に低減され、高画質化が達成された。また、本発明
においては、フィードバック型クランプ手段を容量結合
型で構成することにより、回路構成が非常に簡単にな
り、パネル面積への影響を無視することができ、またバ
ッファ回路を簡単に構成することができるため、消費電
力及び製造コストの削減が図られる。
【図１】本発明の液晶表示装置の一実施形態のフィード
バック型クランプ手段の構成を示す図である。
バック型クランプ手段の構成を示す図である。
【図２】図１に示した実施形態の液晶パネルの回路構成
を示す図である。
を示す図である。
【図３】図２に示した実施形態の駆動タイミングチャー
トである。
トである。
【図４】本発明の他の実施形態の液晶パネルの回路構成
を示す図である。
を示す図である。
【図５】本発明の第３の実施形態のフィードバック型ク
ランプ手段を示す図である。
ランプ手段を示す図である。
【図６】従来の液晶表示装置の液晶パネルの回路構成を
示す図である。
示す図である。
１、１’ サンプリング回路 ２ メモリ容量 ３ クランプ回路 ４ バッファ回路 ５ オフセット検出回路 ６ フィードバック型クランプ手段 １１ 水平シフトレジスタ １２ 垂直シフトレジスタ １３、１３’ サンプリングスイッチ １４ メモリ容量 １５ クランプ容量 １６、１６’ アンプ回路 １７ 信号線 １８ 信号線容量 １９ 走査線 ２０ 画素スイッチ ２１ 液晶容量 ２２ 付加容量 ２６ 第１トランジスタ ２７ 第２トランジスタ ２８ 第３トランジスタ ２９ 第４トランジスタ ３０ フィードバック容量
Claims (4)
- 【請求項１】 アクティブマトリクス型の液晶表示装置
において、サンプリング回路と画素との間に、バッファ
回路を含むフィードバック型クランプ手段を有すること
を特徴とする液晶表示装置。 - 【請求項２】 サンプリング回路とクランプ手段との間
にメモリ回路を有する請求項１記載の液晶表示装置。 - 【請求項３】 上記クランプ手段がバッファ回路のオフ
セット電圧を低減する基準電位にクランプされる請求項
１又は２記載の液晶表示装置。 - 【請求項４】 上記クランプ手段が、容量結合型である
請求項１〜３いずれかに記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9735496A JPH09265277A (ja) | 1996-03-28 | 1996-03-28 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9735496A JPH09265277A (ja) | 1996-03-28 | 1996-03-28 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09265277A true JPH09265277A (ja) | 1997-10-07 |
Family
ID=14190166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9735496A Pending JPH09265277A (ja) | 1996-03-28 | 1996-03-28 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09265277A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243066B1 (en) | 1997-10-08 | 2001-06-05 | Fujitsu Limited | Drive circuit for liquid-crystal displays and liquid-crystal display including drive circuits |
| CN100399401C (zh) * | 2004-01-22 | 2008-07-02 | 友达光电股份有限公司 | 用于液晶显示器的缓冲器 |
-
1996
- 1996-03-28 JP JP9735496A patent/JPH09265277A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243066B1 (en) | 1997-10-08 | 2001-06-05 | Fujitsu Limited | Drive circuit for liquid-crystal displays and liquid-crystal display including drive circuits |
| US6392629B1 (en) | 1997-10-08 | 2002-05-21 | Fujitsu Limited | Drive circuit for liquid-crystal displays and liquid-crystal display including drive circuits |
| CN100399401C (zh) * | 2004-01-22 | 2008-07-02 | 友达光电股份有限公司 | 用于液晶显示器的缓冲器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3277056B2 (ja) | 信号増幅回路及びこれを用いた画像表示装置 | |
| JP3288142B2 (ja) | 液晶表示装置およびその駆動方法 | |
| US7123044B2 (en) | Testing method, semiconductor device, and display apparatus | |
| US5751279A (en) | Active matrix type liquid crystal display and method driving the same | |
| US5721563A (en) | Active matrix liquid crystal drive circuit capable of correcting offset voltage | |
| US4823027A (en) | Sample and hold circuit | |
| JPH06337400A (ja) | マトリクス型表示装置及び駆動方法 | |
| US4803480A (en) | Liquid crystal display apparatus | |
| US6166767A (en) | Active solid-state imaging device which effectively suppresses fixed-pattern noise | |
| JPH08201763A (ja) | 画像表示装置 | |
| US6075524A (en) | Integrated analog source driver for active matrix liquid crystal display | |
| JP4058791B2 (ja) | 固体撮像素子およびその駆動方法、並びにカメラシステム | |
| JPH07118795B2 (ja) | 液晶ディスプレイ装置の駆動方法 | |
| JP3369875B2 (ja) | 液晶駆動回路 | |
| JP2000200069A (ja) | 液晶駆動装置 | |
| US5252956A (en) | Sample and hold circuit for a liquid crystal display screen | |
| JPH02160283A (ja) | 液晶ディスプレイ駆動装置 | |
| JP3424302B2 (ja) | 液晶表示装置 | |
| JPH09265277A (ja) | 液晶表示装置 | |
| JPH10177368A (ja) | サンプリングホールド回路 | |
| JPH0675204A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP3064703B2 (ja) | サンプルホールド回路 | |
| JPH05134628A (ja) | 液晶表示体駆動装置 | |
| JP3851770B2 (ja) | 増幅型固体撮像装置 | |
| JPH11305743A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030107 |