JPH09247137A - Phase error detection circuit and digital pll circuit - Google Patents
Phase error detection circuit and digital pll circuitInfo
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- JPH09247137A JPH09247137A JP8073034A JP7303496A JPH09247137A JP H09247137 A JPH09247137 A JP H09247137A JP 8073034 A JP8073034 A JP 8073034A JP 7303496 A JP7303496 A JP 7303496A JP H09247137 A JPH09247137 A JP H09247137A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はパーシャルレスポン
ス等化波形とされた入力信号に同期した発振周波数(再
生クロック)を得ることのできるデジタル方式のPLL
(フェイズ・ロックド・ループ)回路、及びその位相誤
差検出回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital type PLL capable of obtaining an oscillation frequency (reproduced clock) synchronized with an input signal having a partial response equalized waveform.
The present invention relates to a (phase locked loop) circuit and its phase error detection circuit.
【0002】[0002]
【従来の技術】例えば磁気テープに記録したデジタルデ
ータを再生するデジタルオーディオテーププレーヤ(い
わゆるDATレコーダ/プレーヤ)などでは、記録再生
ヘッドとして磁気ヘッドが用いられる。そして磁気ヘッ
ドにより検出された再生信号は、等化器を用いて波形等
化された後、データを再生するようにされている。ま
た、データ再生のために、ビット抜き出しのための再生
クロック(いわゆるビットクロック信号)が必要とされ
るが、このような、読出情報に同期したクロックを生成
するためには、一般にPLL回路が用いられる。2. Description of the Related Art For example, in a digital audio tape player (so-called DAT recorder / player) for reproducing digital data recorded on a magnetic tape, a magnetic head is used as a recording / reproducing head. The reproduction signal detected by the magnetic head is waveform-equalized using an equalizer and then reproduced. A reproduction clock (so-called bit clock signal) for extracting bits is required for data reproduction, and a PLL circuit is generally used to generate such a clock synchronized with the read information. To be
【0003】PLL回路としては従来よりアナログ回路
として形成されることが多かったが、近年ではPLL回
路のデジタル化も進んでいる。デジタルPLL回路は、
位相誤差検出部、誤差信号のフィルタリング処理部、ク
ロック発振回路部をデジタル化することで実現される。[0003] Conventionally, PLL circuits have often been formed as analog circuits, but in recent years, digitization of PLL circuits has been advanced. The digital PLL circuit is
This is realized by digitizing the phase error detection unit, the error signal filtering unit, and the clock oscillation circuit unit.
【0004】[0004]
【発明が解決しようとする課題】ところで例えばDAT
方式では、磁気テープから読み出した信号の等化処理に
関しては、伝達特性がDCまで伸びた等化方式であるク
ラス1パーシャルレスポンス方式(PR(1,1) 方式もし
くはPR1方式とも呼ばれる)が採用されることが多
い。クラス1パーシャルレスポンス等化波形は、図30
に示すように上下2段のアイパターンとなり、即ち
『1』『0』『−1』の3値にデコードされるものであ
る。PLL回路で入力信号に同期した再生クロックを生
成することを考える場合、入力信号のエッジ(例えばゼ
ロクロスポイント)を検出し、そのエッジタイミングと
再生クロックタイミングの位相ずれから再生クロック位
相を制御することになるが、図30のようなパーシャル
レスポンス等化波形をPLL回路の入力信号として考え
た場合、入力信号のエッジとは、検出点レベルが推移す
るタイミングとなり、つまり『1』→『0』、『0』→
『−1』、『0』→『1』、『−1』→『0』の4通り
である。このような4通りのパターンを検出してそのエ
ッジタイミングの位相誤差から再生クロック発振動作の
制御を行なえば良いわけであるが、PLL回路をデジタ
ル化したものを考えると、パーシャルレスポンス等化波
形に適合した簡単な構成で実現されるデジタルPLL回
路はなく、そのようなデジタルPLL回路及びそれを実
現するための簡単な構成の位相誤差検出回路が求められ
ていた。By the way, for example, DAT
In the method, the class 1 partial response method (also called the PR (1,1) method or PR1 method), which is an equalization method in which the transfer characteristic extends to DC, is adopted for the equalization processing of the signal read from the magnetic tape. Often. The class 1 partial response equalization waveform is shown in Fig. 30.
As shown in FIG. 3, the eye pattern has two upper and lower stages, that is, it is decoded into three values of "1", "0", and "-1". When considering generating a reproduced clock synchronized with an input signal in a PLL circuit, it is necessary to detect an edge (for example, a zero cross point) of the input signal and control the reproduced clock phase from the phase shift between the edge timing and the reproduced clock timing. However, when the partial response equalized waveform as shown in FIG. 30 is considered as the input signal of the PLL circuit, the edge of the input signal is the timing at which the detection point level changes, that is, “1” → “0”, “ 0 ”→
There are four types of "-1", "0" → "1", "-1" → "0". It suffices to detect such four patterns and control the reproduction clock oscillation operation from the phase error of the edge timing, but considering a digitalized PLL circuit, a partial response equalized waveform is obtained. There is no digital PLL circuit that can be realized with a suitable simple structure, and there has been a demand for such a digital PLL circuit and a phase error detection circuit that has a simple structure for realizing it.
【0005】また、PLL回路をデジタル化した場合、
積分等化波形である入力信号をデジタルデータに変換
し、そのデジタルデータを用いていわゆるPLL動作、
つまり位相誤差検出に応じた発振周波数制御動作が実行
されることになるが、入力信号のエッジタイミングは、
サンプリングデータを3値化した時の値が『1』→
『0』、『0』→『−1』、『0』→『1』、『−1』
→『0』のように推移することで検出できる。ところが
入力信号の実際のエッジタイミングは推移を検出した2
つのサンプリングデータの中間となるどこかのタイミン
グである。When the PLL circuit is digitized,
An input signal, which is an integral equalization waveform, is converted into digital data, and so-called PLL operation is performed using the digital data.
That is, the oscillation frequency control operation according to the phase error detection is executed, but the edge timing of the input signal is
The value when the sampling data is ternarized is "1" →
"0", "0" → "-1", "0" → "1", "-1"
→ It can be detected by changing like "0". However, the transition of the actual edge timing of the input signal was detected.
It is somewhere in the middle of one sampling data.
【0006】このためサンプリング周波数が低いと、そ
れだけ実際のエッジタイミングと検出されるエッジタイ
ミングの間の誤差(サンプリング誤差)が大きいものと
なり、従って入力信号のエッジとPLL回路で発生され
る再生クロックについての位相誤差を精度よく検出する
ためには、サンプリング周波数を、例えば再生クロック
の数倍から数10倍という高いものを用いることが必要
になる。Therefore, if the sampling frequency is low, the error (sampling error) between the actual edge timing and the detected edge timing becomes large, and therefore the edge of the input signal and the reproduced clock generated in the PLL circuit are large. In order to detect the phase error of 1 with high accuracy, it is necessary to use a sampling frequency as high as several times to several tens of times of the reproduction clock.
【0007】サンプリングクロックとしてはマスターク
ロック(もしくはマスタークロックから生成されたクロ
ック)を用いることが一般的であるが、このため、必要
とされる再生クロックの周波数が高くなれば、それだけ
マスタークロック周波数も高くすることが必要になる。
マスタークロックとして利用できる周波数にも限界があ
るため、このようなデジタルPLL回路は容易に実現で
きないという問題がある。また、サンプルデータの値を
用いた補間演算などで入力信号のエッジタイミングの推
定演算を精度よく行なうことも可能であるが、回路規模
の増大や複雑化は避けられない。It is general to use a master clock (or a clock generated from the master clock) as the sampling clock. For this reason, however, the higher the required reproduction clock frequency, the more the master clock frequency. It needs to be high.
Since there is a limit to the frequency that can be used as the master clock, such a digital PLL circuit cannot be easily realized. Further, although it is possible to accurately perform the calculation of estimating the edge timing of the input signal by interpolation calculation using the value of the sample data, it is unavoidable that the circuit scale increases and the circuit becomes complicated.
【0008】これらの事情から、パーシャルレスポンス
等化波形に適合し、さらに回路規模の増大を伴わないで
簡易な誤差検出方式によりサンプリング誤差なく高精度
な誤差検出を行なうことのできるデジタル方式の位相誤
差検出回路及びそれを用いたデジタルPLL回路が求め
られていた。From these circumstances, a phase error of a digital system which is adapted to a partial response equalized waveform and which can perform highly accurate error detection without sampling error by a simple error detection system without increasing the circuit scale. There has been a demand for a detection circuit and a digital PLL circuit using the detection circuit.
【0009】[0009]
【課題を解決するための手段】本発明はこのような事情
に応じて、簡易な構成で精度よく位相誤差情報を検出で
きるデジタル方式の位相誤差検出回路及びそれを用いた
デジタルPLL回路を実現することを目的とする。In order to solve the above problems, the present invention realizes a digital phase error detection circuit and a digital PLL circuit using the same which can detect phase error information with a simple structure and with high accuracy. The purpose is to
【0010】このため位相誤差検出回路としては、しき
い値生成手段と、3値判定手段と、エッジ検出手段と、
誤差検出手段とから構成する。しきい値生成手段はパー
シャルレスポンス等化波形である入力信号が再生クロッ
クでサンプルされたデータについて3値判定を行なうた
めの第1、第2のしきい値を、サンプルデータから生成
する。3値判定手段は順次入力されるサンプルデータに
ついて第1、第2のしきい値を用いて3値判定を行な
う。エッジ検出手段は3値判定手段による判定結果によ
り、連続した2つのサンプルデータの間の期間における
入力信号のエッジを検出する。誤差検出手段は、エッジ
検出手段でエッジが検出された際に、その2つのサンプ
ルデータの値と、第1又は第2のしきい値を用いて、入
力信号と再生クロックの間の位相誤差を検出する。Therefore, the phase error detecting circuit includes a threshold value generating means, a ternary value determining means, an edge detecting means,
It is composed of an error detecting means. The threshold value generating means generates first and second threshold values from the sampled data for performing a ternary determination on the data in which the input signal having the partial response equalized waveform is sampled by the reproduction clock. The ternary determination means performs ternary determination on the sequentially input sample data using the first and second threshold values. The edge detecting means detects the edge of the input signal in the period between two consecutive sample data based on the judgment result by the ternary judging means. The error detecting means, when the edge is detected by the edge detecting means, uses the two sample data values and the first or second threshold value to detect the phase error between the input signal and the reproduction clock. To detect.
【0011】またPLL回路としては、再生クロックを
出力するクロック発振出力手段と、クロック発振出力手
段からの再生クロックをサンプリングクロックとして用
い、パーシャルレスポンス等化された入力信号をデジタ
ルサンプルデータに変換する変換手段と、変換手段によ
り得られたサンプルデータから、入力信号とクロック発
振出力手段からの再生クロックの間の位相誤差情報を検
出し、当該位相誤差が少なくなるようにクロック発振出
力手段の発振出力を制御する位相誤差検出手段とを設け
る。そして位相誤差検出手段は、変換手段から供給され
るサンプルデータについて3値判定を行なうための第
1、第2のしきい値をサンプルデータから生成し、順次
入力されるサンプルデータについて第1、第2のしきい
値を用いて3値判定を行なう。そして、その3値判定結
果により、連続した2つのサンプルデータの間の期間に
おける入力信号のエッジを検出する。エッジが検出され
た際には、その2つのサンプルデータの値と第1又は第
2のしきい値を用いて、入力信号と再生クロックの間の
位相誤差を検出する。このようなデジタルPLL回路で
は、マスタークロックを用いず、かつサンプリング誤差
も含んで位相誤差に応じたクロック発振出力周波数の制
御が行なわれることになる。そして精度の良い位相誤差
検出動作もきわめて簡単な回路構成で実現される。Further, the PLL circuit uses a clock oscillation output means for outputting a reproduction clock and a reproduction clock from the clock oscillation output means as a sampling clock, and converts a partial response equalized input signal into digital sample data. Means and the sample data obtained by the converting means, the phase error information between the input signal and the reproduced clock from the clock oscillation output means is detected, and the oscillation output of the clock oscillation output means is reduced so as to reduce the phase error. And a phase error detecting means for controlling. Then, the phase error detecting means generates first and second threshold values from the sample data for performing ternary determination on the sample data supplied from the converting means, and the first and second threshold values for the sequentially input sample data. A ternary determination is performed using the threshold value of 2. Then, the edge of the input signal in the period between two consecutive sample data is detected based on the ternary determination result. When an edge is detected, the phase error between the input signal and the reproduction clock is detected using the two sample data values and the first or second threshold value. In such a digital PLL circuit, the clock oscillation output frequency is controlled according to the phase error without using the master clock and including the sampling error. Further, the accurate phase error detection operation is also realized by an extremely simple circuit configuration.
【0012】また、このようなデジタルPLL回路にお
いて、変換手段から出力されるサンプルデータは、DC
オフセット除去手段を介してから位相誤差検出手段に入
力されるように構成する。これにより、入力信号にDC
オフセットが生じていても位相誤差検出が正確に行なわ
れるようにし、PLL回路の安定性を維持するIn such a digital PLL circuit, the sample data output from the conversion means is DC.
It is configured so that it is inputted to the phase error detecting means through the offset removing means. This allows the input signal to be DC
The phase error is detected accurately even if an offset occurs, and the stability of the PLL circuit is maintained.
【0013】また、このようにDCオフセット除去手段
を介したサンプルデータが入力されるときは、位相誤差
検出手段では、入力されるサンプルデータを整流し、整
流値から第1のしきい値を生成し、第1のしきい値の極
性を反転させて第2のしきい値を生成するようにするこ
とで、回路構成をより簡略化する。Further, when the sample data is inputted through the DC offset removing means as described above, the phase error detecting means rectifies the inputted sample data and generates the first threshold value from the rectified value. Then, by inverting the polarity of the first threshold value and generating the second threshold value, the circuit configuration is further simplified.
【0014】またDCオフセット除去手段を介していな
いサンプルデータが入力される位相誤差検出手段では、
入力されるサンプルデータについてDCオフセット値を
抽出するとともに、DCオフセット値を除去したサンプ
ルデータを整流し、整流値から第1のしきい値を生成
し、第1のしきい値の極性を反転させて第2のしきい値
を生成する。そしてこの第1、第2のしきい値それぞれ
からDCオフセット値を付加した値を用いて、入力され
るサンプルデータについての3値判定及び位相誤差検出
を実行するように構成する。このようにすれば、3値判
定及び位相誤差検出を行なうサンプルデータの伝送系に
はDCオフセット除去手段を配さなくてよいものとな
る。Further, in the phase error detecting means to which the sample data not inputted through the DC offset removing means is inputted,
The DC offset value is extracted from the input sample data, the sample data from which the DC offset value is removed is rectified, the first threshold value is generated from the rectified value, and the polarity of the first threshold value is inverted. To generate a second threshold. Then, using the value obtained by adding the DC offset value from each of the first and second threshold values, the three-value determination and the phase error detection for the input sample data are executed. By doing so, it is not necessary to dispose the DC offset removing means in the transmission system of the sample data for performing the three-value determination and the phase error detection.
【0015】さらにこのようなデジタルPLL回路にお
いて、変換手段から出力されるサンプルデータについ
て、そのエンベロープ値が略一定になるように制御する
データレベル制御手段を設ける。もしくは、位相誤差検
出手段が入力されるサンプルデータについてのエンベロ
ープ値を検出し、このエンベロープ値と、サンプルデー
タの値及び第1又は第2のしきい値を用いて検出された
位相誤差情報との間で割算処理を行なって、その割算結
果を位相誤差情報として出力するようにする。これらの
動作により、入力信号にレベル変動が生じても位相誤差
検出動作に影響を与えず、むやみに応答性が変動してし
まうことがなくなる。Further, in such a digital PLL circuit, data level control means for controlling the envelope value of the sample data output from the conversion means to be substantially constant is provided. Alternatively, the phase error detection means detects an envelope value of the input sample data, and the envelope value and the phase error information detected by using the value of the sample data and the first or second threshold value. A division process is performed between the two, and the division result is output as phase error information. By these operations, even if the level of the input signal fluctuates, the phase error detection operation is not affected, and the responsiveness does not fluctuate unnecessarily.
【0016】[0016]
【発明の実施の形態】以下、図1〜図29により本発明
の実施の形態となる位相誤差検出回路及びデジタルPL
L回路の各種例を次の順序で説明する。 1.デジタルPLL回路の全体構成 2.第1のデジタルPLL回路における位相誤差検出器
例 3.第2のデジタルPLL回路例 4.第3のデジタルPLL回路例 5.第4のデジタルPLL回路例 6.第5のデジタルPLL回路例 7.第6のデジタルPLL回路例 8.第7のデジタルPLL回路例BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a phase error detection circuit and a digital PL according to an embodiment of the present invention will be described with reference to FIGS.
Various examples of the L circuit will be described in the following order. 1. Overall configuration of digital PLL circuit 2. 2. Example of phase error detector in first digital PLL circuit Second digital PLL circuit example 4. Third example of digital PLL circuit 5. Fourth digital PLL circuit example 6. Fifth digital PLL circuit example 7. 6. Sixth digital PLL circuit example Seventh digital PLL circuit example
【0017】1.デジタルPLL回路の全体構成 図1は本例のデジタルPLL回路のブロック図を示して
いる。このデジタルPLL回路はA/D変換器2、位相
誤差検出器3、ローパスフィルタ4、加算器5、発振器
6、周期測定部7を有している。1. Overall Configuration of Digital PLL Circuit FIG. 1 shows a block diagram of a digital PLL circuit of this example. This digital PLL circuit has an A / D converter 2, a phase error detector 3, a low pass filter 4, an adder 5, an oscillator 6, and a period measuring unit 7.
【0018】発振器6としては、アナログ発振回路を用
いるようにしてもよいが、本例の場合、この発振器6と
しては発振周波数を可変としたリングオシレータを用い
ている。本例のデジタルPLL回路では特に位相誤差検
出器3の構成及び動作について大きな特徴を有するもの
であるが、デジタルPLL回路全体及び位相誤差検出器
3の説明に先立ち、発振器6とされるリングオシレータ
について図3〜図5で説明しておく。An analog oscillation circuit may be used as the oscillator 6, but in the present example, a ring oscillator whose oscillation frequency is variable is used as the oscillator 6. The digital PLL circuit of this example has a great feature particularly in the configuration and operation of the phase error detector 3, but prior to the description of the entire digital PLL circuit and the phase error detector 3, the ring oscillator which is the oscillator 6 will be described. This will be described with reference to FIGS.
【0019】まず図3によりリングオシレータの原理を
説明する。リングオシレータは基本的には奇数個のイン
バータがリング状に直列接続されて形成される。図3は
5個のインバータIV1〜IV5が直列接続されてルー
プが形成されているリングオシレータの例を示してい
る。既知のとおりインバータは入出力が異なる論理状態
(例えば入力が『H』で出力が『L』)で安定となる
が、図3のように奇数個のインバータが直列にループ接
続された場合は、常にどこかのインバータで入出力が同
じ論理状態とならざるを得ない。このような状態を本明
細書では矛盾状態とよぶこととする。First, the principle of the ring oscillator will be described with reference to FIG. The ring oscillator is basically formed by connecting an odd number of inverters in a ring shape in series. FIG. 3 shows an example of a ring oscillator in which five inverters IV1 to IV5 are connected in series to form a loop. As is known, the inverter is stable in the logical state where the input and output are different (for example, the input is “H” and the output is “L”), but when an odd number of inverters are connected in a loop as shown in FIG. There is no choice but to keep the input and output in the same logical state in some inverter. In this specification, such a state is referred to as an inconsistent state.
【0020】あるインバータが矛盾状態となると、その
インバータは出力される論理状態を反転させることで安
定となるが、これによって同時に、次に接続されたイン
バータが矛盾状態となる。リングオシレータとは、この
動作により矛盾状態が順次推移していくことで、確実に
発振が約束された回路である。その発振周期は、1つの
インバータの入力変化から出力変化までの時間遅延をτ
inv とすると、N段(図3の例は5段)のリングオシレ
ータによる発振周期は2Nτinv となる。ただし、簡単
のため、インバータの出力が『H』→『L』となるとき
の遅延時間とインバータの出力が『L』→『H』となる
ときの遅延時間は同じτinv となるとしている。When an inverter becomes inconsistent, it becomes stable by inverting the output logic state, but at the same time, the next connected inverter becomes inconsistent. The ring oscillator is a circuit in which oscillation is surely promised by sequentially shifting the inconsistent state due to this operation. The oscillation cycle is the time delay from the input change to the output change of one inverter is τ
If it is inv, the oscillation period by the N-stage (5 stages in the example of FIG. 3) ring oscillator is 2Nτinv. However, for simplification, the delay time when the output of the inverter is "H" → "L" and the delay time when the output of the inverter is "L" → "H" are the same τinv.
【0021】図3(a)での各インバータIV1〜IV
5についての入出力〜の論理状態は図3(b)に示
される。まずインバータIV1に着目すると、インバー
タIV1の入力が『L』となっている時点ではインバ
ータIV1の出力は『H』であり安定しているが、入
力が『H』となることでインバータIV1が矛盾状態
となる。Each of the inverters IV1 to IV in FIG. 3 (a)
The input / output-logical states for 5 are shown in FIG. First, focusing on the inverter IV1, the output of the inverter IV1 is “H” and stable at the time when the input of the inverter IV1 is “L”, but the inverter IV1 is inconsistent because the input is “H”. It becomes a state.
【0022】この矛盾状態はインバータIV1の出力
が『L』となることで解消されるが、この反転のための
遅延時間が図3(b)に示すτinv となる。インバータ
IV1の出力(=インバータIV2の入力)が
『L』となることでつづいてインバータIV2が矛盾状
態となるが、τinv 後にインバータIV2の出力が反
転され、インバータIV2が安定する。そしてインバー
タIV3が矛盾状態となる。This inconsistent state is resolved when the output of the inverter IV1 becomes "L", but the delay time for this inversion becomes τinv shown in FIG. 3 (b). The output of the inverter IV1 (= the input of the inverter IV2) becomes “L”, and the inverter IV2 becomes inconsistent. However, the output of the inverter IV2 is inverted after τinv, and the inverter IV2 becomes stable. Then, the inverter IV3 becomes inconsistent.
【0023】つまり〜の各点での論理状態は、矛盾
状態の伝ぱんが一巡した時点で変化することになり、従
って『H』又は『L』が継続する幅(時間)は、図3の
ように5段のインバータIV1〜IV5による回路では
5τinv となる。例えばの点から信号を取り出すと、
図3(b)のの信号が得られ、つまり2×5τinv の
周期の信号(クロック)を得ることができる。That is, the logical state at each point of ~ changes at the point when the propagation of the inconsistent state has completed one cycle, and therefore the width (time) in which "H" or "L" continues is as shown in FIG. In the circuit including the five-stage inverters IV1 to IV5, 5τinv is obtained. For example, if you take out the signal from the point
The signal of FIG. 3B is obtained, that is, a signal (clock) having a cycle of 2 × 5τinv can be obtained.
【0024】このようなリングオシレータにおいて、ル
ープに含まれるインバータの段数を変化させるようにす
れば、可変周波数発生器を実現することができる。図4
は可変発振周波数リングオシレータのブロック図であ
る。このリングオシレータでは127個のインバータI
V1〜IV127が直列接続されている。なお説明上、
インバータIV2,IV3をインバータグループGP
2、インバータIV4,IV5をインバータグループG
P3・・・・・ インバータIV126,IV127をインバ
ータグループGP64と呼ぶこととする。各インバータ
IV1〜IV127の入力変化から出力変化までの時間
遅延は1/2τinv とし、従って各インバータグループ
GP2〜GP64についてみると、2つのインバータの
論理反転が行なわれる時の遅延時間はτinv となる。ま
た、インバータIV1の前段にバッファ部43が接続さ
れているとしたときに、バッファ部43とインバータI
V1における遅延時間をτbiasとする。In such a ring oscillator, a variable frequency generator can be realized by changing the number of inverter stages included in the loop. FIG.
FIG. 3 is a block diagram of a variable oscillation frequency ring oscillator. This ring oscillator has 127 inverters I
V1 to IV127 are connected in series. For explanation,
Inverters IV2 and IV3 are connected to inverter group GP
2. Inverters IV4 and IV5 are connected to inverter group G
P3 ... The inverters IV126 and IV127 are referred to as an inverter group GP64. The time delay from the input change to the output change of each of the inverters IV1 to IV127 is 1 / 2τinv. Therefore, regarding each inverter group GP2 to GP64, the delay time when the logic inversion of the two inverters is performed is τinv. Further, assuming that the buffer unit 43 is connected to the preceding stage of the inverter IV1, the buffer unit 43 and the inverter I
The delay time at V1 is τbias.
【0025】インバータIV1及び各インバータグルー
プGP2〜GP64の出力点は、それぞれセレクタ41
の各端子L1〜L64に接続されている。セレクタ41
は、セレクタ制御部42からの制御に基づいて、端子L
1〜L64の64個の選択ポイントの内の1つを選択
し、その接続された端子をバッファ部43を介してイン
バータIV1の入力としている。従って、端子L1が選
択された場合はインバータIV1のみのループが形成さ
れ、端子L2が選択された場合はインバータIV1〜I
V3による3個のインバータによるループが形成され
る。また端子L64が選択された場合は、インバータI
V1〜IV127による127個のインバータによるル
ープが形成される。The output points of the inverter IV1 and the inverter groups GP2 to GP64 are the selector 41, respectively.
Are connected to respective terminals L1 to L64. Selector 41
On the basis of the control from the selector control unit 42,
One of the 64 selection points 1 to L64 is selected, and the connected terminal is used as the input of the inverter IV1 via the buffer unit 43. Therefore, when the terminal L1 is selected, only the loop of the inverter IV1 is formed, and when the terminal L2 is selected, the inverters IV1 to IV.
A loop formed by three inverters by V3 is formed. When the terminal L64 is selected, the inverter I
A loop is formed by 127 inverters of V1 to IV127.
【0026】このリングオシレータにおいてインバータ
IV1の出力を端子8からリングオシレータによる発振
出力CKp(図1のPLL回路で端子8から出力される
再生クロックCKp)として取り出すとすると、セレク
タ41の接続状態により、再生クロックCKpとしては
64種類の周波数に可変することができる。再生クロッ
クCKpの周期は、2(τbias+N・τinv )としてあ
らわされる。なお、NはGP2〜GP64の63個のイ
ンバータグループのうちで、発振ループに含まれるイン
バータグループの数とする。図5(a)〜(e)には6
4種類のうちの5種類を例示した。In this ring oscillator, if the output of the inverter IV1 is taken out from the terminal 8 as the oscillation output CKp by the ring oscillator (regenerated clock CKp output from the terminal 8 in the PLL circuit of FIG. 1), the connection state of the selector 41 causes The reproduction clock CKp can be changed to 64 kinds of frequencies. The cycle of the reproduction clock CKp is represented as 2 (τbias + N · τinv). Note that N is the number of inverter groups included in the oscillation loop among the 63 inverter groups of GP2 to GP64. 6 in FIGS. 5A to 5E.
Five of four types are illustrated.
【0027】即ち、セレクタ41で端子L1が選択され
ているときは、インバータIV1のみによるループで発
振が発生するため、遅延時間τbiasにより図5(a)の
ように2τbiasの周期の再生クロックが発振出力CKp
として得られる。またセレクタ41で端子L2が選択さ
れているときは、インバータIV1〜IV3にによるル
ープで発振が発生するため、図5(b)のように2(τ
bias+τinv )の周期の再生クロックが発振出力CKp
として得られる。同様に、セレクタ41で端子L3,L
4・・・・・・L64のいずれかが選択されているときは、そ
れぞれ図5(c)(d)(e)のように2(τbias+2
τinv )2(τbias+3τinv )・・・・・・2(τbias+6
3τinv )の周期の再生クロックが発振出力CKpとし
て得られることになる。That is, when the terminal L1 is selected by the selector 41, oscillation occurs in a loop formed by only the inverter IV1. Therefore, the delay time τbias causes the regenerated clock having a period of 2τbias to oscillate as shown in FIG. 5A. Output CKp
Is obtained as Further, when the terminal L2 is selected by the selector 41, oscillation occurs in the loop formed by the inverters IV1 to IV3, and therefore 2 (τ) as shown in FIG. 5B.
Bias + τinv) cycle of recovered clock is oscillation output CKp
Is obtained as Similarly, in the selector 41, the terminals L3 and L
4 ... When any of L64 is selected, 2 (τbias + 2) as shown in FIGS. 5 (c), (d) and (e), respectively.
τinv) 2 (τbias + 3τinv) ・ ・ ・ ・ ・ ・ 2 (τbias + 6
A reproduced clock having a period of 3τinv) is obtained as the oscillation output CKp.
【0028】つまりこのリングオシレータでは、セレク
タ制御部42がセレクタ41における接続端子を可変制
御することで、出力される再生クロックCKpの周波数
を64段階に可変制御できることになる。That is, in this ring oscillator, the selector control unit 42 variably controls the connection terminals of the selector 41, so that the frequency of the output reproduction clock CKp can be variably controlled in 64 steps.
【0029】例えばこのようなリングオシレータを図1
のデジタルPLL回路において発振器6として採用する
場合、発振器6に対する制御入力を行なう部位、即ちA
/D変換器2、位相誤差検出器3、ローパスフィルタ
4、加算器5、周期測定部7が、図4におけるセレクタ
制御部42として機能することにより、デジタルPLL
回路が実現される。For example, such a ring oscillator is shown in FIG.
In the case where it is adopted as the oscillator 6 in the digital PLL circuit of the above, the part for performing the control input to the oscillator 6, that is, A
The / D converter 2, the phase error detector 3, the low-pass filter 4, the adder 5, and the period measuring unit 7 function as the selector control unit 42 in FIG.
The circuit is realized.
【0030】図1のデジタルPLL回路に対しては、端
子1にクラス1パーシャルレスポンス方式(PR(1,1)
)で等化された信号が入力される。このデジタルPL
L回路はクラス1パーシャルレスポンス等化された入力
信号に対して同期した再生クロックCKpを発生させる
ものである。端子1からの入力信号はA/D変換器2に
おいて例えば8ビットのデジタルデータに変換される。
このA/D変換器2に対しては、発振器6の発振出力で
ある再生クロックCKpが供給され、この再生クロック
CKpがサンプリングクロックとして用いられている。For the digital PLL circuit of FIG. 1, the terminal 1 uses the class 1 partial response system (PR (1,1)
The signal equalized in () is input. This digital PL
The L circuit is for generating a reproduction clock CKp synchronized with the class 1 partial response equalized input signal. The input signal from the terminal 1 is converted into 8-bit digital data in the A / D converter 2.
A reproduction clock CKp which is an oscillation output of the oscillator 6 is supplied to the A / D converter 2, and the reproduction clock CKp is used as a sampling clock.
【0031】A/D変換器2から出力されるデジタルデ
ータ(サンプルデータS)は、位相誤差検出器3におい
て再生クロックCKpとの間の位相誤差が検出される。
そしてその位相誤差情報erはローパスフィルタ4、加
算器5を介して発振器6に供給される。The phase error of the digital data (sample data S) output from the A / D converter 2 is detected by the phase error detector 3 with respect to the reproduction clock CKp.
Then, the phase error information er is supplied to the oscillator 6 via the low pass filter 4 and the adder 5.
【0032】上述のように発振器6は例えば図4のよう
なリングオシレータで形成されているが、位相誤差情報
erがセレクタ41で選択する選択ポイントの値とされ
ることになり、つまり発振器6において、位相誤差情報
erに応じて端子8から出力される再生クロックCKp
の周波数が可変制御されることになる。この動作によ
り、入力信号に同期した再生クロックCKpが生成され
る。As described above, the oscillator 6 is formed of, for example, a ring oscillator as shown in FIG. 4, but the phase error information er becomes the value of the selection point selected by the selector 41, that is, in the oscillator 6. , The reproduction clock CKp output from the terminal 8 according to the phase error information er
The frequency of will be variably controlled. By this operation, the reproduction clock CKp synchronized with the input signal is generated.
【0033】なお、リングオシレータを用いた発振器6
ではいわゆる自走発振周波数がないため、入力のない状
態を仮定したときの基準となる発振周波数を設定しなけ
ればならない。つまり、基準となる発振周波数を得るた
めのセレクタ41における選択ポイントを設定しておか
なければならない。このため、周期測定部7がその基準
となる選択ポイントに相当する値を出力するようにして
いる。周期測定部7からの出力値はローパスフィルタ4
の出力値、つまり位相誤差情報erと、加算器5におい
て加算されて発振器6に供給されるようにしている。An oscillator 6 using a ring oscillator
Since there is no so-called free-running oscillation frequency, it is necessary to set the oscillation frequency that is the reference when no input is assumed. That is, it is necessary to set a selection point in the selector 41 for obtaining a reference oscillation frequency. Therefore, the cycle measuring unit 7 outputs a value corresponding to the reference selection point. The output value from the cycle measuring unit 7 is the low-pass filter 4
The output value of, that is, the phase error information er is added in the adder 5 and supplied to the oscillator 6.
【0034】従って、位相誤差検出器3で検出された誤
差情報に基づく選択ポイントの値と、周期測定部7から
出力される基準周波数としての選択ポイントの値が加算
された値が、発振器6内のセレクタ41で選択されるべ
き選択ポイントの値となり、これによって入力信号の位
相誤差状態に応じて、発振周波数が基準周波数を中心と
して適正にコントロールされることになる。Therefore, the value obtained by adding the value of the selection point based on the error information detected by the phase error detector 3 and the value of the selection point as the reference frequency output from the period measuring unit 7 is stored in the oscillator 6. The value becomes the value of the selection point to be selected by the selector 41, and the oscillation frequency is appropriately controlled centering on the reference frequency according to the phase error state of the input signal.
【0035】また、周期測定部7では再生クロックCK
pの周期を基準チャネルクロックに基づいて測定してお
り、例えばPLLロックレンジから外れているか否かを
検出している。そして、再生クロックCKpが所定の周
波数レンジから外れたような場合には、それに応じて基
準となる発振周波数、即ちセレクタ41での選択ポイン
トを変更するような値を出力する。さらに、このPLL
回路が例えばDAT再生装置などにおける再生クロック
生成のために用いられる場合などでは、動作モード(再
生/早送りなどの各種モード)に応じて所定の基準発振
周波数が得られるように選択ポイントを設定するように
してもよい。Further, in the cycle measuring unit 7, the reproduction clock CK
The period of p is measured based on the reference channel clock, and for example, it is detected whether or not it is out of the PLL lock range. Then, when the reproduction clock CKp is out of the predetermined frequency range, the reference oscillation frequency, that is, a value for changing the selection point in the selector 41 is output accordingly. Furthermore, this PLL
For example, when the circuit is used to generate a reproduction clock in a DAT reproduction device or the like, it is necessary to set the selection point so that a predetermined reference oscillation frequency can be obtained according to the operation mode (reproduction / fast-forward and other modes). You may
【0036】このように本例のデジタルPLL回路で
は、A/D変換器2までをも帰還ループに含めるように
3、このような構成により、サンプリング誤差による精
度低下のない再生クロックCKpを得ることができるよ
うにするとともに、位相誤差検出器3においては非常に
簡易な構成で精度の高い位相誤差検出動作が実行される
ようにされている。As described above, in the digital PLL circuit of this example, the A / D converter 2 is also included in the feedback loop 3, and by such a configuration, the reproduction clock CKp without deterioration in accuracy due to sampling error can be obtained. In addition, the phase error detector 3 is configured to perform a highly accurate phase error detection operation with a very simple configuration.
【0037】図2は本例における位相誤差検出動作のイ
メージを示している。図2(a)は端子1への入力信
号、図2(b)は発振器6から出力される再生クロック
CKpを示している。A/D変換器2では、図2(b)
に示す再生クロックCKpの立上りタイミング(検出
点)で図2(a)のような入力信号に対するサンプリン
グを行ない、S0,S1,S2,S3・・・・として示すよ
うな8ビット値(図1のサンプルデータS)を位相誤差
検出器3に出力する。FIG. 2 shows an image of the phase error detecting operation in this example. 2A shows an input signal to the terminal 1, and FIG. 2B shows a reproduction clock CKp output from the oscillator 6. In the A / D converter 2, as shown in FIG.
2A is sampled at the rising timing (detection point) of the reproduction clock CKp shown in FIG. 2 and the 8-bit value shown as S0, S1, S2, S3 ... The sample data S) is output to the phase error detector 3.
【0038】位相誤差検出器3では、入力されたサンプ
ルデータSについて『1』『0』『−1』の3値判定を
行なうが、まずこの3値判定を行なうために正のしきい
値THU と負のしきい値THL を生成する。正のしきい
値THU は、『1』『0』のしきい値であり、負のしき
い値THL は、『0』『−1』のしきい値である。詳し
くは後述するが、この正のしきい値THU と負のしきい
値THL は入力されるサンプルデータSの平均演算等に
より生成する。正のしきい値THU と負のしきい値TH
L を生成したら、それを用いて順次入力されてくるサン
プルデータSの3値判定を行なう。The phase error detector 3 makes a three-value judgment of "1""0""-1" for the input sample data S. First, in order to make this three-value judgment, a positive threshold value TH is set. Generate U and a negative threshold TH L. The positive threshold TH U is a threshold of “1” “0”, and the negative threshold TH L is a threshold of “0” “−1”. As will be described later in detail, the positive threshold value TH U and the negative threshold value TH L are generated by averaging the input sample data S or the like. Positive threshold TH U and negative threshold TH
After L is generated, the three-value determination of the sample data S sequentially input is performed using the L.
【0039】連続した2つのサンプルデータについての
3値判定結果として、『1』→『0』、『0』→『−
1』、『0』→『1』、『−1』→『0』のうちのいず
れかの推移状態が観測されたら、その2つのサンプルデ
ータの間のタイミングで入力信号のエッジが存在するこ
とになる。例えば図2の例では、サンプルデータS1,
S2の間は、『1』→『0』の推移が検出される。これ
によりサンプルデータS1〜S2の期間において、入力
信号にはエッジが存在していることがわかる。またサン
プルデータS4,S5の間は、『0』→『−1』の推移
が検出され、サンプルデータS4〜S5の期間におい
て、入力信号にはエッジが存在していることが検出され
る。As ternary judgment results for two consecutive sample data, "1" → "0", "0" → "-"
If any transition state of "1", "0" → "1", and "-1" → "0" is observed, the edge of the input signal must exist at the timing between the two sample data. become. For example, in the example of FIG. 2, sample data S1,
During S2, the transition from "1" to "0" is detected. From this, it can be seen that the input signal has an edge during the period of the sample data S1 to S2. Further, the transition of “0” → “−1” is detected between the sample data S4 and S5, and it is detected that the input signal has an edge in the period of the sample data S4 to S5.
【0040】或る2つのサンプルデータの間に入力信号
のエッジ(3値間の推移タイミング)が存在することを
確認したら、そのときの2つのサンプルデータと正のし
きい値THU もしくは負のしきい値THL を用いて、位
相誤差情報、つまり位相誤差の方向(進み/遅れ)と位
相誤差量を検出する。When it is confirmed that an edge of the input signal (transition timing between three values) exists between certain two sample data, the two sample data at that time and a positive threshold value TH U or a negative threshold value Using the threshold value TH L , the phase error information, that is, the phase error direction (lead / lag) and the phase error amount are detected.
【0041】例えばサンプルデータS1,S2の間のタ
イミングで入力信号のエッジが存在が確認されたら、サ
ンプルデータS1,S2から破線で示すように直線補間
演算を行なう。サンプルデータS1,S2間のエッジと
は補間直線が正のしきい値THU と交差するタイミング
となる。この補間直線のエッジと再生クロックCKpの
位相誤差PE1は、即ち検出すべき位相誤差となるが、
この位相誤差の方向及び量は、矢印er1の値とするこ
とができる。つまり、再生クロックCKpのエッジ時点
での、補間直線の値である。この直線補間値の値er1
は、位相誤差情報erとされ、その値(絶対値)が位相
誤差量となり、また極性が誤差の方向となる。この場合
はer1となる位相誤差量だけ、クロックCKpの位相
が進んでいる(入力信号の位相が遅れている)ことが検
出される。For example, when the presence of the edge of the input signal is confirmed at the timing between the sample data S1 and S2, linear interpolation calculation is performed from the sample data S1 and S2 as shown by the broken line. The edge between the sample data S1 and S2 is the timing at which the interpolation line intersects the positive threshold value TH U. The phase error PE1 between the edge of this interpolation straight line and the reproduction clock CKp is the phase error to be detected,
The direction and amount of this phase error can be the value of arrow er1. That is, it is the value of the interpolation straight line at the edge of the reproduction clock CKp. This linear interpolation value er1
Is the phase error information er, and its value (absolute value) is the phase error amount, and the polarity is the error direction. In this case, it is detected that the phase of the clock CKp is advanced (the phase of the input signal is delayed) by the phase error amount of er1.
【0042】またサンプルデータS4,S5の間のタイ
ミングで入力信号のエッジが存在が確認された場合も同
様に、サンプルデータS4,S5から破線で示すように
直線補間演算を行なう。サンプルデータS4,S5間の
エッジとは補間直線が負のしきい値THL と交差するタ
イミングとなる。この補間直線のエッジと再生クロック
CKpの位相誤差PE2が検出すべき位相誤差となる
が、上記の場合と同様に、再生クロックCKpのエッジ
時点での補間直線の値でer2が位相誤差情報erとさ
れる。その値(絶対値)が位相誤差量となり、また極性
が誤差の方向となる。この場合はer2となる位相誤差
量だけ、クロックCKpの位相が遅れている(入力信号
の位相が進んでいる)ことが検出される。Similarly, when the presence of the edge of the input signal is confirmed at the timing between the sample data S4 and S5, the linear interpolation calculation is similarly performed from the sample data S4 and S5 as shown by the broken line. The edge between the sample data S4 and S5 is the timing at which the interpolation line intersects the negative threshold value TH L. The edge of this interpolation straight line and the phase error PE2 of the reproduction clock CKp become the phase error to be detected. As in the case above, the value of the interpolation straight line at the edge of the reproduction clock CKp is er2 as the phase error information er. To be done. The value (absolute value) is the phase error amount, and the polarity is the error direction. In this case, it is detected that the phase of the clock CKp is delayed (the phase of the input signal is advanced) by the phase error amount of er2.
【0043】本例のPLL回路では、このようにして検
出された位相誤差に応じて発振器6での発振周波数を制
御することで、入力信号に同期した再生クロックCKp
を得ることができる。In the PLL circuit of this example, by controlling the oscillation frequency of the oscillator 6 according to the phase error detected in this way, the reproduction clock CKp synchronized with the input signal is obtained.
Can be obtained.
【0044】また、入力信号の本来のエッジと再生クロ
ックCKpによりサンプルされたデータから検出される
エッジの間は、いわゆるサンプリング誤差を含むものと
なっている。つまり、サンプリングタイミングが必ず入
力信号のエッジタイミングと一致しないかぎりはそのタ
イミング誤差が発生するものであるが、いくらサンプリ
ング周波数を高くしてもこのようなタイミング誤差を解
消することは不可能である。A so-called sampling error is included between the original edge of the input signal and the edge detected from the data sampled by the reproduction clock CKp. That is, unless the sampling timing always coincides with the edge timing of the input signal, the timing error occurs, but it is impossible to eliminate such timing error even if the sampling frequency is raised.
【0045】ところが本例の場合、A/D変換器2のサ
ンプリングクロックにも発振器6で得られる再生クロッ
クCKpが用いられることから、サンプリングクロック
自体もPLL動作において可変制御される。そしてこれ
によって、位相誤差検出器3で算出される位相誤差情報
erには、最終的にはサンプリング誤差分も含まれるこ
とになり、つまり、本例の場合、入力信号と再生クロッ
クCKpの位相誤差がなくなるように再生クロックCK
p周波数が制御される動作に際に、サンプリング誤差分
も解消されていくように推移していき、ロック状態にお
いてはサンプリング誤差のない状態で入力信号に同期し
た再生クロックCKpが得られることになる。However, in the case of this example, since the reproduction clock CKp obtained by the oscillator 6 is also used as the sampling clock of the A / D converter 2, the sampling clock itself is also variably controlled in the PLL operation. As a result, the phase error information er calculated by the phase error detector 3 eventually includes the sampling error, that is, in the case of this example, the phase error between the input signal and the reproduction clock CKp. Reproduction clock CK
During the operation for controlling the p frequency, the transition is made so as to eliminate the sampling error, and in the locked state, the reproduction clock CKp synchronized with the input signal can be obtained without the sampling error. .
【0046】2.第1のデジタルPLL回路における位
相誤差検出器例 図2で説明したような位相誤差検出を行なうための位相
誤差検出器3の構成及び動作について図6〜図16で説
明していく。2. Example of Phase Error Detector in First Digital PLL Circuit The configuration and operation of the phase error detector 3 for performing the phase error detection as described in FIG. 2 will be described with reference to FIGS. 6 to 16.
【0047】図6は図1に示した位相誤差検出器3のブ
ロック図を示している。この位相誤差検出器3は、しき
い値生成部11、3値判定部12、エッジ検出部13、
誤差検出部14から構成される。そして、誤差検出部1
4の出力erとは、即ち位相誤差の量及び方向を示す位
相誤差情報となり、図1におけるローパスフィルタ4に
入力される信号となる。FIG. 6 shows a block diagram of the phase error detector 3 shown in FIG. The phase error detector 3 includes a threshold value generation unit 11, a three-value determination unit 12, an edge detection unit 13,
It is composed of the error detection unit 14. Then, the error detector 1
The output er of 4 is the phase error information indicating the amount and direction of the phase error, which is the signal input to the low pass filter 4 in FIG.
【0048】上述したように端子1からの入力信号はA
/D変換器2において再生クロックCKpがサンプリン
グクロックとして用いられて8ビットデジタルデータに
変換されるが、そのサンプルデータSは位相誤差検出器
3における、しきい値生成部11、3値判定部12、誤
差検出部14のそれぞれに供給される。As described above, the input signal from the terminal 1 is A
The reproduction clock CKp is used as a sampling clock in the / D converter 2 to be converted into 8-bit digital data, and the sample data S in the phase error detector 3 is included in the threshold generation unit 11 and the three-value determination unit 12 , And are supplied to each of the error detection units 14.
【0049】しきい値生成部11は、図2で説明したよ
うに、入力されるサンプルデータSを3値判定するた
め、及び位相誤差情報erの算出のために用いる正のし
きい値THU と負のしきい値THL を、サンプルデータ
Sから算出する動作を行なう。As described with reference to FIG. 2, the threshold value generation unit 11 uses the positive threshold value TH U used for the three-value determination of the input sample data S and for the calculation of the phase error information er. And the negative threshold value TH L are calculated from the sample data S.
【0050】しきい値生成部11の回路構成及び動作は
図7、図8に示される。図7からわかるように、しきい
値生成部11に入力されるサンプルデータSは平均値演
算部51、正サンプル選別部52、負サンプル選別部5
3に入力される。平均値演算部51では、入力されるサ
ンプルーデータSについて常時所要のサンプル数のサン
プルの平均値をとり、入力されるサンプルーデータSの
全てを対象としてその平均値c1を出力する。この平均
値演算部51のほか、図7に示される各平均値演算部5
4,57,61,62,63については、ローパスフィ
ルタ回路を採用することが適当である。The circuit configuration and operation of the threshold value generator 11 are shown in FIGS. As can be seen from FIG. 7, the sample data S input to the threshold value generation unit 11 includes the average value calculation unit 51, the positive sample selection unit 52, and the negative sample selection unit 5.
3 is input. The average value calculation unit 51 always takes the average value of the samples of the required sample number for the input sample data S, and outputs the average value c1 for all of the input sample data S. In addition to the average value calculator 51, each average value calculator 5 shown in FIG.
For 4, 57, 61, 62 and 63, it is appropriate to adopt a low pass filter circuit.
【0051】平均値c1は正サンプル選別部52、負サ
ンプル選別部53に供給される。正サンプル選別部52
では、入力されるサンプルデータSと平均値c1を比較
し、平均値c1を越えた値となるサンプルデータのみを
出力する。逆に負サンプル選別部53では、入力される
サンプルデータSと平均値c1を比較し、平均値c1よ
り小さい値となるサンプルデータのみを出力する。図8
に示すように平均値c1は全サンプルデータSの平均と
なるが、正サンプル選別部52からは、図中『・』で示
す平均値c1を越えた値のサンプルデータSが出力され
ることになり、逆に負サンプル選別部53からは、図中
『×』で示す平均値c1より小さい値のサンプルデータ
が出力されることになる。The average value c1 is supplied to the positive sample selecting section 52 and the negative sample selecting section 53. Positive sample selection unit 52
Then, the input sample data S is compared with the average value c1 and only the sample data having a value exceeding the average value c1 is output. On the contrary, the negative sample selection unit 53 compares the input sample data S with the average value c1 and outputs only the sample data having a value smaller than the average value c1. FIG.
The average value c1 is the average of all the sample data S as shown in, but the positive sample selection unit 52 outputs the sample data S having a value exceeding the average value c1 shown by “•” in the figure. On the contrary, the negative sample selection unit 53 outputs sample data having a value smaller than the average value c1 indicated by "x" in the figure.
【0052】『・』で示すサンプルデータは、図7の平
均値演算部54、a1以上選別部55、a1未満選別部
56に供給される。平均値演算部54で算出される平均
値a1は図8に示すように、平均値c1以上のサンプル
データについて対象とした平均値となる。この平均値a
1はa1以上選別部55、a1未満選別部56に供給さ
れる。The sample data indicated by “·” is supplied to the average value calculation unit 54, the a1 or more selection unit 55, and the less than a1 selection unit 56 in FIG. As shown in FIG. 8, the average value a1 calculated by the average value calculator 54 is an average value targeted for sample data having an average value c1 or more. This average value a
1 is supplied to the sorting unit 55 of a1 or more and the sorting unit 56 of less than a1.
【0053】a1以上選別部55では、図8に『・』で
示した平均値c1を越えた値のサンプルデータSのうち
で、さらに平均値a1以上の値となっているサンプルデ
ータSを選別し、平均値演算部61に出力する。a1未
満選別部56では、図8に『・』で示した平均値c1を
越えた値のサンプルデータSのうちで、平均値a1未満
の値となっているサンプルデータSを選別し、加算器6
0に出力する。The a1 or more sorting unit 55 sorts the sample data S having a value more than the average value a1 among the sample data S having a value exceeding the average value c1 shown by "." In FIG. Then, the average value calculation unit 61 outputs the result. The less than a1 sorting unit 56 sorts the sample data S having a value less than the average value a1 among the sample data S having a value exceeding the average value c1 shown by “•” in FIG. 6
Output to 0.
【0054】図8に『×』で示す、負サンプル選別部5
3から出力されるサンプルデータは、平均値演算部5
7、b1以上選別部58、b1未満選別部59に供給さ
れる。平均値演算部57で算出される平均値b1は図8
に示すように、平均値c1より小さいサンプルデータに
ついて対象とした平均値となる。この平均値b1はb1
以上選別部58、b1未満選別部59に供給される。The negative sample selection section 5 shown by "x" in FIG.
The sample data output from 3 is the average value calculation unit 5
7, b1 or more and a sorting unit 58 and less than b1 sorting unit 59 are supplied. The average value b1 calculated by the average value calculator 57 is shown in FIG.
As shown in, the average value targeted for sample data smaller than the average value c1. This average value b1 is b1
The above is supplied to the sorting unit 58 and the sorting unit 59 less than b1.
【0055】b1以上選別部58では、図8に『×』で
示した平均値c1より小さい値のサンプルデータSのう
ちで、さらに平均値b1以上の値となっているサンプル
データを選別し、加算器60に出力する。b1未満選別
部56では、図8に『×』で示した平均値c1より小さ
い値のサンプルデータSのうちで、平均値b1未満の値
となっているサンプルデータSを選別し、平均値演算部
63に出力する。In the b1 or more selection unit 58, among the sample data S having a value smaller than the average value c1 shown by "x" in FIG. 8, sample data having a value of the average value b1 or more is further selected, Output to the adder 60. The less than b1 sorting unit 56 sorts the sample data S having a value less than the average value b1 among the sample data S having a value smaller than the average value c1 shown by “x” in FIG. 8, and calculates the average value. It is output to the unit 63.
【0056】a1以上選別部55から出力されたサンプ
ルデータSについては平均値演算部61で平均値a2が
算出されるが、この平均値a2は、図8に示すようにa
1以上のサンプルデータの平均値となる。つまり『1』
『0』『−1』の3値のうちで『1』に相当するサンプ
ルデータの平均値である。またb1未満選別部59から
出力されたサンプルデータSについては平均値演算部6
3で平均値b2が算出されるが、この平均値b2は、図
8に示すようにb1未満のサンプルデータの平均値とな
る。つまり『1』『0』『−1』の3値のうちで『−
1』に相当するサンプルデータの平均値である。With respect to the sample data S output from the a1 or more selection section 55, an average value a2 is calculated by the average value calculation section 61. This average value a2 is a2 as shown in FIG.
It is an average value of one or more sample data. In other words, "1"
It is the average value of the sample data corresponding to “1” among the three values of “0” and “−1”. For the sample data S output from the less than b1 selection unit 59, the average value calculation unit 6
Although the average value b2 is calculated in 3, this average value b2 is the average value of sample data less than b1 as shown in FIG. That is, of the three values of "1", "0", and "-1", "-"
It is an average value of sample data corresponding to "1".
【0057】さらに、a1未満選別部56から出力され
るサンプルデータと、b1以上選別部58から出力され
るサンプルデータは加算器60を介して平均値演算部6
2に供給され、平均値c2が算出されるが、この平均値
c2は、図8に示すようにb1以上a1未満のサンプル
データの平均値となる。つまり『1』『0』『−1』の
3値のうちで『0』に相当するサンプルデータの平均値
である。平均値c2の値は平均値c1とほぼ同じ値とな
る。Further, the sample data output from the less than a1 sorting unit 56 and the sample data output from the b1 or more sorting unit 58 are added to the average value computing unit 6 via the adder 60.
2, the average value c2 is calculated, and the average value c2 is the average value of the sample data of b1 or more and less than a1 as shown in FIG. That is, it is the average value of the sample data corresponding to "0" among the three values of "1", "0" and "-1". The average value c2 is almost the same as the average value c1.
【0058】平均値a2と平均値c2については加算器
64と割算器66により、(a2+c2)/2の演算が
行なわれる。即ち『1』と『0』に相当するサンプルデ
ータの平均値が算出され、この値が『1』と『0』の値
の境界となる正のしきい値THU とされる。また平均値
b2と平均値c2については加算器65と割算器67に
より、(b2+c2)/2の演算が行なわれる。即ち
『0』と『−1』に相当するサンプルデータの平均値が
算出され、この値が『0』と『−1』の値の境界となる
負のしきい値THL とされる。しきい値生成部11の全
演算は例えば8ビットで行なわれ、従って正のしきい値
THU 、負のしきい値THL はそれぞれ8ビット値とし
て出力される。With respect to the average value a2 and the average value c2, the adder 64 and the divider 66 perform the calculation of (a2 + c2) / 2. That is, the average value of the sample data corresponding to "1" and "0" is calculated, and this value is set as the positive threshold value TH U which is the boundary between the values of "1" and "0". The average value b2 and the average value c2 are calculated by the adder 65 and the divider 67 as (b2 + c2) / 2. That is, the average value of the sample data corresponding to “0” and “−1” is calculated, and this value is set as the negative threshold value TH L which is the boundary between the values of “0” and “−1”. All the operations of the threshold value generation unit 11 are performed with, for example, 8 bits, so that the positive threshold value TH U and the negative threshold value TH L are each output as an 8-bit value.
【0059】以上のようにしきい値生成部11から出力
される正のしきい値THU と負のしきい値THL は、図
6に示すように誤差検出部14と3値判定部12に供給
される。3値判定部12は、順次入力されてくる8ビッ
トのサンプルデータSについて、正のしきい値THU と
負のしきい値THL を用いて2値判定し、判定値a4,
b4を出力する。As described above, the positive threshold value TH U and the negative threshold value TH L output from the threshold value generating section 11 are supplied to the error detecting section 14 and the ternary value determining section 12 as shown in FIG. Supplied. The ternary determination unit 12 performs a binary determination on the sequentially input 8-bit sample data S by using the positive threshold value TH U and the negative threshold value TH L to determine the determination value a4.
b4 is output.
【0060】3値判定部12は図9のようにコンパレー
タ71、72で形成することができる。各コンパレータ
71、72の一端にはサンプルデータSが供給されると
ともに、コンパレータ71の他端には正のしきい値TH
U が、コンパレータ72の他端には負のしきい値THL
が供給される。The ternary value judging section 12 can be formed by the comparators 71 and 72 as shown in FIG. The sample data S is supplied to one end of each of the comparators 71 and 72, and the positive threshold value TH is supplied to the other end of the comparator 71.
U has a negative threshold value TH L at the other end of the comparator 72.
Is supplied.
【0061】コンパレータ71では、8ビットのサンプ
ルデータSと正のしきい値THU を比較し、サンプルデ
ータSのほうが大きければ1ビットの判定値a4として
『1』を出力し、正のしきい値THU のほうが大きけれ
ば判定値a4として『0』を出力する。コンパレータ7
2では、8ビットのサンプルデータSと負のしきい値T
HL を比較し、サンプルデータSのほうが大きければ1
ビットの判定値b4として『1』を出力し、負のしきい
値THU のほうが大きければ判定値b4として『0』を
出力する。The comparator 71 compares the 8-bit sample data S with the positive threshold value TH U , and outputs “1” as the 1-bit judgment value a4 if the sample data S is larger than the positive threshold TH U. If the value TH U is larger, “0” is output as the determination value a4. Comparator 7
In case of 2, 8-bit sample data S and negative threshold value T
If H L is compared and sample data S is larger, 1
"1" is output as the bit determination value b4, and "0" is output as the determination value b4 if the negative threshold value TH U is larger.
【0062】このような動作により、サンプルデータS
の3値レベルに応じて出力される判定値a4,b4は、
図10のようになる。つまり(a4,b4)=(1,
1)のときはサンプルデータSの3値判定は『1』、
(a4,b4)=(0,1)のときはサンプルデータS
の3値判定は『0』、(a4,b4)=(0,0)のと
きはサンプルデータSの3値判定は『−1』となる。By such an operation, the sample data S
The determination values a4 and b4 output according to the three-value level of
As shown in FIG. That is, (a4, b4) = (1,
In the case of 1), the ternary judgment of the sample data S is “1”,
Sample data S when (a4, b4) = (0, 1)
Is 0, and when (a4, b4) = (0, 0), the 3-value determination of the sample data S is "-1".
【0063】判定値a4,b4はエッジ検出部13及び
誤差検出部14に供給される。エッジ検出部13は、連
続して入力されてくる判定値a4,b4から、入力信号
にエッジ(3値間の推移ポイント)が存在したか否かを
検出する。エッジ検出部13は例えば図11のような回
路で実現できる。The judgment values a4 and b4 are supplied to the edge detector 13 and the error detector 14. The edge detection unit 13 detects whether or not there is an edge (transition point between three values) in the input signal from the determination values a4 and b4 that are continuously input. The edge detection unit 13 can be realized by a circuit as shown in FIG. 11, for example.
【0064】判定値a4はフリップフロップ81とイク
スクルーシブオアゲート(EX−ORゲート)83に供
給される。判定値b4はフリップフロップ82とEX−
ORゲート84に供給される。そしてフリップフロップ
81,82には再生クロック(=サンプリングクロッ
ク)CKpがラッチクロックとして入力されている。The judgment value a4 is supplied to the flip-flop 81 and the exclusive OR gate (EX-OR gate) 83. The judgment value b4 is the flip-flop 82 and EX-
It is supplied to the OR gate 84. The reproduction clock (= sampling clock) CKp is input to the flip-flops 81 and 82 as a latch clock.
【0065】従ってフリップフロップ81の出力は再生
クロックCKpで遅延させた1サンプル前の時点の判定
値a4’となり、つまりEX−ORゲート83では、連
続した2つの時点の判定値a4,a4’の比較が行なわ
れることになる。そして、EX−ORゲート83で論理
レベルが異なれば『1』、同じであれば『0』の信号
が、正エッジ検出信号a5として出力される。Therefore, the output of the flip-flop 81 becomes the judgment value a4 'at the time point one sample before, which is delayed by the reproduction clock CKp. That is, in the EX-OR gate 83, the judgment values a4, a4' at two successive time points are obtained. A comparison will be made. Then, the EX-OR gate 83 outputs a signal "1" when the logic levels are different, and a signal "0" when the logic levels are the same as the positive edge detection signal a5.
【0066】連続した2つのサンプルデータについての
判定値a4,a4’が同じ値(1と1、もしくは0と
0)であれば、この2つのサンプルデータの間の期間に
おいては、入力信号の正のエッジ、つまり正のしきい値
THU を横切る状態が生じていないことになる。ところ
が、判定値a4,a4’が異なる値(1と0、もしくは
0と1)であることは、この2つのサンプルデータの間
の期間において入力信号が3値でみると『1』→『0』
又は『0』→『1』のように推移し、正のしきい値TH
U を横切る状態、つまり正のエッジが存在していること
を意味することになる。即ち、正エッジ検出信号a5
は、入力信号が正のしきい値THU を横切る正のエッジ
が生じたタイミングで『1』となる信号となる。If the judgment values a4 and a4 'for two consecutive sample data are the same value (1 and 1 or 0 and 0), the positive of the input signal is detected in the period between these two sample data. That is, the state of crossing the edge of, that is, the positive threshold value TH U has not occurred. However, the determination values a4 and a4 ′ are different values (1 and 0, or 0 and 1) means that when the input signal is ternary in the period between these two sample data, it is “1” → “0”. ]
Or, it transits from “0” to “1” and the positive threshold value TH
It means that there is a positive edge across U. That is, the positive edge detection signal a5
Is a signal which becomes "1" at the timing when a positive edge occurs where the input signal crosses the positive threshold value TH U.
【0067】またフリップフロップ82の出力は再生ク
ロックCKpで遅延させた1サンプル前の時点の判定値
b4’となり、EX−ORゲート84では、連続した2
つの時点の判定値b4,b4’の比較が行なわれる。そ
して、EX−ORゲート84で論理レベルが異なれば
『1』、同じであれば『0』の信号が、負エッジ検出信
号b5として出力される。Further, the output of the flip-flop 82 becomes the judgment value b4 'at the time point one sample before, which is delayed by the reproduction clock CKp.
The comparison of the judgment values b4 and b4 ′ at one time point is performed. Then, the EX-OR gate 84 outputs a signal of "1" when the logic levels are different, and a signal of "0" when they are the same as the negative edge detection signal b5.
【0068】連続した2つのサンプルデータについての
判定値b4,b4’が同じ値であれば、この2つのサン
プルデータの間の期間においては、入力信号の負のエッ
ジ、つまり負のしきい値THL を横切る状態が生じてい
ないことになる。ところが判定値b4,b4’が異なる
値であることは、この2つのサンプルデータの間の期間
において入力信号が、3値でみると『−1』→『0』又
は『0』→『−1』のように推移し、負のしきい値TH
L を横切る状態、つまり負のエッジが存在していること
を意味することになる。即ち、負エッジ検出信号b5
は、入力信号が負のしきい値THL を横切る負のエッジ
が生じたタイミングで『1』となる信号となる。If the judgment values b4 and b4 'for two consecutive sample data are the same, the negative edge of the input signal, that is, the negative threshold value TH, is obtained in the period between the two sample data. No crossing of L has occurred. However, the determination values b4 and b4 'are different values, which means that when the input signal is ternary, "-1" → "0" or "0" → "-1" in the period between the two sample data. , And a negative threshold TH
It means that there is a negative edge across L. That is, the negative edge detection signal b5
Becomes a signal which becomes "1" at the timing when the input signal has a negative edge crossing the negative threshold value TH L.
【0069】また、正のエッジ、負のエッジのいづれ
も、入力信号について検出されたエッジであるため、エ
ッジ検出を示すエッジ検出信号egとしては、正エッジ
検出信号a5と負エッジ検出信号b5をオアゲート85
に入力した論理和により生成される。Further, since both the positive edge and the negative edge are the edges detected for the input signal, the positive edge detection signal a5 and the negative edge detection signal b5 are used as the edge detection signal eg indicating the edge detection. OR gate 85
It is generated by the logical sum input to.
【0070】以上のようにエッジ検出部13では、エッ
ジ検出の際に『1』となるエッジ検出値egを出力する
とともに、そのエッジが正のエッジであるときに『1』
となる正エッジ検出信号a5と、そのエッジが負のエッ
ジであるときに『1』となる負エッジ検出信号b5を出
力する。これらは誤差検出部14に供給される。As described above, the edge detector 13 outputs the edge detection value eg which becomes "1" at the time of edge detection, and "1" when the edge is a positive edge.
And a negative edge detection signal b5 that becomes "1" when the edge is a negative edge. These are supplied to the error detector 14.
【0071】誤差検出部14は、エッジ検出部13にお
いてエッジが検出されたタイミングにおいて、入力され
るサンプルデータSと、正のしきい値THU 又は負のし
きい値THL を用いて位相誤差情報erを算出する。算
出の際に、正のしきい値THU と負のしきい値THL の
いづれを用いるかは、エッジ検出部13からの正エッジ
検出信号a5、負エッジ検出信号b5に基づいて判断す
る。誤差検出部14の回路例は図12に示される。The error detecting section 14 uses the input sample data S and the positive threshold value TH U or the negative threshold value TH L at the timing when the edge is detected by the edge detecting section 13 and outputs the phase error. Calculate the information er. Whether to use the positive threshold value TH U or the negative threshold value TH L in the calculation is determined based on the positive edge detection signal a5 and the negative edge detection signal b5 from the edge detection unit 13. A circuit example of the error detector 14 is shown in FIG.
【0072】しきい値生成部11から出力される正のし
きい値THU はスイッチ91のtU端子に供給され、
又、負のしきい値THL はスイッチ91のtL 端子に供
給される。スイッチ91はエッジ検出部13からの正エ
ッジ検出信号a5、負エッジ検出信号b5に基づいて端
子を選択する。つまり正エッジ検出信号a5が『1』の
ときはtU 端子を選択し、負エッジ検出信号b5が
『1』のときはtL 端子を選択する。スイッチ91で選
択された正のしきい値THU 又は負のしきい値THL
は、乗算器92でその値が2倍とされ、減算器95に供
給される。The positive threshold TH U output from the threshold generator 11 is supplied to the t U terminal of the switch 91,
Further, the negative threshold value TH L is supplied to the t L terminal of the switch 91. The switch 91 selects a terminal based on the positive edge detection signal a5 and the negative edge detection signal b5 from the edge detection unit 13. That is, when the positive edge detection signal a5 is "1", the t U terminal is selected, and when the negative edge detection signal b5 is "1", the t L terminal is selected. Positive threshold TH U or negative threshold TH L selected by the switch 91
Is doubled by the multiplier 92 and supplied to the subtractor 95.
【0073】一方、上述したようにA/D変換器2から
のサンプルデータSは、誤差検出部14にも直接供給さ
れるが、このサンプルデータSは加算器94とラッチ回
路93に入力される。ラッチ回路93では再生クロック
CKpでラッチされることで、1サンプルタイミング分
の遅延が与えられて出力されることになる。つまり加算
器94には現在のサンプルデータSnとともに、1タイ
ミング前のサンプルデータSn-1 が入力され、この2つ
の連続したサンプルデータの値が加算されることにな
る。加算器44で加算された値は減算器95に供給さ
れ、上述した正のしきい値THU の2倍の値、又は負の
しきい値THL の2倍の値との間で減算処理される。On the other hand, as described above, the sample data S from the A / D converter 2 is also directly supplied to the error detector 14, but this sample data S is input to the adder 94 and the latch circuit 93. . The latch circuit 93 latches with the reproduction clock CKp, so that it is delayed by one sample timing and then output. That is, the current sample data Sn and the sample data S n-1 one timing before are input to the adder 94, and the values of these two consecutive sample data are added. The value added by the adder 44 is supplied to the subtractor 95, and a subtraction process is performed between the value that is twice the positive threshold TH U or the value that is twice the negative threshold TH L described above. To be done.
【0074】減算器95から出力される値はそのままス
イッチ97のt1端子に供給されるとともに、−1乗算
部96に供給されて極性が反転されてからスイッチ97
のt2端子に供給される。スイッチ97は、3値判定部
12からの判定値a4,b4、及びエッジ検出部13か
らの正エッジ検出信号a5、負エッジ検出信号b5の各
値に基づいて端子を選択する。選択制御としては、a5
=1かつa4=0の場合、もしくはb5=1かつb4=
0の場合に、t1端子が選択される。またa5=1かつ
a4=1の場合、もしくはb5=1かつb4=1の場合
に、t2端子が選択される。The value output from the subtractor 95 is supplied to the t1 terminal of the switch 97 as it is, and also supplied to the −1 multiplication unit 96 to invert the polarity, and then the switch 97.
Is supplied to the t2 terminal. The switch 97 selects a terminal based on each of the determination values a4 and b4 from the three-value determination unit 12 and the positive edge detection signal a5 and the negative edge detection signal b5 from the edge detection unit 13. For selection control, a5
= 1 and a4 = 0, or b5 = 1 and b4 =
When 0, the t1 terminal is selected. Further, when a5 = 1 and a4 = 1 or when b5 = 1 and b4 = 1, the t2 terminal is selected.
【0075】スイッチ97の出力はスイッチ98のt3
端子に供給される。スイッチ98のt4端子には『0』
の値が供給されている。このスイッチ98の出力は位相
誤差検出器3からの位相誤差情報erとなり、後段のロ
ーパスフィルタ4に供給されることになる。そしてスイ
ッチ98では、エッジ検出信号eg=1のときt3端子
が接続され、エッジ検出信号eg=0のときt4端子が
接続されるため、入力信号についてのエッジが検出され
ないとき(エッジ検出信号eg=0)は、位相誤差情報
er=0となり、一方、入力信号についてのエッジが検
出されたとき(エッジ検出信号eg=1)は、位相誤差
情報erは、スイッチ97の出力値となる。The output of the switch 97 is t3 of the switch 98.
It is supplied to the terminal. The t4 terminal of the switch 98 is "0"
The value of is supplied. The output of the switch 98 becomes the phase error information er from the phase error detector 3 and is supplied to the low pass filter 4 in the subsequent stage. In the switch 98, when the edge detection signal eg = 1, the t3 terminal is connected, and when the edge detection signal eg = 0, the t4 terminal is connected. Therefore, when the edge of the input signal is not detected (edge detection signal eg = 0) is the phase error information er = 0, while when the edge of the input signal is detected (edge detection signal eg = 1), the phase error information er is the output value of the switch 97.
【0076】入力信号についてのエッジが検出されたと
き(エッジ検出信号eg=1)の、誤差検出部14での
位相誤差情報検出動作について図13〜図16で説明す
る。図13(a)(b)、図14(a)(b)、図15
(a)(b)、図16(a)(b)は、それぞれ連続し
た2つのサンプルデータSn-1 、Sn の間にエッジが存
在した場合の例を示している。The phase error information detecting operation in the error detecting section 14 when the edge of the input signal is detected (edge detection signal eg = 1) will be described with reference to FIGS. 13 to 16. 13 (a) (b), 14 (a) (b), 15
FIGS. 16A and 16B and FIGS. 16A and 16B show an example in which an edge is present between two consecutive sample data S n-1 and S n .
【0077】まず図13(a)(b)は、サンプルデー
タSn-1 の3値判定値が『0』で判定値a4’=0とな
り、サンプルデータSn の3値判定値が『1』で判定値
a4=1となった場合である。図13(a)(b)のい
づれの場合もサンプルデータSn-1 、Sn についての判
定値a4’、a4の値が『0』→『1』と推移し、つま
り入力信号が立上り波形で正のしきい値THU を横切っ
た場合を示している。このようなときサンプルデータS
n の入力タイミングにおいて、エッジ検出信号eg=1
となり、スイッチ98はt3端子が選択される。また、
正エッジ検出信号a5=1、判定値a4=1となるた
め、スイッチ91はtU 端子が、またスイッチ97はt
2端子が、それぞれ選択される。First, in FIGS. 13A and 13B, the ternary judgment value of the sample data S n-1 is "0" and the judgment value a4 '= 0, and the ternary judgment value of the sample data Sn is "1". In this case, the determination value a4 = 1. In either case of FIGS. 13A and 13B, the judgment values a4 ′ and a4 of the sample data S n−1 and Sn change from “0” to “1”, that is, the input signal is a rising waveform. The case where the positive threshold value TH U is crossed is shown. In such a case sample data S
At the input timing of n, the edge detection signal eg = 1
Then, the switch 98 selects the t3 terminal. Also,
Since the positive edge detection signal a5 = 1 and the judgment value a4 = 1, the switch 91 has the t U terminal and the switch 97 has the t t terminal.
Two terminals are selected respectively.
【0078】図13(a)は、2つのサンプルデータS
n-1 、Sn の間を直線補間した場合において、その中間
のタイミング点Zの値が正のしきい値THU より小さか
った場合を示し、また図13(b)は、2つのサンプル
データSn-1 、Sn の中間のタイミング点Zの値が正の
しきい値THU より大きかった場合を示している。つま
り、図13(a)は入力信号の位相遅れが検出される場
合であり、このときは再生クロックCKpの位相を遅ら
せるように制御すべき位相誤差信号erが検出される。
一方、図13(b)は入力信号の位相進みが検出される
場合であり、このときは再生クロックCKpの位相を進
ませるように制御すべき位相誤差信号erが検出され
る。FIG. 13A shows two sample data S
FIG. 13B shows the case where the value of the intermediate timing point Z is smaller than the positive threshold value TH U when linear interpolation is performed between n−1 and Sn. The case where the value of the timing point Z intermediate between n-1 and Sn is larger than the positive threshold value TH U is shown. That is, FIG. 13A shows the case where the phase delay of the input signal is detected, and at this time, the phase error signal er to be controlled so as to delay the phase of the reproduction clock CKp is detected.
On the other hand, FIG. 13B shows the case where the phase lead of the input signal is detected, and at this time, the phase error signal er to be controlled so as to advance the phase of the reproduction clock CKp is detected.
【0079】これらの場合には、加算器94の出力と、
正のしきい値THU の2倍の値が減算器95に供給され
ることになるが、この減算器95の出力はサンプルデー
タSn-1 、Sn の中間のタイミング点Zの値と、正のし
きい値THU の値の差となる。つまり図中でerで示す
値である。そして減算器95の出力値は−1乗算部96
で極性が反転されてからスイッチ97、98を介して位
相誤差情報erとして出力される。In these cases, the output of the adder 94 and
A value twice the positive threshold value TH U is supplied to the subtractor 95. The output of the subtractor 95 is the value of the timing point Z intermediate between the sample data S n-1 and Sn, It is the difference between the values of the positive threshold value TH U. That is, it is a value indicated by er in the figure. The output value of the subtractor 95 is the −1 multiplication unit 96.
Then, the polarity is inverted at and then output as phase error information er via the switches 97 and 98.
【0080】従って図13(a)(b)のようにサンプ
ルデータSn-1 とサンプルデータSn の間で、判定値a
4=1,正エッジ検出信号a5=1となった場合の位相
誤差情報erは図13(c)のように、 er=2THU −(Sn +Sn-1 ) として得られることになる。そして、この位相誤差情報
erの極性が、位相制御の方向を示し、位相誤差情報e
rの絶対値が位相誤差量に相当することになる。Therefore, as shown in FIGS. 13A and 13B, the judgment value a is between the sample data S n-1 and the sample data S n.
The phase error information er when 4 = 1 and the positive edge detection signal a5 = 1 is obtained as er = 2TH U − (S n + S n−1 ) as shown in FIG. The polarity of this phase error information er indicates the direction of phase control, and the phase error information e
The absolute value of r corresponds to the phase error amount.
【0081】次に図14(a)(b)は、サンプルデー
タSn-1 の3値判定値が『1』で判定値a4’=1とな
り、サンプルデータSn の3値判定値が『0』で判定値
a4=0となった場合である。図14(a)(b)のい
づれの場合もサンプルデータSn-1 、Sn についての判
定値a4’、a4の値が『1』→『0』と推移し、つま
り入力信号が立下がり波形で正のしきい値THU を横切
った場合を示している。このようなときサンプルデータ
Sn の入力タイミングにおいて、エッジ検出信号eg=
1となり、スイッチ98はt3端子が選択される。ま
た、正エッジ検出信号a5=1、判定値a4=0となる
ため、スイッチ91はtU 端子が、またスイッチ97は
t1端子が、それぞれ選択される。Next, in FIGS. 14A and 14B, the ternary judgment value of the sample data S n-1 is "1" and the judgment value a4 '= 1, and the ternary judgment value of the sample data Sn is "0". ], The judgment value a4 = 0. In either case of FIGS. 14A and 14B, the values of the judgment values a4 ′ and a4 for the sample data S n−1 and Sn change from “1” to “0”, that is, the input signal has a falling waveform. Shows a case where the positive threshold value TH U is crossed. In such a case, at the input timing of the sample data Sn, the edge detection signal eg =
1, the switch 98 selects the t3 terminal. Further, since the positive edge detection signal a5 = 1 and the determination value a4 = 0, the t U terminal of the switch 91 and the t1 terminal of the switch 97 are selected.
【0082】図14(a)は、2つのサンプルデータS
n-1 、Sn の間を直線補間した場合において、その中間
のタイミング点Zの値が正のしきい値THU より大きか
った場合を示し、また図14(b)は、2つのサンプル
データSn-1 、Sn の中間のタイミング点Zの値が正の
しきい値THU より小さかった場合を示している。つま
り、図14(a)は入力信号の位相遅れが検出される場
合であり、このときは再生クロックCKpの位相を遅ら
せるように制御すべき位相誤差信号erが検出される。
一方、図14(b)は入力信号の位相進みが検出される
場合であり、このときは再生クロックCKpの位相を進
ませるように制御すべき位相誤差信号erが検出され
る。FIG. 14A shows two sample data S
FIG. 14B shows a case where the value of the intermediate timing point Z is larger than the positive threshold value TH U in the case of linearly interpolating between n−1 and Sn, and FIG. The case where the value of the timing point Z intermediate between n-1 and Sn is smaller than the positive threshold value TH U is shown. That is, FIG. 14A shows the case where the phase delay of the input signal is detected, and at this time, the phase error signal er to be controlled so as to delay the phase of the reproduction clock CKp is detected.
On the other hand, FIG. 14B shows the case where the phase advance of the input signal is detected, and at this time, the phase error signal er to be controlled so as to advance the phase of the reproduction clock CKp is detected.
【0083】上記図13の場合と同じくこれらの場合
も、加算器94の出力と、正のしきい値THU の2倍の
値が減算器95に供給されることになり、この減算器9
5の出力はサンプルデータSn-1 、Sn の中間のタイミ
ング点Zの値と、正のしきい値THU の値の差となる。
ただし減算器95の出力値はそのままスイッチ97、9
8を介して位相誤差情報erとして出力される。In these cases, as in the case of FIG. 13, the output of the adder 94 and the value twice the positive threshold value TH U are supplied to the subtractor 95.
The output of 5 is the difference between the value of the intermediate timing point Z between the sample data S n-1 and S n and the value of the positive threshold value TH U.
However, the output value of the subtractor 95 remains unchanged as the switches 97, 9
It is output as phase error information er via 8.
【0084】従って図14(a)(b)のようにサンプ
ルデータSn-1 とサンプルデータSn の間で、判定値a
4=0,正エッジ検出信号a5=1となった場合の位相
誤差情報erは図14(c)のように、 er=(Sn +Sn-1 )−2THU として得られることになる。Therefore, as shown in FIGS. 14A and 14B, the judgment value a is between the sample data S n-1 and the sample data S n.
The phase error information er when 4 = 0 and the positive edge detection signal a5 = 1 is obtained as er = (S n + S n-1 ) −2 TH U as shown in FIG.
【0085】図15(a)(b)は、サンプルデータS
n-1 の3値判定値が『−1』で判定値b4’=0とな
り、サンプルデータSn の3値判定値が『0』で判定値
b4=1となった場合である。図15(a)(b)のい
づれの場合もサンプルデータSn-1 、Sn についての判
定値b4’、b4の値が『0』→『1』と推移し、つま
り入力信号が立上り波形で負のしきい値THL を横切っ
た場合を示している。このようなときサンプルデータS
n の入力タイミングにおいて、エッジ検出信号eg=1
となり、スイッチ98はt3端子が選択される。また、
負エッジ検出信号b5=1、判定値b4=1となるた
め、スイッチ91はtL 端子が、またスイッチ97はt
2端子が、それぞれ選択される。FIGS. 15A and 15B show sample data S
This is a case where the three-value determination value of n-1 is "-1" and the determination value b4 '= 0, and the three-value determination value of the sample data Sn is "0" and the determination value b4 = 1. In either case of FIGS. 15 (a) and 15 (b), the judgment values b4 ′ and b4 for the sample data S n−1 and Sn change from “0” to “1”, that is, the input signal is a rising waveform. The case where the negative threshold value TH L is crossed is shown. In such a case sample data S
At the input timing of n, the edge detection signal eg = 1
Then, the switch 98 selects the t3 terminal. Also,
Since the negative edge detection signal b5 = 1 and the determination value b4 = 1, the switch 91 has the t L terminal and the switch 97 has the t t terminal.
Two terminals are selected respectively.
【0086】図15(a)は、2つのサンプルデータS
n-1 、Sn の中間のタイミング点Zの値が負のしきい値
THL より小さかった場合を示し、また図15(b)
は、2つのサンプルデータSn-1 、Sn の中間のタイミ
ング点Zの値が負のしきい値THL より大きかった場合
を示している。つまり、図15(a)は入力信号の位相
遅れが検出される場合であり、このときは再生クロック
CKpの位相を遅らせるように制御すべき位相誤差信号
erが検出される。一方、図15(b)は入力信号の位
相進みが検出される場合であり、このときは再生クロッ
クCKpの位相を進ませるように制御すべき位相誤差信
号erが検出される。FIG. 15A shows two sample data S
FIG. 15B shows a case where the value of the timing point Z intermediate between n-1 and Sn is smaller than the negative threshold value TH L , and FIG.
Shows the case where the value of the timing point Z intermediate between the two sample data S n-1 and Sn is larger than the negative threshold value TH L. That is, FIG. 15A shows the case where the phase delay of the input signal is detected, and at this time, the phase error signal er to be controlled so as to delay the phase of the reproduction clock CKp is detected. On the other hand, FIG. 15B shows the case where the phase lead of the input signal is detected, and at this time, the phase error signal er to be controlled so as to advance the phase of the reproduction clock CKp is detected.
【0087】これらの場合には、加算器94の出力と、
負のしきい値THL の2倍の値が減算器95に供給され
ることになるが、この減算器95の出力はサンプルデー
タS n-1 、Sn の中間のタイミング点Zの値と、負のし
きい値THL の値の差となる。つまり図中でerで示す
値である。そして減算器95の出力値は−1乗算部96
で極性が反転されてからスイッチ97、98を介して位
相誤差情報erとして出力される。In these cases, the output of the adder 94 and
Negative threshold THL Is supplied to the subtractor 95.
The output of the subtractor 95 is the sample data.
TA S n-1 , Sn, the value of the intermediate timing point Z, and the negative
Threshold THL It becomes the difference of the value of. That is, indicated by er in the figure
Value. The output value of the subtractor 95 is the −1 multiplication unit 96.
After the polarity is reversed with, press the switches 97 and 98
It is output as the phase error information er.
【0088】従って図15(a)(b)のようにサンプ
ルデータSn-1 とサンプルデータSn の間で、判定値b
4=1,正エッジ検出信号b5=1となった場合の位相
誤差情報erは図15(c)のように、 er=2THL −(Sn +Sn-1 ) として得られることになる。Therefore, as shown in FIGS. 15A and 15B, the judgment value b is between the sample data S n-1 and the sample data S n.
The phase error information er when 4 = 1 and the positive edge detection signal b5 = 1 is obtained as er = 2TH L − (S n + S n−1 ) as shown in FIG.
【0089】次に図16(a)(b)は、サンプルデー
タSn-1 の3値判定値が『0』で判定値b4’=1とな
り、サンプルデータSn の3値判定値が『−1』で判定
値b4=0となった場合である。図16(a)(b)の
いづれの場合もサンプルデータSn-1 、Sn についての
判定値b4’、b4の値が『1』→『0』と推移し、つ
まり入力信号が立下がり波形で負のしきい値THL を横
切った場合を示している。このようなときサンプルデー
タSn の入力タイミングにおいて、エッジ検出信号eg
=1となり、スイッチ98はt3端子が選択される。ま
た、負エッジ検出信号b5=1、判定値b4=0となる
ため、スイッチ91はtL 端子が、またスイッチ97は
t1端子が、それぞれ選択される。16A and 16B, the ternary judgment value of the sample data S n-1 is "0" and the judgment value b4 '= 1, and the ternary judgment value of the sample data Sn is "-". 1 ”, the judgment value b4 = 0. 16 (a) and 16 (b), the judgment values b4 'and b4 for the sample data S n-1 and Sn change from "1" to "0", that is, the input signal falls. Shows the case where the negative threshold value TH L is crossed. At such time, at the input timing of the sample data Sn, the edge detection signal eg
= 1 and the switch 98 selects the t3 terminal. Since the negative edge detection signal b5 = 1 and the determination value b4 = 0, the t L terminal of the switch 91 and the t 1 terminal of the switch 97 are selected.
【0090】図16(a)は、2つのサンプルデータS
n-1 、Sn の中間のタイミング点Zの値が負のしきい値
THL より大きかった場合を示し、また図16(b)
は、2つのサンプルデータSn-1 、Sn の中間のタイミ
ング点Zの値が負のしきい値THL より小さかった場合
を示している。つまり、図16(a)は入力信号の位相
遅れが検出される場合であり、このときは再生クロック
CKpの位相を遅らせるように制御すべき位相誤差信号
erが検出される。一方、図16(b)は入力信号の位
相進みが検出される場合であり、このときは再生クロッ
クCKpの位相を進ませるように制御すべき位相誤差信
号erが検出される。FIG. 16A shows two sample data S
FIG. 16B shows a case where the value of the timing point Z intermediate between n-1 and Sn is larger than the negative threshold value TH L , and FIG.
Shows the case where the value of the timing point Z intermediate between the two sample data S n-1 and Sn is smaller than the negative threshold value TH L. That is, FIG. 16A shows the case where the phase delay of the input signal is detected, and at this time, the phase error signal er to be controlled so as to delay the phase of the reproduction clock CKp is detected. On the other hand, FIG. 16B shows the case where the phase lead of the input signal is detected, and at this time, the phase error signal er to be controlled so as to advance the phase of the reproduction clock CKp is detected.
【0091】上記図15の場合と同じくこれらの場合
も、加算器94の出力と、負のしきい値THL の2倍の
値が減算器95に供給されることになり、この減算器9
5の出力はサンプルデータSn-1 、Sn の中間のタイミ
ング点Zの値と、負のしきい値THL の値の差となる。
ただし減算器95の出力値はそのままスイッチ97、9
8を介して位相誤差情報erとして出力される。In these cases, as in the case of FIG. 15, the output of the adder 94 and the value twice the negative threshold value TH L are supplied to the subtractor 95.
The output of 5 is the difference between the value of the intermediate timing point Z between the sample data S n-1 and Sn and the value of the negative threshold value TH L.
However, the output value of the subtractor 95 remains unchanged as the switches 97, 9
It is output as phase error information er via 8.
【0092】従って図16(a)(b)のようにサンプ
ルデータSn-1 とサンプルデータSn の間で、判定値b
4=0,負エッジ検出信号b5=1となった場合の位相
誤差情報erは図16(c)のように、 er=(Sn +Sn-1 )−2THL として得られることになる。Therefore, as shown in FIGS. 16A and 16B, the judgment value b is between the sample data S n-1 and the sample data S n.
The phase error information er when 4 = 0 and the negative edge detection signal b5 = 1 is obtained as er = (S n + S n-1 ) −2 TH L as shown in FIG.
【0093】誤差検出部14では、図12に示した簡易
な構成により、以上のような位相誤差情報erの検出が
行なわれる。このような検出を行なうための位相誤差検
出器3としては、図6〜図16による説明で理解される
ように非常に簡単な構成であり、しかも精度の高い位相
誤差検出を実現できる。これにより、図1に示したデジ
タルPLL回路では、回路規模を増大させることなく高
精度のクロック発生動作を行なうことができる。特に上
述したように本例のデジタルPLL回路では、A/D変
換器2のサンプリングクロックとして再生クロックCK
pを用いているため、入力信号とは非同期であるマスタ
ークロックを用いてサンプリングする場合に生じるよう
なサンプリング誤差成分のない高精度の再生クロックC
Kpを得ることができるが、その制御のための位相誤差
検出動作が簡易な構成の位相誤差検出器3で実現される
ことでデジタルPLL回路として実用上非常に好ましい
ものとなる。The error detecting section 14 detects the phase error information er as described above with the simple structure shown in FIG. The phase error detector 3 for performing such detection has a very simple structure as can be understood from the description with reference to FIGS. 6 to 16, and can realize highly accurate phase error detection. As a result, the digital PLL circuit shown in FIG. 1 can perform highly accurate clock generation operation without increasing the circuit scale. Particularly, as described above, in the digital PLL circuit of this example, the reproduction clock CK is used as the sampling clock of the A / D converter 2.
Since p is used, a highly accurate reproduction clock C without a sampling error component that occurs when sampling is performed using a master clock that is asynchronous with the input signal.
Although Kp can be obtained, the phase error detecting operation for controlling the Kp is realized by the phase error detector 3 having a simple structure, which is very preferable in practical use as a digital PLL circuit.
【0094】3.第2のデジタルPLL回路例 第2のデジタルPLL回路例を図17〜図20で説明す
る。この例では、図17に示すようにA/D変換器2と
位相誤差検出器3の間にハイパスフィルタ部15を配す
るものである。また詳しくは後述するが、位相誤差検出
器3の内部構成としては、図6に示したしきい値生成部
11より簡易な構成とした上下対称しきい値生成部20
を採用することができる。位相誤差検出器3のその他の
回路部及びローパスフィルタ4〜周期検出部7の構成部
分は図1の例と同様であるため説明を省略する。本例で
は、ハイパスフィルタ部15により入力信号のサンプリ
ングデータからDC成分(入力信号の平均値)を除去す
ること、及びこれにより位相誤差検出器3を、より簡易
な構成とすることを特徴としている。3. Second Digital PLL Circuit Example A second digital PLL circuit example will be described with reference to FIGS. In this example, as shown in FIG. 17, the high-pass filter unit 15 is arranged between the A / D converter 2 and the phase error detector 3. Further, as will be described later in detail, as the internal configuration of the phase error detector 3, a vertically symmetrical threshold generator 20 having a simpler configuration than the threshold generator 11 shown in FIG.
Can be adopted. The other circuit parts of the phase error detector 3 and the components of the low-pass filter 4 to the period detector 7 are the same as those in the example of FIG. This example is characterized in that the high-pass filter unit 15 removes the DC component (average value of the input signal) from the sampling data of the input signal, and the phase error detector 3 is thereby made to have a simpler configuration. .
【0095】入力信号はA/D変換器2でサンプリング
されるわけであるが、入力信号を正弦波と仮定したとき
に、その入力信号にDCオフセット成分が無ければ、A
/D変換器2の変換ダイナミックレンジにおいて図18
(a)のようになり、つまりサンプルデータはゼロを中
心に分布する。しかしDCオフセット成分があると、図
18(b)又は(c)のようにサンプルデータの分布の
センターはゼロからずれることになる。The input signal is sampled by the A / D converter 2. However, assuming that the input signal is a sine wave, if the input signal has no DC offset component, A
In the conversion dynamic range of the / D converter 2, FIG.
It becomes like (a), that is, the sample data is distributed around zero. However, if there is a DC offset component, the center of the sample data distribution shifts from zero as shown in FIG. 18 (b) or (c).
【0096】このDCオフセット成分の影響を考える
と、位相誤差検出動作において、上述したようにしきい
値を生成する際には、まずサンプルデータの中心値を算
出し、その中心値を基準にして正のしきい値THU 及び
負のしきい値THL を求めなければならない。つまり、
上述したようにしきい値生成部11としては図7に示し
たような回路構成で平均値C1,C2を求めることが必
要になる。Considering the influence of this DC offset component, in the phase error detecting operation, when the threshold value is generated as described above, first, the center value of the sample data is calculated, and the center value is used as a reference to make a positive value. Must have a threshold TH U and a negative threshold TH L. That is,
As described above, the threshold value generating unit 11 needs to obtain the average values C1 and C2 with the circuit configuration shown in FIG.
【0097】ところが位相誤差検出器3に入力されるサ
ンプルデータSは常に図18(a)のようにDCオフセ
ット成分が無いものであると仮定した場合は、正のしき
い値THU 及び負のしきい値THL を求める際に、サン
プルデータの中心値はゼロレベルであると確定でき、従
って図7のように平均値C1,C2を求める必要はなく
なる。これによってさらに回路構成を簡略化できる。ま
た、PLL回路の後段にくるであろう等化回路やビタビ
検出の回路系でも、信号レベルの中心値がA/D変換の
センター(ゼロレベル)であると確定できるのであれ
ば、DCオフセットの影響を考慮する必要はなくなり、
全体の回路構成の規模や複雑さを縮小できる。However, assuming that the sample data S input to the phase error detector 3 always has no DC offset component as shown in FIG. 18A, the positive threshold value TH U and the negative threshold value TH U When obtaining the threshold value TH L , the central value of the sample data can be determined to be the zero level, and therefore it is not necessary to obtain the average values C1 and C2 as shown in FIG. This can further simplify the circuit configuration. Further, even in an equalizer circuit or a Viterbi detection circuit system that will be provided in a subsequent stage of the PLL circuit, if the center value of the signal level can be determined to be the center (zero level) of the A / D conversion, the DC offset You no longer need to consider the impact
The scale and complexity of the overall circuit configuration can be reduced.
【0098】そこで本例では図17のようにハイパスフ
ィルタ部15を配することで、DCオフセット成分を除
去したサンプルデータSを位相誤差検出器3に供給する
ようにしている。ハイパスフィルタ部15は、例えばロ
ーパスフィルタ31と減算器32で構成される。A/D
変換器2からの出力データはローパスフィルタ31と減
算器32に供給され、またローパスフィルタ31の出力
は減算器32に供給される。つまり、ローパスフィルタ
31で抽出された低域成分(平均値)が、減算器32に
おいてA/D変換器2からの出力データから減算される
ことで、ハイパスフィルタを構成している。Therefore, in this example, by disposing the high-pass filter section 15 as shown in FIG. 17, the sample data S from which the DC offset component is removed is supplied to the phase error detector 3. The high-pass filter unit 15 includes, for example, a low-pass filter 31 and a subtractor 32. A / D
The output data from the converter 2 is supplied to the low pass filter 31 and the subtractor 32, and the output of the low pass filter 31 is supplied to the subtractor 32. That is, the low-pass component (average value) extracted by the low-pass filter 31 is subtracted from the output data from the A / D converter 2 by the subtractor 32, thereby forming a high-pass filter.
【0099】このようなハイパスフィルタ部15を介す
ることで、DCオフセットを除去した状態を、アイパタ
ーンとして示したものが図19である。A/D変換器2
の出力についてのアイパターンが例えば図19(a)の
ようにDCオフセット成分が含まれている状態であった
としても、ハイパスフィルタ部15の出力でみたアイパ
ターンでは、図19(b)のようにDCオフセット成分
が除去されたものとなる。つまり、位相誤差検出器3に
入力されるサンプルデータはゼロを中心に分布したデー
タとなる。FIG. 19 shows an eye pattern in which the DC offset is removed by passing through such a high-pass filter section 15. A / D converter 2
Even if the eye pattern for the output of 1 is a state in which the DC offset component is included as shown in FIG. 19A, the eye pattern seen at the output of the high-pass filter unit 15 is as shown in FIG. 19B. Then, the DC offset component is removed. That is, the sample data input to the phase error detector 3 is data centered on zero.
【0100】このため位相誤差検出器3における位相誤
差検出動作では、上下対称しきい値生成部20を採用し
てより簡易な構成とすることができるとともに、PLL
回路後段の回路系の構成も簡略化できる。また、本例の
ようにハイパスフィルタ部15をローパスフィルタ31
と減算器32により構成することで、ハイパスフィルタ
部15の挿入に伴う時間遅延を高々1クロック分に抑え
ることができる。Therefore, in the phase error detecting operation in the phase error detector 3, the vertically symmetrical threshold value generating section 20 can be adopted to have a simpler structure and the PLL.
The configuration of the circuit system at the latter stage of the circuit can be simplified. Further, as in this example, the high-pass filter unit 15 is connected to the low-pass filter 31.
And the subtractor 32, the time delay due to the insertion of the high-pass filter unit 15 can be suppressed to 1 clock at most.
【0101】本例で採用できる上下対称しきい値生成部
20を図20、図21で説明する。上下対称しきい値生
成部20は図20のように構成され、ハイパスフィルタ
15でDCオフセット成分が除去されたサンプルデータ
Sは、上下対称しきい値生成部20における整流部10
1に入力される。整流部101はデータ値の整流、即ち
絶対値化を行なって出力する。図21に示す『・』及び
『×』が各タイミングでのサンプルデータSであると
し、『・』は正の値を持つサンプルデータ、『×』は負
の値を持つサンプルデータとしている。整流部101の
処理により、負の値を持つサンプルデータ『×』は、図
中『△』で示す正の値、つまり絶対値に変換されて出力
される。A vertically symmetrical threshold generator 20 that can be used in this example will be described with reference to FIGS. The vertical symmetric threshold generation unit 20 is configured as shown in FIG. 20, and the sample data S from which the DC offset component is removed by the high-pass filter 15 is the rectification unit 10 in the vertical symmetric threshold generation unit 20.
1 is input. The rectification unit 101 rectifies the data value, that is, converts it into an absolute value, and outputs it. It is assumed that “•” and “×” shown in FIG. 21 are sample data S at each timing, “·” is sample data having a positive value, and “×” is sample data having a negative value. By the processing of the rectification unit 101, the sample data “×” having a negative value is converted into a positive value indicated by “Δ” in the figure, that is, an absolute value, and output.
【0102】絶対値化されたサンプルデータ『・』
『△』は、平均値演算部102及びx1以上選別部10
3に供給される。平均値演算部102はサンプルデータ
『・』『△』について平均値処理、例えばローパスフィ
ルタ処理を行なって平均値x1を出力する。平均値x1
は図21に一点鎖線で示すような値となる。Absolute sampled data “·”
“Δ” indicates the average value calculation unit 102 and the x1 or more selection unit 10
3 is supplied. The average value calculation unit 102 performs average value processing, for example, low-pass filter processing on the sample data “·” “Δ”, and outputs the average value x1. Average value x1
Is a value as shown by the alternate long and short dash line in FIG.
【0103】この平均値x1はx1以上選別部103に
供給される。x1以上選別部103は順次入力されるサ
ンプルデータ『・』又は『△』と、平均値x1を比較し
ていき、平均値x1以上の値となっているサンプルデー
タのみを出力する。出力された平均値x1以上の値のサ
ンプルデータについては、平均値演算部104で平均値
x2が求められる。平均値x2は図21に示すような値
となる。そして平均値x2は、『1』『0』『−1』の
3値でみると『1』又は『−1』のサンプルデータの絶
対値の平均であり、また、DCオフセットがないことか
ら『0』のサンプルデータの絶対値の平均(中心値)は
ゼロレベルと考えることができる。This average value x1 is supplied to the selection unit 103 of x1 or more. The x1 or more selection unit 103 compares the sequentially input sample data “•” or “Δ” with the average value x1, and outputs only the sample data having the average value x1 or more. The average value calculator 104 determines the average value x2 for the output sample data having the average value x1 or more. The average value x2 is a value as shown in FIG. The average value x2 is the average of the absolute values of the sample data of "1" or "-1" in terms of the three values of "1", "0", and "-1", and there is no DC offset. The average (center value) of the absolute values of the sample data “0” can be considered to be a zero level.
【0104】従って、平均値x2とゼロレベルの平均
値、つまりx2/2の値は、正のしきい値とすることが
でき、また、その逆極性の値を負のしきい値とすればよ
いことになる。このため平均値x2は割算部105で1
/2の値とされ、これがそのまま正のしきい値xTHU
とされる。また正のしきい値xTHU に対して−1乗算
部106で極性反転させた値を負のしきい値xTHL と
する。この正のしきい値xTHU 、負のしきい値xTH
L は、3値判定部12、誤差検出部14において、第1
のデジタルPLL回路例における正のしきい値THU、
負のしきい値THL と同様に用いられることで、本例の
位相誤差検出器3において位相誤差検出動作が実行され
る。Therefore, the average value x2 and the zero-level average value, that is, the value of x2 / 2 can be a positive threshold value, and the opposite polarity value can be a negative threshold value. It will be good. Therefore, the average value x2 is 1 in the division unit 105.
/ 2, which is the positive threshold value xTH U
It is said. A value obtained by inverting the polarity of the positive threshold value xTH U by the −1 multiplication unit 106 is set as a negative threshold value xTH L. This positive threshold value xTH U , negative threshold value xTH
L is the first in the three-value determination unit 12 and the error detection unit 14.
Positive threshold TH U in the digital PLL circuit example of
By being used similarly to the negative threshold value TH L , the phase error detection operation is executed in the phase error detector 3 of this example.
【0105】このように本例では、上述したしきい値生
成部11よりもさらに回路構成を簡略化した上下対称し
きい値生成部20を用いることができる。As described above, in the present example, the vertically symmetrical threshold value generating section 20 having a circuit configuration more simplified than that of the above-mentioned threshold value generating section 11 can be used.
【0106】4.第3のデジタルPLL回路例 そもそもPLL回路は、入力信号と再生クロックの位相
誤差を求め、その誤差のなくすように再生クロックの位
相を調整し、その調整された再生クロックで次の入力信
号との位相を比較するというループになっている。この
ため、ループの遅延が少なく、求めた位相誤差をすぐに
クロック位相調整に反映できたほうが、性能がよいもの
となり、つまりロック状態への引き込み速度の迅速化、
ロック時の安定性、疑似ロックのしにくさ、などの利点
を得ることができる。4. Third Digital PLL Circuit Example In the first place, the PLL circuit obtains the phase error between the input signal and the reproduction clock, adjusts the phase of the reproduction clock so as to eliminate the error, and uses the adjusted reproduction clock to obtain the next input signal. It is a loop that compares phases. For this reason, the performance is better if the delay of the loop is small and the obtained phase error can be immediately reflected in the clock phase adjustment, that is, the speed of pulling to the lock state is increased,
Advantages such as stability at the time of locking, difficulty in pseudo-locking, etc. can be obtained.
【0107】このような性能面での向上が非常に強く要
望される場合は、上記の第2のデジタルPLL回路例の
ように、サンプルデータをハイパスフィルタ15に通す
ということで生ずる1クロック分の遅延でさえ惜しいと
考えられる場合も生ずる。そこで本例では、このように
性能向上が強く求められる場合に、サンプルデータをハ
イパスフィルタ15に通すことなく、しかも、上述のよ
うな簡単な構成の上下対称しきい値生成部20が採用で
きるようにするものである。When such an improvement in performance is very strongly desired, one clock of data generated by passing the sample data through the high-pass filter 15 as in the second digital PLL circuit example described above. Even delays can be considered regrettable. Therefore, in this example, when the performance improvement is strongly demanded as described above, it is possible to adopt the vertically symmetrical threshold generation unit 20 having the simple configuration as described above without passing the sample data through the high-pass filter 15. It is something to do.
【0108】本例の回路構成及び動作を図22、図23
で説明する。図22からわかるように、A/D変換器2
から出力されるサンプルデータSは直接位相誤差検出器
3に入力される。この入力サンプルデータSには図23
(b)のようにDCオフセット成分SDCが含まれている
ものとする。サンプルデータSは、そのまま3値判定部
12及び誤差検出部14に供給される。一方、上下対称
しきい値生成部20に対しては直接供給されず、その前
段にローパスフィルタ111及び減算器112が配され
る。The circuit configuration and operation of this example are shown in FIGS.
Will be described. As can be seen from FIG. 22, the A / D converter 2
The sample data S output from is directly input to the phase error detector 3. This input sample data S is shown in FIG.
It is assumed that the DC offset component S DC is included as in (b). The sample data S is directly supplied to the ternary value judging unit 12 and the error detecting unit 14. On the other hand, it is not directly supplied to the vertically symmetrical threshold value generator 20, but the low-pass filter 111 and the subtractor 112 are arranged in the preceding stage.
【0109】ローパスフィルタ111ではサンプルデー
タSのうちのDCオフセット成分SDCが抽出される。そ
のDCオフセット成分SDCは減算器112においてサン
プルデータSから減算され、つまり、上下対称しきい値
生成部20に対しては、図23(a)のようにハイパス
フィルタ処理が行なわれてDCオフセット成分SDCが除
去されたサンプルデータが供給される。上下対称しきい
値生成部20では、上述した第2のデジタルPLL回路
例のように、図20の構成の回路部とされ、DCオフセ
ット成分SDCが除去されたサンプルデータから正のしき
い値xTHU 、負のしきい値xTHL を算出する。The low-pass filter 111 extracts the DC offset component S DC of the sample data S. The DC offset component S DC is subtracted from the sample data S in the subtracter 112, that is, the vertical symmetric threshold value generator 20 is subjected to the high-pass filter processing as shown in FIG. Sample data is provided with the component S DC removed. In the vertically symmetrical threshold generation unit 20, as in the second digital PLL circuit example described above, the circuit unit having the configuration of FIG. 20 is used, and the positive threshold value is obtained from the sample data from which the DC offset component S DC is removed. Calculate xTH U and a negative threshold value xTH L.
【0110】この正のしきい値xTHU 、負のしきい値
xTHL は、それぞれ加算器113、114に供給され
る。一方、ローパスフィルタ111で抽出されたDCオ
フセット成分SDCも加算器113、114に供給されて
おり、従って加算器113、114からは、図23
(a)のようにDCオフセット成分SDCが加算された正
のしきい値xTHU'、負のしきい値xTHL'が出力され
る。The positive threshold value xTH U and the negative threshold value xTH L are supplied to adders 113 and 114, respectively. On the other hand, the DC offset component S DC extracted by the low-pass filter 111 is also supplied to the adders 113 and 114.
As shown in (a), the positive threshold value xTH U 'and the negative threshold value x TH L ' to which the DC offset component S DC is added are output.
【0111】この正のしきい値xTHU'、負のしきい値
xTHL'は、3値判定部12及び誤差検出部14に供給
されるわけであるが、3値判定部12及び誤差検出部1
4に入力されているサンプルデータSはDCオフセット
成分SDCが除去されていないものである。そしてDCオ
フセット成分SDCが加算された正のしきい値xTHU'、
負のしきい値xTHL'は、図23(c)に示すようにD
Cオフセット成分SDCが除去されていないサンプルデー
タSについての3値判別に適合した値となっているた
め、適正な3値検出動作及び位相誤差検出動作が実行さ
れることになる。The positive threshold value xTH U 'and the negative threshold value xTH L ' are supplied to the ternary value judging section 12 and the error detecting section 14, but the ternary value judging section 12 and the error detecting section 12 are detected. Part 1
The sample data S input to No. 4 has the DC offset component S DC not removed. Then, the positive threshold value xTH U 'to which the DC offset component S DC is added,
The negative threshold value xTH L 'is D as shown in FIG.
Since the C offset component S DC has a value suitable for the ternary discrimination of the sample data S from which the C offset component S DC has not been removed, the proper ternary value detecting operation and phase error detecting operation are executed.
【0112】そして本例においては、位相誤差検出対象
となるサンプルデータSについてはフィルタ処理を介さ
ないため、1クロック分の遅延もないものとすることが
でき、これによりPLL回路としての性能の向上を実現
できる。In this example, since the sample data S to be detected as the phase error is not subjected to the filtering process, the delay of one clock can be eliminated, thereby improving the performance of the PLL circuit. Can be realized.
【0113】5.第4のデジタルPLL回路例 次に第4のデジタルPLL回路例を図24〜図26で説
明する。なお、この第4以降の各デジタルPLL回路例
では、図17に示した第2のデジタルPLL回路例のよ
うにハイパスフィルタ15を加えた回路例として図示し
ている。図17と同一部分は同一符号を付し、説明を省
略する。5. Fourth Digital PLL Circuit Example Next, a fourth digital PLL circuit example will be described with reference to FIGS. In each of the fourth and subsequent digital PLL circuit examples, a circuit example in which a high-pass filter 15 is added as in the second digital PLL circuit example shown in FIG. 17 is shown. The same parts as those in FIG. 17 are designated by the same reference numerals and the description thereof will be omitted.
【0114】この第4のデジタルPLL回路例では、図
24に示すように位相誤差検出器3内にエンベロープ検
出部16を設け、このエンベロープ検出部16により検
出されたエンベロープ値をD/A変換器18でアナログ
信号とする。そしてそのアナログ信号で、A/D変換器
2におけるダイナミックレンジコントロールを行なう構
成としている。In the fourth digital PLL circuit example, as shown in FIG. 24, an envelope detector 16 is provided in the phase error detector 3, and the envelope value detected by the envelope detector 16 is converted into a D / A converter. An analog signal is generated at 18. The analog signal is used to control the dynamic range in the A / D converter 2.
【0115】上述してきたように位相誤差検出器3にお
ける位相誤差検出方式では、その位相誤差情報erの値
は、連続したサンプルデータSn-1 ,Sn について補間
演算を行ない、その中央のタイミング点での値と、正又
は負のしきい値THU ,THL (xTHU ,xTHL )
との差に基づいて算出される。また正又は負のしきい値
THU ,THL も入力信号の大きさによって変化する。
従って、A/D変換された入力信号の大きさによって位
相誤差情報erの値が変化することが理解される。As described above, in the phase error detection method in the phase error detector 3, the value of the phase error information er is interpolated with respect to the continuous sample data S n-1 and S n , and its central timing is used. Value at a point and positive or negative threshold TH U , TH L (xTH U , xTH L )
It is calculated based on the difference between and. Further, the positive or negative threshold values TH U and TH L also change depending on the magnitude of the input signal.
Therefore, it is understood that the value of the phase error information er changes according to the magnitude of the A / D converted input signal.
【0116】このことは、入力信号のレベルが小さいと
きは、PLL動作の応答性が鈍く、周波数引き込みに時
間がかかったり、逆に入力信号レベルが大きいと、PL
L動作の反応が過敏になり、少々の外乱でロックしてい
る位相が揺さぶられたりすることなどが発生することに
なる。This means that when the level of the input signal is low, the response of the PLL operation is slow and it takes a long time to pull in the frequency.
The reaction of the L operation becomes sensitive, and the phase being locked may be shaken by some disturbance.
【0117】例えば図25の実線は入力信号のレベルが
小さい状態での位相誤差検出動作を、また破線は入力信
号のレベルが大きい状態での位相誤差検出動作を模式的
に示している。なお説明上、算出された正、負のしきい
値THU ,THL は同じであったと仮定している。実線
と破線のそれぞれの場合を比べて、位相誤差情報erの
値は、er1,er2のようにその大きさが異なるもの
となり、これによりPLL動作の応答性が異なってしま
うことがわかる。For example, the solid line in FIG. 25 schematically shows the phase error detecting operation when the input signal level is low, and the broken line schematically shows the phase error detecting operation when the input signal level is high. For the sake of explanation, it is assumed that the calculated positive and negative threshold values TH U and TH L are the same. Comparing the cases of the solid line and the broken line, the values of the phase error information er have different magnitudes such as er1 and er2, and it can be seen that the response of the PLL operation differs accordingly.
【0118】このような入力レベルの大小による不都合
を解消するには、A/D変換器2から出力されるデータ
のエンベロープレベルをだいたい一定に保つようにする
ことが必要になる。エンベロープレベルを略一定に保つ
には、A/D変換器2における変換効率(ダイナミック
レンジ)を、波形レベル(エンベロープ)に合わせて可
変するようにすればよい。In order to eliminate such inconvenience due to the magnitude of the input level, it is necessary to keep the envelope level of the data output from the A / D converter 2 approximately constant. In order to keep the envelope level substantially constant, the conversion efficiency (dynamic range) in the A / D converter 2 may be varied according to the waveform level (envelope).
【0119】そこで本例では、位相誤差検出器3に入力
されるデータについて、エンベロープ検出部16が、例
えばピーク検出などの方法により、エンベロープ値を検
出するようにしている。そして、そのエンベロープ検出
値に応じた電圧をA/D変換器2に対する変換効率制御
信号Vref としてフィードバックしている。これによ
り、A/D変換器2では例えば図26(a)のように入
力信号レベルが大きいときは、ダイナミックレンジが広
がる(量子化1ステップ間隔が広がる)ように制御さ
れ、逆に図26(b)のように入力信号レベルが小さい
ときは、ダイナミックレンジが狭まる(量子化1ステッ
プ間隔が狭まる)ように制御される。Therefore, in this example, the envelope detection section 16 detects the envelope value of the data input to the phase error detector 3 by a method such as peak detection. Then, the voltage corresponding to the detected envelope value is fed back as the conversion efficiency control signal V ref for the A / D converter 2. As a result, the A / D converter 2 is controlled so that the dynamic range is widened (the quantization one-step interval is widened) when the input signal level is large as shown in FIG. When the input signal level is small as in b), the control is performed so that the dynamic range is narrowed (quantization one-step interval is narrowed).
【0120】これにより、いづれの場合でも、例えばエ
ンベロープのピーク値+EV,−EVは、デジタルデー
タ上では同一の値とされることになり、つまり位相誤差
検出器3に入力されるデータのエンベロープレベルは、
A/D変換器2への入力信号レベルに関わらず、だいた
い一定に保たれるようになる。従って、位相誤差検出器
3で検出される位相誤差情報は、PLL動作が適正な応
答性を保つ状態に維持されることになる。As a result, in either case, for example, the peak values + EV and -EV of the envelope are the same on the digital data, that is, the envelope level of the data input to the phase error detector 3. Is
Regardless of the level of the input signal to the A / D converter 2, the level is kept almost constant. Therefore, the phase error information detected by the phase error detector 3 is maintained in a state where the PLL operation maintains proper responsiveness.
【0121】6.第5のデジタルPLL回路例 第5のデジタルPLL回路例を図27で説明する。この
例では、上述した第43のデジタルPLL回路例と同様
の目的で、位相誤差検出器3に入力されるデータについ
てエンベロープレベルをだいたい一定に保つようにする
ものである。つまり第4のデジタルPLL回路例に代え
て採用することができる例である。6. Fifth Digital PLL Circuit Example A fifth digital PLL circuit example will be described with reference to FIG. In this example, the envelope level of the data input to the phase error detector 3 is kept approximately constant for the same purpose as in the 43rd digital PLL circuit example described above. That is, this is an example that can be adopted instead of the fourth digital PLL circuit example.
【0122】位相誤差検出器3に入力されるデータにつ
いてのエンベロープレベルを略一定に保つには、A/D
変換器2の入力段において、入力信号の波形レベルを一
定に保つようにしてもよい。そこで本例ではA/D変換
器2の前段にAGC(オートゲインコントロール)回路
19を配するようにしている。そして位相誤差検出器3
に入力されるデータについてエンベロープ検出部16が
エンベロープレベルを検出し、D/A変換器18でアナ
ログ信号とする。そのアナログ信号をAGC回路19に
フィードバックしてAGC制御が行なわれるようにして
いる。To keep the envelope level of the data input to the phase error detector 3 substantially constant, A / D
At the input stage of the converter 2, the waveform level of the input signal may be kept constant. Therefore, in this example, an AGC (auto gain control) circuit 19 is arranged in front of the A / D converter 2. And the phase error detector 3
The envelope detection unit 16 detects the envelope level of the data input to, and the D / A converter 18 converts it into an analog signal. The analog signal is fed back to the AGC circuit 19 so that AGC control is performed.
【0123】AGC回路19では、比較部43とゲイン
可変部44が設けられている。比較部43には基準とな
るエンベロープレベルの値evREF が設定されており、
この基準エンベロープ値evREF と、エンベロープ検出
部16で検出されたエンベロープレベルによるD/A変
換器18からの電圧値とを比較する。そして、その比較
結果に基づいてゲイン可変部44における入力信号に対
するゲインレベルを制御する。即ちこのAGC回路19
により、入力信号波形は基準エンベロープ値evREF を
目標にゲイン調整されてからA/D変換器2に入力され
るものとなる。The AGC circuit 19 is provided with a comparing section 43 and a gain varying section 44. A reference envelope level value ev REF is set in the comparison unit 43,
This reference envelope value ev REF is compared with the voltage value from the D / A converter 18 according to the envelope level detected by the envelope detector 16. Then, the gain level for the input signal in the gain varying section 44 is controlled based on the comparison result. That is, this AGC circuit 19
Thus, the input signal waveform is input to the A / D converter 2 after gain adjustment targeting the reference envelope value ev REF .
【0124】これにより、位相誤差検出器3に入力され
るデータのエンベロープレベルは、入力信号レベルに関
わらず、だいたい一定に保たれるようになり、位相誤差
検出器3で検出される位相誤差情報は、PLL動作が適
正な応答性を保つ状態に維持される。As a result, the envelope level of the data input to the phase error detector 3 is kept approximately constant regardless of the input signal level, and the phase error information detected by the phase error detector 3 is maintained. Are maintained in a state in which the PLL operation maintains proper responsiveness.
【0125】7.第6のデジタルPLL回路例 図28に示す第6のデジタルPLL回路例も、第4、第
5のデジタルPLL回路例と同様の目的で、位相誤差検
出器3に入力されるデータについてエンベロープレベル
をだいたい一定に保つようにすることものである。7. Sixth Digital PLL Circuit Example The sixth digital PLL circuit example shown in FIG. 28 also sets the envelope level for the data input to the phase error detector 3 for the same purpose as the fourth and fifth digital PLL circuit examples. It is to keep it roughly constant.
【0126】この場合も、位相誤差検出器3に入力され
るデータについてのエンベロープレベルを略一定に保つ
ために、A/D変換器2の前段にAGC(オートゲイン
コントロール)回路19を配するようにしている。Also in this case, in order to keep the envelope level of the data input to the phase error detector 3 substantially constant, the AGC (auto gain control) circuit 19 is arranged in the preceding stage of the A / D converter 2. I have to.
【0127】AGC回路19には、比較部45とゲイン
可変部46が設けられている。比較部45には基準とな
る電圧値VREF が設定されており、この基準電圧値ev
REFと、AGC回路19の出力を比較する。そしてその
比較結果に基づいてゲイン可変部46における入力信号
に対するゲインレベルを制御する。即ちこのAGC回路
19により、入力信号波形は基準電圧値VREF を目標に
ゲイン調整されてからA/D変換器2に入力されるもの
となる。これにより、位相誤差検出器3に入力されるデ
ータのエンベロープレベルは、入力信号レベルに関わら
ず、略一定に保たれるようになり、位相誤差検出器3で
検出される位相誤差情報は、PLL動作が適正な応答性
を保つ状態に維持される。The AGC circuit 19 is provided with a comparing section 45 and a gain varying section 46. A reference voltage value V REF is set in the comparison unit 45, and the reference voltage value ev is set.
The output of the AGC circuit 19 is compared with REF . Then, the gain level for the input signal in the gain varying section 46 is controlled based on the comparison result. That is, the AGC circuit 19 causes the input signal waveform to be gain-adjusted with the reference voltage value V REF as a target and then input to the A / D converter 2. As a result, the envelope level of the data input to the phase error detector 3 is kept substantially constant regardless of the input signal level, and the phase error information detected by the phase error detector 3 is the PLL. The operation is maintained in a state of maintaining proper responsiveness.
【0128】8.第7のデジタルPLL回路例 図29に示す第7のデジタルPLL回路例も、第4〜第
6のデジタルPLL回路例と同様の目的で、PLL回路
の応答性を適正に保つためのものである。ただしこの例
では位相誤差検出器3に入力されるデータについてエン
ベロープレベルを一定に保つという処理は行なわず、エ
ンベロープ検出部16で検出されたエンベロープ値ev
により、検出された位相誤差情報を補正するような処理
を行なうことになる。8. Seventh Digital PLL Circuit Example The seventh digital PLL circuit example shown in FIG. 29 is also for the purpose of keeping the responsiveness of the PLL circuit appropriate for the same purpose as the fourth to sixth digital PLL circuit examples. . However, in this example, the process of keeping the envelope level constant for the data input to the phase error detector 3 is not performed, and the envelope value ev detected by the envelope detection unit 16 is not performed.
As a result, processing for correcting the detected phase error information is performed.
【0129】前述した図25からわかるように、位相誤
差検出器3に入力されるデータのエンベロープが変化す
ると、算出される位相誤差情報erの値も変化してしま
い、PLL回路としての応答性が変動してしまう。これ
を避けるためには、上述した各例のように位相誤差検出
器3に入力されるデータのエンベロープを一定に保つよ
うにするほかに、位相誤差検出器3から出力される位相
誤差情報の値を、入力されるデータのエンベロープによ
り補正するようにしてもよい。As can be seen from FIG. 25 described above, when the envelope of the data input to the phase error detector 3 changes, the value of the calculated phase error information er also changes, and the responsiveness of the PLL circuit is reduced. It fluctuates. In order to avoid this, in addition to keeping the envelope of the data input to the phase error detector 3 constant as in the above-described examples, the value of the phase error information output from the phase error detector 3 May be corrected by the envelope of the input data.
【0130】即ち図29に示すように、誤差検出部14
の後段に割算器17を設ける。ここで誤差検出部14で
算出される位相誤差情報の値をerpとすると、この値
erpには入力信号レベルの大小による変動成分が含ま
れている。この値erpから変動成分を除去するには、
値erpとエンベロープ検出部16で検出された入力デ
ータについてのエンベロープ値で割算を行なえばよい。
割算器17の出力を位相誤差情報erとすると、この位
相誤差情報erには入力信号の大きさによる変動はあら
われないことになる。従って、入力信号レベルい関わら
ず、PLL動作が適正な応答性を保つ状態に維持される
ことになる。That is, as shown in FIG. 29, the error detector 14
A divider 17 is provided in the subsequent stage. Here, when the value of the phase error information calculated by the error detection unit 14 is erp, this value erp includes a fluctuation component depending on the magnitude of the input signal level. To remove the fluctuation component from this value erp,
The value erp and the envelope value of the input data detected by the envelope detector 16 may be divided.
Assuming that the output of the divider 17 is the phase error information er, the phase error information er will not show fluctuations due to the magnitude of the input signal. Therefore, regardless of the input signal level, the PLL operation is maintained in a state of maintaining proper responsiveness.
【0131】[0131]
【発明の効果】以上説明したように本発明の位相誤差検
出回路では、パーシャルレスポンス等化波形である入力
信号が再生クロックでサンプルされたデータについて3
値判定を行なうための第1、第2のしきい値を、サンプ
ルデータから生成し、順次入力されるサンプルデータに
ついて第1、第2のしきい値を用いて3値判定を行な
う。そして3値判定結果により、連続した2つのサンプ
ルデータの間の期間における入力信号のエッジを検出す
る。そしてエッジが検出された2つのサンプルデータの
間の期間において、2つのサンプルデータの値と、第1
又は第2のしきい値を用いて、入力信号と再生クロック
の間の位相誤差を検出するようにしている。このような
検出方式により、パーシャルレスポンス等化波形から位
相誤差を検出することができ、しかも非常に簡単な回路
構成で位相誤差検出が可能になるという効果があり、デ
ジタルPLL回路に搭載する位相誤差検出回路として好
適である。As described above, in the phase error detection circuit according to the present invention, the input signal, which is the partial response equalized waveform, is sampled with the reproduction clock.
First and second threshold values for determining the value are generated from the sample data, and three-value determination is performed on the sequentially input sample data using the first and second threshold values. Then, the edge of the input signal in the period between two consecutive sample data is detected based on the ternary determination result. In the period between the two sample data in which the edge is detected, the value of the two sample data and the first
Alternatively, the second threshold value is used to detect the phase error between the input signal and the reproduction clock. With such a detection method, the phase error can be detected from the partial response equalized waveform, and further, the phase error can be detected with a very simple circuit configuration. It is suitable as a detection circuit.
【0132】特にデジタルPLL回路としては、クロッ
ク発振出力手段からの再生クロックをサンプリングクロ
ックとして用い、入力信号をデジタルデータに変換し、
そのデジタルデータについて上記構成の位相誤差検出回
路で再生クロックに対する位相誤差情報を検出するよう
にすることで、マスタークロックを用いず、かつサンプ
リング誤差も含んで位相誤差に応じたクロック発振出力
周波数の制御が行なわれることになる。つまり、精度の
良い位相誤差検出動作に基づく高精度の発振出力をきわ
めて簡単な回路構成で、しかもパーシャルレスポンス等
化波形に対応したデジタルPLL回路として実現できる
という効果がある。Particularly, as the digital PLL circuit, the reproduction clock from the clock oscillation output means is used as the sampling clock to convert the input signal into digital data,
The phase error detection circuit with the above-mentioned configuration detects the phase error information for the digital data with respect to the recovered clock, thereby controlling the clock oscillation output frequency according to the phase error without using the master clock and including the sampling error. Will be performed. That is, there is an effect that a highly accurate oscillation output based on a highly accurate phase error detection operation can be realized as a digital PLL circuit corresponding to a partial response equalized waveform with an extremely simple circuit configuration.
【0133】また、このようなデジタルPLL回路にお
いて、変換手段から出力されるデジタルデータは、DC
オフセット除去手段を介してから位相誤差検出手段に入
力されるように構成することで、入力信号にDCオフセ
ットが生じていてもそれが除去され、DCオフセットを
考慮しない位相誤差検出動作が可能になる。特に位相誤
差検出手段では、入力されるサンプルデータを整流し、
整流値から第1のしきい値を生成し、第1のしきい値の
極性を反転させて第2のしきい値を生成するようにする
ことで、回路構成をより簡略化することができる。ま
た、サンプルデータからDCオフセット成分を除去する
ことで、PLL回路後段の回路系の構成も簡略化でき
る。In such a digital PLL circuit, the digital data output from the converting means is DC.
By being configured so as to be input to the phase error detecting means via the offset removing means, even if a DC offset occurs in the input signal, it is removed, and the phase error detecting operation without considering the DC offset becomes possible. . Especially in the phase error detection means, the input sample data is rectified,
By generating the first threshold value from the rectified value and inverting the polarity of the first threshold value to generate the second threshold value, the circuit configuration can be further simplified. . Moreover, by removing the DC offset component from the sample data, the configuration of the circuit system at the subsequent stage of the PLL circuit can be simplified.
【0134】またDCオフセット除去手段を介していな
いサンプルデータが入力される位相誤差検出手段では、
入力されるサンプルデータについてDCオフセット値を
抽出するとともに、DCオフセット値を除去したサンプ
ルデータを整流し、整流値から第1のしきい値を生成
し、第1のしきい値の極性を反転させて第2のしきい値
を生成する。そしてこの第1、第2のしきい値それぞれ
からDCオフセット値を加えた値を用いて、入力される
サンプルデータについての3値判定及び位相誤差検出を
実行するように構成する。このようにすれば、3値判定
及び位相誤差検出を行なうサンプルデータの伝送系には
DCオフセット除去手段を配さなくてよいものとなり、
即ちフィルタ処理などによる遅延はなくなる。これによ
ってロック状態への引き込み速度の迅速化、ロック時の
安定性、疑似ロックのしにくさ、などPLL回路として
の性能を向上させることができる。Further, in the phase error detecting means to which the sample data not inputted through the DC offset removing means is inputted,
The DC offset value is extracted from the input sample data, the sample data from which the DC offset value is removed is rectified, the first threshold value is generated from the rectified value, and the polarity of the first threshold value is inverted. To generate a second threshold. Then, the value obtained by adding the DC offset value to each of the first and second threshold values is used to execute the ternary determination and the phase error detection for the input sample data. In this way, the DC offset removing means need not be provided in the sample data transmission system that performs the three-value determination and the phase error detection.
That is, there is no delay due to filtering or the like. As a result, it is possible to improve the performance of the PLL circuit, such as speeding up the drawing into the locked state, stability during locking, difficulty in pseudo-locking, and the like.
【0135】さらにこのようなデジタルPLL回路にお
いて、変換手段から出力されるデジタルデータについ
て、そのエンベロープ値が略一定になるように制御する
データレベル制御手段を設けるか、もしくは、位相誤差
検出手段が入力されるデジタルデータについてのエンベ
ロープ値を検出し、そのエンベロープ値と検出された位
相誤差情報との間で割算処理を行なって、その割算結果
を位相誤差情報として出力するようにするようにしてい
る。これらの動作により、入力信号にレベル変動が生じ
てもその影響が位相誤差情報に表われず、従って応答性
がむやみに変動しない、動作の安定したPLL回路が実
現できる。Further, in such a digital PLL circuit, data level control means for controlling the envelope value of the digital data output from the conversion means to be substantially constant is provided, or the phase error detection means is input. The envelope value of the digital data to be detected is detected, the division process is performed between the envelope value and the detected phase error information, and the division result is output as the phase error information. There is. By these operations, even if the level of the input signal fluctuates, the effect is not shown in the phase error information, so that the PLL circuit with stable operation in which the response does not change unnecessarily can be realized.
【図1】本発明の第1の実施の形態におけるPLL回路
のブロック図である。FIG. 1 is a block diagram of a PLL circuit according to a first embodiment of the present invention.
【図2】実施の形態のPLL回路の位相誤差検出動作の
説明図である。FIG. 2 is an explanatory diagram of a phase error detection operation of the PLL circuit of the embodiment.
【図3】リングオシレータの原理の説明図である。FIG. 3 is an explanatory diagram of a principle of a ring oscillator.
【図4】実施の形態で発振器として用いられる発振周波
数可変リングオシレータのブロック図である。FIG. 4 is a block diagram of an oscillation frequency variable ring oscillator used as an oscillator in the embodiment.
【図5】実施の形態で発振器として用いられる発振周波
数可変リングオシレータでの発振周波数の説明図であ
る。FIG. 5 is an explanatory diagram of an oscillation frequency in the oscillation frequency variable ring oscillator used as the oscillator in the embodiment.
【図6】第1の実施の形態例の位相誤差検出器のブロッ
ク図である。FIG. 6 is a block diagram of a phase error detector according to the first embodiment.
【図7】実施の形態の位相誤差検出器のしきい値生成部
の回路図である。FIG. 7 is a circuit diagram of a threshold value generation unit of the phase error detector according to the embodiment.
【図8】実施の形態の位相誤差検出器のしきい値生成部
の動作の説明図である。FIG. 8 is an explanatory diagram of an operation of a threshold value generation unit of the phase error detector according to the embodiment.
【図9】実施の形態の位相誤差検出器の3値判定部の回
路図である。FIG. 9 is a circuit diagram of a three-value determination unit of the phase error detector according to the embodiment.
【図10】実施の形態の位相誤差検出器の3値判定部の
動作の説明図である。FIG. 10 is an explanatory diagram of an operation of a three-value determination unit of the phase error detector according to the embodiment.
【図11】実施の形態の位相誤差検出器のエッジ検出部
の回路図である。FIG. 11 is a circuit diagram of an edge detection unit of the phase error detector according to the embodiment.
【図12】実施の形態の位相誤差検出器の誤差検出部の
回路図である。FIG. 12 is a circuit diagram of an error detection unit of the phase error detector according to the embodiment.
【図13】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。FIG. 13 is an explanatory diagram of a detection operation of an error detection unit of the phase error detector according to the embodiment.
【図14】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。FIG. 14 is an explanatory diagram of a detection operation of an error detection unit of the phase error detector according to the embodiment.
【図15】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。FIG. 15 is an explanatory diagram of a detection operation of an error detection unit of the phase error detector according to the embodiment.
【図16】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。FIG. 16 is an explanatory diagram of a detection operation of an error detection unit of the phase error detector according to the embodiment.
【図17】本発明の第2の実施の形態におけるPLL回
路の要部のブロック図である。FIG. 17 is a block diagram of a main part of a PLL circuit according to a second embodiment of the present invention.
【図18】DCオフセットによるサンプリングデータへ
の影響の説明図である。FIG. 18 is an explanatory diagram of the influence of DC offset on sampling data.
【図19】第2の実施の形態におけるハイパスフィルタ
による機能の説明図である。FIG. 19 is an explanatory diagram of a function of a high pass filter according to the second embodiment.
【図20】第2の実施の形態における上下対称しきい値
生成部の回路図である。FIG. 20 is a circuit diagram of a vertically symmetric threshold generation unit according to the second embodiment.
【図21】第2の実施の形態における上下対称しきい値
生成部の動作の説明図である。FIG. 21 is an explanatory diagram of an operation of a vertically symmetric threshold generation unit according to the second embodiment.
【図22】本発明の第3の実施の形態におけるPLL回
路の要部のブロック図である。FIG. 22 is a block diagram of a main part of a PLL circuit according to a third embodiment of the present invention.
【図23】第3の実施の形態における動作の説明図であ
る。FIG. 23 is an explanatory diagram of an operation according to the third embodiment.
【図24】本発明の第4の実施の形態におけるPLL回
路の要部のブロック図である。FIG. 24 is a block diagram of a main part of a PLL circuit according to a fourth embodiment of the present invention.
【図25】入力レベルの変動による位相誤差情報への影
響の説明図である。FIG. 25 is an explanatory diagram of the influence of the fluctuation of the input level on the phase error information.
【図26】第4の実施の形態におけるPLL回路の動作
の説明図である。FIG. 26 is an explanatory diagram of the operation of the PLL circuit according to the fourth embodiment.
【図27】本発明の第5の実施の形態におけるPLL回
路の要部のブロック図である。FIG. 27 is a block diagram of a main part of a PLL circuit according to a fifth embodiment of the present invention.
【図28】本発明の第6の実施の形態におけるPLL回
路の要部のブロック図である。FIG. 28 is a block diagram of a main part of a PLL circuit according to a sixth embodiment of the present invention.
【図29】本発明の第7の実施の形態におけるPLL回
路の要部のブロック図である。FIG. 29 is a block diagram of a main part of a PLL circuit according to a seventh embodiment of the present invention.
【図30】パーシャルレスポンス等化波形のアイパター
ンの説明図である。FIG. 30 is an explanatory diagram of an eye pattern of a partial response equalized waveform.
2 A/D変換器 3 位相誤差検出器 4 ローパスフィルタ 5 加算器 6 発振器 7 周期測定部 11 しきい値生成部 12 3値判定部 13 エッジ検出部 14 誤差検出部 15 ハイパスフィルタ部 16 エンベロープ検出部 17 割算器 18 D/A変換器 19 AGC回路 2 A / D converter 3 Phase error detector 4 Low-pass filter 5 Adder 6 Oscillator 7 Period measurement unit 11 Threshold generation unit 12 Three-value determination unit 13 Edge detection unit 14 Error detection unit 15 High-pass filter unit 16 Envelope detection unit 17 Divider 18 D / A Converter 19 AGC Circuit
Claims (7)
力信号が再生クロックでサンプルされたデータについて
3値判定を行なうための第1、第2のしきい値を、サン
プルデータから生成するしきい値生成手段と、 順次入力されるサンプルデータについて前記第1、第2
のしきい値を用いて3値判定を行なう3値判定手段と、 前記3値判定手段による判定結果により、連続した2つ
のサンプルデータの間の期間における入力信号のエッジ
を検出するエッジ検出手段と、 前記エッジ検出手段でエッジが検出された際に、その2
つのサンプルデータの値と、前記第1又は第2のしきい
値を用いて、前記入力信号と前記再生クロックの間の位
相誤差を検出する誤差検出手段と、 から構成されることを特徴とする位相誤差検出回路。1. A threshold generation for generating first and second thresholds from sampled data for performing ternary determination on data in which an input signal having a partial response equalized waveform is sampled by a reproduction clock. Means and the first and second sample data sequentially input
A three-value determination means for performing a three-value determination using the threshold value of, and an edge detection means for detecting an edge of an input signal in a period between two consecutive sample data based on the determination result by the three-value determination means. , When an edge is detected by the edge detecting means,
Error detection means for detecting a phase error between the input signal and the reproduced clock by using the value of one sample data and the first or second threshold value. Phase error detection circuit.
力手段と、 前記クロック発振出力手段からの再生クロックをサンプ
リングクロックとして用い、パーシャルレスポンス等化
された入力信号をデジタルサンプルデータに変換する変
換手段と、 前記変換手段により得られたサンプルデータから、入力
信号と前記クロック発振出力手段からの再生クロックの
間の位相誤差情報を検出し、当該位相誤差が少なくなる
ように前記クロック発振出力手段の発振出力を制御する
位相誤差検出手段と、 を有し、 前記位相誤差検出手段は、 前記変換手段から供給されるサンプルデータについて3
値判定を行なうための第1、第2のしきい値をサンプル
データから生成し、順次入力されるサンプルデータにつ
いて前記第1、第2のしきい値を用いて3値判定を行な
い、その3値判定結果により、連続した2つのサンプル
データの間の期間における入力信号のエッジを検出し、
エッジが検出された際に、その2つのサンプルデータの
値と前記第1又は第2のしきい値を用いて、前記入力信
号と前記再生クロックの間の位相誤差を検出するように
構成されていることを特徴とするデジタルPLL回路。2. A clock oscillation output means for outputting a reproduction clock, and a conversion means for converting a partial response equalized input signal into digital sample data by using the reproduction clock from the clock oscillation output means as a sampling clock. From the sample data obtained by the conversion means, phase error information between the input signal and the reproduced clock from the clock oscillation output means is detected, and the oscillation output of the clock oscillation output means is reduced so as to reduce the phase error. A phase error detecting unit for controlling the phase error detecting unit, and the phase error detecting unit is configured to detect the sample data supplied from the converting unit.
First and second threshold values for making a value judgment are generated from the sample data, and three-value judgment is performed on the sequentially input sample data using the first and second threshold values. The value judgment result detects the edge of the input signal in the period between two consecutive sample data,
When an edge is detected, the two sample data values and the first or second threshold value are used to detect a phase error between the input signal and the recovered clock. A digital PLL circuit characterized in that
ータは、DCオフセット除去手段を介してから前記位相
誤差検出手段に入力されることを特徴とする請求項2に
記載のデジタルPLL回路。3. The digital PLL circuit according to claim 2, wherein the sample data output from the conversion means is input to the phase error detection means via a DC offset removal means.
サンプルデータを整流し、整流値から第1のしきい値を
生成し、第1のしきい値の極性を反転させて第2のしき
い値を生成することを特徴とする請求項3に記載のデジ
タルPLL回路。4. The phase error detecting means rectifies the input sample data, generates a first threshold value from the rectified value, and inverts the polarity of the first threshold value to generate a second threshold value. The digital PLL circuit according to claim 3, wherein the threshold value is generated.
抽出するとともに、 DCオフセット値を除去したサンプルデータを整流し、
整流値から第1のしきい値を生成し、第1のしきい値の
極性を反転させて第2のしきい値を生成した後、この第
1、第2のしきい値それぞれから前記DCオフセット値
を付加した値を用いて、入力されるサンプルデータにつ
いての3値判定及び位相誤差検出を実行するように構成
されたことを特徴とする請求項2に記載のデジタルPL
L回路。5. The phase error detecting means extracts a DC offset value from the input sample data and rectifies the sample data from which the DC offset value is removed,
The first threshold value is generated from the rectified value, the polarity of the first threshold value is inverted, and the second threshold value is generated. Then, the DC value is generated from each of the first and second threshold values. The digital PL according to claim 2, wherein the value added with the offset value is configured to execute the ternary determination and the phase error detection for the input sample data.
L circuit.
ータについて、そのエンベロープ値が略一定になるよう
に制御する、データレベル制御手段が設けられているこ
とを特徴とする請求項2に記載のデジタルPLL回路。6. The digital according to claim 2, further comprising data level control means for controlling the sample data output from the conversion means so that the envelope value of the sample data becomes substantially constant. PLL circuit.
ンプルデータについてのエンベロープ値を検出し、サン
プルデータの値と前記第1又は第2のしきい値を用いて
検出された位相誤差情報と、検出されたエンベロープ値
の間で割算処理を行なって、その割算結果を位相誤差情
報として出力することを特徴とする請求項2に記載のデ
ジタルPLL回路。7. The phase error detection means detects an envelope value for input sample data, and detects the phase error information detected using the value of the sample data and the first or second threshold value. 3. The digital PLL circuit according to claim 2, wherein a division process is performed between the detected envelope values, and the division result is output as phase error information.
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