JPH09231261A

JPH09231261A - Ｆｅｔモデル回路からゲートモデル回路を抽出する方法

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Publication number: JPH09231261A
Application number: JP8318062A
Authority: JP
Inventors: Arled Darryl; ダリル・アルレッド
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1995-12-01
Filing date: 1996-11-28
Publication date: 1997-09-05
Anticipated expiration: 2016-11-28
Also published as: JP3949764B2; US5734798A

Abstract

(57)【要約】【課題】ＦＥＴモデル回路からゲートモデル回路を
抽出する方法において、２つのモデル間の構造上の一致
を保持し、抽出する時間を減少させる。【解決手段】コンピュータ実現のエキスパートシステム
装置を使用して、ＦＥＴモデルからゲート・モデルを抽
出する方法は次のステップを含む。電源、グラウンドお
よびクロック信号を認識し、インバータを認識し、ＦＥ
Ｔモデル回路のすべての論理信号を認識し、保存し、各
々の認識される論理信号について、一つまたは複数の構
造ベースのブールの部分的トリーを組み立て、一つまた
は複数のブール・トリーを発見的に枝刈りし、一つまた
は複数のブールの部分的トリーから論理方程式を組み立
てる。エキスパートシステム装置は、ＦＥＴモデル入力
ネットリスト、推論エンジン、規則ベース、ユーザー入
力、およびゲートモデル出力ネットリストを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＦＥＴモデル回
路からゲートモデル回路を抽出する方法と装置に関し、
特に、ＦＥＴモデル回路と構造上の一致を保持するゲー
トモデル回路を抽出する方法と装置に関する。

【０００２】

【従来の技術】集積回路(ＩＣ)は電界効果トランジスタ
(ＦＥＴ)を用いて設計され、組み立てられるが、多くの
ツールはＩＣのゲートレベル・モデル(または少なくと
も非常に制限された数のＦＥＴを用いるモデル)を必要
とする。ＩＣのＦＥＴモデルは、ＦＥＴ、ワイヤおよび
他の構造素子(非ＦＥＴインスタンス(non-fet instance
s))を含むが、ゲートモデルは、相互接続される論理ゲ
ート(およびできる限り制限された数のＦＥＴ)を含むＩ
Ｃの機能的な抽象概念である。ＦＥＴモデルからゲート
モデルを抽出することは時間がかかり、間違いやすいプ
ロセスである。そこである設計者は、コンピュータを使
用してプロセスを自動化しようと試みた。

【０００３】ゲートモデルを抽出する一つの方法は、イ
グゾースティブ(exhaustive)・ベクトルの使用による。
イグゾースティブ・ベクトル組が回路の入力から導き出
され、ＦＥＴレベル・シミュレータによって実行され
る。各々のベクトルは１組の期待される出力を作り出
し、そこからゲートモデルが合成されうる。そのような
方法の不利益は、１)およそ１４より多い入力をもつ回
路は非常に多くのベクトルを必要とするので、方程式が
事実上扱いにくいこと、および２）状態素子(格納また
は帰還)をもつ回路はイグゾースティブ・ベクトルによ
って十分に特徴付けられることができないことを含む。
これは、それらの回路が各々の状態について付加のベク
トルを必要とし、付加のベクトルを導き出す現在の方法
は扱いにくく、効果的でないからである。

【０００４】ゲートモデルのイグゾースティブ・ベクト
ル方法の別の不利益は、結果として生じるゲートモデル
が、入力ＦＥＴモデルと構造上の類似をもたないことで
ある。それゆえ結果として生じるゲートモデルは、回
路、入力および出力を保持するが、入力と出力の間にＦ
ＥＴモデルの構造との類似点をもたない。したがって、
ツールがゲートモデル回路で誤りを示すとき、ＦＥＴモ
デル回路をデバッグすることは非常に困難になりうる。

【０００５】ゲートモデルを抽出する別の方法は、単純
な回路の認識に基づく再モデル化変換を含む。この解法
は、ＦＥＴ構造を相補形ＣＭＯＳ構造に置き換え、ゲー
トをもつ回路をプリチャージ(precharge)することを試
みる。しかしこの方法は、少数の単純な回路タイプのみ
の認識に限られる。ＣＰＵ(中央処理装置)またはＡＳＩ
Ｃ(特定用途向け集積回路)のような複雑なＩＣには非常
に多くの「規則の例外」が存在し、単純な回路の認識は
もはや可能ではない。単純な回路の認識は、ＦＥＴモデ
ルの構造上の特性を保持するのに役立つが、大規模なＩ
Ｃの回路図で使用するには全く実用的ではない。

【０００６】

【発明が解決しようとする課題】したがってこの発明の
主な目的は、２つのモデル間の構造上の一致を保持しな
がら、ＦＥＴモデル回路からゲートモデル回路を抽出す
る方法と装置を提供することである。

【０００７】この発明の別の目的は、ゲートモデル回路
を抽出するために必要とされる時間を大幅に減少させる
方法と装置を提供することである。

【０００８】またこの発明の別の目的は、正確で、実証
可能な方法および装置を提供することである。

【０００９】さらにこの発明の別の目的は、大半の抽出
プロセスから設計者を引き離すために使用されうる方法
と装置を提供することである。

【００１０】

【課題を解決するための手段】上述の目的の達成におい
て、発明者は、ＦＥＴモデル回路からゲートモデル回路
を抽出するコンピュータ実現の方法と装置を発明した。

【００１１】方法は、「エキスパートシステム」として
プログラムされるコンピュータによって実行される。エ
キスパートシステムは、コンピュータの典型的なアルゴ
リズム方法(解法に至る命令のシーケンスの実行)を、通
常人間のエキスパートによって提供される知識ベースの
方法と結びつけることを試みるシステムである。

【００１２】エキスパートシステムは一般に、知識ベー
ス、推論エンジンおよびユーザー・インタフェースとい
う３つの部分を含む。知識ベースは、典型的に人間のエ
キスパートによって供給される規則、事実および発見的
手法(hueristics)を含む。知識ベースは、推論エンジン
によって新しい事実(学習)を推論する(導き出す)ために
使用される。推論エンジンが、必要とされる事実を知識
ベースから推論することができないとき、システムのユ
ーザーは欠けている情報を供給するように促される。

【００１３】開示される方法と装置(エキスパートシス
テム)がどのように機能するかということの完全な理解
を助けるために、エキスパートシステムの概要およびPr
olog(開示されるシステムが実現されるコンピュータ言
語)が後に続く。当業者であれば、すでにこれらの分野
には精通しているはずである。

【００１４】エキスパートシステムの知識ベースは、多
数の規則グループ(またはクラス)を含む。Prologのター
ム(項)で、規則グループは次のステートメントによって
表されることができる。

【００１５】

【表１】inference_control (Name, Type, Control) ここで、Nameは規則グループの名前であり、Typeは推論
タイプであり、Controlは規則のリストを含む構造であ
る。規則推論タイプは、順次(基本エンジン)、前向きチ
ェーン(前向きエンジン)、および後ろ向きチェーン(後
ろ向きエンジン)を含む。

【００１６】順次規則グループが開かれると、その規則
は規則グループ内に示される順序で一度に一つずつ発火
(fire, 処理開始)する。前向きチェーン規則グループの
規則は、グループが開かれて開始されると活動状態にな
り、規則グループが閉じられるまで任意の時間に(任意
の順序で、規則自体の条件の合致が成功することによっ
てのみトリガされて)発火することができる。後ろ向き
チェーン規則グループはいつも活動状態である。しかし
後ろ向きチェーン規則はデマンド駆動されるので、そう
するように要求されるときにだけ発火する。後ろ向きチ
ェーン規則は、「膨らんで」貴重なコンピュータ処理時
間を浪費しうる計算を制御するために使用される。

【００１７】すべてのProlog規則は基本形式に従う。形
式は以下の通りである。

【００１８】

【表２】 rule Name if Conditions then Actions [because Notes] Prolog規則の例は次のように表されることができる。

【００１９】

【表３】 rule 'Power Connected Fet' if database instance_type(Fet,_,_) and not database redundant_fet(Fet) and fet_source_drain_signals(Fet,VDD,Sig) and database power(VDD,_) then assert signal_driven_to_power(Sig,Fet) because ['This signal is connected to power via a fet.']. 条件は、論理積「and」または論理和「or」によって区
分される一つまたは複数の節である。条件節は、エキス
パートシステムのデータベースにアクセスすることも、
ユーザ定義の述語を呼び出すこともできる。後ろ向きチ
ェーン規則照会は、条件に表される「?」演算子によっ
て行われることができる。一般に規則の条件とは、規則
の左側を言う。

【００２０】規則条件は、結論または決定(規則の右側
を言う)を従える。順次または前向きチェーン規則の右
側は、エキスパートシステム・データベースに情報をア
サート(assert)し(以下の記述でデータベースとはゲー
トモデル・データベースのこと)、データベースから情
報を取り消し、任意の他のユーザ定義の関数を実行する
ことができる１つまたは複数の動作である。後ろ向きチ
ェーン規則の右側は、後ろ向きチェーン照会の結果を定
義する一つのタームである。

【００２１】because節は任意であるので、エキスパー
トシステムの演算に入らない。それは、規則の関数に関
する文書化(documantation)に使用される。

【００２２】例えば上述の規則「Power Connected Fe
t」は次のように機能する。データベースで冗長として
マークされず、そのソース/ドレイン(Prolog述語fet_so
urce_drain_signals/3)が指示される電源信号に接続さ
れるデータベースの各々のインスタンス(instance_type
/3)について、エントリが「signal_driven_to_Power(Si
g,Fet)」のPrologのデータベースにアサートされる(加
えられる)。ここで、変数FetはＦＥＴのインスタンス名
であり、Sigは電源信号と反対のＦＥＴの信号名であ
る。

【００２３】ここで開示されるエキスパートシステムを
含む方法および装置は、電源、グラウンド(接地)および
クロック信号を認識するステップと、インバータを認識
するステップと、ＦＥＴモデル回路に含まれるすべての
論理信号を認識し、保存するステップと、認識される論
理信号の各々について、一つまたは複数の構造ベースの
ブールの部分的トリー組み立てるステップと、一つまた
は複数のブールの部分的トリーを発見的に枝刈り(pruni
ng)するステップと、一つまたは複数のブールの部分的
トリーから論理方程式を組み立てるステップを含む。

【００２４】この方法は、抽出されるゲートモデルの構
造上の整合性を保持する際の論理信号の重要性と、構造
ベースのブール・トリーの使用を認識する。構造ベース
のブール・トリーは、以下の記述で開示される新しい概
念である。部分的トリーは、論理方程式を簡略化し、ゲ
ートモデルをより高いレベルに抽象化することを助け
る。以前のゲートモデル抽出ツールは、大規模でこれら
の仕事を達成することができなかった。

【００２５】構造ベースのブールの部分的トリーの生成
によると(ここで部分的トリーの枝はＦＥＴを表す)、上
述の方法によって作り出されるゲートモデルは、そのＦ
ＥＴモデルと構造上の一致をもち、テストツールがゲー
トモデルで誤りを示すときにデバッグするのがより簡単
なＦＥＴモデルを作る。

【００２６】前もって人間に任せられる多くの推論プロ
セスを通ることによって、発明はゲートモデル回路を抽
出するに必要とされる時間を著しく減少させる。さら
に、エキスパートシステムの方法および装置は保守的(c
onservative)であって、それが適度に信頼できるときに
ＦＥＴ方向、ポート方向または回路関数を推論するにす
ぎない。

【００２７】ＦＥＴ方向、ポート方向、または回路関数
がいくぶん曖昧であるとき、エキスパートシステムは、
最も正しく効率的なモデルを作り出すように、選択肢の
間で選ぶようにユーザーを促す。しかし開示される方法
は、ユーザープロンプトを少しだけ用いて、多くのゲー
トモデルを抽出することができる。

【００２８】

【発明の実施の形態】ＦＥＴモデル回路からゲートモデ
ル回路を抽出するコンピュータ実現される方法が以下に
記述され、概して図１に示される。方法は、電源、グラ
ウンドおよびクロック信号を認識するステップ(44)と、
インバータを認識するステップ(46)と、ＦＥＴモデル回
路のすべての論理信号を認識し、保存するステップ(48)
と、認識される論理信号の各々について、一つまたは複
数の構造ベースのブールの部分的トリーを組み立てるス
テップ(50)と、一つまたは複数のブールの部分的トリー
を発見的に枝刈りするステップ(52)と、一つまたは複数
のブールの部分的トリーの各々から論理方程式を組み立
てるステップ(54)とを含む。

【００２９】方法は、プログラマブル・コンピュータ40
(またはコンピュータ40をプログラムすることができる
物理記憶媒体42に格納されるエキスパートシステムによ
って実現されることが好ましく、エキスパートシステム
は一般にＦＥＴモデル回路入力、推論エンジン、規則ベ
ース、ユーザー入力およびゲートモデル回路出力を含
む。図３４および図３５を参照されたい。推論エンジン
は規則を処理し、ゲートレベル・モデルを(出力ネット
リストの形式で)推論する際に、ＦＥＴモデル回路入力
を(入力ネットリストの形式で)使用する。

【００３０】このように方法と装置を大体説明したが、
それらをさらに詳細に説明する。ここで開示される方法
と装置は、Prologコンピュータ・プログラミング言語を
使用して開発されている。しかし特定のプログラミング
言語の使用は、開示される方法と装置を使用するために
必ずしも必要ではなく、当業者であれば異なったプログ
ラミング言語を使用して開示される方法と装置を実現す
ることを選択することができる。

【００３１】好ましい実施例で、方法は図２に示される
拡張されたステップのシーケンスを含む。方法は、ＦＥ
Ｔモデル回路に含まれる情報が入力ネットリストの形式
でエキスパートシステムに提供されることを必要とす
る。ネットリストは、回路の各々のネット(ノード)に接
続される端子のリストを提供する。

【００３２】システムの外側層(またはシェル)は、引数
を確認し、ファイルの存在を確認し、入力ネットリスト
をデータベースに読み込み、それをPrologタームに変換
し、任意に出力ネットリストを交互にフォーマットされ
るネットリストに変換する役割を果たす。外側層が入力
ネットリストをPrologタームに変換した後に、推論エン
ジンが始まる。方法のどのステップがいつ実行されるか
を実際に決定するのは推論エンジンである。規則が推論
エンジンによって発火されると、ゲートモデルの作成を
助けるという事実が、エキスパートシステムのデータベ
ースにアサートされる。

【００３３】推論エンジンは、最初に一連の順次規則グ
ループを開く。これらの第１のものは、電源、グラウン
ドおよびクロック信号を認識する役割を果たす規則グル
ープである。電源、グラウンド、およびクロック信号に
使用される信号の命名規則は次の通りである。

【００３４】

【表４】 NEG:*GND, GND, GND*, gnd*, gnd, *gnd, VSS, vss POS:*VDD, VDD, VDD*, *vdd, vdd, vdd*, *VCC, VCC, VCC*, *vcc, vcc, vcc*, *VGG, VGG, VGG*, *vgg, vgg, vgg* CLK:CK, CK*, ck, ck*, NCK, NCK*, nck, nck*, *CLK, CLK, CLK*, *clk, clk, clk*, *CKH, (CKH), *ckh, (ckh), *CKL, (CKL), *ckl, (ckl) （*は一つまたは複数の文字を表す）この方法はこれらの規則を認識して、エキスパートシス
テムのデータベースにこれらの信号について事実をアサ
ートする(44)。しかし規則は、入力ネットリストに(ま
たはネットリストに関連する個別のファイルに)含まれ
る特性によって無視されることがありえる。

【００３５】次に推論エンジンは、冗長なＦＥＴの除去
規則グループに引き続きチェーンする。強制のステップ
ではないが、冗長なＦＥＴを除去するプロセスは後の計
算と抽象化ステップをかなり簡略化する。

【００３６】冗長な並列ＦＥＴの除去は非常に簡単であ
る。２つまたはそれ以上のＦＥＴが共通のソース、ドレ
インおよびゲート接続を共有する場合、それらの１つを
除いて全てが除去される。図４を参照されたい。しかし
方法は、さらに一つのステップに進み、冗長な「ＦＥＴ
構造」を除去する。冗長な「ＦＥＴ構造」の除去は、そ
れほど簡単ではない。ＦＥＴ構造を等価性(または冗長
性)について検査する疑似符号で実現する発見的手法
は、次のように与えられる。

【００３７】

【表５】 For each signal, S, in circuit For each pair of fets, F1, F2, connected to S IF F1 & F2 of same type Put F1 (F2) in tree Tree1 (Tree2) IF redundant_trees_from_fets(F1,F2,Tree1,Tree2) mark tree Tree2 as redundant with Tree1 -------------------------- redundant_trees_from_fets(F1,F2,Tree1,Tree2): IF gate signals of F1 & F2 not same return FALSE Locate signals on other side of fets:S1,S2 IF S1 = S2 return TRUE IF either S1 or S2 is a port return FALSE IF either S1 or S2 power or ground return FALSE IF seen S1 (S2) in Tree1 (Tree2) before return FALSE For each instance, I1, connected to S1 IF I1 in Tree1 or Tree2 return FALSE IF S1 is connected to the gate of I1 return FALSE IF I1 is not a fet return FALSE IF Instance I2, connected to S2, & I2 same type as I1 & I2 not in Tree1 nor Tree2 Add I1 (I2) to Tree1 (Tree2) IF NOT redundant_trees_from_fets(I1, I2,Tree1,Tree2) return FALSE ELSE return FALSE return TRUE 簡略化のために、上述の冗長除去プロセスは、1)一つの
ＦＥＴ構造のトリーのすべてのＦＥＴゲート信号が、冗
長なＦＥＴ構造の対応するＦＥＴゲート信号と同一であ
ること、および2)ＦＥＴ構造が帰還ループを含まないこ
と、を要求する。

【００３８】除去プロセスは、それらのソースおよび/
またはドレインを通って共通のノードに接続される２つ
のＦＥＴで開始する(図５のノードＳを参照)。接続され
ているＦＥＴは同じタイプ(両方ともｐ−ＦＥＴか両方
ともｎ−ＦＥＴ)でなければならない。さらに、接続さ
れるＦＥＴのゲート信号が同一でなければならない。Ｆ
ＥＴ構造トリーは、共通のノードに接続されるＦＥＴの
各々について生成される。トリーは、ＦＥＴソース/ド
レイン接続を通って、２つのトリーが共通のノード(図
５のノードＴ)で再集結するまでパスを横断することに
よって生成される。

【００３９】回路の注記または特性が入力ネットリスト
に加えられて、インスタンスを冗長であると言明したり
(その除去を強制する)、または冗長なＦＥＴの除去プロ
セスがＦＥＴを除去しないようにすることもできる。

【００４０】続いて推論エンジンは、方法のこの時点で
２つの付加の規則グループにチェーンすることができ
る。第１に、キャパシタとして使用されるＦＥＴが発見
的に認識され、これらのＦＥＴに関する事実がエキスパ
ートシステムのデータベースにアサートされることがで
きる。ＦＥＴは、１)そのソースとドレインが両方とも
電源に(または両方ともグラウンドに)接続される(図６
４を参照)、あるいは２)それが永久に動作不能である
(つまりゲートがグラウンドに配線されたｎ−ＦＥＴ、
またはゲートが電源に配線されたｐ−ＦＥＴ)(図６５を
参照)場合、キャパシタであるとアサートされる。第２
に、レールに配線されるソースまたはドレイン(電源ま
たはグラウンド)のどちらかを有するすべてのＦＥＴ
は、データベースにそのように注記される。これらのス
テップは両方とも、後の発見的な部分的トリーの枝刈り
のステップを簡略化する。

【００４１】方法の次のステップはインバータの認識(4
6)である。再び推論エンジンは、このステップの規則グ
ループに引き続きチェーンする。最も基本の論理ゲート
として、インバータを認識して、抽象化が行われ、ゲー
トモデルの論理が最小限にされることができることが重
要である。インバータは、１)ＦＥＴの各々が共通の論
理信号へのソース/ドレイン接続をもち、２)一方のＦＥ
Ｔのｐ−ＦＥＴが、電源に接続されるソース/ドレイン
をもち、他方のＦＥＴのｎ−ＦＥＴが、グラウンドに接
続されるソース/ドレインをもち、３)ＦＥＴのゲート信
号が共通の論理信号に接続される、という一対のＦＥＴ
のパターンの合致によって認識される。また反転の関係
は、信号名N<sig>をもつネットリストの入力ポートは入
力ポート<sig>の反転であるという取り決めによって認
識される。

【００４２】インバータを認識した後に(46)、できる限
り多くのＦＥＴについて最初のＦＥＴ方向が決定される
(58)。最初のＦＥＴ方向は、電源またはグラウンド信号
を置いて、電源またはグラウンド接続に直列に接続され
そこから離れる方へ導かれる、一つまたは複数のＦＥＴ
のソース/ドレイン接続を横断することによって決定さ
れる。一端(ソース/ドレイン)が電源またはグラウンド
に接続されているＦＥＴは、その他端(ソース/ドレイ
ン)で信号を駆動すると、データベースにアサートされ
る。ＦＥＴのソース/ドレイン接続は、ＦＥＴの駆動さ
れる端が他の一つのＦＥＴのみに接続され、ポート、Ｆ
ＥＴゲート、または非ＦＥＴインスタンスが遭遇されな
い限り、横断される(横断される各々のＦＥＴが電源ま
たはグラウンドから遠ざかる方へ駆動することをデータ
ベースにアサートする)。最初のＦＥＴ方向を決定する
ために使用される規則グループは、前向きチェーン規則
グループでなければならない。

【００４３】上述のステップは、順次または前向きのチ
ェーン規則グループを開くことを含んでいる。次のいく
つかのステップは、後ろ向きチェーン規則グループを開
くことを含む。

【００４４】この方法の重要なステップは、回路の中の
すべての論理信号の認識および保存(48)である。論理信
号は、論理が生成される信号のサブセットを表す。他の
すべての回路信号は中間物と考えられ、ゲートモデル抽
出プロセスの間に包含されうる。論理信号は、ポート
(電源およびグラウンドのポートを除く)、ＦＥＴゲー
ト、あるいは非ＦＥＴインスタンスに接続される任意の
信号として定義される。非ＦＥＴインスタンスは、設計
者がＦＥＴ実現の代わりの抽象化を与えるインスタンス
をＦＥＴモデル回路に含む。例えば加算機または比較器
への接続は、非ＦＥＴインスタンスへの接続である。図
６で、認識される論理信号は、Ａ、Ｂ、Ｃ、Ｄ、Ｗおよ
びＺである。Ｖ、ＸおよびＹは中間信号と考えられ、抽
出プロセスの中に包含されることができる。

【００４５】論理信号を認識して、結果として生じるゲ
ートモデルがそのＦＥＴモデルと構造上の一致をもつこ
とが重要である。他のゲートモデル抽出方法では論理信
号を認識せず、その結果全てではないとしてもほとんど
の論理信号がゲートモデルから外される。他のゲート抽
出モデルは、パス/失敗の原理で回路のテストを可能に
したが、ＦＥＴ回路は一度誤りが注意されると、テスト
されるゲートモデルへの構造上の類似がないために、デ
バッグするのが難しかった。

【００４６】方法の次のステップは、認識される論理信
号の各々について、一つまたは複数の構造ベースのブー
ルの部分的トリーを組み立てることを含む(50)。部分的
トリーの構造の基礎(basis)は、入力ネットリストのソ
ース/ドレインＦＥＴ接続である。部分的ブール・トリ
ーは、論理信号に接続される各々のＦＥＴについて構築
される。トリーのルートは論理信号である。接続してい
るＦＥＴは幹と考えることができる。幹の他方の側に接
続される全ての他のＦＥＴは、別の論理信号または電源
/グラウンド信号が到達されるまで(リーフ(leaf))、(Ｆ
ＥＴの端と端を接続して)扇形に広がる枝を開始する。
したがって特定の論理信号は、それに関連する(各々の
ＦＥＴのトリーはそれに接続される)いくつかの部分的
トリー(森)をもつことができる。

【００４７】部分的トリーは構造ベースであるので、枝
は単なる論理パスではなく、ＦＥＴモデルにおけるＦＥ
Ｔを表す。構造ベースのブールの部分的トリーは、BDD
(boolean decision diagrams、ブールの決定図)に類似
しているが、構造の基礎をトリーに加える際にさらに一
つのステップへ進む。以前のトリーはこれを行わなかっ
た。BDDは論理ベースであり、いかなる構造とも一致し
ない。

【００４８】部分的トリーは他の論理信号で終わるの
で、それらは比較的小さく、従って管理し、推理するの
が容易である。一方、BDDおよびその他の同様の方法は
成長して非常に大きく扱いにくくなり、時間および空間
の両方で管理するのに費用がかかる。

【００４９】いくつかの部分的トリーは1-トリーであ
り、(電源に対し)高い論理信号を駆動することができる
ＦＥＴを表す。トリーのいくつかは0-トリーであり、
(グラウンドに対し)低い論理信号を駆動することができ
るＦＥＴを表す。したがって、ＮＯＲゲートは２つの1-
部分的トリーをもち、ＮＡＮＤゲートは２つの0-部分的
トリーをもつ。

【００５０】図７の論理信号Ｚは、図８で説明されるよ
うな３つの部分的トリーに関連する。

【００５１】部分的トリーは、論理信号で始まり、その
論理信号に接続されるＦＥＴを(部分的トリーの幹にな
る)そのソースまたはドレインによって識別し、ソース
および/またはドレイン接続を介して端から端まで幹に
接続されるＦＥＴを部分的トリーに加わえることによっ
て組み立てられる。部分的トリーの枝は、電源、グラウ
ンドまたは論理信号のいずれかに直面したときに終わ
る。

【００５２】この段階で、部分的トリーはＦＥＴまたは
ポートの方向を考慮せずに組み立てられるので、トリー
の枝は様々な部分的トリーに複製されることが可能であ
る。例えば、図１５のＦＥＴＦ１を含み、論理信号Ｙ
で終わる論理信号Ｚの部分的トリーは、Ｚで終わるＹの
部分的トリーのようにも見える。

【００５３】部分的トリーは組み立てられるとき、単純
な規則によって枝刈りされることができる。矛盾するゲ
ート信号がトリーの枝に見つけられる(論理反転の以前
の識別によって)場合、その枝は枝刈りされる。例えば
ゲート信号ＡをもつＦＥＴがゲート信号 ^〜Ａ(Ａの否定
またはＡの反転)をもつＦＥＴと直列である場合、その
枝は論理的に不可能を表すので枝刈りされる。

【００５４】各々の部分的トリーについて、最大の強さ
を計算することができる。計算はレール(電源およびグ
ラウンド)で強さ63から始まり、そして直列の枝パスの
各々のＦＥＴについて計算されるＦＥＴ「抵抗」を減ず
る。強さは１以下に下がることができない。抵抗はR=ma
x(K*L/W,L)として計算され、ここでＷおよびＬはそれぞ
れのＦＥＴの幅および長さである。Ｋは、ｐ−ＦＥＴお
よびｎ−ＦＥＴについてユニークな値をもつプロセスに
特有の係数である。より低い抵抗をもつゲートは、より
大きい強さをパスに加える。部分的トリーの最大の強さ
は、部分的トリーの最強の枝パスの強さに等しい。強さ
の計算は、帰還パスの識別のような後の規則に関連して
使用されうる。

【００５５】構造ベースの部分的トリーが組み立てられ
たあと(50)、多数の付加の後ろ向きチェーン規則グルー
プを使用して発見的に枝刈りされる(52)(図３)。規則グ
ループは、第１および第２フェーズのグループに小分割
される。枝刈りは第１フェーズの規則から始まって、必
要に応じて第２フェーズの規則へ進む。最後に(また必
要に応じて)、ユーザーは情報について促される。第１
および第２フェーズの規則グループの各々はさらに、部
分的トリー枝刈り規則68、74、ＦＥＴ方向規則70、76、
およびポート方向規則72、78に小分割される。ＦＥＴお
よびポート方向規則は、後ろ向きチェーンによって部分
的トリー枝刈り規則からアクセスされる。規則フェーズ
の背後の理論は、方法がユーザを促すことなく、できる
限り多く成し遂げなければならないということである。
エキスパートシステムが十分な情報を入力ネットリスト
またはそれ自身の推論規則から得ることができない場合
は、情報をユーザから得ることができる。

【００５６】第１フェーズの部分的トリー枝刈り規則(6
8)が発火されるとき、ゲートモデルに関する事実がデー
タベースにアサートされる。事実は、ＦＥＴ方向、ポー
ト方向および論理的フロー・パスに関する情報を含む
(つまり実現不可能なパスは枝刈りされる)。

【００５７】入力、出力あるいは双方向のいずれのポー
ト方向も、必ずしも入力ネットリストで指示されるとは
限らない。その結果、方法はしばしばこの情報を回路か
ら推論しなければならない。同様に通常全てのＦＥＴの
方向は与えられないので、決定されなければならない。
これは、トリー枝刈り規則が多くの情報を必要とするの
で、方法のこの時点でなされる。

【００５８】第１フェーズの部分的トリー枝刈り規則
は、必要とされる場合はいつでもＦＥＴまたはポートの
方向について照会する。照会が行われるとき、推論エン
ジンはその照会が以前に行われたかどうか決定し、もし
行われたのであればＦＥＴまたはポート方向がデータベ
ースに存在するかどうか決定する。もし存在しないなら
ば、推論エンジンは第１フェーズのＦＥＴ70またはポー
ト72の方向規則グループに後ろ向きにチェーンする。Ｆ
ＥＴまたはポート方向が決定できないならば、照会は満
足されずに戻される。付加の情報がデータベースにアサ
ートされるとき、再び質問が行われ、満足される。さも
なければＦＥＴまたはポート方向の決定は、第２フェー
ズの規則が開かれて、第２フェーズの規則またはユーザ
ーの入力のどちらかが照会を満足するまで待たなければ
ならない。

【００５９】第１フェーズの規則が可能な限り多く達成
すると、第２フェーズの部分的トリー枝刈り規則74が推
論エンジンによって開かれる。第２フェーズ規則74は、
第１または第２フェーズのＦＥＴ70、76またはポート7
2、78の方向規則をどちらも照会することができる。第
２フェーズでＦＥＴまたはポート方向が規則グループを
使用して推論されることができないとき、ユーザーは方
向について促される。方向が提供されると、規則は、新
しい情報を使用して発火しうる全ての規則が発火するま
で、重ねて発火する。任意に、ユーザーが方法の実行に
随伴することができないとき、方法は非相互作用モード
で実行させるように命令されうる。非相互作用のモード
で実行するとき、方法は未知のポートまたはＦＥＴ方向
が双方向であるとアサートしなければならない。

【００６０】部分的トリーの構造の基礎によって、推論
エンジンは部分的トリーの枝刈りがいつ完了するかを決
定することができる。部分的トリーの枝刈りは、すべて
のＦＥＴの方向(部分的トリーの枝)が知られ、それ以上
のトリー枝刈り規則68、74が発火し得ないとき完了す
る。

【００６１】論理的トリー構造(あるモデル化プロセス
によって使用される従来のBDDのような)を用いる場合、
双方向のＦＥＴおよびポート方向を分解できないこと
は、結果として生じるゲートモデルに付加の複雑さを加
える。論理的トリーを使用するとき、ＦＥＴまたはポー
ト方向の決定を強制することは不可能である。これはＦ
ＥＴ構造が表されず、多数の論理信号がゲートモデル化
プロセスに包含されるからである。

【００６２】構造ベースのブール・トリーの使用は、ゲ
ートモデルに構造上の一致を加えるだけでなく、ゲート
モデルの論理を簡略化する助けになる。

【００６３】発見的な部分的トリー枝刈り規則は次の通
りである。

【００６４】１．第１フェーズの部分的トリー枝刈り規
則部分的トリーは、そのルートの論理信号が入力ポートで
あり、部分的トリーの全ての枝が共通の論理信号で終わ
る場合、その全体を枝刈りされる。第１フェーズのポー
ト方向規則は、部分的トリーのルートが入力ポートであ
るかどうかを決定する後ろ向きチェーン照会によって発
火されることができる。この規則の背後にある論法は、
入力ポートと一つの論理信号の間の流れが、入力ポート
から遠ざかるものでなければならないということであ
る。部分的トリーによって示される流れの方向は入力ポ
ートに向いているので、入力ポートでルートした(roote
d)トリーは間違った論理パスを表しており、枝刈りされ
なければならない。図９は、この規則の適用を示してい
る。入力ポートＡは、枝刈りされる論理信号Ｓに基づく
部分的トリーを持つ。

【００６５】ある論理信号の部分的トリーが論理信号の
「安定した(sound)」トリーのグループよりも弱い場
合、その全体が枝刈りされる。安定したトリーとは、完
全な相補形ＣＭＯＳゲート(例えばＮＡＮＤゲート)のよ
うな常に駆動しているゲートを表す。この規則の理由
は、安定したゲートより弱い部分的トリーは、そのルー
トの論理信号の値に影響を与えることができないことで
ある。例えば図１０で、ＹからＺまで組み立てられた部
分的トリーは、ＺがＹからＺへのパスよりも安定したＮ
ＡＮＤゲートによって駆動されると決定される場合に枝
刈りされる。

【００６６】部分的トリーの枝は、それがＦＥＴであり
えるとき枝刈りされる。部分的トリーで示されるＦＥＴ
の方向は、それが部分的トリーのルートに向かって駆動
するということである。従って、ＦＥＴが事実上部分的
トリーのルートから遠ざかる方へ駆動すると決定される
場合、枝は論理パスではなく、枝刈りされなければなら
ない。第１フェーズのＦＥＴ方向規則は後ろ向きチェー
ン照会によって呼び出される。図１１で、ＦＥＴのＦ２
を含むＺの部分的トリーは、Ｆ２がＢに向かって(質問
における部分的トリーのルートであるＺではなく)事実
上駆動すると決定されると、枝刈りされる。

【００６７】部分的トリーは、同じ論理信号にルートし
た別の部分的トリーがそれを包含する場合にその全体を
枝刈りされる。この枝刈りステップは、構造上の部分的
トリーの論理的な枝刈りを含む。例えば、ある部分的ト
リーが「Ａ and Ｂ」という論理関数を表し、別の部分
的トリーが「Ａ and Ｂ and Ｃ」という論理関数を表す
場合、後者の部分的トリーは論理的に前者によって包含
されるので枝刈りされる。図１２を参照されたい。

【００６８】最後に、部分的トリーの枝は、そのＦＥＴ
のゲート信号の２つが互いに相反する場合に枝刈りされ
る。例えば、ある枝のＦＥＴがゲート信号Ａをもち、同
じ枝のもう一つのＦＥＴがゲート信号ＮＡ(Ａの否定)を
もつ場合、そのようなパスは実現することが不可能であ
るので、枝は枝刈りされなければならない。Ｚの部分的
トリーを含む図１３のＦＥＴの場合、ＦＥＴＦ１で始
まる枝は相反するゲート信号ＡおよびＮＡによって枝刈
りされる。

【００６９】２．第１フェーズのＦＥＴ方向規則以下の規則は後ろ向きチェーンであり、特定のＦＥＴの
方向が質問の中にあるときにのみ発火される。

【００７０】ＦＥＴが特別なタイプの方向性のないＦＥ
Ｔである場合、それは方向性のないＦＥＴのライブラリ
のＦＥＴと比較されうる。その方向がライブラリから引
き出され、データベースにアサートされる。

【００７１】ＦＥＴの方向がＦＥＴモデル・ネットリス
ト(入力ネットリスト)に含まれる場合、ＦＥＴモデル・
ネットリストで提供される方向がデータベースにアサー
トされる。

【００７２】電源またはグラウンドに接続されるＦＥＴ
はデータベースから遠ざかる方へ駆動する。

【００７３】電源またはグラウンドに接続されるＦＥＴ
は、電源またはグラウンドの接続から遠ざかる方へ駆動
する。図１４を参照されたい。

【００７４】上述したように、示されるＦＥＴ方向は、
それが部分的トリーのルートに向かって駆動するという
ことである。示されるＦＥＴ方向が、それが属する全て
の部分的トリーで一貫している場合、その示される方向
はその実際の方向であるとアサートされる。図１５で、
ＦＥＴＦ１は論理信号ＹおよびＺの部分的トリーの一
部である。Ｆ１がＹの部分的トリーから枝刈りされる場
合、この規則の適用は、Ｆ１がＺに向かって駆動するこ
とを示す(他のいかなる部分的トリーも相反する方向を
示唆しない)。

【００７５】ＦＥＴがポートへの唯一の接続を含み、そ
のソースまたはドレインを介してポートに接続されてい
る場合、それが入力ポートであるならばポートから遠ざ
かる方へ、それが出力ポートであるならばポートに向か
ってＦＥＴは駆動する。ポートが双方向であるとき、Ｆ
ＥＴ方向に関する結論は(この規則によって)導かれな
い。ポートから遠ざかる方へまたはポートに向かって駆
動するとアサートされるＦＥＴの例は、図１６および図
１７に示されている。

【００７６】ある部分的トリーが、論理信号を一方向に
(つまり電源へまたはグラウンドへ)引くことができる唯
一の部分的トリーである場合、その部分的トリーのＦＥ
Ｔはその論理信号を駆動するはずであり、ＦＥＴの示さ
れる方向はそれらの実際の方向であるとアサートされ
る。この発見的手法は、ポートに接続されないすべての
論理信号は、それらを駆動するＦＥＴによって、両方の
レール(電源とグラウンド)へ駆動されることが可能でな
ければならないと仮定する。ポートに接続される論理信
号は、回路の外の論理がそれらに影響を与えることがで
きるので、この規則から除外される。この規則は、ＦＥ
Ｔが双方向でありうるという事実を無視する。しかし双
方向ＦＥＴはまれであるために、それはめったに失敗し
ない。図１８で、ＦＥＴＦ１はＺを「１」に駆動する
ことができる唯一のＦＥＴであり、従ってＦ１はＺに向
かって駆動するとアサートされる。

【００７７】ＦＥＴが、それに対向して駆動することが
できる他のいかなる可能なトリーよりも強い「安定し
た」論理ゲート(インバータすなわち完全な相補形ＮＡ
ＮＤゲートのような)によって駆動される場合、ＦＥＴ
はより大きい論理ゲートから遠ざかる方へ駆動するとア
サートされる。例えばマスタースレーブ・レジスタで、
マスターインバータは、スレーブの帰還インバータより
もずっと大きいので、マスターとスレーブの間の転送Ｆ
ＥＴの方向はスレーブに向かって駆動すると決定され
る。図１９の転送ＦＥＴを参照されたい。

【００７８】３．第１フェーズのポート方向規則ポート方向特性が入力ネットリストに存在する場合、ポ
ート方向は指示される通りである。

【００７９】電源およびグラウンドは常に入力の方向を
持つ。

【００８０】ポートがパススルー・ポートである場合、
その方向は入力である。パススルー・ポートは回路への
接続を持たず、整合性のためにＦＥＴモデルからゲート
モデルへ単にコピーされる。

【００８１】駆動されないポート(単にＦＥＴゲートに
接続されるポート)の方向は、図２０のＡのように入力
である。

【００８２】ポートを駆動する論理が安定している場
合、ポートは帰還パスと関連せず、ポートの方向は図２
１のポートＺのように出力である。

【００８３】４．第２フェーズの部分的トリー枝刈り規
則ＦＥＴの実際の方向がその部分的トリーの枝によって示
される方向と反対であるならば、そのＦＥＴを含む枝は
枝刈りされる。この規則は、第１フェーズの枝刈り規則
と同一である。ＦＥＴおよびポートの方向は、第２フェ
ーズのＦＥＴ(76)およびポート(78)方向規則への後ろ向
きチェーン照会から得られる。ＦＥＴまたはポート方向
に関する新しい情報を得た後、後ろ向きチェーン照会が
任意の第１フェーズの規則グループに対して行われる。

【００８４】５．第２フェーズのＦＥＴ方向規則第２フェーズのＦＥＴ方向規則は、ＦＥＴ方向について
ユーザーを単に促すことである。ユーザーは、ＦＥＴが
特定の信号を駆動する、またはＦＥＴが本当に双方向で
あると応答することができる。

【００８５】促すことについてユーザーが利用可能でな
い場合、ＦＥＴは双方向であると仮定される。

【００８６】６．第２フェーズのポート方向規則ポートの部分的トリーのすべてが排除される場合、駆動
されないポートは入力の方向を持つ(図２２）。

【００８７】ポートがある部分的トリーのルートに現れ
るが、他の全ての部分的トリーから「リーフ」として排
除される場合、ポートの方向は出力または双方向のどち
らかでなければならない。ポート(図２３のポートＹ)が
回路によって両方のレールに駆動される場合、その方向
は出力であるとアサートされる。そうでない場合、それ
は図２４のポートＺのように双方向であるとアサートさ
れる(この双方向の発見的手法は、テストパターン・ジ
ェネレータがポートをより試験可能にする)。

【００８８】ポートの方向が依然として未知である場
合、ユーザーは方向について促される。

【００８９】エキスパートシステム装置の代替実施例
で、システムは、所与の「努力(effort)」をＦＥＴまた
はポート方向を得ることに注ぐように命令されうる。例
えば非常に大きいＦＥＴモデルからゲートモデルを抽出
するとき、ユーザーがＦＥＴまたはポート方向について
促される前に、システムはある程度の仕事しか出さない
ように命令されうる。こうして、コンピュータで実行さ
れる計算の数を低減させることができ、方法の実行時間
を減らすことができる。

【００９０】推論エンジンによってアクセスされる規則
グループの残りは(論理関数の決定がなければ)順次の規
則グループである。

【００９１】この方法の重要な特徴は、弱い部分的トリ
ーを弱くない(強い/支配的な)部分的トリーから分割す
る(60)能力である。分割は、ゲートモデルの論理関数を
抽出する際の助けとなる。例えば、ラッチを駆動する強
い部分的トリーから、ラッチの弱い帰還インバータを表
す弱い部分的トリーを切り離すことによって、ラッチが
そのままの状態で抽出されることができ、従ってゲート
モデルでラッチをより本来的にモデル化する。他の方法
は、多数のＦＥＴを使用して実現される状態インスタン
スを捕獲するが、オリジナルのＦＥＴ構造または回路の
記憶信号との一致を保持しない。

【００９２】上述したように、部分的トリーの最大の強
さは、部分的トリーを通る最も強いパスの強さに等し
い。弱いおよび弱くないトリーは、多様な部分的トリー
の最大の強さの比較によって切り離される。

【００９３】弱い部分的トリーは、論理信号の弱くない
1および0-トリーから切り離される。部分的トリーが弱
いとマークされるとき、「全体の」部分的トリーは弱
い。部分的トリーは、弱い部分と弱くない部分にさらに
小分割されるべきではない。

【００９４】帰還が存在しないならば、弱い部分的トリ
ーをつくる必要はないと仮定する。この仮定は、弱くな
いトリーから弱いトリーを分割する仕事を大いに簡略化
する。仮定は必ずしも正しくはないが(例えば、帰還
は、モデル化された回路の外に存在することがありえ
る)、その利益がその損失よりはるかに重要である場合
には正しい。

【００９５】切り離しプロセスを開始するために、帰還
トリーが認識されなければならない。部分的トリーは、
交差結合(cross-coupled)される２本のトリーについて
吟味される。すなわち各々の部分的トリーの論理信号
は、他のトリーへの入力である。これは２路帰還の例で
ある。図２５で、ＦＥＴＦ１、Ｆ４およびＦ５は信号
Ａのトリーにあり、ＦＥＴＦ２、Ｆ３およびＦ６は信
号Ｂのトリーにある。したがって、ＡとＢの間には帰還
が存在する。また３路および４路帰還は、この方法(２
本のトリーの間の帰還が実際に他のトリーを通過する)
を使用して認識される。図２６で、論理信号ＡとＢの間
の帰還は、信号Ｃの部分的トリーを通過する。

【００９６】より強い「反対側」に別の部分的トリーが
存在し、２本の部分的トリーが「解体されて(disjoin
t)」いない場合、帰還と関係する部分的トリーは弱い部
分的トリーである。「反対側」という用語は、反対のレ
ールへ駆動する部分的トリー(1-トリー対0-トリー)を言
う。「解体」は、部分的トリーが(トリーの論理によっ
て決定される)同じ時間に駆動することが不可能である
ことを意味する。解体の制約は、フィードフォワード・
インバータのｎ−ＦＥＴが、同じインバータのｐ−ＦＥ
Ｔの足のように強くないからといって弱いと類別される
ことを防ぐ。図２５で、部分的トリーＦ４およびＦ５
は、信号Ａをいずれのレールにも駆動することができる
Ｆ１よりも弱いので、弱いとマークされる。

【００９７】また、反対側に部分的トリーが存在せず、
論理信号(すなわち帰還トリーのルート)がポートである
かまたは非ＦＥＴインスタンスによって駆動されるかの
どちらかである場合、帰還と関係する部分的なトリーは
弱い部分的トリーである。図２７でＦＥＴＦ１は、ポ
ートＺおよび信号Ｙの間の帰還に含まれているので、こ
の規則によって弱いとマークされる。

【００９８】部分的トリーが、(電源またはグラウンド
からでななく別の論理信号から来る)転送トリーであ
り、転送信号が反対のレールへ駆動されることができる
帰還信号である場合、弱い。図２６でＦＥＴＦ７は、
この規則によって弱い部分的トリーとしてマークされ
る。

【００９９】最終的に部分的トリーは、弱い部分的トリ
ーが他方の側に存在し、部分的トリーの入力が他の部分
的トリーの入力のサブセットであれば、弱いトリーであ
る。この規則は、強いＦＥＴを一方の側にのみ駆動する
弱い論理の他方の側を拾い上げる。一方の側にだけ強い
ＦＥＴがあると、他の弱い側は、この規則なしでは認識
されない。図６６の例を参照されたい。ＦＥＴＦ２
は、ＦＥＴＦ３がすでに弱いとマークされているの
で、この規則によって弱いと認識される。すなわちＦ６
よりも弱いということである。

【０１００】部分的トリーが枝刈りされ、弱いおよび弱
くないグループに切り離されたので、それらは、完全な
構造ベースのブール・トリーを形成するように併合され
る。この点に先立ち、方法は部分的トリーによって厳格
に機能している。識別される各々の論理信号は、最高４
本のトリーを持つことができる。論理信号について可能
なトリーは、強い1-トリー、強い0-トリー、弱い1-トリ
ーおよび弱い0-トリーを含む。1-トリーは論理信号を電
源へ引く役割を果たし、0-トリーは信号をグラウンドま
で引く役割を果たす。

【０１０１】完成されるブール・トリーは、各々の論理
信号についてブール論理方程式を組み立てるために使用
される(54)。単純な変換を使用して、各々のブール・ト
リーを論理方程式に変える。直列のＦＥＴはブールのＡ
ＮＤ節「*節」を形成し、枝(またはサブ・トリー)を分
岐させることは、ブールのＯＲ節(「＋」節)を形成す
る。例えば、ＣＭＯＳＮＯＲゲートは、２つのサブ・
トリー(ブールのＯＲ節)をもつ0-トリーを含み、それぞ
れのサブ・トリーはゲート出力をグラウンドに引くこと
ができる。ＮＯＲゲートの1-トリーは、ゲートの出力を
電源に引くことができる２つの直列のＦＥＴ(ブールの
ＡＮＤ節)を含む。論理方程式は、ド・モルガン(反転)
形式で1-トリーについて組み立てられる。したがって、
ＮＯＲゲートの方程式(入力ＡおよびＢを仮定する)は以
下で表される。

【０１０２】

【数１】0-方程式 = A+B 1-方程式 = ^〜(^〜A*^〜B) (ド・モルガン形式) A+B (最終の簡略化された形式) 反転は、トリーの中のＦＥＴのタイプによって命令され
る。ｐ−ＦＥＴは反転を引き起こすが、ｎ−ＦＥＴは反
転を引き起こさない。ド・モルガン形式を使用する理由
は、安定した論理の検出(0-および1-論理方程式は両方
とも同一になる)を簡略化するためである。

【０１０３】上で述べたように、ＦＥＴ構造と厳密に一
致するゲートモデルを抽出することがこの方法の目的で
ある。これは時々最適より少し劣る論理方程式を与える
が、それは回路の問題をデバッグする際にユーザーを大
いに助ける。例えば、方程式(A+B)*(C+D)をもつＣＭＯ
Ｓ相補形ＡＮＤ-ＯＲゲートを考える。ゲートの下半分
が図２８に示されている。ブール論理を使用すると、こ
の方程式は、A*C + B*C+ A*D + B*Dという同等の方程式
に操作されることができる。しかし、ＦＥＴ構造が第１
の方程式を直接に与える場合、その方程式を保持するこ
とが好ましい(ＦＥＴＡおよびＢが並列で、ＦＥＴＣ
およびＤが並列であり、一つの並列構造は他方と直列で
ある)。操作される方程式は、ＦＥＴ構造を「逆に設計
する」こと、およびＦＥＴ構造を含む回路をデバッグす
ることを困難にする。

【０１０４】ＦＥＴモデルの物理的構造をたどるため
に、トリーから方程式への変換にはわずかな修正が必要
である。これは、トリーが格納されている態様のためで
ある。図２８に示されるＡＮＤ-ＯＲゲートの格納され
ているトリーが、図２９に表されている。方程式の変換
に対する率直なトリーは、方程式A*(C+D)＋B*(C+D)をも
たらす。この方程式は、部分的トリーの並列の組換えを
行っていないので、方程式(A+B)*(C+D)とは形式が異な
る。並列の組換えを実行するために、サブ・トリーを開
始するノード80の信号名がデータベースに格納される。
図２９で、ノード80の名前はＸ１である。ノード名は、
(C+D)サブ・トリー構造とともに格納される。したがっ
て、並列のサブ・トリーを組み換えるために、第１のス
テップはトリーのノードのリストを作り、複製を保有す
ることである。複製は、それらのノードの下方の構造が
１またはそれ以上の倍数で複製されることを意味する。
この情報を用いて、複製されるノードの上方のトリーが
組み合わせられる。

【０１０５】図２９で、複製されたノード80はＸ１であ
る。従ってノード80の上方のトリー、すなわちＡおよび
Ｂが組み合わせられることができる。これは、図３０の
トリーと図２８の並列のＦＥＴ構造を模倣する方程式(A
+B)*(C+D)を与える。

【０１０６】最後のケースは、並列の組換えに関してよ
く考えられる必要がある。図３１のＦＥＴ構造を考え
る。このＦＥＴ構造について組み立てられる構造ベース
のブール・トリーが最初に図３２に表されている。複製
されるノード82、Ｙ１の存在に注意されたい。しかし部
分的トリー枝刈りプロセスの間に、相補的な枝が枝刈り
される(上述の部分的トリー枝刈り規則を参照された
い)。これは、複製されるノード(Ｙ１)を持つが、複製
されるサブ・トリーをもたない図３３のトリーをもたら
す。このケースでは並列の組換えの試みを防ぐために、
複製されるノード82の一つが名前を付け替えられる。例
えば複製されるノード82は、Ｙ２として名前を付け替え
られる。

【０１０７】トリーは方程式に変換されると(54)、発見
的に簡略化される。方程式は、行われるべき簡略化が残
らなくなるまで、一連の象徴的な簡略化を通る。これら
の簡略化は、方程式の構造上の一致に重要な影響を与え
ない。好ましい簡略化規則グループは、以下の通りであ
る。

【０１０８】

【数２】(注：「op」はＯＲ(「＋」)またはＡＮＤ
(「*」)演算のいずれもありうる) 1. X * (X op B) => X * (1 op B) X * (^〜X op B) => X * (0 op B) X + (X op B) => X + (0 op B) X + (^〜X op B) => X + (1 op B) 2. X op (Y op Z) => X op Y op Z 3. X * ^〜X => 0 X + ^〜X => 1 4. X op X => X 5. 0 + X => X 1 + X => 1 0 * X => 0 1 * X => X 6. X * Y + Y => Y (X + Y) * Y > Y 上記の構文の簡略化に加えて、関数の簡略化も同様に行
われる。例えばNAがAの反転である場合、NAが ^〜Aに置
き換えられ、Aが ^〜NAに置き換えられることができる。
さらに、BAがNAの反転であるならば、BAおよびAは同等
であり、入れ替えられる(X op X => X 規則を使用し
て、A + BA => A)。

【０１０９】すべての論理信号について論理方程式(弱
い方程式と弱くない方程式の両方)を決定した(54)後、
ゲートモデル・ネットリストが抽出されうるように、十
分な情報がデータベースにアサートされる。しかし、さ
らに論理関数を決定すること(62)が有利である。論理関
数の決定(62)は、抽出されるゲートモデルを大いに簡略
化する抽象化である。

【０１１０】単純な相補形ＣＭＯＳ論理の場合、論理信
号の1-および0-方程式が同等であり、ゲートが信号1-ま
たは0-方程式のどちらからも導き出されうることを理解
することは容易である。プリチャージ・モデル(後述さ
れる)を抽出するときのように、ある信号についてゲー
トモデルが使用される他のケースもある。しかし、ゲー
ト変換がより複雑であるケース(すなわち、論理信号が
チャージを蓄えることができる時)もある。これらのケ
ースで、簡略化されたＦＥＴ実現が行われる。簡略化さ
れたＦＥＴ実現は、全体の0-方程式を、一つのｎ−ＦＥ
Ｔ(引き下げＦＥＴ)を駆動する１つまたは複数のゲート
と置き換えること、および全体の1-方程式を、一つのｐ
−ＦＥＴ(引き上げＦＥＴ)を駆動する１つまたは複数の
ゲートと置き換えることを含む。

【０１１１】方法はいくつかの発見的手法を実行して、
ある信号について弱い論理関数と弱くない論理関数の両
方を決定する際に、1-方程式、0-方程式、あるいは両方
の方程式(簡略化されたＦＥＴの実現)のどれが使用され
るかを決定する。以下の規則は、前向きチェーンまたは
後ろ向きチェーンのどちらでもありえる。

【０１１２】1-および0-方程式が同一であるならば、0-
方程式が論理関数を決定するために使用される。1-方程
式は、完全に相補形のゲートが0-および1-方程式の合致
をもつように、ド・モルガン形式で保有されることを思
い出されたい。図３６を参照して、信号Ｚについての方
程式は以下の通りである。

【０１１３】

【数３】0-方程式 : A*B 1-方程式 : A*B ルートした1-および0-方程式が同一である場合、0-方程
式が論理関係を決定するために使用される。典型的な論
理方程式は、他の論理信号に関して定義される。しかし
ルートした方程式は、他の論理信号ではなくポートに関
して、その方程式を拡張しようとするものである。例え
ば、図３７の信号GTOUTについて以下の方程式を考え
る。

【０１１４】

【数４】0-方程式：NGTIN * EQ ＋ B * NA 1-方程式：(NGTIN ＋ NEQ) * (B ＋ NA) NA=^〜A、NB=^〜BおよびNEQ=^〜EQがわかっていても、２つ
の方程式が合致することは明らかではない。しかし方程
式が拡張され、EQについての論理が方程式に挿入される
場合(EQ = A * B + ^〜A * ^〜B)、上記の方程式は次のよ
うになる。

【０１１５】

【数５】ルートした0-論理：NGTIN * A * B + NGTIN * NA * NB + B * NA ルートした1-論理：NGTIN * B + NGTIN * NA + B * NA ルートした方程式は同一であり、同じ方程式に簡略化す
る。証明は与えられないが、タームB * NAを用いて、タ
ームNGTIN * A * BがNGTIN * Bに簡略化することに注意
されたい。

【０１１６】ＦＥＴおよび非ＦＥＴインスタンスが論理
信号を駆動している場合、簡略化されるＦＥＴの実現は
両方の論理方程式を使用して行われる。この規則が適用
可能な状況は図３８に示されており、ここで信号Ｚは非
ＦＥＴインスタンス、例えばADD4によって駆動されるこ
とができる。

【０１１７】1-方程式がまさに(NMOS設計のような)引き
上げＦＥＴを表すならば、論理が抽出され、0-方程式が
ゲートとして実現される。引き上げＦＥＴは、常にONで
ある弱いｐ−ＦＥＴ(ゲート接地を持つ)として認識され
る。図３９で、信号Ｚについての1-方程式は引き上げＦ
ＥＴを含み、従って0-方程式(A*B)がゲートとして実現
される。

【０１１８】論理信号が、Andされるプリチャージ(Ande
d-Precharge)またはAndされる放電(Anded-Discharge)の
ケースであり、クロックされるプリチャージ/チャージ
をもつポートではなく、また記憶ノードではない(すな
わち弱い帰還インバータが存在する)場合、ゲートは、
プリチャージ/チャージの他方の側の方程式を使用して
抽出される(例えばAndされるプリチャージ(Anded-Prech
arge)のケースでは、0-方程式を使用する)。Andされる
プリチャージ(Anded-Precharge)のケースでは、0-方程
式は、余分なタームがANDされることを除いて1-方程式
と同じである。例えば、図４０のAndされるプリチャー
ジ(Anded-Precharge)回路の信号Ｚは次の方程式を持
つ。

【０１１９】

【数６】1-方程式：PRE 0-方程式：A * B * PRE 回路は、入力Ａ、ＢおよびＰＲＥ、および出力Ｚをもつ
ＮＡＮＤゲートとして抽出される。論理信号がポートで
ある場合、この規則は発火しないようにされる。リーフ
セル(leaf cell)設計者は、その値に影響を与えること
ができる信号に外部ＦＥＴをフック(hook)することが知
られているからである。論理信号が記憶ノードの一部分
である場合、ゲートは抽出されない。その代わり方程式
はラッチのセット/リセット論理の一部分になる。

【０１２０】論理信号が、プリチャージ(Precharge)ま
たは放電(Discharge)のケースであり、ポートではな
く、また記憶ノードではない(すなわち弱い帰還インバ
ータが存在する)場合、ゲートはプリチャージ(Precharg
e)/放電(Discharge)の他方の側の方程式を使用して抽出
される(例えばプリチャージ(Precharge)のケースでは、
0-方程式を使用する)。この規則は、プリチャージ(Prec
harge)/放電(Discharge)のケースがプリチャージャー(p
recharger)/ディスチャージャー(discharger)にクロッ
ク信号になることを要求し、他方の側でANDされること
を要求されるタームはないことを除いて、上記のAndさ
れるプリチャージ(Anded-Precharge)/Andされる放電(An
ded-discharge)規則と同様である。例えば、プリチャー
ジ(Precharge)のケースは図４１に示されており、そこ
で信号Ｚについて方程式は次式で示される。

【０１２１】

【数７】0-方程式：A * B 1-方程式：NCK またこの規則は、別の論理信号からの転送ＦＥＴととも
にクロック・プリチャージャーのケースを支持する。例
えば図４２について考える。そこでＣＫはＺをプリチャ
ージしており、信号Ｂは、ＡからＺまで転送ｎ−ＦＥＴ
をゲートしている。これは、結果として生じる実現がＮ
ＡＮＤゲートであるプリチャージ(Precharge)のケース
である(Z = ^〜(X * ^〜A))。

【０１２２】論理信号が３状態(tristate)のドライバで
あって単純な転送ＦＥＴではない場合、３状態のゲート
実現が使用される。３状態のドライバは図４３で示され
るように、論理信号についてルートした方程式が次の形
式で示されるものである。

【０１２３】

【数８】ルートした0-方程式： ^〜DATA * EN ルートした1-方程式： ^〜DATA + ^〜EN (ここで、ENはイネーブル信号である) 論理信号が３状態のＣＭＯＳドライバ(図４４を参照)で
ある場合、ＣＭＯＳＦＥＴの実現が行われる。この規則
は、２つのイネーブル(E1およびE2)が相補的である必要
がないという事実がなければ、３状態のドライバに類似
している。この規則の条件での間違った合致を制限する
ために、論理信号は一つの引き上げおよび引き下げＦＥ
Ｔによって駆動される必要がある。

【０１２４】論理信号が「クロックされる論理」であっ
て、３状態のドライバでない場合、実現は転送ＦＥＴに
従うゲートを使用して行われる。クロックされる論理で
は、他の方程式で相補されるタームのすべてが削除され
る場合に1-および0-方程式が安定する。例えば図４５
で、以下の信号Ｚの方程式はクロックされる論理を表
す。

【０１２５】

【数９】0-方程式：D * (EN1 + EN2) 1-方程式：D + (^〜EN1 * ^〜EN2) EN1およびEN2は0-方程式と1-方程式の間で相補的であ
り、(EN1およびEN2の全てのタームが取り除かれる)残り
の方程式は、自明であるが安定している。クロックされ
る論理は転送ＦＥＴとして実現され、除去される「相補
形式」論理(上記の例のEN1およびEN2の形式)によってゲ
ートされ、(相補形式が除去される)残りの安定した論理
によって駆動される。図４５の例で、結果として生じる
実現は(EN1＋EN2)によってゲートされる転送ＦＥＴであ
り、Ｄのインバータ(図４６)によって駆動される。

【０１２６】論理信号がシングルエンドのクロックされ
る論理のケースであり、それが記憶入力ノード(すなわ
ちラッチへの入力)であり、入力がシングルエンドであ
るならば、適当な実現は、クロックされる論理を実現す
る論理ゲートからの転送ＦＥＴである。シングルエンド
のクロックされる論理で、方程式は次の形式である。

【０１２７】

【数１０】1-方程式：A 0-方程式：CK + A 図４７の信号Ｚはこれらの方程式から導き出される。両
方の方程式は、一方の側の直列のクロック・タームがな
ければ、同じものである(クロック・タームが1-方程式
にあれば、類似の状況が存在する)。論理信号は、Ａを
生成する１つまたは複数のゲート(Ａがただ一つの信号
である場合はインバータ)を用いて実現され、ＣＫによ
って記憶ノードにゲートされる転送ＦＥＴに従う。図４
７についての実現が、図４８に示されている。入力はシ
ングルエンドであることが要求され、そうでないとこの
規則は発火されない。シングルエンドとは、クロック・
タームがoffであるので、全部の信号が(両側で)offであ
る間、「非活動に」なることが保証されていることを意
味する。クロック・タームがonである間、実現は相補形
論理ゲートと全く同様であることに注意されたい。

【０１２８】論理信号が示される記憶ノードであるなら
ば、それはＦＥＴとして実現される。示される記憶ノー
ドは、記憶入力ノードでないポートであり(すなわち、
交差結合されたインバータのような定義されたラッチで
はない)、ただ一つの方程式をもち(他方の側はＦＥＴト
リーを持たない)、一つの方程式はクロックである。Ｃ
Ｋの唯一の1-方程式を持つ図４９の信号Ｚは、示される
記憶ノードの例である。

【０１２９】論理信号が記憶入力ノードではないが、３
状態であると知られているポートからの転送ゲートを持
つ場合には、それはＦＥＴを用いて実現される。主要な
３状態が可能なポート・インスタンスは、それが入力ま
たは双方向のポートであり、それを駆動すると知られて
いるＦＥＴが存在する時である(データベースのＦＥＴ
方向から取られる)。図５０の論理信号Ｚは、信号Ｙが
３状態可能なドライバであると決定されるとき、この規
則の必要条件を満足する。このケースでは(および論理
関数上の適用可能な規則がないとき)、信号が３状態に
なるように、論理信号への転送ゲートをＦＥＴとして実
現することが好ましい。

【０１３０】論理信号がポートであり、一つのレールに
のみ引くＦＥＴがあり、ポートは厳密に出力であるかま
たは他の可能なレシーバをもたない双方向であるかのど
ちらかである場合、ＦＥＴ実現が行われる。この規則の
発火を引き起こすケースについて図５１を参照された
い。ポートがレシーバと双方向である場合、ユーザは、
ＦＥＴが一体必要とされるかを理解するように促される
ことがありえる。

【０１３１】論理信号が両側の論理方程式をもつ入力ま
たは双方向ポートであって、記憶ノードではない場合、
ＦＥＴ実現が行われる。この規則は、ゲートが入力ポー
トに対向して駆動するように(それはある試験装置に問
題を引き起こす)使用されないようにする。図５２でこ
の規則は、ゲートＡおよびＢが入力ポートＩＮに対向し
て駆動することを防ぐ。

【０１３２】論理信号が他の論理信号から転送ＦＥＴへ
接続されるだけであり、それが記憶ノードでないなら
ば、ＦＥＴ実現が行われる。これは、図５３の信号Ｚに
ついて示されるような変換関数を表すための最も自然な
方法である。

【０１３３】論理信号の一方の側の方程式が１または０
のどちらかであり、他方の方程式が反対(ドライブファ
イトを示す)でなければ、ゲート実現(例えばバッファ)
は常に1 (「通電している(hot)」側)である方程式を使
用して行われる。図５４は、VDDの反転である信号Ｚの
実現を示す。信号Ｚの0-方程式は、VDDに結びつけられ
るゲートをもつＦＥＴのために常に「通電している」。

【０１３４】弱い帰還がゲート実現をもつ論理信号につ
いて存在するならば(上述の規則の１つからの実現によ
る)、その弱い帰還は、ゲートモデル・ネットリストか
ら切り捨てられる。方法によって弱いと認識される図５
５のＦＥＴＦ１は、実現から切り捨てられる。この規
則は、単に電気的理由のためにだけ存在する帰還を切り
捨てる。

【０１３５】ルートした方程式が論理信号の一方の側に
ついて生成されることができないならば、その側は切り
捨てられ、論理関数はその側について生成されない。図
５６の信号Ｚの0-方程式は、Ｙを論理信号にもってくる
道がないので切り捨てられる。標準的な方程式が論理信
号について存在するが、ルートした方程式が生成される
ことができない場合、論理的な矛盾が見つけられる(A *
^〜Aのように)。

【０１３６】弱い帰還がインバータの一方の側だけに一
つのＦＥＴを含む場合、弱い帰還は無視される(切り捨
てられる)。図５７の実現で、弱い帰還インバータであ
るＦ１は無視される。弱い帰還は、単に電気的目的(例
えば信号を「支える」)のために存在する。

【０１３７】記憶ノード(交差結合されたインバータの
ような)が、ＦＥＴ論理によって前後両方で設定され(図
５８の記憶ノードのＦＥＴＦ１およびＦ２のように両
方のインバータの入力で設定され)、設定方程式の一方
が他方を包含する場合、包含される方程式は切り捨てら
れる。

【０１３８】論理信号が記憶ノードであり、弱い帰還が
無視されなかった場合、セット/リセット・ラッチを示
すＦＥＴ実現が行われる。

【０１３９】上述の論理関数規則が論理信号を実現する
ことができない場合、ユーザーが促される。ユーザー
は、１)実現のために1-または0-方程式のどちらかを選
択し、それによってゲート実現をもたらす、２)ＦＥＴ
実現を選択する、３)方程式を切り捨て、論理関数の実
現を全体で不要にする、という選択を与えられることが
できる。これらの選択は、弱い論理信号と弱くない論理
信号の両方に関連して与えられる。

【０１４０】特性を入力ネットリストに加えて、上で述
べられた規則の実現を受け付けないようにしてもよい
(この方法の全ての規則によくあることである)。

【０１４１】論理関数が決定され(62)、各々の論理信号
について使用される実現のタイプがわかると、論理関数
がゲートとしてマップされる(64)。

【０１４２】1-または0-方程式だけを使用してその関数
を決定する各々の論理信号の場合、ゲートは示されるゲ
ート出力の反転があること記憶して、直接にマップされ
ることができる。例えば、0-方程式Z = A * Bを使用す
る実現は、入力ＡおよびＢをもつＮＡＮＤゲートを生成
する。弱い方程式から実現されるゲートは、そういうも
のとしてマークされる(出力ネットリストの強さの指定
を含む)。

【０１４３】ＦＥＴを使用して実現される各々の論理信
号の場合には、1-および0-方程式が、それぞれｐ−ＦＥ
Ｔおよびｎ−ＦＥＴに置き換えられる。そしてゲートが
方程式から生成されて、各々のＦＥＴゲート信号を駆動
する。転送ＦＥＴの場合には、転送ＦＥＴが来る各々の
論理信号の方程式が分離され、別々に実現される。この
規則を使用して行われる模範的な変換が図５９に示され
ており、そこで信号Ｚは、ｐ−ＦＥＴおよびｎ−ＦＥＴ
を駆動するゲートを用いて実現される。

【０１４４】(実現される)論理関数をゲートとしてマッ
プした後、ゲートは以下の規則を使用して最適化され
る。

【０１４５】ゲートの実現(A * ^〜B) + (^〜A * B)はＸ
ＯＲゲートとして認識され、そのようなものによって置
き換えられる。

【０１４６】ＦＥＴがラッチの両端を駆動する(すなわ
ち、帰還インバータの両端を駆動するＦＥＴがある)場
合、それが生じる信号を反転させることによって一端か
ら他端にＦＥＴを動かす試みがなされる。これを行うと
きの制約は、１)その駆動ＦＥＴが動かされると考えら
れる弱い帰還ゲートは、インバータであるか、または帰
還グループの外のゲートによってその出力を受け取らせ
るかのどちらかである(そうでないと、その関数はそれ
を動かすことによって改悪されうる)、および２)ラッチ
の端を駆動するＦＥＴトリーは双方向でありえない(RAM
セルによくあることである)、ということである。ＦＥ
Ｔを動かすことによって、ラッチの端を駆動するＦＥＴ
トリーに冗長をつくる場合、それは取り除かれる。この
規則を使用して実行される模範的な最適化が、図６０に
示されている。ＦＥＴＦ２の動きに注意されたい。

【０１４７】チェーンが奇数の長さであるならば、イン
バータのチェーンは一つのインバータに納められる。チ
ェーンが偶数の長さであるならば、インバータのチェー
ンは１つのバッファに納められる。

【０１４８】インバータが全ての入力を単純な論理ゲー
トに駆動するならば、ゲートおよびインバータは、全て
の入力の反転された意味を使用して、それらの論理「二
重(dual)」よって置き換えられる。例えば、ＮＯＲゲー
トへの全ての入力が反転されるならば、ＮＯＲゲートお
よびインバータは反転された入力を使用してＡＮＤゲー
トによって置き換えられる(図６１)。この規則を使用す
ることに対する制約は、どの入力もゲートを通る帰還と
関係し得ないということである。

【０１４９】バッファは削除され、以下の一つが真であ
ることが与えられる(それによって、バッファは、両側
の可能な３状態のノードの目前で保持されるようにな
る)。1)出力はポートでなく、ＦＥＴによって受け取ら
れず、記憶ノードでない。2)入力はポートでなく、ＦＥ
Ｔによって受け取られず、記憶ノードでない。

【０１５０】ゲートおよび以下のインバータ(中間信号
を受け取るゲートをもたない)は、相補的なゲートによ
って置き換えられる。例えば、インバータ(ＮＯＴゲー
ト)に続くＮＡＮＤゲートは、ＡＮＤゲートによって置
き換えられる。

【０１５１】ゲート最適化の後に使われないで残される
ゲートは、出力ネットリストから除去される。

【０１５２】多くの特性を、出力ネットリストのインス
タンスおよび信号に加えることは有用である。特性は、
弱いゲート、記憶ノード、相補的入力のような信号に関
わる仮定(上述されたN<sig>取り決め)、プリチャージ、
その他の識別を含むことができる。

【０１５３】上で実現されるゲート(ゲート・プリミテ
ィブ)は、当業者によって他のゲート・プリミティブに
マップされてもよい(66)。

【０１５４】上で開示される方法の保守的な性質は、非
常に正確なゲートモデル(すなわち出力ネットリスト)の
抽出をもたらす。通常ＦＥＴおよびポートの方向は推論
されうるが、そうすることができない場合、それらの方
向はユーザーからリクエストされる。方法は、大胆な仮
定を作るのではなく、事実を推論するように設計され
る。

【０１５５】ＦＥＴモデル、および上述の方法を使用し
てそこから抽出されるゲートモデルは、図６２および図
６３にそれぞれ示されている。

【０１５６】本発明は例として次の実施態様を含む。（１）a)ＦＥＴモデル回路の電源、グラウンドおよびク
ロック信号を認識するステップ(44)と、 b)ＦＥＴモデル回路のインバータを認識するステップ(4
6)と、 c)ＦＥＴモデル回路のすべての論理信号を認識し、保存
するステップ(48)と、 d)認識される論理信号の各々について、一つまたは複数
の構造ベースのブールの部分的トリーを組み立てるステ
ップ(50)と、 e)一つまたは複数のブールの部分的トリーを発見的に枝
刈りするステップ(52)と、 f)一つまたは複数のブールの部分的トリーから論理方程
式を組み立てるステップ(54)と、を含む、ＦＥＴモデル回路からゲートモデル回路を抽出
する方法。

【０１５７】（２）さらに、一つまたは複数のブールの
部分的トリーを組み立てるに先立ち、各々のＦＥＴにつ
いて最初のＦＥＴ方向を決定するステップ(58)を含む、
上記(1)の方法。（３）さらに、一つまたは複数のブールの部分的トリー
を組み立てるに先立ち、冗長なＦＥＴを削除するステッ
プ(56)を含む、上記(2)の方法。（４）さらに、一つまたは複数のブールの部分的トリー
から論理方程式を組み立てるに先立ち、弱い部分的トリ
ーを弱くない部分的トリーから分けるステップ(60)を含
む、上記(3)の方法。（５）さらに、共通の論理信号にルートした一つまたは
複数の弱いおよび弱くないサブセットのそれぞれについ
て、論理関数を決定するステップ(62)を含む、上記(4)
の方法。（６）さらに、上記(5)で決定される論理関数を、対応
するゲート・プリミティブにマップするステップ(64)を
含む、上記(5)の方法。

【０１５８】（７）一つまたは複数のブールの部分的ト
リーを発見的に枝刈りする上記ステップ(52)は、 a)ＦＥＴモデル回路のポートのポート方向を分解するス
テップ(72、78)と、 b)ＦＥＴモデル回路のＦＥＴのＦＥＴ方向を分解するス
テップ(70、76)と、 c)ポートとＦＥＴの両方の方向を分解するために、必要
なところで、方法のユーザーを促すステップと、を含む上記(1)の方法。

【０１５９】（８）プログラマブル・コンピュータ(40)
において、ＦＥＴモデル回路をゲートモデル回路に変え
るエキスパートシステムであって、 a)ＦＥＴモデル入力ネットリストと、 b)推論エンジンと、 c)規則ベースと、 d)ユーザー入力と、 e)ゲートモデル出力ネットリストと、を含む、上記エキ
スパートシステム。

【０１６０】（９）上記規則ベースが、 a)少なくとも一つの発見的なトリー枝刈り規則ベース(6
8、74)と、 b)少なくとも一つのポート方向規則ベース(72、78)と、 c)少なくとも一つのＦＥＴ方向規則ベース(70、76)と、を含む、上記(8)のエキスパートシステム。

【０１６１】（１０）上記ＦＥＴモデル入力ネットリス
トが、ネットリスト・インタープリタを含む、上記(8)
のエキスパートシステム。

【０１６２】

【発明の効果】本発明によると、ＦＥＴモデル回路から
ゲートモデル回路を抽出する方法において、２つのモデ
ル間の構造上の一致を保持し、抽出する時間を減少させ
ることができる。

【図面の簡単な説明】

【図１】ＦＥＴモデルからゲートモデルを抽出する方法
のフローチャートである。

【図２】図１に示されるＦＥＴモデルからゲートモデル
を抽出する方法のより詳細なフローチャートである。

【図３】図１および図２の方法で使用される部分的トリ
ーの枝刈り、ＦＥＴ方向、およびポート方向規則グルー
プの間で起こるチェーンのフローチャートである。

【図４】冗長な並列のＦＥＴＡを示す回路図である。

【図５】ＦＥＴＡ、Ｂ、ＣおよびＤの複雑なＦＥＴの
冗長を示す回路図である。

【図６】多様な論理および中間信号を示す回路図であ
る。

【図７】論理信号Ｚに接続される多様なＦＥＴを示す回
路図である。

【図８】図１または図２の方法によって図７の論理信号
Ｚについて生成される部分的トリーを示す図である。

【図９】唯一の論理信号Ｓに接続されている入力ポート
へのすべての接続を示す回路図である。

【図１０】安定したＮＡＮＤゲートによって駆動される
信号を示す回路図である。

【図１１】示される方向と反対の方向をもつＦＥＴＦ
２を示す回路図である。

【図１２】代替の論理経路によって包含される論理パス
を示す回路図である

【図１３】一致しないゲート信号をもつＦＥＴＡおよ
びＮＡをもつ論理パスの回路図である。

【図１４】グラウンドに接続されたＦＥＴＤを示す回
路図である。

【図１５】論理信号ＹおよびＺの部分的トリーに含まれ
るＦＥＴＦ１を示す回路図である。

【図１６】入力ポートから遠ざかる方へ駆動するＦＥＴ
を示す回路図である。

【図１７】出力ポートの方へ向かって駆動するＦＥＴを
示す回路図である。

【図１８】信号Ｚを論理１へ駆動することが可能な唯一
のＦＥＴであるＦＥＴＦ１を示す回路図である。

【図１９】マスター/スレーブ・レジスタの転送ＦＥＴ
Ｆ１を示す回路図である。

【図２０】駆動されないポートＡを示す回路図である。

【図２１】ポートＺを駆動する安定した論理を示す回路
図である。

【図２２】駆動されない入力ポートＺを示す回路図であ
る。

【図２３】出力ポートＹを示す回路図である。

【図２４】双方向ポートＺを示す回路図である。

【図２５】２路帰還を示す回路図である。

【図２６】３路帰還を示す回路図である。

【図２７】ポートＺと信号Ｙの間の帰還に含まれる弱い
ＦＥＴＦ１を示す回路図である。

【図２８】ＣＭＯＳ相補形ＡＮＤ-ＯＲゲートの下半分
を示す回路図である。

【図２９】図２８のゲート部分のブール(boolean)・ト
リーを示す図である。

【図３０】並列の組換えが図１および図２の方法によっ
て実行されたあとの、図２８のゲート部分のブール・ト
リーを示す図である。

【図３１】並列の組換えを受けないブール・トリーと関
連する図２８と同様のＦＥＴ構造を示す回路図である。

【図３２】図３１の回路図のブール・トリーを示す図で
ある。

【図３３】図１および図２の方法によって枝刈りが実行
されたあとの、図３２のブール・トリーを示す図であ
る。

【図３４】図１および図２の方法が実現されうるコンピ
ュータを示す図である。

【図３５】図１および図２の方法を実現するために図３
４のコンピュータをプログラムすることができる物理記
憶媒体を示す図である。

【図３６】同一の1-および0-論理方程式をもつ信号Ｚを
示す回路図である。

【図３７】同一のルートした1-および0-論理方程式をも
つ信号Ｚを示す回路図である。

【図３８】非ＦＥＴインスタンスによって駆動される信
号Ｚを示す回路図である。

【図３９】引き上げＦＥＴである1-論理方程式をもつ信
号Ｚを示す回路図である。

【図４０】Andされるプリチャージ(Anded-Precharge)回
路を示す回路図である。

【図４１】プリチャージ(Precharge)回路を示す回路図
である。

【図４２】クロック・プリチャージャーを示す回路図で
ある。

【図４３】ＦＥＴモデルの３状態のドライバに対応する
ゲートモデルを示す図である。

【図４４】ＦＥＴモデルの３状態のＣＭＯＳドライバに
対応するゲートモデルを示す図である。

【図４５】クロックされる論理を示す回路図である。

【図４６】図１および図２の方法によって抽出される、
図４５のクロックされる論理のゲートモデルである。

【図４７】シングルエンドのクロックされる論理を示す
回路図である。

【図４８】図１および図２の方法によって抽出される、
図４７の回路図のゲートモデルである。

【図４９】示される記憶ノードを示す回路図である。

【図５０】既知の３状態可能なポートからの転送ゲート
をもつ信号Ｚを示す回路図である。

【図５１】一つのレールのみへ引くＦＥＴに接続された
ポートを示す回路図である。

【図５２】1-および0-論理方程式をもつ、記憶ノードで
ない論理信号を示す回路図である。

【図５３】転送ＦＥＴのみに接続される論理信号Ｚを示
す回路図である。

【図５４】図１および図２の方法によって「熱い」側を
もつ論理信号について抽出されるゲートモデルを示す図
である。

【図５５】弱い帰還ＦＥＴＦ１を示す回路図である。

【図５６】ルートした1-論理方程式が導き出されること
ができない信号Ｚを示す回路図である。

【図５７】別の弱い帰還ＦＥＴＦ１を示す回路図であ
る。

【図５８】ＦＥＴ論理によってその前後で設定される記
憶ノードを示す回路図である。

【図５９】1-および0-論理方程式のＦＥＴを使用して実
現される信号Ｚについて生成されるゲートモデルを示
す。

【図６０】第１のゲート最適化プロセスを示す図であ
る。

【図６１】第２のゲート最適化プロセスを示す図であ
る。

【図６２】ＦＥＴモデル回路の回路図である。

【図６３】図１および図２の方法によって抽出される、
図３６のＦＥＴモデル回路に対応するゲートモデル回路
である。

【図６４】第１の対のＦＥＴ実現されるキャパシタを示
す図である。

【図６５】第２の対のＦＥＴ実現されるキャパシタを示
す図である。

【図６６】２路帰還を示す別の回路図である。

Claims

【特許請求の範囲】

【請求項１】ＦＥＴモデル回路の電源、グラウンドおよ
びクロック信号を認識するステップと、ＦＥＴモデル回路のインバータを認識するステップと、ＦＥＴモデル回路のすべての論理信号を認識し、保存す
るステップと、認識される論理信号の各々について、一つまたは複数の
構造ベースのブールの部分的トリーを組み立てるステッ
プと、一つまたは複数のブールの部分的トリーを発見的に枝刈
りするステップと、一つまたは複数のブールの部分的トリーから論理方程式
を組み立てるステップと、を含む、ＦＥＴモデル回路か
らゲートモデル回路を抽出する方法。