JPH09222987A - 共用データ構造体のバッファ内のデータの転送の方法およびシステム - Google Patents
共用データ構造体のバッファ内のデータの転送の方法およびシステムInfo
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- JPH09222987A JPH09222987A JP8195282A JP19528296A JPH09222987A JP H09222987 A JPH09222987 A JP H09222987A JP 8195282 A JP8195282 A JP 8195282A JP 19528296 A JP19528296 A JP 19528296A JP H09222987 A JPH09222987 A JP H09222987A
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】
【課題】 メモリ内の共用データ構造体のデータ転送に
おけるハードウェアとソフトウェアの対話のための方法
および装置を提供する。 【解決の手段】 この方法および装置は、同じデータに
異なるソフトウェアがアクセスを試みるのを防ぐのに必
要なミューテックス・ロッキングの数を少なくし、バッ
ファ置換とパケット到着の間の衝突を防ぐために使用中
の各バッファの索引値を保持する。本発明の方法および
装置の一実施形態では、コンピュータ・システムの受信
ハードウェアが、使用中の各バッファの索引値を保持す
る。この索引値はミューテックスによって保護された完
了リングに入れられ、ミューテックスによって保護され
たソフトウェア・キューに入れられる。これらのミュー
テックスによって、所与の索引を所与の時点で１つのス
レッドのみが処理することが保証される。ソフトウェア
・アドレスおよび関連情報が入ったバッファ・テーブル
は、ミューテックス・ロッキングを必要としない。
おけるハードウェアとソフトウェアの対話のための方法
および装置を提供する。 【解決の手段】 この方法および装置は、同じデータに
異なるソフトウェアがアクセスを試みるのを防ぐのに必
要なミューテックス・ロッキングの数を少なくし、バッ
ファ置換とパケット到着の間の衝突を防ぐために使用中
の各バッファの索引値を保持する。本発明の方法および
装置の一実施形態では、コンピュータ・システムの受信
ハードウェアが、使用中の各バッファの索引値を保持す
る。この索引値はミューテックスによって保護された完
了リングに入れられ、ミューテックスによって保護され
たソフトウェア・キューに入れられる。これらのミュー
テックスによって、所与の索引を所与の時点で１つのス
レッドのみが処理することが保証される。ソフトウェア
・アドレスおよび関連情報が入ったバッファ・テーブル
は、ミューテックス・ロッキングを必要としない。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ・シ
ステムにおける共用データ構造体によるハードウェアと
ソフトウェアの対話の分野に関する。特に、本発明の方
法および装置は、システム全体のパフォーマンスを向上
させる、共用データ構造体のバッファ・アドレスの索引
付けに関する。
ステムにおける共用データ構造体によるハードウェアと
ソフトウェアの対話の分野に関する。特に、本発明の方
法および装置は、システム全体のパフォーマンスを向上
させる、共用データ構造体のバッファ・アドレスの索引
付けに関する。
【０００２】
【従来の技術】コンピュータに関するメモリとは、一般
に、命令を実行するために使用される処理装置内および
他の内部記憶装置内のアドレス可能記憶空間のすべてで
ある。コンピュータ・システムおよびその他の「インテ
リジェント」システムがホスト・メモリを備えることは
周知である。一般に、ホスト・メモリは、所定のアドレ
ス範囲内にある任意のバイト・サイズのいくつかのデー
タ・バッファを含む。これらのデータ・バッファは、所
定のアドレス範囲内で固有にアドレスされて、データへ
の選択的なアクセスを可能にし、それに続く処理または
送信を可能にする。データ・バッファはメモリ内のバッ
ファ・リングの一部として循環的な順序で配列すること
ができる。
に、命令を実行するために使用される処理装置内および
他の内部記憶装置内のアドレス可能記憶空間のすべてで
ある。コンピュータ・システムおよびその他の「インテ
リジェント」システムがホスト・メモリを備えることは
周知である。一般に、ホスト・メモリは、所定のアドレ
ス範囲内にある任意のバイト・サイズのいくつかのデー
タ・バッファを含む。これらのデータ・バッファは、所
定のアドレス範囲内で固有にアドレスされて、データへ
の選択的なアクセスを可能にし、それに続く処理または
送信を可能にする。データ・バッファはメモリ内のバッ
ファ・リングの一部として循環的な順序で配列すること
ができる。
【０００３】図１に、多くのミューテックス・ロッキン
グを使用して共用データ構造体のデータ転送を管理する
従来技術の方法の実施例を示す。記述子リング１００は
１つまたは複数のバッファ１０２を有することができ
る。バッファ・テーブル１０４によって、バッファ・ア
ドレスを含むバッファ情報がリストされる。完了リング
１０６も１つまたは複数のバッファを有することができ
る。
グを使用して共用データ構造体のデータ転送を管理する
従来技術の方法の実施例を示す。記述子リング１００は
１つまたは複数のバッファ１０２を有することができ
る。バッファ・テーブル１０４によって、バッファ・ア
ドレスを含むバッファ情報がリストされる。完了リング
１０６も１つまたは複数のバッファを有することができ
る。
【０００４】ミューテックス１（ＭＵＴＥＸ＿１）、
２、および３は、所与の時点に、同じ共用変数またはク
リティカル・セクションのグループの実行メンバーに、
１つの非同期プロシージャしかアクセスすることができ
ないようにするルーチンである。より明確には、ミュー
テックスとは相互排除の概念を指す。本明細書で使用す
る限りでは、ミューテックスとは、一度に１つのソフト
ウェア・アプリケーションだけが、記述子リングおよび
バッファ・テーブルにアクセスし使用すること、ができ
るようにするルーチンを指す。アプリケーションがミュ
ーテックス・ロックを獲得することができるようにミュ
ーテックスを自動的に獲得するルーチンもある。ミュー
テックス・ロックは、バッファ・テーブル内と記述子リ
ング内とを問わず同じ場所を異なるスレッドが選択しな
いようにする。
２、および３は、所与の時点に、同じ共用変数またはク
リティカル・セクションのグループの実行メンバーに、
１つの非同期プロシージャしかアクセスすることができ
ないようにするルーチンである。より明確には、ミュー
テックスとは相互排除の概念を指す。本明細書で使用す
る限りでは、ミューテックスとは、一度に１つのソフト
ウェア・アプリケーションだけが、記述子リングおよび
バッファ・テーブルにアクセスし使用すること、ができ
るようにするルーチンを指す。アプリケーションがミュ
ーテックス・ロックを獲得することができるようにミュ
ーテックスを自動的に獲得するルーチンもある。ミュー
テックス・ロックは、バッファ・テーブル内と記述子リ
ング内とを問わず同じ場所を異なるスレッドが選択しな
いようにする。
【０００５】従来の方法および装置の実施例では、ソフ
トウェアは一般に、ハードウェアが使用できるようにい
くつかのバッファ・アドレスを記述子リング１００にキ
ューイングする。ハードウェアは記述子リング１００を
読み取ってバッファ・アドレスを取り出す。次に、ハー
ドウェアは記述子リング１００に書き戻し、ビットをク
リアし、それによってハードウェアがそのバッファ・ア
ドレスをピックアップしたことをソフトウェアに知らせ
る。ハードウェアはパケットの処理を終了すると、その
記述子を完了リング１０６に入れる。
トウェアは一般に、ハードウェアが使用できるようにい
くつかのバッファ・アドレスを記述子リング１００にキ
ューイングする。ハードウェアは記述子リング１００を
読み取ってバッファ・アドレスを取り出す。次に、ハー
ドウェアは記述子リング１００に書き戻し、ビットをク
リアし、それによってハードウェアがそのバッファ・ア
ドレスをピックアップしたことをソフトウェアに知らせ
る。ハードウェアはパケットの処理を終了すると、その
記述子を完了リング１０６に入れる。
【０００６】バッファＡ １０２のアドレスＡは、ハー
ドウェアがバッファＡ １０２にアクセスするためと、
そのバッファにデータをＤＭＡ（ダイレクト・メモリ・
アクセス）によって送るために使用するアドレスであ
る。このアドレスは入出力バス上にのみ存在するため、
ソフトウェアはこのアドレスを使用することができな
い。したがって、ソフトウェアは、入出力アドレスおよ
び対応するカーネル・アドレスをリストしたバッファー
・テーブル１０４を使用して、必要なバッファ情報を指
すアドレスＡを入手する。記述子リング１００上にバッ
ファ・アドレスを置くために、ソフトウェアは記述子リ
ング１００とバッファ・テーブル１０４をミューテック
ス・ロックして、記述子リング１００およびバッファ・
テーブルの同じアドレスに他のソフトウェアが同時にア
クセスを試みることができないようにする。
ドウェアがバッファＡ １０２にアクセスするためと、
そのバッファにデータをＤＭＡ（ダイレクト・メモリ・
アクセス）によって送るために使用するアドレスであ
る。このアドレスは入出力バス上にのみ存在するため、
ソフトウェアはこのアドレスを使用することができな
い。したがって、ソフトウェアは、入出力アドレスおよ
び対応するカーネル・アドレスをリストしたバッファー
・テーブル１０４を使用して、必要なバッファ情報を指
すアドレスＡを入手する。記述子リング１００上にバッ
ファ・アドレスを置くために、ソフトウェアは記述子リ
ング１００とバッファ・テーブル１０４をミューテック
ス・ロックして、記述子リング１００およびバッファ・
テーブルの同じアドレスに他のソフトウェアが同時にア
クセスを試みることができないようにする。
【０００７】ソフトウェアがバッファ・テーブル１０４
を更新し、記述子リング１００上にバッファを置いた後
は、ソフトウェアは両方のミューテックスを放棄する。
その後、ハードウェアはそのバッファをピックアップし
て、必要なデータをその中にＤＭＡし、完了リング１０
６上に置き、割込みを開始することができる。次にソフ
トウェアは完了リング１０６のミューテックス３と、再
びバッファ・テーブル１０４のミューテックス２を獲得
する。ソフトウェアが完了リング１０６からバッファＡ
１０２を取り出して、バッファ・テーブル１０４内の
バッファＡアドレスを探索（サーチ）し、バッファ・テ
ーブル１０４から必要な情報を取り出し、バッファ内の
データを所望により処理する。
を更新し、記述子リング１００上にバッファを置いた後
は、ソフトウェアは両方のミューテックスを放棄する。
その後、ハードウェアはそのバッファをピックアップし
て、必要なデータをその中にＤＭＡし、完了リング１０
６上に置き、割込みを開始することができる。次にソフ
トウェアは完了リング１０６のミューテックス３と、再
びバッファ・テーブル１０４のミューテックス２を獲得
する。ソフトウェアが完了リング１０６からバッファＡ
１０２を取り出して、バッファ・テーブル１０４内の
バッファＡアドレスを探索（サーチ）し、バッファ・テ
ーブル１０４から必要な情報を取り出し、バッファ内の
データを所望により処理する。
【０００８】したがって、従来の方法および装置は、共
用データ構造体にアクセスを試みるいくつかの実行スレ
ッドを有することができるマルチスレッド装置ドライバ
を使用する。競合を避けるために、ミューテックスによ
って共有データ構造体を保護し、スレッド・アクセスを
逐次化する。この従来の方法および装置の欠点は、逐次
化によって全体的なシステム・パフォーマンスが損なわ
れることである。言い換えると、従来の方法および装置
を使用すると、ソフトウェア・アプリケーションは、ハ
ードウェアが使用するように記述子リング上にバッファ
を置くために、記述子リングのミューテックスを獲得し
なければならず、バッファ・テーブルのためのもう１つ
のミューテックスを獲得しなければならない。
用データ構造体にアクセスを試みるいくつかの実行スレ
ッドを有することができるマルチスレッド装置ドライバ
を使用する。競合を避けるために、ミューテックスによ
って共有データ構造体を保護し、スレッド・アクセスを
逐次化する。この従来の方法および装置の欠点は、逐次
化によって全体的なシステム・パフォーマンスが損なわ
れることである。言い換えると、従来の方法および装置
を使用すると、ソフトウェア・アプリケーションは、ハ
ードウェアが使用するように記述子リング上にバッファ
を置くために、記述子リングのミューテックスを獲得し
なければならず、バッファ・テーブルのためのもう１つ
のミューテックスを獲得しなければならない。
【０００９】図２は、図１に図示するようなリングおよ
びバッファ・テーブルを必要とするデータ・パケット転
送のための従来の方法および装置がたどる一般的なステ
ップを示す流れ図である。ステップ２０１で、ソフトウ
ェア・アプリケーションがミューテックス１およびミュ
ーテックス２を獲得する。ミューテックスは、ミューテ
ックス・ロッキングが行われて、たとえば記述子リング
またはバッファ・テーブルへのアクセスが１つのソフト
ウェア・アプリケーションのみに制限されたときに「獲
得」される。ステップ２０２で、ソフトウェアはバッフ
ァＡの情報によってバッファ・テーブルを更新し、バッ
ファＡを記述子リング上に置く。
びバッファ・テーブルを必要とするデータ・パケット転
送のための従来の方法および装置がたどる一般的なステ
ップを示す流れ図である。ステップ２０１で、ソフトウ
ェア・アプリケーションがミューテックス１およびミュ
ーテックス２を獲得する。ミューテックスは、ミューテ
ックス・ロッキングが行われて、たとえば記述子リング
またはバッファ・テーブルへのアクセスが１つのソフト
ウェア・アプリケーションのみに制限されたときに「獲
得」される。ステップ２０２で、ソフトウェアはバッフ
ァＡの情報によってバッファ・テーブルを更新し、バッ
ファＡを記述子リング上に置く。
【００１０】ステップ２０３で、データ・パケットがメ
ディアに到着する。ステップ２０４で、コンピュータ・
システムの回路内部にある制御ＲＡＭなどのハードウェ
アがそのデータ・パケットをバッファＡにＤＭＡし、Ａ
を完了リング上に置く。ステップ２０５で、ソフトウェ
アがミューテックス２およびミューテックス３を獲得す
る。ステップ２０６で、ソフトウェアは、バッファ・テ
ーブルでバッファＡを検索するために、バッファ・テー
ブルをハッシュする。
ディアに到着する。ステップ２０４で、コンピュータ・
システムの回路内部にある制御ＲＡＭなどのハードウェ
アがそのデータ・パケットをバッファＡにＤＭＡし、Ａ
を完了リング上に置く。ステップ２０５で、ソフトウェ
アがミューテックス２およびミューテックス３を獲得す
る。ステップ２０６で、ソフトウェアは、バッファ・テ
ーブルでバッファＡを検索するために、バッファ・テー
ブルをハッシュする。
【００１１】従来の技術の方法および装置には多くの欠
点がある。たとえば、バッファをキューイングするため
に、ソフトウェアはニューテックス１とミューテックス
２を必要とする。バッファを解放するために、ソフトウ
ェアはミューテックス２とミューテックス３を必要とす
る。したがって、１つの欠点は２つの操作によってミュ
ーテックス２に関して競合が生じ、それによって全体的
なシステム・パフォーマンスが制限されることである。
第２の欠点は、特定のバッファＡがバッファ・テーブル
内のどこにあってもよいことである。したがって、ハッ
シュしてバッファＡを探索（サーチ）する必要がある。
第３に、ハッシュするとき、「ヒット」を見つける必要
があることである。たとえば、Ａをバッファ・テーブル
にハッシュするために、Ａをバッファ・テーブルに格納
してヒットを見つけなければならない。したがって、従
来の方法および装置は、バッファ・テーブルにＡを格納
するために、この追加のメモリ空間が必要である。
点がある。たとえば、バッファをキューイングするため
に、ソフトウェアはニューテックス１とミューテックス
２を必要とする。バッファを解放するために、ソフトウ
ェアはミューテックス２とミューテックス３を必要とす
る。したがって、１つの欠点は２つの操作によってミュ
ーテックス２に関して競合が生じ、それによって全体的
なシステム・パフォーマンスが制限されることである。
第２の欠点は、特定のバッファＡがバッファ・テーブル
内のどこにあってもよいことである。したがって、ハッ
シュしてバッファＡを探索（サーチ）する必要がある。
第３に、ハッシュするとき、「ヒット」を見つける必要
があることである。たとえば、Ａをバッファ・テーブル
にハッシュするために、Ａをバッファ・テーブルに格納
してヒットを見つけなければならない。したがって、従
来の方法および装置は、バッファ・テーブルにＡを格納
するために、この追加のメモリ空間が必要である。
【００１２】
【発明が解決しようとする課題】したがって、共有デー
タ構造体のデータ転送操作を行う際に生じる衝突を防止
し、全体的なシステム・パフォーマンスを向上させる方
法および装置があることが望ましい。
タ構造体のデータ転送操作を行う際に生じる衝突を防止
し、全体的なシステム・パフォーマンスを向上させる方
法および装置があることが望ましい。
【００１３】
【課題を解決するための手段】メモリ内の共有データ構
造体のデータ転送におけるハードウェアとソフトウェア
の対話のための方法および装置を開示する。
造体のデータ転送におけるハードウェアとソフトウェア
の対話のための方法および装置を開示する。
【００１４】特に、本発明の方法および装置は、同じデ
ータへのアクセスを試みる異なるソフトウェア間の衝突
を防ぐのに必要なミューテックス・ロッキングの数を減
らし、バッファ置換とパケット到着の間の衝突を防ぐた
めに、使用中の各バッファの索引値を保持する。
ータへのアクセスを試みる異なるソフトウェア間の衝突
を防ぐのに必要なミューテックス・ロッキングの数を減
らし、バッファ置換とパケット到着の間の衝突を防ぐた
めに、使用中の各バッファの索引値を保持する。
【００１５】本発明の方法および装置の実施例では、コ
ンピュータ・システムの受信ハードウェアが使用中の各
バッファの索引値を保持する。この索引値はミューテッ
クスによって保護された完了リングに入れられ、ミュー
テックスによって保護されたソフトウェア・キューに入
れられる。ミューテックスにより、所与の時点で所与の
索引を１つのスレッドのみが保有するように保証され
る。
ンピュータ・システムの受信ハードウェアが使用中の各
バッファの索引値を保持する。この索引値はミューテッ
クスによって保護された完了リングに入れられ、ミュー
テックスによって保護されたソフトウェア・キューに入
れられる。ミューテックスにより、所与の時点で所与の
索引を１つのスレッドのみが保有するように保証され
る。
【００１６】本発明を使用すると、ソフトウェア・アド
レスおよび関連情報が入ったバッファー・テーブルのミ
ューテックス・ロッキングが不要である。これは、バッ
ファ置換とパケット到着との間の衝突を防ぐために、使
用中の各バッファの索引値をハードウェアが保持するか
らである。さらに、バッファの索引値によって、ハッシ
ングと探索（サーチ）が不要なため、バッファ・テーブ
ル内のソフトウェア・アドレスおよび関連情報の参照を
迅速化することができる。さらに、本発明はソフトウェ
ア・アドレスおよび関連情報をバッファ・テーブルから
検索するためにバッファ・メモリに入出力アドレスを格
納する必要がない。したがって、本発明の方法および装
置は従来の技術よりメモリ使用量が少なく、また、本発
明によってミューテックス・ロッキングの必要数が少な
くなり、共有データ構造体に係わるデータ転送操作中の
バッファ・テーブルのハッシングと探索が不要になる。
レスおよび関連情報が入ったバッファー・テーブルのミ
ューテックス・ロッキングが不要である。これは、バッ
ファ置換とパケット到着との間の衝突を防ぐために、使
用中の各バッファの索引値をハードウェアが保持するか
らである。さらに、バッファの索引値によって、ハッシ
ングと探索（サーチ）が不要なため、バッファ・テーブ
ル内のソフトウェア・アドレスおよび関連情報の参照を
迅速化することができる。さらに、本発明はソフトウェ
ア・アドレスおよび関連情報をバッファ・テーブルから
検索するためにバッファ・メモリに入出力アドレスを格
納する必要がない。したがって、本発明の方法および装
置は従来の技術よりメモリ使用量が少なく、また、本発
明によってミューテックス・ロッキングの必要数が少な
くなり、共有データ構造体に係わるデータ転送操作中の
バッファ・テーブルのハッシングと探索が不要になる。
【００１７】
【発明の実施の形態】本発明の特徴と利点は、以下の本
発明の詳細な説明から明らかになろう。
発明の詳細な説明から明らかになろう。
【００１８】バッファ置換とパケット到着の間の衝突を
防ぐために、ハードウェアが使用中の各バッファの索引
値を保持しておくメモリ内の共有データ構造体に関する
方法および装置を開示する。
防ぐために、ハードウェアが使用中の各バッファの索引
値を保持しておくメモリ内の共有データ構造体に関する
方法および装置を開示する。
【００１９】図３に、本発明のデータ転送調整の方法お
よび装置を使用するＡＴＭ（非同期転送方式）ネットワ
ーク・インタフェース回路を組み込んだコンピュータ・
システム・ネットワークの例を示す。このコンピュータ
・システム・ネットワーク１０は、ＡＴＭの、１つまた
は複数のネットワーク・インタフェース回路（ＮＩＣ）
１２を組み込んだホスト・コンピュータ・システム（図
示せず）を含む。ＮＩＣ １２は、ローカルＡＴＭ交換
機１４を介して公衆ＡＴＭ交換機１６に結合され、ネッ
トワーク１０に結合されたホスト・コンピュータ・シス
テム間でのデータの非同期通信を可能にする。あるい
は、ＮＩＣ１２は公衆ＡＴＭ交換機１６に直接結合する
こともできる。図３に示すように、このコンピュータ・
システム・ネットワーク１０は、ＡＴＭネットワークを
サポート・フレームワークとして使用するイーサネット
またはトークン・リング・ネットワーク１７などの他の
ネットワークを接続する、ゲートウェイとして機能する
ローカル・エリア・ネットワーク（ＬＡＮ）エミュレー
ション１５の使用を組み込んだコンピュータ・システム
も含むことができる。
よび装置を使用するＡＴＭ（非同期転送方式）ネットワ
ーク・インタフェース回路を組み込んだコンピュータ・
システム・ネットワークの例を示す。このコンピュータ
・システム・ネットワーク１０は、ＡＴＭの、１つまた
は複数のネットワーク・インタフェース回路（ＮＩＣ）
１２を組み込んだホスト・コンピュータ・システム（図
示せず）を含む。ＮＩＣ １２は、ローカルＡＴＭ交換
機１４を介して公衆ＡＴＭ交換機１６に結合され、ネッ
トワーク１０に結合されたホスト・コンピュータ・シス
テム間でのデータの非同期通信を可能にする。あるい
は、ＮＩＣ１２は公衆ＡＴＭ交換機１６に直接結合する
こともできる。図３に示すように、このコンピュータ・
システム・ネットワーク１０は、ＡＴＭネットワークを
サポート・フレームワークとして使用するイーサネット
またはトークン・リング・ネットワーク１７などの他の
ネットワークを接続する、ゲートウェイとして機能する
ローカル・エリア・ネットワーク（ＬＡＮ）エミュレー
ション１５の使用を組み込んだコンピュータ・システム
も含むことができる。
【００２０】図４は、図３のＡＴＭ ＮＩＣ １２のア
ーキテクチャを示す略システム図である。ＡＴＭ ＮＩ
Ｃ １２は、このＡＴＭ ＮＩＣ １２は、システム・
バス３８を介して結合されているホスト・コンピュータ
・システムを、ＡＴＭプロトコルに従って動作するネッ
トワーク媒体４０とインタフェースさせる。
ーキテクチャを示す略システム図である。ＡＴＭ ＮＩ
Ｃ １２は、このＡＴＭ ＮＩＣ １２は、システム・
バス３８を介して結合されているホスト・コンピュータ
・システムを、ＡＴＭプロトコルに従って動作するネッ
トワーク媒体４０とインタフェースさせる。
【００２１】図４のＡＴＭ ＮＩＣ １２は、システム
・バス・インタフェース２０、汎用入出力（ＧＩＯ）イ
ンタフェース２４、システムおよびＡＴＭ層コア２２、
ローカル・スレーブ・インタフェース２６、１アレイの
送信（ＴＸ）ＦＩＦＯ ２８、１アレイの受信（ＲＸ）
ＦＩＦＯ ３０、媒体インタフェース３２、外部バッフ
ァ・メモリ・インタフェース３４、およびクロック合成
回路３６を備える。
・バス・インタフェース２０、汎用入出力（ＧＩＯ）イ
ンタフェース２４、システムおよびＡＴＭ層コア２２、
ローカル・スレーブ・インタフェース２６、１アレイの
送信（ＴＸ）ＦＩＦＯ ２８、１アレイの受信（ＲＸ）
ＦＩＦＯ ３０、媒体インタフェース３２、外部バッフ
ァ・メモリ・インタフェース３４、およびクロック合成
回路３６を備える。
【００２２】ＮＩＣ １２のこれらの要素２０〜３６が
組み合わさって協調動作し、ホスト・コンピュータ４８
とネットワーク内の他のコンピュータの間で、複数の帯
域幅グループの複数の動的に割り振られたチャネルを介
してデータを非同期的に転送する。ネットワーク・イン
タフェース回路１２の要素は集合的に、ホスト・コンピ
ュータ・システムのシステム・バス３８に結合された多
重チャネル・インテリジェント・ダイレクト・メモリ・
アクセス（ＤＭＡ）コントローラとして機能する。好ま
しい実施形態では、複数の送受信チャネルが、全二重１
５５／６２２Ｍｂｐｓ物理リンクを使用する仮想接続と
して処理される。システム・バス３８を経由して外部バ
ッファ・メモリ・インタフェース３４を介して外部バッ
ファ・メモリ４２まで様々なチャネルに加入するデータ
の複数のパケットが、システムおよびＡＴＭ層コア２２
によって送信セルにセグメント化され、媒体インタフェ
ース３２を介して媒体４０に送信される。
組み合わさって協調動作し、ホスト・コンピュータ４８
とネットワーク内の他のコンピュータの間で、複数の帯
域幅グループの複数の動的に割り振られたチャネルを介
してデータを非同期的に転送する。ネットワーク・イン
タフェース回路１２の要素は集合的に、ホスト・コンピ
ュータ・システムのシステム・バス３８に結合された多
重チャネル・インテリジェント・ダイレクト・メモリ・
アクセス（ＤＭＡ）コントローラとして機能する。好ま
しい実施形態では、複数の送受信チャネルが、全二重１
５５／６２２Ｍｂｐｓ物理リンクを使用する仮想接続と
して処理される。システム・バス３８を経由して外部バ
ッファ・メモリ・インタフェース３４を介して外部バッ
ファ・メモリ４２まで様々なチャネルに加入するデータ
の複数のパケットが、システムおよびＡＴＭ層コア２２
によって送信セルにセグメント化され、媒体インタフェ
ース３２を介して媒体４０に送信される。
【００２３】外部バッファ・メモリ４２は、ＲＸデータ
・バッファを含むＲＸバッファ・メモリ４４を有する。
ＲＸデータ・バッファは主として着信セルをバッファリ
ングするために使用される。一実施例では、バッファ・
メモリの一部を１０２４本の受信チャネルの情報を保持
するためにも使用し、そのうちの１２８本をＮＩＣ１２
内部でキャッシュする。データ・バッファ・メモリは、
４８バイトのバケットの集まりとして編成される。各バ
ケットにはＡＴＭセルのペイロードが入る。データ・バ
ッファ・メモリは、その４８バイト・バケットが様々な
チャネルの着信セルに動的に割り当てられる共有メモリ
・プールである。動的バケット割振りによって、チャネ
ルにそれぞれの必要に応じて空きバケットが割り当てら
れ、メモリが十分に使用される。極端な場合には、１本
のチャネルがメモリ・プール内のすべてバケットを占有
することができ、あるいは、完全に近いインタリーブ・
セルを使用してバケットを多くのチャネルに割り当てる
ことができる。
・バッファを含むＲＸバッファ・メモリ４４を有する。
ＲＸデータ・バッファは主として着信セルをバッファリ
ングするために使用される。一実施例では、バッファ・
メモリの一部を１０２４本の受信チャネルの情報を保持
するためにも使用し、そのうちの１２８本をＮＩＣ１２
内部でキャッシュする。データ・バッファ・メモリは、
４８バイトのバケットの集まりとして編成される。各バ
ケットにはＡＴＭセルのペイロードが入る。データ・バ
ッファ・メモリは、その４８バイト・バケットが様々な
チャネルの着信セルに動的に割り当てられる共有メモリ
・プールである。動的バケット割振りによって、チャネ
ルにそれぞれの必要に応じて空きバケットが割り当てら
れ、メモリが十分に使用される。極端な場合には、１本
のチャネルがメモリ・プール内のすべてバケットを占有
することができ、あるいは、完全に近いインタリーブ・
セルを使用してバケットを多くのチャネルに割り当てる
ことができる。
【００２４】コア２２は、受信パケットの再組立てを容
易にする再組立てロジックも含む。ＴＸ ＦＩＦＯ ２
８およびＲＸ ＦＩＦＯ ３０はコア２２と媒体インタ
フェース３２との間に結合され、それぞれ送信パケット
と受信パケットの送信セル・ペイロードと受信セル・ペ
イロードをステージングするために使用される。媒体イ
ンタフェース３２は、クロック合成回路３６によって供
給されるクロック信号によって駆動され、ネットワーク
の媒体４０との間でセルを送受信する。この媒体と媒体
インタフェース３２は、ＡＴＭフォーラム特別仕様に記
載されているＵｎｉｖｅｒｓａｌ Ｔｅｓｔ ａｎｄ
Ｏｐｅｒａｔｉｏｎｓ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒ
ｆａｃｅ ｆｏｒ ＡＴＭ（ＵＴＯＰＩＡ）標準に準拠
していることが好ましい。ＵＴＯＰＩＡ仕様に準拠する
ために、クロック合成回路３６は２０ＭＨｚまたは４０
ＭＨｚのクロック信号を供給して媒体インタフェース３
２をイネーブルし、１５５Ｍｂｐｓの場合、２０ＭＨｚ
で１バイト・ストリーム、６２２Ｍｂｐｓデータ・スト
リームの場合、４０ＭＨｚで１６ビット・ストリームを
サポートする。
易にする再組立てロジックも含む。ＴＸ ＦＩＦＯ ２
８およびＲＸ ＦＩＦＯ ３０はコア２２と媒体インタ
フェース３２との間に結合され、それぞれ送信パケット
と受信パケットの送信セル・ペイロードと受信セル・ペ
イロードをステージングするために使用される。媒体イ
ンタフェース３２は、クロック合成回路３６によって供
給されるクロック信号によって駆動され、ネットワーク
の媒体４０との間でセルを送受信する。この媒体と媒体
インタフェース３２は、ＡＴＭフォーラム特別仕様に記
載されているＵｎｉｖｅｒｓａｌ Ｔｅｓｔ ａｎｄ
Ｏｐｅｒａｔｉｏｎｓ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒ
ｆａｃｅ ｆｏｒ ＡＴＭ（ＵＴＯＰＩＡ）標準に準拠
していることが好ましい。ＵＴＯＰＩＡ仕様に準拠する
ために、クロック合成回路３６は２０ＭＨｚまたは４０
ＭＨｚのクロック信号を供給して媒体インタフェース３
２をイネーブルし、１５５Ｍｂｐｓの場合、２０ＭＨｚ
で１バイト・ストリーム、６２２Ｍｂｐｓデータ・スト
リームの場合、４０ＭＨｚで１６ビット・ストリームを
サポートする。
【００２５】この実施形態では、媒体インタフェース３
２は、ＴＸ ＦＩＦＯ ２８からそれぞれ４バイトのセ
ル・ヘッダと４８バイトのペイロードを有する５２バイ
トのデータ・セルを受信する。媒体インタフェース３２
は、媒体４０に５３バイトのデータ・セルを供給する前
に、各セルにセル・ヘッダに続く５番目のバイトとして
チェックサムを挿入する。逆に、媒体インタフェース３
２が媒体４０からセルを受信するときは、各セルの５番
目のバイトに入っているチェックサムを検査して、チェ
ックサムが正しいかどうかを判断する。正しい場合、チ
ェックサムを表すバイトをセルから除去してそのセルを
ＲＸ ＦＩＦＯ ３０に転送する。正しくない場合はセ
ル全体を廃棄する。
２は、ＴＸ ＦＩＦＯ ２８からそれぞれ４バイトのセ
ル・ヘッダと４８バイトのペイロードを有する５２バイ
トのデータ・セルを受信する。媒体インタフェース３２
は、媒体４０に５３バイトのデータ・セルを供給する前
に、各セルにセル・ヘッダに続く５番目のバイトとして
チェックサムを挿入する。逆に、媒体インタフェース３
２が媒体４０からセルを受信するときは、各セルの５番
目のバイトに入っているチェックサムを検査して、チェ
ックサムが正しいかどうかを判断する。正しい場合、チ
ェックサムを表すバイトをセルから除去してそのセルを
ＲＸ ＦＩＦＯ ３０に転送する。正しくない場合はセ
ル全体を廃棄する。
【００２６】ネットワーク・インタフェース回路１２
は、ホスト・コンピュータ・システム上で稼動している
アプリケーションから非同期転送のセル記述詳細を遮蔽
もする。この実施例では、ホスト・コンピュータ・シス
テム上で稼動しているアプリケーションは、パケット・
インタフェースとともに循環送受信リングを使用してデ
ータの送受信を管理する。しかし、本発明は、他のデー
タ構造体を使用してデータの送受信を管理するホスト・
コンピュータ・システム上で稼動するアプリケーション
とともに実施することもできる。
は、ホスト・コンピュータ・システム上で稼動している
アプリケーションから非同期転送のセル記述詳細を遮蔽
もする。この実施例では、ホスト・コンピュータ・シス
テム上で稼動しているアプリケーションは、パケット・
インタフェースとともに循環送受信リングを使用してデ
ータの送受信を管理する。しかし、本発明は、他のデー
タ構造体を使用してデータの送受信を管理するホスト・
コンピュータ・システム上で稼動するアプリケーション
とともに実施することもできる。
【００２７】システム・バス・インタフェース２０と汎
用入出力インタフェース２４は、媒体４０への転送の詳
細からホスト・コンピュータ・システムを遮蔽する。更
に、コア２２はシステム３８バスおよびホスト・データ
構造体の詳細から遮蔽されている。好ましい実施形態で
はシステム・バスは、電気電子学会（ＩＥＥＥ）標準１
４９６仕様で規定されているＳバスである。システム・
バス・インタフェース２０は、この好ましい実施形態で
はＳバスである、システム・バスの仕様に従って通信す
るように構成される。
用入出力インタフェース２４は、媒体４０への転送の詳
細からホスト・コンピュータ・システムを遮蔽する。更
に、コア２２はシステム３８バスおよびホスト・データ
構造体の詳細から遮蔽されている。好ましい実施形態で
はシステム・バスは、電気電子学会（ＩＥＥＥ）標準１
４９６仕様で規定されているＳバスである。システム・
バス・インタフェース２０は、この好ましい実施形態で
はＳバスである、システム・バスの仕様に従って通信す
るように構成される。
【００２８】システム・バス・インタフェース２０は、
異なるホスト・コンピュータ・システム・バスに準拠す
るように構成可能であることが企図される。また、シス
テム・バス・インタフェース２０は、汎用入出力インタ
フェース２４によって指定されたプロトコルに従ってデ
ータを送受信するようにも構成される。汎用入出力イン
タフェース２４は、コア２２がホスト・コンピュータと
通信するための単一のインタフェースを提供する。した
がって、コア２２は、様々なホスト・コンピュータ・シ
ステムおよびバスとインタフェースするＮＩＣ １２の
様々な実施態様について変わらない。
異なるホスト・コンピュータ・システム・バスに準拠す
るように構成可能であることが企図される。また、シス
テム・バス・インタフェース２０は、汎用入出力インタ
フェース２４によって指定されたプロトコルに従ってデ
ータを送受信するようにも構成される。汎用入出力イン
タフェース２４は、コア２２がホスト・コンピュータと
通信するための単一のインタフェースを提供する。した
がって、コア２２は、様々なホスト・コンピュータ・シ
ステムおよびバスとインタフェースするＮＩＣ １２の
様々な実施態様について変わらない。
【００２９】共用データ構造体のデータ転送のための本
発明の方法および装置の実施態様は、ホスト・メモリ５
０に記憶されている共用データ構造体に適用することが
できる。ホスト・メモリ５０はシステム・バス３８に結
合されている。記述子リング５２と完了リング５４は両
方ともホスト・メモリ５０に入っている。データには、
ホスト・メモリ５０からネットワーク・インタフェース
回路１２に直接メモリ・アクセスすることができる。ネ
ットワーク・インタフェース回路１２が媒体４０からの
パケットの受信を開始すると、パケットが媒体インタフ
ェース３２を通り、システム・コア２２を通って、外部
バッファ・メモリ４２に流れる。パケットは次に、シス
テム・コア２２を介してネットワーク・インタフェース
回路１２に送り戻され、ホスト・メモリ５０に入れられ
る。ハードウェアは、受信パケットに対して確認応答
し、記述子リング５２から読み取る。ハードウェアはＤ
ＭＡ状態を入手すると、パケットに入ったデータをバッ
ファ５６に入れ、ＤＭＡ状態を完了リング５４に置く。
このプロセスの詳細は以下で述べる。
発明の方法および装置の実施態様は、ホスト・メモリ５
０に記憶されている共用データ構造体に適用することが
できる。ホスト・メモリ５０はシステム・バス３８に結
合されている。記述子リング５２と完了リング５４は両
方ともホスト・メモリ５０に入っている。データには、
ホスト・メモリ５０からネットワーク・インタフェース
回路１２に直接メモリ・アクセスすることができる。ネ
ットワーク・インタフェース回路１２が媒体４０からの
パケットの受信を開始すると、パケットが媒体インタフ
ェース３２を通り、システム・コア２２を通って、外部
バッファ・メモリ４２に流れる。パケットは次に、シス
テム・コア２２を介してネットワーク・インタフェース
回路１２に送り戻され、ホスト・メモリ５０に入れられ
る。ハードウェアは、受信パケットに対して確認応答
し、記述子リング５２から読み取る。ハードウェアはＤ
ＭＡ状態を入手すると、パケットに入ったデータをバッ
ファ５６に入れ、ＤＭＡ状態を完了リング５４に置く。
このプロセスの詳細は以下で述べる。
【００３０】図５は、データ受信に使用するホスト・メ
モリの好ましいデータ構造の概要図である。ホスト・メ
モリは受信（ＲＸ）空きターゲット（ユーザ・データ）
データ記述子リング５８０ａ〜５８０ｍと、ＲＸ空き非
ターゲット（カーネル）記述子リング５８１と、ＲＸ完
了リング５９０とを備える。
モリの好ましいデータ構造の概要図である。ホスト・メ
モリは受信（ＲＸ）空きターゲット（ユーザ・データ）
データ記述子リング５８０ａ〜５８０ｍと、ＲＸ空き非
ターゲット（カーネル）記述子リング５８１と、ＲＸ完
了リング５９０とを備える。
【００３１】ＲＸ空きターゲット（ユーザ・データ）デ
ータ記述子リング５８０ａ〜５８０ｍとＲＸ空き非ター
ゲット（カーネル）記述子リング５８１は、２つの異な
るタイプのＲＸ空きバッファ記述子リングである。各Ｖ
Ｃ（仮想回路）はこの２つのタイプのいずれか一方に加
入する。複数のＶＣが使用することができる共通の空き
バッファ・プールがある。２番目のタイプは、各ＶＣ専
用空きバッファ・プールを備える。共通空きバッファ・
プールに加入するＶＣを非ターゲットＶＣと呼び、各Ｖ
Ｃ専用空きバッファ・プールをターゲットＶＣと呼ぶ。
データとプロトコル・ヘッダの分割が、ターゲットと非
ターゲットの両方のＶＣによってサポートされる。ター
ゲットＶＣはバッファ・チェーン化特権を持つが、非タ
ーゲットＶＣは持たない。
ータ記述子リング５８０ａ〜５８０ｍとＲＸ空き非ター
ゲット（カーネル）記述子リング５８１は、２つの異な
るタイプのＲＸ空きバッファ記述子リングである。各Ｖ
Ｃ（仮想回路）はこの２つのタイプのいずれか一方に加
入する。複数のＶＣが使用することができる共通の空き
バッファ・プールがある。２番目のタイプは、各ＶＣ専
用空きバッファ・プールを備える。共通空きバッファ・
プールに加入するＶＣを非ターゲットＶＣと呼び、各Ｖ
Ｃ専用空きバッファ・プールをターゲットＶＣと呼ぶ。
データとプロトコル・ヘッダの分割が、ターゲットと非
ターゲットの両方のＶＣによってサポートされる。ター
ゲットＶＣはバッファ・チェーン化特権を持つが、非タ
ーゲットＶＣは持たない。
【００３２】ＲＸ空きターゲット（ユーザ・データ）記
述子リング５８０ａ〜５８０ｍは、ネットワーク・イン
タフェース回路（ＮＩＣ）によってサポートされる通常
はデータ転送レートが異なる複数のチャネルと、ＲＸデ
ータ・バッファとに対応する数のデータ構造体である。
各ＲＸデータ記述子リング５８０ａ〜５８０ｍは、
「１」から「Ｋ」までの番号が付けられた複数個「Ｋ」
のリング項目５８５を含み、これらの項目にはソフトウ
ェアが順次に循環方式でアクセスする。値「Ｋ」は整数
であり、少なくとも６４であることが好ましい。各リン
グ項目は、所望のデータ・パケットが入っているそれぞ
れのＲＸデータ・バッファ内の場所を指す少なくとも１
つのポインタを含む「データ記述子」を格納するのに十
分な大きさ（たとえば６４バイト）である。したがっ
て、ターゲット・チャネルとしてプログラムされた各受
信チャネルは、それ自身の空きバッファ・リングを有す
ることになる。最高１，０２４本のターゲット接続のた
めに最高１，０２４個の空きバッファ・リングがあるこ
とになる。特定のチャネルが空きバッファを使い果た
し、パケットが到着した場合、ハードウェアは共通空き
バッファ・プールにアクセスして空きバッファを取り出
す。空きターゲット・データ・リングは記述子所有権を
示すために「ＯＷＮ」ビットを使用する。
述子リング５８０ａ〜５８０ｍは、ネットワーク・イン
タフェース回路（ＮＩＣ）によってサポートされる通常
はデータ転送レートが異なる複数のチャネルと、ＲＸデ
ータ・バッファとに対応する数のデータ構造体である。
各ＲＸデータ記述子リング５８０ａ〜５８０ｍは、
「１」から「Ｋ」までの番号が付けられた複数個「Ｋ」
のリング項目５８５を含み、これらの項目にはソフトウ
ェアが順次に循環方式でアクセスする。値「Ｋ」は整数
であり、少なくとも６４であることが好ましい。各リン
グ項目は、所望のデータ・パケットが入っているそれぞ
れのＲＸデータ・バッファ内の場所を指す少なくとも１
つのポインタを含む「データ記述子」を格納するのに十
分な大きさ（たとえば６４バイト）である。したがっ
て、ターゲット・チャネルとしてプログラムされた各受
信チャネルは、それ自身の空きバッファ・リングを有す
ることになる。最高１，０２４本のターゲット接続のた
めに最高１，０２４個の空きバッファ・リングがあるこ
とになる。特定のチャネルが空きバッファを使い果た
し、パケットが到着した場合、ハードウェアは共通空き
バッファ・プールにアクセスして空きバッファを取り出
す。空きターゲット・データ・リングは記述子所有権を
示すために「ＯＷＮ」ビットを使用する。
【００３３】非ターゲット・チャネルとしてプログラム
された、主として多重受信チャネルのパケットを格納す
るための１つの共通ＲＸ空きデータ・リング５８１があ
る。非ターゲット・チャネルは通常、ＮＦＳ（ネットワ
ーク・ファイル・システム）などのカーネル空間に宛て
られたパケットに使用される。ＲＸ空き非ターゲット記
述子リング５８１は、個別ターゲット・チャネル（ユー
ザ・アプリケーションに直接結びつけられたチャネル）
が空きバッファを使い果たしたときに、補助バッファ・
プールとしても使用することができる。一実施形態で
は、１つの記述子について２つのバッファ・ポインタ項
目がある。一方のバッファ・ポインタはプロトコル・ヘ
ッダを格納するために使用され、他方はパケットのデー
タ部分に使用される。ヘッダ・バッファとデータ・バッ
ファは、それぞれ２０４８バイトと６４Ｋバイトに制限
されている。ＲＸ空き非ターゲット・データ・リング５
８１は記述子所有権を示す「ＯＷＮ」ビットを使用す
る。
された、主として多重受信チャネルのパケットを格納す
るための１つの共通ＲＸ空きデータ・リング５８１があ
る。非ターゲット・チャネルは通常、ＮＦＳ（ネットワ
ーク・ファイル・システム）などのカーネル空間に宛て
られたパケットに使用される。ＲＸ空き非ターゲット記
述子リング５８１は、個別ターゲット・チャネル（ユー
ザ・アプリケーションに直接結びつけられたチャネル）
が空きバッファを使い果たしたときに、補助バッファ・
プールとしても使用することができる。一実施形態で
は、１つの記述子について２つのバッファ・ポインタ項
目がある。一方のバッファ・ポインタはプロトコル・ヘ
ッダを格納するために使用され、他方はパケットのデー
タ部分に使用される。ヘッダ・バッファとデータ・バッ
ファは、それぞれ２０４８バイトと６４Ｋバイトに制限
されている。ＲＸ空き非ターゲット・データ・リング５
８１は記述子所有権を示す「ＯＷＮ」ビットを使用す
る。
【００３４】ＲＸ完了リング５９０は、複数のリング項
目を有するデータ構造体であり、ＲＸデータ記述子リン
グ５８０ａ〜５８０ｍとは異なり、ポインタには依存せ
ずにリング項目内に必要なすべての情報が含まれる。多
重チャネルの受信データ・パケットは、ターゲットと非
ターゲットの両方のＶＣについて単一のＲＸ完了リング
５９０で報告される。好ましい実施形態では、ＲＸ完了
リング５９０は６４バイト境界上の１，０２４個のリン
グ項目を通して６４Ｋバイトのホスト・メモリを占有す
る。ＲＸ完了リング５９０には、ソフトウェアとハード
ウェアの両方がアクセス可能であり、ＮＩＣがＲＸ完了
リング５９０の所有権を持つと設定される各記述子内の
ＯＷＮビットを必要とする。
目を有するデータ構造体であり、ＲＸデータ記述子リン
グ５８０ａ〜５８０ｍとは異なり、ポインタには依存せ
ずにリング項目内に必要なすべての情報が含まれる。多
重チャネルの受信データ・パケットは、ターゲットと非
ターゲットの両方のＶＣについて単一のＲＸ完了リング
５９０で報告される。好ましい実施形態では、ＲＸ完了
リング５９０は６４バイト境界上の１，０２４個のリン
グ項目を通して６４Ｋバイトのホスト・メモリを占有す
る。ＲＸ完了リング５９０には、ソフトウェアとハード
ウェアの両方がアクセス可能であり、ＮＩＣがＲＸ完了
リング５９０の所有権を持つと設定される各記述子内の
ＯＷＮビットを必要とする。
【００３５】図６に共有データ構造体にアクセスするソ
フトウェアの必要ミューテックス数を少なくすることに
よってデータ転送における全体的システム・パフォーマ
ンスを向上させる方法および装置を示す。本発明の実施
形態では、記述子リング５２は、索引Ｐ ６０６を持つ
バッファＡ ６０４の記述子６０２を有する。バッファ
Ａ ６０４の索引６０６はＰであり、バッファ・テーブ
ル６０８においてバッファＡのアドレスをリストしたそ
れに対応する項目は、バッファＡ ６０４の記述子６０
２によってポインタされる項目Ｐ内で見つけられる。ソ
フトウェアが記述子リング５２上でバッファＡ ６０４
を使用可能にすると、ハードウェアはそのバッファを取
り出すことができる。ハードウェアが、たとえばバッフ
ァ６０４にパケットを挿入することによってバッファ６
０４の使用を完了すると、ハードウェアはそのバッファ
を完了リング５４上に置く。ソフトウェアがバッファ６
０４を記述子リング５２上に置くときは、ミューテック
ス１によって記述子リング５２の同じアドレスに他のソ
フトウェア・アプリケーションがバッファを置かないよ
うにする。ここで言及するミューテックスとは、「従来
の技術」の項で説明したミューテックスと同じであるた
め、それ以上の説明は要しない。
フトウェアの必要ミューテックス数を少なくすることに
よってデータ転送における全体的システム・パフォーマ
ンスを向上させる方法および装置を示す。本発明の実施
形態では、記述子リング５２は、索引Ｐ ６０６を持つ
バッファＡ ６０４の記述子６０２を有する。バッファ
Ａ ６０４の索引６０６はＰであり、バッファ・テーブ
ル６０８においてバッファＡのアドレスをリストしたそ
れに対応する項目は、バッファＡ ６０４の記述子６０
２によってポインタされる項目Ｐ内で見つけられる。ソ
フトウェアが記述子リング５２上でバッファＡ ６０４
を使用可能にすると、ハードウェアはそのバッファを取
り出すことができる。ハードウェアが、たとえばバッフ
ァ６０４にパケットを挿入することによってバッファ６
０４の使用を完了すると、ハードウェアはそのバッファ
を完了リング５４上に置く。ソフトウェアがバッファ６
０４を記述子リング５２上に置くときは、ミューテック
ス１によって記述子リング５２の同じアドレスに他のソ
フトウェア・アプリケーションがバッファを置かないよ
うにする。ここで言及するミューテックスとは、「従来
の技術」の項で説明したミューテックスと同じであるた
め、それ以上の説明は要しない。
【００３６】記述子は、バッファＡ ６０４を指す索引
値６０６を有して、バッファ・テーブル６０８内のバッ
ファＡ ６０４の項目の正確な場所を示すため、バッフ
ァ・テーブル６０８に対するミューテックス・ロッキン
グは不要である。具体的には、バッファＡ ６０４のア
ドレス指定情報が入った項目の場所が索引Ｐによって示
されるため、バッファ・テーブル６０８をハッシュした
り探索したりする必要がない。さらに、ミューテックス
１のために、１つのソフトウェアだけが索引Ｐ６０６を
使用することが保証され、バッファ・テーブル６０８の
ミューテックス・ロッキングが不要である。
値６０６を有して、バッファ・テーブル６０８内のバッ
ファＡ ６０４の項目の正確な場所を示すため、バッフ
ァ・テーブル６０８に対するミューテックス・ロッキン
グは不要である。具体的には、バッファＡ ６０４のア
ドレス指定情報が入った項目の場所が索引Ｐによって示
されるため、バッファ・テーブル６０８をハッシュした
り探索したりする必要がない。さらに、ミューテックス
１のために、１つのソフトウェアだけが索引Ｐ６０６を
使用することが保証され、バッファ・テーブル６０８の
ミューテックス・ロッキングが不要である。
【００３７】図７に本発明の実施に使用することができ
るポインタの例を示す。バッファ置換とパケット到着の
間の衝突を防ぐため、ワード７００とワード７０４は両
方とも、バッファ・テーブル内のバッファの項目を示す
索引値を有する。例示するワード７００は索引７０２を
有し、ワード７０４は索引７０２の残りの部分を有す
る。
るポインタの例を示す。バッファ置換とパケット到着の
間の衝突を防ぐため、ワード７００とワード７０４は両
方とも、バッファ・テーブル内のバッファの項目を示す
索引値を有する。例示するワード７００は索引７０２を
有し、ワード７０４は索引７０２の残りの部分を有す
る。
【００３８】図８は、本発明の実施形態においてたどる
一般的なステップを示す流れ図である。前の図６に図示
されている構成要素を参照しながら説明すると、ステッ
プ８０１でソフトウェアは記述子リング６００をミュー
テックス・ロッキングするためにミューテックス１を獲
得する。ステップ８０２で、ソフトウェアはバッファ・
テーブル６０８の索引Ｐ ６０６の項目をバッファＡの
情報で更新する。ステップ８０３で、ソフトウェアは、
バッファ・テーブル６０８内のバッファＡ ６０４情報
の場所を示す索引Ｐ ６０６を持つ記述子６０２を記述
子リング６００に置く。
一般的なステップを示す流れ図である。前の図６に図示
されている構成要素を参照しながら説明すると、ステッ
プ８０１でソフトウェアは記述子リング６００をミュー
テックス・ロッキングするためにミューテックス１を獲
得する。ステップ８０２で、ソフトウェアはバッファ・
テーブル６０８の索引Ｐ ６０６の項目をバッファＡの
情報で更新する。ステップ８０３で、ソフトウェアは、
バッファ・テーブル６０８内のバッファＡ ６０４情報
の場所を示す索引Ｐ ６０６を持つ記述子６０２を記述
子リング６００に置く。
【００３９】ステップ８０４で媒体４０にパケットが到
着する。ステップ８０５で、ハードウェアがダイレクト
・メモリ・アクセスしてパケットをバッファＡ ６０４
に入れる。ステップ８０６で、ハードウェアはバッファ
Ａ ６０４を指す記述子６０２に格納されている索引値
Ｐ ６０６を入念に保持する。ステップ８０７でソフト
ウェアがミューテックス・ロッキング完了リング６１０
からミューテックス３を獲得する。次にソフトウェア
は、ステップ８０８で完了リング６１０から索引Ｐ ６
０６を検索（レトリーブ）し、バッファ・テーブル６０
８内の場所Ｐに直接アクセスする。
着する。ステップ８０５で、ハードウェアがダイレクト
・メモリ・アクセスしてパケットをバッファＡ ６０４
に入れる。ステップ８０６で、ハードウェアはバッファ
Ａ ６０４を指す記述子６０２に格納されている索引値
Ｐ ６０６を入念に保持する。ステップ８０７でソフト
ウェアがミューテックス・ロッキング完了リング６１０
からミューテックス３を獲得する。次にソフトウェア
は、ステップ８０８で完了リング６１０から索引Ｐ ６
０６を検索（レトリーブ）し、バッファ・テーブル６０
８内の場所Ｐに直接アクセスする。
【００４０】本発明の方法および装置を使用すると、索
引６０６がソフトウェアによって「所有（ＯＷＮ）」さ
れている限りバッファ・テーブル６０８のミューテック
ス・ロッキングが不要である。さらに、本発明によっ
て、従来の技術の方法および装置の場合のようなバッフ
ァ置換とパケット到着の衝突が起こらない。
引６０６がソフトウェアによって「所有（ＯＷＮ）」さ
れている限りバッファ・テーブル６０８のミューテック
ス・ロッキングが不要である。さらに、本発明によっ
て、従来の技術の方法および装置の場合のようなバッフ
ァ置換とパケット到着の衝突が起こらない。
【００４１】以上、使用中の各バッファ値の索引値を保
持して、共用データ構造体のデータ転送中に必要なミュ
ーテックス・ロッキングの数を減らす方法および装置に
ついて説明した。
持して、共用データ構造体のデータ転送中に必要なミュ
ーテックス・ロッキングの数を減らす方法および装置に
ついて説明した。
【００４２】特定の実施形態について詳細に説明し、添
付図面に図示したが、このような実施形態は単に例示的
なものに過ぎず、広い本発明を限定するものではなく、
当業者なら他の様々な変更を思いつくと考えられるため
に本発明は図示および説明されている特定の構成および
構造には限定されないものと理解すべきである。
付図面に図示したが、このような実施形態は単に例示的
なものに過ぎず、広い本発明を限定するものではなく、
当業者なら他の様々な変更を思いつくと考えられるため
に本発明は図示および説明されている特定の構成および
構造には限定されないものと理解すべきである。
【００４３】具体的には、本発明の方法および装置は図
３および図４に図示するＡＴＭを使用した実施態様には
限定されない。図に示されている特定の実施態様は例示
に過ぎない。本発明は共有データ構造体へのアクセス中
にミューテックス・ロッキングを必要とするどのような
フレームワークにおいても実施することができる。
３および図４に図示するＡＴＭを使用した実施態様には
限定されない。図に示されている特定の実施態様は例示
に過ぎない。本発明は共有データ構造体へのアクセス中
にミューテックス・ロッキングを必要とするどのような
フレームワークにおいても実施することができる。
【図１】従来の方法を示す図である。
【図２】共有データ構造体に関するデータ転送のための
従来の方法および装置がたどる一般的なステップを示す
流れ図である。
従来の方法および装置がたどる一般的なステップを示す
流れ図である。
【図３】本発明を実施するために使用することができる
コンピュータ・システム・ネットワークの例を示す図で
ある。
コンピュータ・システム・ネットワークの例を示す図で
ある。
【図４】図３のＡＴＭ ＮＩＣ １２のアーキテクチャ
を示す略システム図である。
を示す略システム図である。
【図５】データ送信に使用するホスト・メモリの好まし
いデータ構造体を示す概要図である。
いデータ構造体を示す概要図である。
【図６】必要なミューテックスの数を減らすことによっ
て、ハードウェアがバッファを使用することができるよ
うにするときの全体的パフォーマンスを向上させる方法
および装置を示す図である。
て、ハードウェアがバッファを使用することができるよ
うにするときの全体的パフォーマンスを向上させる方法
および装置を示す図である。
【図７】共有データ構造体を調整する方法および装置を
示す図である。
示す図である。
【図８】本発明の実施形態がたどる一般的ステップを示
す流れ図である。
す流れ図である。
１０ コンピュータ・システム・ネットワーク １２ ＡＴＭネットワーク・インタフェース回路 １４ ローカルＡＴＭ交換機 １６ 公衆ＡＴＭ交換機 ２２ システムおよびＡＴＭ層コア ２０ システム・バス・インタフェース ２４ 汎用入出力インタフェース ２６ ローカル・スレーブ・インタフェース ２８ 送信ＦＩＦＯ ３０ 受信ＦＩＦＯ ３２ 媒体インタフェース ３４ 外部バッファ・メモリ・インタフェース ３６ クロック合成回路 ３８ システム・バス ４０ ネットワーク媒体 ４２ 外部バッファ・メモリ ４８ ホスト・コンピュータ・システム ５０ ホスト・メモリ ５２ ＲＸデータ記述子リング ５４ 完了リング ５６ バッファ ５８０ ＲＸデータ記述子リング ５８１ ＲＸ空き非ターゲット記述子リング ５９０ ＲＸ完了リング ６０２ 記述子 ６０４ バッファ ６０６ 索引 ６０８ バッファ・テーブル ７００ ワード ７０２ 索引
───────────────────────────────────────────────────── フロントページの続き (72)発明者 プラカシュ・カシュヤプ アメリカ合衆国 94555 カリフォルニア 州・フレモント・レマー テラス・5898
Claims (2)
- 【請求項１】 共用データ構造体内のバッファ・テーブ
ルに格納されたバッファ情報とカーネル・アドレスとを
含むバッファ内のデータの転送の方法であって、 使用中の各バッファの索引値を前記共用データ構造体に
保管するステップと、 前記索引値を使用してバッファ・テーブルに格納されて
いる前記バッファのカーネル・アドレスを参照してソフ
トウェアがアクセスすることができるようにするステッ
プとを含む方法。 - 【請求項２】 共用データ構造体におけるデータ転送の
ためのコンピュータ・システムにおいて、 ホスト・メモリであって、複数のバッファを保持する共
用データ構造体と、 前記複数のバッファのうちの少なくとも１つのバッファ
のカーネル・アドレスおよび関連情報を含むバッファ・
テーブルと、前記バッファのカーネル・アドレスに対応
する前記バッファ・テーブルの項目を指す索引値を備え
る、前記複数のバッファのうちの１つであるバッファに
対する記述子と、を有するホスト・メモリを備え；前記
共用データ構造体におけるデータを処理するプロセッサ
を備えている、コンピュータ・システム。
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