JPH09219067A - Digital information reproducer - Google Patents

Digital information reproducer

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JPH09219067A
JPH09219067A JP2681196A JP2681196A JPH09219067A JP H09219067 A JPH09219067 A JP H09219067A JP 2681196 A JP2681196 A JP 2681196A JP 2681196 A JP2681196 A JP 2681196A JP H09219067 A JPH09219067 A JP H09219067A
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JP
Japan
Prior art keywords
phase
digital
phase error
reproduction signal
equalization
Prior art date
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Withdrawn
Application number
JP2681196A
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Japanese (ja)
Inventor
Yoshiharu Shimano
嘉治 島野
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Sony Corp
Original Assignee
Sony Corp
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Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

PROBLEM TO BE SOLVED: To speed up the pull-in operation of a PLL by detecting the phase from the input side of an equalizer thereby reducing the loop delay of the PLL and to pull-in the PLL with a correct phase by correcting a phase deviation even in the case of causing the phase deviation in the equalizer. SOLUTION: The reproduced signal of a magnetic disk 11 is subjected to an A/D conversion in an A/D converter 15, and the obtained digital reproduced before an equalization is supplied to a phase comparison input changeover unit 22 via an FIR filter for phase deviation correction 21. At the time of the initial pull-in of a phase, a feedback control loop for pulling in of the phase is formed without interposing an equalizer 16 by supplying the output of the FIR filter 21 for phase deviation correction to a phase difference detector 23. The FIR filter 21 corrects the phase deviation between the digital reproduced signal before equalization and the digital reproduced signal equalized by the equalizer 16.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明はデジタル情報再生
装置に係り、詳しくは予め設定された繰り返しパターン
に基づいて位相同期を確立する際に、再生信号の波形等
化前の信号に基づいて初期位相の引き込みを行なうこと
で、波形等化器のループ遅延の影響を受けずに位相同期
を早期に確立できるようにしたデジタル情報再生装置に
関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital information reproducing apparatus, and more specifically, when establishing phase synchronization based on a preset repetitive pattern, an initial phase based on a signal before waveform equalization of a reproduced signal. The present invention relates to a digital information reproducing apparatus capable of early establishing phase synchronization without being affected by the loop delay of the waveform equalizer by pulling in the signal.

【0002】[0002]

【従来の技術】デジタル情報再生装置において、記録媒
体から読み出された再生信号は高周波のアナログ信号
(RF信号)である。この再生信号からデジタルデータ
を取り出すには、正しいデータ存在点の位置に同期させ
たデータ読み出し用のクロック(以下同期クロックと記
す)を発生させる必要がある。この同期クロックに基づ
いて再生信号からデータを取り出すためのサンプリング
点が規定される。同期クロックを発生させるために位相
同期ループ(PLL:Phase Locked Loop)回路部と呼ば
れるフィードバック制御系が一般に用いられている。P
LL回路部は、再生信号中に含まれているデータ存在点
を示すサンプルデータに基づくサンプリング点と、PL
L回路部内の電圧制御発振器を自走発振させて得た同期
クロックに基づくサンプリング点との位相誤差を検出
し、検出した位相誤差を電圧制御発振器(VCO:Volt
age Controled Oscillator)に戻して同期クロックの位
相を補正するものである。
2. Description of the Related Art In a digital information reproducing apparatus, a reproduction signal read from a recording medium is a high frequency analog signal (RF signal). In order to take out digital data from this reproduction signal, it is necessary to generate a data read clock (hereinafter referred to as a synchronous clock) synchronized with the position of the correct data existing point. Sampling points for extracting data from the reproduction signal are defined based on this synchronous clock. A feedback control system called a phase-locked loop (PLL) circuit section is generally used to generate a synchronous clock. P
The LL circuit unit has a sampling point based on sample data indicating a data existing point included in the reproduction signal, and a PL point.
A phase error from a sampling point based on a synchronous clock obtained by free running the voltage controlled oscillator in the L circuit section is detected, and the detected phase error is detected by a voltage controlled oscillator (VCO: Volt
age controlled oscillator) to correct the phase of the synchronous clock.

【0003】図8は記録再生フォーマットの一例を示す
説明図である。図8(a)に示すように、セクタの先頭
にはプリアンブルと呼ばれる既知のデータ列が書き込ま
れている。プリアンブルは、同期クロックの位相を合わ
せるための位相同期パターンと、ユーザデータの先頭を
示すためのデータ同期パターンから構成されている。こ
こで、位相同期パターンのパターン長は、PLLが同期
クロックの位相を規定の範囲内に入るまで引き込むため
に要する時間を考慮して設定されている。位相同期パタ
ーンとしては、4Tパターンと呼ばれる1,1,−1,−
1の繰り返しデータがよく用いられる。
FIG. 8 is an explanatory diagram showing an example of a recording / reproducing format. As shown in FIG. 8A, a known data string called a preamble is written at the beginning of the sector. The preamble is composed of a phase synchronization pattern for matching the phases of the synchronization clocks and a data synchronization pattern for indicating the head of the user data. Here, the pattern length of the phase synchronization pattern is set in consideration of the time required for the PLL to pull the phase of the synchronization clock within the prescribed range. The phase synchronization pattern is 1,1, -1, -1, -called 4T pattern.
Repeated data of 1 is often used.

【0004】上記規定の範囲すなわち位相のずれの許容
範囲は、同期クロックに基づいて取り出したデジタルデ
ータのエラーレートに影響を与えないという観点から決
定される。また、データ同期パターンの長さや検出方法
は、誤検出確率ならびに未検出確率がデータエラーレー
トに比較して十分に小さくなるように選定されている。
図8(b)はリードゲートを開くタイミングを示してい
る。図8(c)は再生信号と再生信号中のデータ存在点
すなわちデータをサンプリングすべき点)を示してい
る。
The above specified range, that is, the allowable range of phase shift is determined from the viewpoint that it does not affect the error rate of the digital data extracted based on the synchronization clock. Further, the length of the data synchronization pattern and the detection method are selected so that the false detection probability and the non-detection probability are sufficiently smaller than the data error rate.
FIG. 8B shows the timing of opening the read gate. FIG. 8C shows a reproduced signal and a data existing point in the reproduced signal, that is, a point at which the data should be sampled.

【0005】図9は従来のデジタル情報再生装置の要部
ブロック構成図である。従来のデジタル情報再生装置1
00は、アナログフィルタ101と、A/D変換器10
2と、デジタル等化器103と、PLL回路部104と
を備える。
FIG. 9 is a block diagram of the essential parts of a conventional digital information reproducing apparatus. Conventional digital information reproducing apparatus 1
00 is the analog filter 101 and the A / D converter 10
2, a digital equalizer 103, and a PLL circuit unit 104.

【0006】図示しない記録媒体から図示しない読み出
しヘッドを介して読み出され必要に応じて図示しないR
F増幅器で増幅された再生信号は、アナログフィルタ1
01を介してA/D変換器102へ供給される。アナロ
グフィルタ101は、再生信号から必要な帯域の信号成
分を抽出する。A/D変換器102は、アナログフィル
タ101の出力信号を、PLL回路部104から出力さ
れる同期クロックに基づいて規定されるサンプリング点
でサンプリングしてデジタルデータへ変換する。A/D
変換器102から出力されたデジタル再生信号はデジタ
ル等化器103に供給される。デジタル等化器103
は、例えば3タップのFIRフィルタで構成されてお
り、デジタル再生信号に対してデジタル的に波形等化を
施してデジタル再生信号を出力する。等化後のデジタル
再生信号は、例えば最尤(ビタビ)復号器等へ供給され
る。
R is read from a recording medium (not shown) through a read head (not shown) and, if necessary, R (not shown).
The reproduced signal amplified by the F amplifier is the analog filter 1
It is supplied to the A / D converter 102 via 01. The analog filter 101 extracts a signal component in a required band from the reproduction signal. The A / D converter 102 samples the output signal of the analog filter 101 at a sampling point defined based on the synchronous clock output from the PLL circuit unit 104 and converts it into digital data. A / D
The digital reproduction signal output from the converter 102 is supplied to the digital equalizer 103. Digital equalizer 103
Is composed of, for example, a 3-tap FIR filter, and digitally waveform-equalizes the digital reproduction signal and outputs the digital reproduction signal. The digital reproduction signal after equalization is supplied to, for example, a maximum likelihood (Viterbi) decoder or the like.

【0007】PLL回路部104は、位相誤差検出器1
05と、D/A変換器106と、ループフィルタ107
と、電圧制御発振器(VCO:Voltage Controled Osci
llator)108とを備えている。位相誤差検出器105
は、VCO108によって発生させた同期クロックと等
化後のデジタル再生信号との位相誤差すなわち位相のず
れ量をデジタル演算によって求め、求めた位相誤差デー
タを出力する。D/A変換器106は、位相誤差データ
に対応した位相誤差に係る電圧信号を発生する。この位
相誤差に係る電圧信号は、低域通過型の周波数特性を備
えたループフィルタ107を介してVCO108の位相
制御電圧入力端子108aへ供給される。VCO108
は、予め設定された周波数範囲内のクロックであって位
相制御電圧入力端子108aに供給されるフィルタ通過
後の位相誤差に係る電圧信号に基づいて指定される位相
の同期クロックを生成して出力する。
The PLL circuit section 104 includes a phase error detector 1
05, the D / A converter 106, and the loop filter 107.
And a voltage controlled oscillator (VCO)
llator) 108 and. Phase error detector 105
Calculates the phase error between the synchronous clock generated by the VCO 108 and the digital reproduction signal after equalization, that is, the amount of phase shift by digital calculation, and outputs the calculated phase error data. The D / A converter 106 generates a voltage signal related to the phase error corresponding to the phase error data. The voltage signal related to the phase error is supplied to the phase control voltage input terminal 108a of the VCO 108 via the loop filter 107 having the low-pass type frequency characteristic. VCO108
Is a clock within a preset frequency range and generates and outputs a synchronous clock of a phase specified based on the voltage signal related to the phase error after passing through the filter, which is supplied to the phase control voltage input terminal 108a. .

【0008】PLL回路部104は、図示しないリード
ゲートが開かれるとまずアクイジション(習得)モード
となる。このアクイジションモードでPLL回路部10
4は、図8(a)に示した位相同期パターンを利用し
て、等化後のデジタル再生信号のデータ存在点とPLL
回路部104で発生させた同期クロックとの位相がずれ
た状態から位相がほぼ合った状態にまで引き込みを行な
う。次に、図示しないデータ同期パターン検出回路によ
って、図8(a)に示したデータ同期パターンが検出さ
れ、データ同期パターン検出回路からデータ同期パター
ン検出出力が供給されると、PLL回路部104はトラ
ッキングモードに切り替わる。このトラッキングモード
でPLL回路部104は、等化後のデジタル再生信号の
データ存在点と同期クロックとの位相がずれないように
微調整を行なう。
When the read gate (not shown) is opened, the PLL circuit section 104 first enters an acquisition (learning) mode. In this acquisition mode, the PLL circuit unit 10
4 uses the phase synchronization pattern shown in FIG. 8A to indicate the data existence point and PLL of the digital reproduction signal after equalization.
The pulling is performed from the state in which the phase of the synchronous clock generated in the circuit unit 104 is shifted to the state in which the phase is substantially matched. Next, the data synchronization pattern detection circuit (not shown) detects the data synchronization pattern shown in FIG. 8A, and when the data synchronization pattern detection output is supplied from the data synchronization pattern detection circuit, the PLL circuit unit 104 causes the tracking. Switch to mode. In this tracking mode, the PLL circuit unit 104 performs fine adjustment so that the phase of the data existing point of the equalized digital reproduction signal and the phase of the synchronous clock do not shift.

【0009】[0009]

【発明が解決しようとする課題】このようなフィードバ
ック制御系では、ループディレイが小さいほど位相余裕
が増して、安定で追従が速い制御が可能となるので、で
きるだけループディレイが小さくなるような回路構成が
理想である。
In such a feedback control system, the smaller the loop delay is, the more the phase margin is increased, and stable and fast tracking control is possible. Therefore, the circuit configuration is such that the loop delay is as small as possible. Is the ideal.

【0010】位相同期パターンである4Tパターンは正
弦波形に限りなく近いため、デジタル等化器103を通
しても波形は変らない。そこで、ループディレイをなる
べく小さくするため、アクイジションモードでは等化前
のデジタル再生信号に基づいて位相誤差を検出する回路
構成が考えられる。
Since the 4T pattern, which is a phase synchronization pattern, is as close as possible to a sine waveform, the waveform does not change even through the digital equalizer 103. Therefore, in order to make the loop delay as small as possible, a circuit configuration in which a phase error is detected based on the digital reproduction signal before equalization in the acquisition mode can be considered.

【0011】図10はアクイジションモードでのループ
ディレイの低減を図ったデジタル情報再生装置の要部ブ
ロック構成図である。図10に示すデジタル情報再生装
置110は、位相誤差検出器105の前段に位相誤差検
出入力切替回路111を設けている。この位相誤差検出
入力切替回路111は、入力端子111aに供給される
モード指定信号によってアクイジションモードが指定さ
れている場合は、等化前のデジタル再生信号を位相誤差
検出器105へ供給し、モード指定信号によってトラッ
キングモードが指定されている場合は、等化後のデジタ
ル再生信号を位相誤差検出器105へ供給する。このよ
うに、アクイジションモードでは、等化前のデジタル再
生信号を位相誤差検出器105へ供給する構成にするこ
とで、ループディレイの減少を図っている。
FIG. 10 is a block diagram of the essential parts of a digital information reproducing apparatus for reducing the loop delay in the acquisition mode. The digital information reproducing apparatus 110 shown in FIG. 10 is provided with a phase error detection input switching circuit 111 before the phase error detector 105. The phase error detection input switching circuit 111 supplies the digital reproduction signal before equalization to the phase error detector 105 to specify the mode when the acquisition mode is specified by the mode specifying signal supplied to the input terminal 111a. When the tracking mode is designated by the signal, the equalized digital reproduction signal is supplied to the phase error detector 105. As described above, in the acquisition mode, the loop delay is reduced by the configuration in which the digital reproduction signal before equalization is supplied to the phase error detector 105.

【0012】ところが、デジタル等化器103にデジタ
ルFIRフィルタを用いる場合、デジタルFIRフィル
タのタップ係数によっては群遅延量の変化によって等化
前と等化後でデータ存在点位相が変化する場合がある。
However, when a digital FIR filter is used for the digital equalizer 103, the data existence point phase may change before and after equalization due to the change in the group delay amount depending on the tap coefficient of the digital FIR filter. .

【0013】等化前と等化後とでデータ存在点位相が変
化する場合、アクイジションモード中は等化前のデジタ
ル再生信号に基づいて同期クロックの位相合わせを行な
っているので、等化後のデジタル再生信号の位相とずれ
た位相に同期クロックの位相が同期してしまう。したが
って、トラッキングモードに切り替えた直後は、位相ず
れが生じている可能性が大きい。
When the phase of the data existing point changes before and after equalization, the phase of the synchronization clock is adjusted based on the digital reproduction signal before equalization during the acquisition mode. The phase of the synchronization clock is synchronized with the phase that is out of phase with the digital reproduction signal. Therefore, there is a high possibility that a phase shift has occurred immediately after switching to the tracking mode.

【0014】逆に、等化後のデジタル再生信号に基づい
てアクイジションモードの動作を行なえばデータ存在点
と同期クロックとの間に位相のずれは生じないが、フィ
ードバック制御系内にデジタル等化器103が挿入され
ることとなるので、デジタル等化器103が挿入された
分だけループディレイが大きくなってしまう。ループデ
ィレイが大きくなると、制御系の安定度が悪化し、引き
込みが遅くなる。引き込みの遅さに応じて位相同期パタ
ーンの区間長を長くとる必要が生じ、記録媒体への記録
フォーマットの効率すなわちユーザデータの記録効率の
悪化にもつながる。
On the contrary, if the operation in the acquisition mode is performed based on the digital reproduction signal after the equalization, there is no phase shift between the data existence point and the synchronous clock, but the digital equalizer is provided in the feedback control system. Since 103 will be inserted, the loop delay will increase by the amount of the digital equalizer 103 inserted. When the loop delay becomes large, the stability of the control system deteriorates and pull-in becomes slow. It becomes necessary to lengthen the section length of the phase synchronization pattern according to the delay of pull-in, which leads to deterioration of the recording format efficiency on the recording medium, that is, the recording efficiency of user data.

【0015】このように、図10に示したデジタル情報
再生装置110では、フィードバック制御系のループデ
ィレイの観点からは、等化前のデジタル再生信号に基づ
いて同期クロックの位相の引き込みを行なうので、位相
の引き込みが早く、しかも安定である。しかしながら、
等化前のデジタル再生信号と等化後のデジタル再生信号
とでは位相がずれていることがあるので、等化後のデジ
タル再生信号に対して位相を正しく引き込んだことにな
らない。
As described above, in the digital information reproducing apparatus 110 shown in FIG. 10, from the viewpoint of the loop delay of the feedback control system, the phase of the synchronous clock is pulled in based on the digital reproduced signal before equalization. The phase is pulled in quickly and is stable. However,
Since the digital reproduction signal before equalization and the digital reproduction signal after equalization may be out of phase with each other, the phase is not correctly pulled in with respect to the digital reproduction signal after equalization.

【0016】この発明はこのような課題を解決するため
なされたもので、等化器で位相のずれを生ずる場合であ
っても、等化前のデジタル再生信号に基づいて同期クロ
ックの位相合わせを正しく行なえるようにしたデジタル
情報再生装置を提供することを目的とする。
The present invention has been made to solve such a problem. Even if a phase shift occurs in the equalizer, the phase of the synchronizing clock is adjusted based on the digital reproduction signal before equalization. It is an object of the present invention to provide a digital information reproducing device that can be correctly performed.

【0017】[0017]

【課題を解決するための手段】この発明に係るデジタル
情報再生装置は、記録媒体から読み出した再生信号をA
/D変換してデジタル再生信号を得て、このデジタル再
生信号をデジタル等化器で波形等化して等化後のデジタ
ル再生信号を出力するものにおいて、繰り返しパターン
再生による初期位相引き込み動作時は等化前のデジタル
再生信号に基づいて位相誤差検出を行ない、初期位相引
き込み動作完了後は等化後のデジタル再生信号に基づい
て位相誤差検出を行なうよう位相誤差検出器の位相誤差
検出入力を切り替える位相誤差検出入力切替手段と、等
化前のデジタル再生信号に基づいて位相誤差を検出した
際に含まれるサンプリング位相のずれを補正する位相ず
れ補正手段を備えたことを特徴とする。
In a digital information reproducing apparatus according to the present invention, a reproduction signal read from a recording medium is reproduced by A
A digital reproduction signal is obtained by D / D conversion, the digital reproduction signal is waveform equalized by a digital equalizer, and the equalized digital reproduction signal is output. Phase error detection input of the phase error detector is performed so that phase error detection is performed based on the digital reproduction signal before equalization, and phase error detection is performed based on the digital reproduction signal after equalization after the initial phase pull-in operation is completed. An error detection input switching unit and a phase shift correction unit that corrects a sampling phase shift included when a phase error is detected based on a digital reproduction signal before equalization are provided.

【0018】このデジタル情報再生装置においては、位
相誤差検出器の前段に位相ずれ補正フィルタを設けるこ
とで、位相ずれ補正手段を構成することができる。ま
た、位相誤差検出器の位相誤差検出出力に位相ずれ量を
補正加算する補正用加算器を設けることで、位相ずれ補
正手段を構成することができる。さらに、デジタル等化
器で波形等化した後のデジタル再生信号と等化前のデジ
タル再生信号との位相のずれ量は、デジタル等化器のフ
ィルタ係数によって一意的に決まる固定値であるので、
等化前のデジタル再生信号に基づいて位相検出を行なっ
た場合は、デジタル等化器のフィルタ係数によって一意
的に決まる固定値の位相のずれ量を補正することで、等
化後のデジタル再生信号に基づいて位相検出を行なった
場合と同じ結果を得ることができる。
In this digital information reproducing apparatus, the phase shift correcting means can be constructed by providing the phase shift correcting filter in the preceding stage of the phase error detector. Further, by providing a correction adder that corrects and adds the phase shift amount to the phase error detection output of the phase error detector, the phase shift correction means can be configured. Furthermore, the amount of phase shift between the digital reproduction signal after waveform equalization by the digital equalizer and the digital reproduction signal before equalization is a fixed value that is uniquely determined by the filter coefficient of the digital equalizer.
When phase detection is performed based on the digital reproduction signal before equalization, the digital reproduction signal after equalization is corrected by correcting the phase shift amount of a fixed value that is uniquely determined by the filter coefficient of the digital equalizer. It is possible to obtain the same result as when the phase detection is performed based on

【0019】[0019]

【発明の実施の形態】以下、この発明の実施の形態につ
いて添付図面に基づいて説明する。
Embodiments of the present invention will be described below with reference to the accompanying drawings.

【0020】図1はこの発明に係る位相ずれ補正用FI
Rフィルタを備えたデジタル情報再生装置のブロック構
成図である。デジタル情報再生装置1は、記録媒体であ
る磁気ディスク11と、この磁気ディスク11に記録さ
れているデジタル情報を読み出す磁気再生ヘッド12
と、磁気再生ヘッド12で読み出したRF(高周波)信
号を増幅するRF増幅器13と、RF増幅器13から出
力される再生信号から必要な帯域の信号成分を抽出する
アナログフィルタ14と、アナログフィルタ14の出力
信号を同期クロックに基づいてサンプリング・量子化す
るA/D変換器15と、A/D変換されたデジタル再生
信号に対してデジタル的に波形等化を施してデジタル再
生信号を生成し出力するデジタル等化器16と、等化前
のデジタル再生信号ならびに等化後のデジタル再生信号
に基づいて正しいデータ存在点の位相に同期させた同期
クロックを発生するPLL回路部20とからなる。
FIG. 1 shows a phase shift correction FI according to the present invention.
It is a block diagram of a digital information reproducing apparatus provided with an R filter. The digital information reproducing apparatus 1 includes a magnetic disk 11 as a recording medium and a magnetic reproducing head 12 for reading digital information recorded on the magnetic disk 11.
An RF amplifier 13 for amplifying an RF (high frequency) signal read by the magnetic reproducing head 12, an analog filter 14 for extracting a signal component in a required band from a reproduction signal output from the RF amplifier 13, and an analog filter 14. An A / D converter 15 for sampling / quantizing an output signal based on a synchronous clock, and digitally waveform-equalizing the A / D-converted digital reproduction signal to generate and output the digital reproduction signal. It comprises a digital equalizer 16 and a PLL circuit section 20 for generating a synchronization clock synchronized with the phase of the correct data existence point based on the digital reproduction signal before equalization and the digital reproduction signal after equalization.

【0021】PLL回路部20は、位相ずれ補正手段で
ある位相ずれ補正用FIRフィルタ21と、位相誤差検
出入力切替器22と、位相誤差検出器23と、D/A変
換器24と、ループフィルタ25と、電圧制御発振器
(VCO:Voltage ControledOscillator)26とを備
える。
The PLL circuit section 20 includes a phase shift correction FIR filter 21, which is a phase shift correction unit, a phase error detection input switch 22, a phase error detector 23, a D / A converter 24, and a loop filter. 25 and a voltage controlled oscillator (VCO) 26.

【0022】等化前のデジタル再生信号は、位相ずれ補
正用FIRフィルタ21を介して位相誤差検出入力切替
器22の一方の入力端子22aへ供給される。等化後の
デジタル再生信号は、位相誤差検出入力切替器22の他
方の入力端子22bへ供給される。位相誤差検出入力切
替器22は、入力端子22dから切替制御入力端子22
cに供給されるモード指定信号に基づいて、いずれか一
方の入力端子22a,22bの信号を選択して出力端子
22eから出力する。位相誤差検出入力切替器22は、
モード指定信号22dがアクイジション(習得)モード
であることを示している場合は、位相ずれ補正用FIR
フィルタ21の出力信号(以下位相ずれ補正デジタル再
生信号と記す)を位相誤差検出器23の一方の位相誤差
検出入力端子23aへ供給する。位相誤差検出入力切替
器22は、モード指定信号がトラッキングモードである
ことを示している場合は、等化後のデジタル再生信号を
位相誤差検出器23の一方の位相誤差検出入力端子23
aへ供給する。
The digital reproduction signal before equalization is supplied to one input terminal 22a of the phase error detection input switch 22 via the phase shift correction FIR filter 21. The digital reproduction signal after equalization is supplied to the other input terminal 22b of the phase error detection input switch 22. The phase error detection input switch 22 includes a switching control input terminal 22 from the input terminal 22d.
Based on the mode designation signal supplied to c, one of the input terminals 22a and 22b is selected and output from the output terminal 22e. The phase error detection input switch 22 is
When the mode designation signal 22d indicates the acquisition (learning) mode, the phase shift correction FIR
An output signal of the filter 21 (hereinafter referred to as a phase shift correction digital reproduction signal) is supplied to one phase error detection input terminal 23a of the phase error detector 23. When the mode designation signal indicates the tracking mode, the phase error detection input switch 22 outputs the equalized digital reproduction signal to one of the phase error detection input terminals 23 of the phase error detector 23.
supply to a.

【0023】なお、モード指定信号は、図示しないモー
ド判断部から供給される。図示しないモード判断部は、
図8(a)に示した位相同期パターンの再生タイミング
に同期するタイミングでアクイジションモードであるこ
とを示すモード指定信号22dを供給し、他の期間では
トラッキングモードであることを示すモード指定信号2
2dを供給する。
The mode designation signal is supplied from a mode determination unit (not shown). The mode determination unit (not shown)
A mode designating signal 22d indicating that the mode is the acquisition mode is supplied at a timing synchronized with the reproduction timing of the phase synchronization pattern shown in FIG. 8A, and a mode designating signal 2 indicating that the mode is the tracking mode in other periods.
Supply 2d.

【0024】位相誤差検出器23は、位相誤差検出入力
切替器22の出力信号について、位相誤差をデジタル演
算によって求め、求めた位相誤差データ23cをD/A
変換器24へ供給する。この位相誤差検出器23では、
例えば、入力データのサンプリング値yn と入力データ
のサンプリング値yn の判定結果Yn から、 Δτn =−yn ・Yn-1 +yn-1 ・Yn ・・・(1) なる演算式(1)により位相誤差Δτn を求める。
The phase error detector 23 obtains the phase error of the output signal of the phase error detection input switch 22 by digital calculation, and obtains the obtained phase error data 23c by D / A.
Supply to the converter 24. In this phase error detector 23,
For example, the determination result Y n sampled values y n of the input data and the sampling value y n of the input data, Δτ n = -y n · Y n-1 + y n-1 · Y n ··· (1) comprising computing The phase error Δτ n is calculated by the equation (1).

【0025】D/A変換器24は、位相誤差データに対
応した位相誤差に係る電圧信号を発生する。位相誤差に
係る電圧信号は、低域通過型の周波数特性を備えたルー
プフィルタ25を介してVCO26の位相制御電圧入力
端子26aへ供給される。
The D / A converter 24 generates a voltage signal related to the phase error corresponding to the phase error data. The voltage signal related to the phase error is supplied to the phase control voltage input terminal 26a of the VCO 26 via the loop filter 25 having the low-pass type frequency characteristic.

【0026】VCO26は、予め設定された周波数範囲
内のクロックであって位相制御電圧入力端子26aに供
給されるフィルタ通過後の位相誤差に係る電圧信号に基
づいて指定される位相の同期クロックを生成して出力す
る。
The VCO 26 generates a synchronous clock having a phase within a preset frequency range and having a phase specified on the basis of a voltage signal relating to a phase error after passing through the filter, which is supplied to the phase control voltage input terminal 26a. And output.

【0027】等化前のデジタル再生信号と等化後のデジ
タル再生信号とでは、位相がデジタル等化器16の構成
によって規定される固定量だけずれている。位相ずれ補
正用FIRフィルタ21は、等化前のデジタル再生信号
を入力とし、デジタル等化器16によって波形等化され
た等化後のデジタル再生信号と同じ位相の位相ずれ補正
デジタル再生信号を出力するよう構成している。
The digital reproduction signal before equalization and the digital reproduction signal after equalization are out of phase by a fixed amount defined by the configuration of the digital equalizer 16. The phase shift correction FIR filter 21 receives the digital reproduction signal before equalization and outputs a phase shift correction digital reproduction signal having the same phase as the equalized digital reproduction signal waveform-equalized by the digital equalizer 16. Configured to do so.

【0028】ここで、等化前のデジタル再生信号を位相
ずれ補正用FIRフィルタ21ならびに位相誤差検出入
力切替器22を介して位相誤差検出器23へ供給するの
は、磁気ディスク11から図8に示した4Tパターンか
らなる位相同期パターンを読み出しているタイミングだ
けでよい。4Tパターンは正弦波に限りなく近いため、
デジタル等化器16を通しても波形形状は変らない。す
なわち、位相ずれ補正用FIRフィルタ21は、4Tパ
ターンのみを補正対象とし4Tパターンの位相だけを補
正すればよいので、デジタル等化フィルタ16よりもタ
ップ数を減少させることができ、タップ数を減少させる
ことでディレイを小さくすることができる。
Here, the digital reproduction signal before equalization is supplied from the magnetic disk 11 to the phase error detector 23 via the phase shift correction FIR filter 21 and the phase error detection input switch 22 as shown in FIG. Only the timing at which the phase synchronization pattern including the 4T pattern shown is read. Since the 4T pattern is as close as possible to a sine wave,
The waveform shape does not change even through the digital equalizer 16. That is, since the phase shift correction FIR filter 21 needs to correct only the 4T pattern and corrects only the phase of the 4T pattern, the number of taps can be reduced as compared with the digital equalization filter 16, and the number of taps can be reduced. By doing so, the delay can be reduced.

【0029】このように、位相ずれ補正用FIRフィル
タ21は、デジタル等化器16のタップ数よりも少なく
タップ数で構成しており、位相ずれ補正用FIRフィル
タ21のディレイはデジタル等化器16のディレイより
も小さくなるよう構成している。
As described above, the phase shift correction FIR filter 21 has a smaller number of taps than the digital equalizer 16, and the delay of the phase shift correction FIR filter 21 is the digital equalizer 16. It is configured to be smaller than the delay of.

【0030】次に、デジタル等化器16を3タップ構成
とし、位相ずれ補正用FIRフィルタ21を2タップ構
成とした場合の具体例を説明する。4Tパターンをある
位相でサンプリングすると、ノイズ信号がなく、位相の
変化もないという前提条件では、A,B,−A,−B,
A,B,−A・・・という出力が得られる。ここで、
A,B,−A,−Bは、再生信号をA/D変換器15で
A/D変換して得たデジタル再生信号の量子化値(デジ
タルデータ)である。
Next, a specific example in which the digital equalizer 16 has a 3-tap configuration and the phase shift correction FIR filter 21 has a 2-tap configuration will be described. When a 4T pattern is sampled at a certain phase, A, B, -A, -B,
Outputs of A, B, -A ... Are obtained. here,
A, B, -A, -B are quantized values (digital data) of the digital reproduction signal obtained by A / D converting the reproduction signal by the A / D converter 15.

【0031】デジタル等化器16の出力である等化後の
デジタル再生信号のデジタルデータyn は、デジタル等
化器16のフィルタ係数をk1 ,1,k2 とすると、 yn =k1 ・xn +xn-1 +k2 ・xn-2 ・・・(2) である。ここで、xn ,xn-1 ,xn-2 は、前述のA,
B,−Aと同様に再生信号をA/D変換器15でA/D
変換して得たデジタル再生信号の量子化値(デジタルデ
ータ)である。
The digital data y n of the digital reproduction signal after equalization which is the output of the digital equalizer 16 is y n = k 1 when the filter coefficients of the digital equalizer 16 are k 1 , 1, k 2. a · x n + x n-1 + k 2 · x n-2 ··· (2). Here, x n , x n-1 , and x n-2 are the above-mentioned A,
As with B and -A, the reproduced signal is A / D converted by the A / D converter 15.
It is a quantized value (digital data) of the digital reproduction signal obtained by conversion.

【0032】先程の前提を用いると、xn-2 =−xn
あるから、もしk1 =k2 ならば、入力系列がそのまま
出力され、位相は変化がない。k1 ≠k2 ならば、x
n-2 =−xn を代入して、 yn =(k1 − k2 )・xn +xn-1 ・・・(3) が成り立つ。したがって、この場合に4Tパターンのみ
を等化するには、係数が1,(k1 − k2 )という2
タップ構成の位相ずれ補正用FIRフィルタ21を用い
ればよいことになる。なお、前述のノイズ信号がなく、
位相の変化もないという前提条件は厳密には満足されな
いが、ランダムノイズ成分等はキャンセルされるため、
それほど大きな影響は与えない。
Using the above assumption, since x n-2 = -x n , if k 1 = k 2 , the input sequence is output as it is and the phase does not change. If k 1 ≠ k 2, then x
Substituting n−2 = −x n , y n = (k 1 −k 2 ) · x n + x n−1 (3) holds. Therefore, in this case, in order to equalize only the 4T pattern, the coefficient of 1 (k 1 −k 2 ) is 2
It is sufficient to use the phase shift correction FIR filter 21 having the tap structure. In addition, there is no noise signal mentioned above,
The precondition that there is no phase change is not strictly satisfied, but random noise components are canceled, so
It does not have a big impact.

【0033】図2は位相ずれ補正用FIRフィルタの一
具体例を示すブロック構成図である。位相ずれ補正用F
IRフィルタ21は2タップ構成であり、等化前のデジ
タル再生信号を同期クロックに基づいて同期クロックの
1周期分遅延させる単位遅延素子211と、等化前のデ
ジタル再生信号に対してフィルタ係数(k1 −k2 )を
乗ずる乗算器212と、単位遅延素子211の単位遅延
出力と乗算器212の乗算出力とを加算する加算器21
3とで構成している。
FIG. 2 is a block diagram showing a concrete example of the FIR filter for phase shift correction. Phase shift correction F
The IR filter 21 has a two-tap configuration and includes a unit delay element 211 that delays the digital reproduction signal before equalization by one cycle of the synchronization clock based on the synchronization clock, and a filter coefficient () for the digital reproduction signal before equalization. a multiplier 212 for multiplying k 1 −k 2 ) and an adder 21 for adding the unit delay output of the unit delay element 211 and the multiplication output of the multiplier 212.
3.

【0034】次に、図1に示したデジタル情報再生装置
1の動作を説明する。磁気ディスク11上にセクタ単位
で記録されているデジタル情報中の位相同期パターンを
読み出しているタイミングでは、アクイジションモード
であることを示すモード指定信号が位相誤差検出入力切
替器22の切替制御入力端子22cに供給される。これ
により、位相誤差検出入力切替器22は、位相ずれ補正
用FIRフィルタ21の出力である位相ずれ補正デジタ
ル再生信号を選択して位相誤差検出器23の一方の入力
端子23aへ供給する。
Next, the operation of the digital information reproducing apparatus 1 shown in FIG. 1 will be described. At the timing of reading the phase synchronization pattern in the digital information recorded on the magnetic disk 11 in sector units, the mode control signal indicating the acquisition mode is the switching control input terminal 22c of the phase error detection input switch 22. Is supplied to. As a result, the phase error detection input switch 22 selects the phase shift correction digital reproduction signal output from the phase shift correction FIR filter 21 and supplies it to one input terminal 23 a of the phase error detector 23.

【0035】したがって、4Tパターンからなる位相同
期パターンに基づいて同期クロックの引き込みを行なう
アクイジションモードでは、ディレイが大きいデジタル
等化器16を介することなく、デジタル等化器16より
もディレイを小さくした位相ずれ補正用FIRフィルタ
21を用いて、4Tパターンからなる位相同期パターン
中のデータ存在点の位相がデジタル等化器16から出力
される等化後のデジタル再生信号におけるデータ存在点
の位相と同じになるよう補正した位相ずれ補正デジタル
再生信号を生成し、位相誤差を位相誤差検出器23で検
出して、検出した位相誤差データをD/A変換器24で
位相誤差に係る電圧信号へ変換し、位相誤差に係る電圧
信号をループフィルタ25を介してVCO26の位相制
御電圧入力端子26aへ供給して、位相同期パターン中
のデータ存在点の位相と同期クロックの位相が一致する
ようフィードバック制御がなされる。
Therefore, in the acquisition mode in which the synchronization clock is pulled in based on the phase synchronization pattern consisting of the 4T pattern, the phase with the delay smaller than that of the digital equalizer 16 does not go through the digital equalizer 16 with a large delay. Using the shift correction FIR filter 21, the phase of the data existing point in the phase synchronization pattern composed of the 4T pattern becomes the same as the phase of the data existing point in the digital reproduction signal after equalization output from the digital equalizer 16. A phase shift correction digital reproduction signal corrected so that the phase error is detected by the phase error detector 23, the detected phase error data is converted into a voltage signal related to the phase error by the D / A converter 24, The voltage signal related to the phase error is passed through the loop filter 25 to the phase control voltage input terminal 2 of the VCO 26. It is supplied to the a, a feedback control so that the phase synchronized clock phase data present point in the phase synchronization pattern matches are made.

【0036】このように本発明に係るデジタル情報再生
装置1は、ディレイが大きいデジタル等化器16を介す
ることなく位相引き込みのためのフィードバック制御ル
ープを形成することができるため、PLL回路部20は
速くかつ安定な位相引き込みができる。したがって、位
相引き込みのためにセクタの先頭に配置される位相同期
パターンのパターン長を短くすることができ、記録フォ
ーマットの効率化すなわちユーザデータ比率の向上を図
ることができる。
As described above, since the digital information reproducing apparatus 1 according to the present invention can form the feedback control loop for the phase pull-in without the intervention of the digital equalizer 16 having a large delay, the PLL circuit section 20 is Fast and stable phase pull-in is possible. Therefore, the pattern length of the phase synchronization pattern arranged at the head of the sector for phase pull-in can be shortened, and the efficiency of the recording format, that is, the user data ratio can be improved.

【0037】また、位相同期パターンに基づく位相引き
込みが完了した後のトラッキングモードでは、位相誤差
検出入力切替器22は等化後のデジタル再生信号を選択
して位相誤差検出器23へ供給するので、等化後のデジ
タル再生信号に基づいて位相引き込みを行なった同期ク
ロックの位相がずれないようフィードバック制御が継続
される。
In the tracking mode after the phase pull-in based on the phase synchronization pattern is completed, the phase error detection input switch 22 selects the equalized digital reproduction signal and supplies it to the phase error detector 23. Feedback control is continued so that the phase of the synchronous clock that has been phase-locked based on the equalized digital reproduction signal does not shift.

【0038】アクイジションモードでは、位相補正ずれ
補正用FIRフィルタ21を用いて、等化後のデジタル
再生信号におけるデータ存在点の位相と同じになるよう
補正した位相ずれ補正デジタル再生信号を生成し、この
位相ずれ補正デジタル再生信号に基づいて同期クロック
の位相引き込みを行なっているので、位相誤差検出器2
3の入力を等化後のデジタル再生信号に切り替えた後の
トラッキングモードにおいても、等化後のデジタル再生
信号中のデータ存在点の位相と同期クロックの位相がず
れが生ずることがなく、安定しデータ再生が継続され
る。
In the acquisition mode, the phase correction shift correction FIR filter 21 is used to generate a phase shift correction digital reproduction signal corrected to have the same phase as the data existing point in the equalized digital reproduction signal. Phase shift correction Since the phase of the synchronous clock is pulled in based on the digital reproduction signal, the phase error detector 2
Even in the tracking mode after switching the input of 3 to the digital reproduction signal after equalization, the phase of the data existence point in the digital reproduction signal after equalization and the phase of the synchronization clock are stable and stable. Data reproduction continues.

【0039】なお、図1ではデジタル等化器16とは別
に位相ずれ補正用FIRフィルタ21を独立に設ける構
成を示したが、デジタル等化器16を位相ずれ補正用F
IRフィルタとして時分割で共用する構成としてもよ
い。この場合、アクイジションモードでは、デジタル等
化器16の等化特性が位相ずれ補正用FIRフィルタ2
1と等価となるようにフィルタ係数を切り替え、中間演
算結果を位相誤差検出器23へ供給する。デジタル等化
器16を位相ずれ補正用FIRフィルタとして時分割で
共用する構成にすることで、ハードウェアの増加はほと
んど無視できる。
In FIG. 1, the phase shift correction FIR filter 21 is provided separately from the digital equalizer 16, but the digital equalizer 16 is used for the phase shift correction F.
The IR filter may be shared by time division. In this case, in the acquisition mode, the equalization characteristic of the digital equalizer 16 is the phase shift correction FIR filter 2
The filter coefficient is switched so as to be equivalent to 1, and the intermediate calculation result is supplied to the phase error detector 23. With the configuration in which the digital equalizer 16 is shared as a phase shift correction FIR filter in a time division manner, an increase in hardware can be almost ignored.

【0040】以上のように図1では、位相誤差検出器2
3の前段側に位相ずれ補正手段として位相ずれ補正用F
IRフィルタ21を設けて、等化前のデジタル再生信号
と等化後のデジタル再生信号と各再生信号中のデータ存
在点の位相ずれを補正する構成を示した。次に、位相誤
差検出器23の後段側で、各再生信号中のデータ存在点
の位相ずれを補正する構成について説明する。
As described above, in FIG. 1, the phase error detector 2
The phase shift correction F is provided on the front side of 3 as phase shift correction means.
The configuration is shown in which the IR filter 21 is provided to correct the phase shift between the digital reproduction signal before equalization, the digital reproduction signal after equalization, and the data existing point in each reproduction signal. Next, a configuration for correcting the phase shift of the data existing point in each reproduction signal on the subsequent stage side of the phase error detector 23 will be described.

【0041】図3はこの発明に係る位相ずれ補正用加算
器を備えたデジタル情報再生装置のブロック構成図であ
る。図3に示すデジタル情報再生装置2は、PLL回路
部30の構成が図1に示したものと異なる。PLL回路
部30は、位相誤差検出入力切替器32と、位相誤差検
出器23と、位相ずれ補正手段を構成する補正用加算器
33と、補正用加算器33に供給する補正加算値を各モ
ードに応じて切り替える補正加算値切替器34と、D/
A変換器24と、ループフィルタ25と、VCO26と
を備える。
FIG. 3 is a block diagram of a digital information reproducing apparatus having a phase shift correcting adder according to the present invention. In the digital information reproducing apparatus 2 shown in FIG. 3, the configuration of the PLL circuit section 30 is different from that shown in FIG. The PLL circuit section 30 includes a phase error detection input switch 32, a phase error detector 23, a correction adder 33 that constitutes a phase shift correction unit, and a correction addition value supplied to the correction adder 33 in each mode. A correction addition value switch 34 for switching according to
The A converter 24, the loop filter 25, and the VCO 26 are provided.

【0042】位相誤差検出入力切替器32は、モード指
定信号がアクイジションモードであることを示している
場合は、等化前のデジタル再生信号を選択して位相誤差
比較器23の一方の位相誤差検出入力端子23aへ供給
し、モード指定信号がトラッキングモードであることを
示している場合は、等化後のデジタル再生信号を選択し
て位相誤差比較器23の一方の位相誤差検出入力端子2
3aへ供給する。
When the mode designation signal indicates the acquisition mode, the phase error detection input switch 32 selects the digital reproduction signal before equalization to detect one phase error of the phase error comparator 23. When the mode designation signal is supplied to the input terminal 23a and indicates that the mode is the tracking mode, the equalized digital reproduction signal is selected and one of the phase error detection input terminals 2 of the phase error comparator 23 is selected.
Supply to 3a.

【0043】補正用加算器33は、位相誤差検出器23
から出力される位相誤差データに対して、補正加算値切
替器34から供給される補正加算値を加算し、加算結果
をD/A変換器24へ供給する。
The correction adder 33 is the phase error detector 23.
The correction addition value supplied from the correction addition value switching unit 34 is added to the phase error data output from, and the addition result is supplied to the D / A converter 24.

【0044】補正加算値切替器34は、モード指定信号
がアクイジションモードであることを示している場合
は、等化前のデジタル再生信号に基づいて位相誤差を検
出した際にその位相誤差データに含まれている位相ずれ
量を補正するためのオフセット値Δkを出力し、モード
指定信号がトラッキングモードであることを示している
場合は、ゼロの値を出力するよう構成している。
When the mode designation signal indicates the acquisition mode, the correction addition value switch 34 includes the phase error data when the phase error is detected based on the digital reproduction signal before equalization. The offset value Δk for correcting the phase shift amount that is being output is output, and a value of zero is output when the mode designation signal indicates the tracking mode.

【0045】図4は位相誤差検出器の位相誤差検出出力
の測定結果を示すグラフである。横軸はサンプル数(ビ
ット)である。縦軸は位相誤差検出器のデジタル出力デ
ータ値である。実線は等化後のデジタル再生信号から位
相誤差検出したときの出力を示し、点線は等化前のデジ
タル再生信号から位相誤差検出したときの出力を示す。
測定は、4Tパターンからなる位相同期パターンの再生
信号に正弦波状のジッタを重畳して行った。正弦波は周
期400サンプル、オフセット0,振幅0.1bit
(zero-peak )であり、正しく位相検出できた場合は0
を中心に上下対称な正弦波となるはずである。
FIG. 4 is a graph showing the measurement result of the phase error detection output of the phase error detector. The horizontal axis is the number of samples (bit). The vertical axis represents the digital output data value of the phase error detector. The solid line shows the output when the phase error is detected from the digital reproduction signal after equalization, and the dotted line shows the output when the phase error is detected from the digital reproduction signal before equalization.
The measurement was performed by superimposing sinusoidal jitter on the reproduced signal of the phase synchronization pattern composed of the 4T pattern. The sine wave has a period of 400 samples, an offset of 0, and an amplitude of 0.1 bit.
(Zero-peak), and 0 when the phase can be detected correctly
It should be a sine wave that is vertically symmetrical with respect to.

【0046】図4に示したように、等化後のデジタル再
生信号に基づいて位相誤差検出を行なうと、位相誤差検
出器23から出力される位相誤差データの時間変化特性
は、位相誤差データが0の位置を示す点線に対して上下
対称の特性となるが、等化前のデジタル再生信号に基づ
いて位相誤差検出を行なうと、位相誤差検出器23から
出力される位相誤差データの時間変化特性は、位相誤差
データが0の位置を示す点線に対して上下対称の特性と
はならず、等化前のデジタル再生信号に基づいて位相誤
差検出を行なった場合の特性(点線)は、等化後のデジ
タル再生信号に基づいて位相誤差検出を行なった場合の
特性(実線)にオフセットが乗ったような特性となる。
As shown in FIG. 4, when phase error detection is performed based on the equalized digital reproduction signal, the time change characteristic of the phase error data output from the phase error detector 23 is as follows. The characteristics are vertically symmetrical with respect to the dotted line indicating the position of 0, but when phase error detection is performed based on the digital reproduction signal before equalization, the time change characteristics of the phase error data output from the phase error detector 23. Does not have a vertically symmetrical characteristic with respect to the dotted line indicating the position where the phase error data is 0, and the characteristic (dotted line) when the phase error is detected based on the digital reproduction signal before equalization is equalized. The characteristic is such that an offset is added to the characteristic (solid line) when the phase error is detected based on the subsequent digital reproduction signal.

【0047】そこで、等化前のデジタル再生信号に基づ
いて位相誤差検出を行なうアクイジションモードでは、
位相誤差検出器23から出力される位相誤差データに、
オフセットを打ち消す値Δkを加算することで、等化後
のデジタル再生信号に基づいて位相誤差検出を行なった
場合とほぼ同じ位相誤差データをD/A変換器24へ供
給することができる。
Therefore, in the acquisition mode in which the phase error is detected based on the digital reproduction signal before equalization,
In the phase error data output from the phase error detector 23,
By adding the value Δk that cancels the offset, it is possible to supply the D / A converter 24 with substantially the same phase error data as that when the phase error is detected based on the digital reproduction signal after the equalization.

【0048】以上の構成であるから、図3に示したデジ
タル情報再生装置2は、アクイジションモードにおい
て、等化前のデジタル再生信号を位相誤差検出入力切替
器32を介して位相誤差検出器23へ供給して位相相差
検出を行ない、その検出出力である位相誤差データに対
して加算器33で補正加算値切替器34から供給される
補正加算値Δkを加算することで、等化後のデジタル再
生信号に基づいて位相誤差検出した場合とほぼ同等の値
に補正された位相誤差データをD/A変換器24へ供給
することができる。
With the above configuration, the digital information reproducing apparatus 2 shown in FIG. 3 sends the digital reproduction signal before equalization to the phase error detector 23 via the phase error detection input switch 32 in the acquisition mode. The phase and phase difference detection is performed by supplying the phase difference data, and the correction addition value Δk supplied from the correction addition value switching unit 34 is added by the adder 33 to the phase error data which is the detection output, thereby performing digital reproduction after equalization. It is possible to supply the phase error data corrected to a value almost equal to that when the phase error is detected based on the signal to the D / A converter 24.

【0049】図1に示したデジタル情報再生装置1で
は、等化前のデジタル再生信号を位相ずれ補正用FIR
フィルタ21を介して位相誤差検出器23を供給する構
成、すなわち、アクイジションモードにおける位相引き
込みのためのフィードバック制御ループ内に位相ずれ補
正用FIRフィルタ21が介在する構成であるから、位
相ずれ補正用FIRフィルタ21のディレイがある。こ
れに対して、図3に示したデジタル情報再生装置2は、
等化前のデジタル再生信号を位相誤差検出器23へ直接
供給する構成としているので、位相引き込みのためのフ
ィードバック制御ループのディレイをさらに小さくで
き、より速くかつより安定な位相引き込みが可能とな
る。例えば、デジタル等化器16が3タップ構成のFI
Rフィルタである場合、3〜4タップディレイ程度のデ
ィレイが減少できる。また、補正用加算器33と補正用
加算値切替器34を新たに設けるだけでよいので、回路
規模の増加がわずかである。
In the digital information reproducing apparatus 1 shown in FIG. 1, the digital reproduction signal before equalization is converted into the FIR for phase shift correction.
The phase error detector 23 is supplied via the filter 21, that is, the phase shift correction FIR filter 21 is provided in the feedback control loop for phase acquisition in the acquisition mode. There is a delay of the filter 21. On the other hand, the digital information reproducing apparatus 2 shown in FIG.
Since the digital reproduction signal before equalization is directly supplied to the phase error detector 23, the delay of the feedback control loop for phase pull-in can be further reduced, and faster and more stable phase pull-in can be performed. For example, the digital equalizer 16 has a 3-tap FI.
In the case of the R filter, a delay of about 3 to 4 tap delay can be reduced. Further, since it is only necessary to newly provide the correction adder 33 and the correction addition value switch 34, the circuit scale is slightly increased.

【0050】図5は位相ずれ補正用デジタルFIRフィ
ルタを用いた場合と位相ずれ補正用加算器を用いた場合
の位相検出特性の測定結果を示すグラフである。横軸は
位相オフセットをビット目盛で示している。縦軸は位相
誤差検出器のデジタル出力データ値である。
FIG. 5 is a graph showing the measurement results of the phase detection characteristics when the phase shift correction digital FIR filter is used and when the phase shift correction adder is used. The horizontal axis represents the phase offset on a bit scale. The vertical axis represents the digital output data value of the phase error detector.

【0051】実線は等化後のデジタル再生データに基づ
く位相誤差検出出力特性を、点線は位相ずれ補正用FI
Rフィルタ21を用いた場合すなわち図1に示したPL
L回路部20の位相誤差検出出力特性を示し、また、一
点鎖線は位相ずれ補正値Δkを加算した場合すなわち図
3に示したPLL回路部30の位相誤差検出出力特性を
示す。
The solid line shows the phase error detection output characteristic based on the digital reproduction data after equalization, and the dotted line shows the phase shift correction FI.
When the R filter 21 is used, that is, the PL shown in FIG.
The phase error detection output characteristic of the L circuit section 20 is shown, and the alternate long and short dash line shows the phase error detection output characteristic of the PLL circuit section 30 shown in FIG. 3 when the phase shift correction value Δk is added.

【0052】測定に用いた条件は次の通りである。デジ
タル等化器16のフィルタ係数はk1 ,1,k2 、位相
ずれ補正用FIRフィルタ21のフィルタ係数は(k1
−k2 )、位相ずれ補正値Δkは2・(k1 −k2 )・
ref_level である。
The conditions used for the measurement are as follows. The filter coefficient of the digital equalizer 16 is k 1 , 1, k 2 , and the filter coefficient of the phase shift correction FIR filter 21 is (k 1
-K 2 ) and the phase shift correction value Δk is 2 · (k 1 −k 2 ) ·
It is ref_level.

【0053】すなわち、上述の位相誤差検出器23にお
ける位相誤差Δτn の演算式(1)と、位相ずれ補正用
FIRフィルタ21の演算式(2)から、等化後の位相
誤差出力は、 −(k1 ・xn +xn-1 +k2 ・xn-2 )・Yn-1 +(k1 ・xn-1 +xn-2 +k2 ・xn-3 )yn-1 ・Y
n であり、等化前の位相誤差出力は、 −xn ・Xn-1 +xn-1 ・Xn であるから、Yn ≒Xn として、両者の差をとると −(k1 ・xn +k2 ・xn-2 )・Xn-2 +(k1 ・xn-1 +k2 ・xn-3 ・Xn-1 となる。4Tの位相同期パターンでは、 xn =−xn-2 ,xn-1 =−xn-3 が成り立つので、これを代入することにより、 −(k1 −k2 )・xn ・Xn-2 +(k1 −k2 )・xn-1 ・Xn-1 =(k1 −k2 )・(−xn ・Xn-2 +xn-1 ・Xn-1 ) ・・・(4) であり、4Tの前提より、 xn ・Xn-2 =−xnn-1 ・Xn-1 =xn-1 であるから、式(4)は、 (k1 −k2 )・(xn +xn-1 ) となり、さらに、 (xn +xn-1 )/2=ref_level であるから、位相ずれ補正値Δkは2・(k1 −k2
・ref_level となる。
That is, from the above equation (1) of the phase error Δτ n in the phase error detector 23 and the equation (2) of the phase shift correction FIR filter 21, the phase error output after equalization is − (K 1 · x n + x n-1 + k 2 · x n-2 ) · Y n-1 + (k 1 · x n-1 + x n-2 + k 2 · x n-3 ) y n-1 · Y
n , and the phase error output before equalization is −x n · X n−1 + x n−1 · X n , so if Y n ≈X n and the difference between the two is taken, − (k 1 · the x n + k 2 · x n -2) · X n-2 + (k 1 · x n-1 + k 2 · x n-3 · X n-1 and comprising .4T phase synchronization pattern, x n = - Since x n-2 and x n-1 = −x n-3 are established, by substituting these, − (k 1 −k 2 ) × xn · X n-2 + (k 1 −k 2 ) · x n-1 · X n -1 = (k 1 -k 2) · (-x n · X n-2 + x n-1 · X n-1) is a ... (4), the premise of 4T Therefore, since x n · X n−2 = −x n x n−1 · X n−1 = x n−1 , the formula (4) is (k 1 −k 2 ) · (x n + x n −1 ) and (x n + x n −1 ) / 2 = ref_level, the phase shift correction value Δk is 2 · (k 1 −k 2 ).
・ Ref_level.

【0054】このように、位相ずれ補正用FIRフィル
タ21を用いた場合、ならびに、位相ずれ補正値Δkを
加算した場合のいずれの位相誤差検出出力特性も、等化
後のデジタル再生信号に基づく位相誤差検出出力特性と
ほぼ一致している。よって、等化前のデジタル再生信号
に基づいて位相引き込みを行なっても、等化後のデジタ
ル再生信号に基づいて位相引き込みを行なった場合と等
価の動作が可能であることがわかる。
As described above, both the phase error detection output characteristics when the phase shift correction FIR filter 21 is used and when the phase shift correction value Δk is added, the phase based on the digital reproduction signal after equalization is obtained. It almost agrees with the error detection output characteristic. Therefore, it is understood that even if the phase pull-in is performed based on the digital reproduction signal before equalization, the operation equivalent to that when the phase pull-in is performed based on the digital reproduction signal after equalization is possible.

【0055】図6はこの発明に係る位相ずれ補正用加算
器を備えた他のデジタル情報再生装置のブロック構成図
である。図6に示すデジタル情報再生装置3は、PLL
回路部40内に2組の位相誤差検出器41,42を設け
ている。一方の位相誤差検出器41で等化前のデジタル
再生信号と同期クロックとの位相誤差を検出する。その
出力である位相誤差データに対して補正用加算器33で
補正加算値Δkを加算して加算結果を得る。他方の位相
誤差検出器42で等化後のデジタル再生信号と同期クロ
ックとの位相誤差を検出する。位相誤差検出出力選択切
替器43は、モード指定信号に基づいてアクイジション
モードでは加算結果をD/A変換器24へ供給し、トラ
ッキングモードでは他方の位相誤差検出器42の出力で
ある位相誤差データをD/A変換器24へ供給する。
FIG. 6 is a block diagram of another digital information reproducing apparatus equipped with the phase shift correcting adder according to the present invention. The digital information reproducing device 3 shown in FIG.
Two sets of phase error detectors 41 and 42 are provided in the circuit unit 40. One of the phase error detectors 41 detects a phase error between the digital reproduction signal before equalization and the synchronization clock. The correction addition value Δk is added to the output phase error data by the correction adder 33 to obtain the addition result. The other phase error detector 42 detects the phase error between the equalized digital reproduction signal and the synchronization clock. The phase error detection output selection switch 43 supplies the addition result to the D / A converter 24 in the acquisition mode based on the mode designation signal, and outputs the phase error data output from the other phase error detector 42 in the tracking mode. It is supplied to the D / A converter 24.

【0056】図6に示したデジタル情報再生装置3のP
LL回路部40では、補正用加算器33に与える補正加
算値Δkを切り換える必要がなく、また、トラッキング
モード時におけるループディレイを小さくなる。
P of the digital information reproducing apparatus 3 shown in FIG.
In the LL circuit section 40, it is not necessary to switch the correction addition value Δk given to the correction adder 33, and the loop delay in the tracking mode is reduced.

【0057】図7はこの発明に係る補正電圧重畳手段を
備えたデジタル情報再生装置のブロック構成図である。
図7に示すデジタル情報再生装置4のPLL回路部50
は、D/A変換器24の出力側に補正電圧加算手段とし
てのアナログ加算器51を設け、アクイジションモード
では、等化前のデジタル再生信号に基づく位相誤差に係
る電圧信号に対して、補正電圧供給部52から供給され
る補正電圧を重畳することで、位相ずれを補正するよう
にしたものである。補正電圧供給部52は、モード指定
信号に基づいてアクイジション(習得)モードにあると
きに、オフセットを打ち消すための補正電圧(ΔV)を
供給し、トラッキングモードでは0ボルトの補正電圧を
供給するよう構成している。
FIG. 7 is a block diagram of a digital information reproducing apparatus provided with the correction voltage superimposing means according to the present invention.
PLL circuit unit 50 of digital information reproducing apparatus 4 shown in FIG.
Is provided with an analog adder 51 as a correction voltage adding means on the output side of the D / A converter 24. In the acquisition mode, the correction voltage is corrected with respect to the voltage signal related to the phase error based on the digital reproduction signal before equalization. The phase shift is corrected by superimposing the correction voltage supplied from the supply unit 52. The correction voltage supply unit 52 is configured to supply a correction voltage (ΔV) for canceling the offset when in the acquisition (learning) mode based on the mode designation signal, and to supply a correction voltage of 0 volt in the tracking mode. doing.

【0058】図7に示すデジタル情報再生装置4のPL
L回路部50は、D/A変換後のアナログ回路系で位相
ずれを補正する構成であるから、細かい合わせ込みが可
能である。図3ならびに図6に示した補正用加算器33
を用いて補正加算値を加算する構成では、加算処理をソ
フトウェアで行なう場合に加算処理時間分だけディレイ
が生ずることになる。図7に示したアナログ系で電圧補
正を行なう構成では加算処理のためのディレイがないの
で、フィードバック制御系のディレイをさらに小さくで
きる。
PL of the digital information reproducing apparatus 4 shown in FIG.
Since the L circuit section 50 is configured to correct the phase shift in the analog circuit system after D / A conversion, fine adjustment is possible. Correction adder 33 shown in FIGS. 3 and 6
In the configuration in which the correction addition value is added by using, the delay occurs by the addition processing time when the addition processing is performed by software. In the configuration in which the voltage correction is performed by the analog system shown in FIG. 7, there is no delay for the addition processing, and therefore the delay of the feedback control system can be further reduced.

【0059】[0059]

【発明の効果】以上説明したようにこの発明に係るデジ
タル情報再生装置は、繰り返しパターン再生による初期
位相引き込み動作時は等化前のデジタル再生信号に基づ
いて位相誤差検出を行なうとともに、等化前のデジタル
再生信号に基づいて位相誤差を検出した際に含まれるサ
ンプリング位相のずれを補正する位相ずれ補正手段を備
える構成としたので、初期位相引き込み動作時はディレ
イが大きい等化器を通さずに位相を検出できる。よっ
て、PLLのフィードバック制御系のディレイを減少さ
せることができ、速くかつ安定な位相引き込みが可能と
なる。したがって、位相引き込みのためにセクタの先頭
に配置される位相同期パターンのパターン長を短くする
ことができ、記録フォーマットの効率化すなわちユーザ
データ比率の向上を図ることができる。
As described above, the digital information reproducing apparatus according to the present invention detects the phase error based on the digital reproduction signal before equalization during the initial phase pull-in operation by the repetitive pattern reproduction. Since the configuration is provided with the phase shift correction means for correcting the shift of the sampling phase included when the phase error is detected based on the digital reproduction signal of, the initial phase pull-in operation does not pass through the equalizer with a large delay. The phase can be detected. Therefore, the delay of the feedback control system of the PLL can be reduced, and the phase can be pulled in quickly and stably. Therefore, the pattern length of the phase synchronization pattern arranged at the head of the sector for phase pull-in can be shortened, and the efficiency of the recording format, that is, the user data ratio can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明に係る位相ずれ補正用デジタルFIR
フィルタを備えたデジタル情報再生装置のブロック構成
図である。
FIG. 1 is a digital FIR for phase shift correction according to the present invention.
It is a block configuration diagram of a digital information reproducing apparatus provided with a filter.

【図2】位相ずれ補正用FIRフィルタの一具体例を示
すブロック構成図である。
FIG. 2 is a block diagram showing a specific example of an FIR filter for phase shift correction.

【図3】この発明に係る位相ずれ補正用加算器を備えた
デジタル情報再生装置のブロック構成図である。
FIG. 3 is a block configuration diagram of a digital information reproducing apparatus including a phase shift correcting adder according to the present invention.

【図4】等化前と等化後の位相検出特性の測定結果を示
すグラフである。
FIG. 4 is a graph showing measurement results of phase detection characteristics before and after equalization.

【図5】位相ずれ補正用デジタルFIRフィルタを用い
た場合と位相ずれ補正用加算器を用いた場合の位相検出
特性の測定結果を示すグラフである。
FIG. 5 is a graph showing the measurement results of the phase detection characteristics when the digital FIR filter for phase shift correction is used and when the adder for phase shift correction is used.

【図6】この発明に係る位相補正用加算器を備えた他の
デジタル情報再生装置のブロック構成図である。
FIG. 6 is a block configuration diagram of another digital information reproducing apparatus including the phase correction adder according to the present invention.

【図7】この発明に係る補正電圧加算手段を備えたデジ
タル情報再生装置のブロック構成図である。
FIG. 7 is a block diagram of a digital information reproducing apparatus provided with a correction voltage adding means according to the present invention.

【図8】記録再生フォーマットの一例を示す説明図であ
る。
FIG. 8 is an explanatory diagram showing an example of a recording / reproducing format.

【図9】従来のデジタル情報再生装置の要部ブロック構
成図である。
FIG. 9 is a block diagram of a main part of a conventional digital information reproducing apparatus.

【図10】アクイジションモードでのループディレイの
低減を図った改良された従来のデジタル情報再生装置の
要部ブロック構成図である。
FIG. 10 is a block diagram of a main part of an improved conventional digital information reproducing apparatus for reducing the loop delay in the acquisition mode.

【符号の説明】[Explanation of symbols]

1,2,3,4 デジタル情報再生装置、 11 磁気
ディスク、 12 磁気再生ヘッド、 15 A/D変
換器、 16 デジタル等化器、 20,30,40,
50 PLL回路部、 21 位相ずれ補正用FIRフ
ィルタ、 22,32 位相誤差検出入力切替器、 2
3,41,42 位相誤差検出器、 24 D/A変換
器、 25 ループフィルタ、 26 VCO、 33
補正用加算器、 34 補正加算値切替器、 43
位相誤差検出出力選択切替器、51 アナログ加算器、
52 補正電圧供給部
1, 2, 3, 4 Digital information reproducing device, 11 magnetic disk, 12 magnetic reproducing head, 15 A / D converter, 16 digital equalizer, 20, 30, 40,
50 PLL circuit section, 21 Phase shift correction FIR filter, 22, 32 Phase error detection input switcher, 2
3, 41, 42 Phase error detector, 24 D / A converter, 25 loop filter, 26 VCO, 33
Correction adder, 34 correction addition value switcher, 43
Phase error detection output selection switch, 51 analog adder,
52 Correction voltage supply unit

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 記録媒体から読み出した再生信号をA/
D変換してデジタル再生信号を得て、このデジタル再生
信号をデジタル等化器で波形等化して等化後のデジタル
再生信号を出力するものにおいて、 繰り返しパターン再生による初期位相引き込み動作時は
等化前のデジタル再生信号に基づいて位相誤差検出を行
ない、初期位相引き込み動作完了後は等化後のデジタル
再生信号に基づいて位相誤差検出を行なうよう位相誤差
検出器の位相誤差検出入力を切り替える位相誤差検出入
力切替手段と、 等化前のデジタル再生信号に基づいて位相誤差を検出し
た際に含まれるサンプリング位相のずれを補正する位相
ずれ補正手段を備えたことを特徴とするデジタル情報再
生装置。
1. A reproduction signal read from a recording medium is A /
D conversion to obtain a digital reproduction signal, waveform equalization of this digital reproduction signal by a digital equalizer, and output of the equalized digital reproduction signal. Equalization during initial phase pull-in operation by repetitive pattern reproduction Phase error is detected based on the previous digital reproduction signal, and after completion of the initial phase pull-in operation, phase error detection is switched based on the digital reproduction signal after equalization. A digital information reproducing apparatus comprising: a detection input switching unit and a phase shift correcting unit that corrects a sampling phase shift included when a phase error is detected based on a digital reproduction signal before equalization.
【請求項2】 前記位相ずれ補正手段は、前記デジタル
等化器よりもタップ数およびディレイの少ない位相ずれ
補正用FIRフィルタからなり、等化前のデジタル再生
信号を前記位相ずれ補正用FIRフィルタを介して前記
位相誤差検出入力切替手段へ供給するよう構成したこと
を特徴とする請求項1記載のデジタル情報再生装置。
2. The phase shift correction means comprises a phase shift correction FIR filter having a smaller number of taps and a smaller delay than the digital equalizer, and a digital reproduction signal before equalization is processed by the phase shift correction FIR filter. 2. The digital information reproducing apparatus according to claim 1, wherein the phase error detection input switching means is supplied via the phase error detection input switching means.
【請求項3】 前記デジタル等化器は2n−1タップで
あり、そのタップ係数をk1 ,・・・,kn ,kn+1
・・・,k2n-1としたとき、前記位相ずれ補正用FIR
フィルタのタップ係数はk1 −k2n-1,K2 −K2n-2
・・・,Kn-1−kn+1 ,kn であることを特徴とする
請求項2記載のデジタル情報再生装置。
3. The digital equalizer has 2n-1 taps, and tap coefficients thereof are k 1 , ..., K n , k n + 1 ,
.., k 2n−1 , the FIR for phase shift correction
The tap coefficients of the filter are k 1 -k 2n-1 , K 2 -K 2n-2 ,
..., digital information reproducing apparatus according to claim 2, characterized in that the K n-1 -k n + 1 , k n.
【請求項4】 前記位相ずれ補正手段は、前記位相誤差
検出器の位相誤差検出出力に位相ずれ量を補正加算する
補正用加算器で構成したことを特徴とする請求項1記載
のデジタル情報再生装置。
4. The digital information reproducing apparatus according to claim 1, wherein the phase shift correcting means is composed of a correcting adder for correcting and adding a phase shift amount to a phase error detection output of the phase error detector. apparatus.
【請求項5】 前記位相ずれ補正手段は、前記位相誤差
検出器の位相誤差検出出力をD/A変換器でD/A変換
して得た位相誤差に係る電圧信号に対して、位相ずれ量
に対応したオフセット補正電圧を加算または減算する補
正電圧加算手段で構成したことを特徴とする請求項1記
載のデジタル情報再生装置。
5. The phase shift correction means is a phase shift amount for a voltage signal relating to a phase error obtained by D / A converting the phase error detection output of the phase error detector by a D / A converter. 2. The digital information reproducing apparatus according to claim 1, wherein the digital information reproducing apparatus is constituted by a correction voltage adding means for adding or subtracting the offset correction voltage corresponding to.
【請求項6】 前記記録媒体は磁気記録媒体であり、こ
の磁気記録媒体に記録されている信号を再生するための
磁気再生ヘッドを備えたことを特徴とする請求項1記載
のデジタル情報再生装置。
6. The digital information reproducing apparatus according to claim 1, wherein the recording medium is a magnetic recording medium, and a magnetic reproducing head for reproducing a signal recorded on the magnetic recording medium is provided. .
【請求項7】 前記記録媒体にはプリコーダによって符
号化されたデジタルデータが記録されており、前記記録
媒体から読み出した再生信号をD/A変換し、D/A変
換した信号をデジタル等化器で波形等化して等化後のデ
ジタル再生信号を出力するまでの情報伝送路を、パーシ
ャルレスポンス方式で構成したことを特徴とする請求項
1記載のデジタル情報再生装置。
7. Digital data encoded by a precoder is recorded on the recording medium, a reproduction signal read from the recording medium is D / A-converted, and the D / A-converted signal is digital equalizer. 2. The digital information reproducing apparatus according to claim 1, wherein the information transmission path from the waveform equalization to the output of the digital reproduction signal after equalization is constituted by a partial response system.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG90100A1 (en) * 1999-02-26 2002-07-23 Texas Instruments Inc Phase-shift calculation method, and system implementing it, for a finite-impulse-response (fir) filter
JP2007280571A (en) * 2006-04-12 2007-10-25 Hitachi Ltd Optical disk device and reproduction signal processing method

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