JPH09218701A - 制御装置の交流出力回路 - Google Patents
制御装置の交流出力回路Info
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- JPH09218701A JPH09218701A JP2287696A JP2287696A JPH09218701A JP H09218701 A JPH09218701 A JP H09218701A JP 2287696 A JP2287696 A JP 2287696A JP 2287696 A JP2287696 A JP 2287696A JP H09218701 A JPH09218701 A JP H09218701A
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- current
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Abstract
(57)【要約】
【課題】 安価な汎用の出力素子と電流検出抵抗を用
い、電流検出抵抗に直接負荷電流を流して、負荷短絡電
流、過負荷電流の有無を判定できるようにする。 【解決手段】 FET120およびFET121の各ソ
ース120c、121c間に電流検出抵抗130を接続
する。この抵抗130に発生する電圧が所定の電圧以上
になると導通するツェナーダイオード160と、抵抗1
30に発生する電圧と基準電圧を比較して定格電流以上
の電流を検出するコンパレータ150と、コンデンサ1
58と抵抗159により構成される遅延回路により積分
された電圧が所定のしきい値電圧以下であると許容サー
ジ電流として判定するサージ電流許容回路と、遅延回路
により積分された電圧が所定のしきい値電圧以上になる
と導通するインバータ154と、ツェナーダイオード1
60かインバータ154が導通するとターンオンするサ
イリスタ170とを備えている。
い、電流検出抵抗に直接負荷電流を流して、負荷短絡電
流、過負荷電流の有無を判定できるようにする。 【解決手段】 FET120およびFET121の各ソ
ース120c、121c間に電流検出抵抗130を接続
する。この抵抗130に発生する電圧が所定の電圧以上
になると導通するツェナーダイオード160と、抵抗1
30に発生する電圧と基準電圧を比較して定格電流以上
の電流を検出するコンパレータ150と、コンデンサ1
58と抵抗159により構成される遅延回路により積分
された電圧が所定のしきい値電圧以下であると許容サー
ジ電流として判定するサージ電流許容回路と、遅延回路
により積分された電圧が所定のしきい値電圧以上になる
と導通するインバータ154と、ツェナーダイオード1
60かインバータ154が導通するとターンオンするサ
イリスタ170とを備えている。
Description
【0001】
【発明の属する技術分野】本発明は、入力装置あるいは
検出装置からの入力信号に基づき、予め設定されたプロ
グラムに従って論理演算処理を行う論理演算部からの演
算結果を出力する制御装置の交流出力回路に関するもの
である。
検出装置からの入力信号に基づき、予め設定されたプロ
グラムに従って論理演算処理を行う論理演算部からの演
算結果を出力する制御装置の交流出力回路に関するもの
である。
【0002】
【従来の技術】従来、この種の制御装置の出力回路は、
例えばプログラマブルコントローラに使用されている。
図3はプラグラマブルコントローラの一例を示すブロッ
ク図である。図3において、プラグラマブルコントロー
ラ10は、入力装置あるいは検出装置2からの電気信号
を入力端子S、Gを介して入力するm個の入力回路12
と、出力端子P、O、Mを介して被制御装置4を駆動す
るための駆動信号を出力するn個の出力回路14と、周
知のCPU、ROM、RAM等からなるマイクロコンピ
ュータを中心にして構成され、各入力回路12からの入
力信号に基づき、予め設定された所定のシーケンスプロ
グラムに従って各出力回路14を介して被制御装置4を
駆動制御する論理演算部16と、外部より供給される直
流あるいは交流のシステム用電源VSに接続され、この
システム用電源VSの電源電圧を論理演算部16にて使
用可能な所定の直流電圧に変換するコンバータ18と、
論理演算部16が実行するシーケンスプログラムを外部
のプログラム用ツール6等から入力するために外部装置
とデータの送受信を行う通信部20とを備えている。
例えばプログラマブルコントローラに使用されている。
図3はプラグラマブルコントローラの一例を示すブロッ
ク図である。図3において、プラグラマブルコントロー
ラ10は、入力装置あるいは検出装置2からの電気信号
を入力端子S、Gを介して入力するm個の入力回路12
と、出力端子P、O、Mを介して被制御装置4を駆動す
るための駆動信号を出力するn個の出力回路14と、周
知のCPU、ROM、RAM等からなるマイクロコンピ
ュータを中心にして構成され、各入力回路12からの入
力信号に基づき、予め設定された所定のシーケンスプロ
グラムに従って各出力回路14を介して被制御装置4を
駆動制御する論理演算部16と、外部より供給される直
流あるいは交流のシステム用電源VSに接続され、この
システム用電源VSの電源電圧を論理演算部16にて使
用可能な所定の直流電圧に変換するコンバータ18と、
論理演算部16が実行するシーケンスプログラムを外部
のプログラム用ツール6等から入力するために外部装置
とデータの送受信を行う通信部20とを備えている。
【0003】ここで、出力回路14は、直流の電源VL
およびこの電源VLのマイナス側に接続されたランプ、
モータ、ソレノイド等の負荷Lを備えた被制御装置4に
出力端子P、O、Mを介して接続される。そして、電源
VLのプラス側(端子P)にエミッタが接続されるとと
もに負荷Lの電源VLとは反対側(端子O)にコレクタ
が接続されるPNP型トランジスタ(出力素子)22
と、抵抗24を介してトランジスタ22のベースにコレ
クタが接続されるとともに電源VLのマイナス側(端子
M)にエミッタが接続されるフォトトランジスタ26a
および論理演算部16の演算結果に応じて発光しフォト
トランジスタ26aを駆動する発光ダイオード26bか
らなるフォトカプラ(PC)26と、端子Mから端子O
への方向を順方向として接続されたフライホイールダイ
オード28とを備えている。
およびこの電源VLのマイナス側に接続されたランプ、
モータ、ソレノイド等の負荷Lを備えた被制御装置4に
出力端子P、O、Mを介して接続される。そして、電源
VLのプラス側(端子P)にエミッタが接続されるとと
もに負荷Lの電源VLとは反対側(端子O)にコレクタ
が接続されるPNP型トランジスタ(出力素子)22
と、抵抗24を介してトランジスタ22のベースにコレ
クタが接続されるとともに電源VLのマイナス側(端子
M)にエミッタが接続されるフォトトランジスタ26a
および論理演算部16の演算結果に応じて発光しフォト
トランジスタ26aを駆動する発光ダイオード26bか
らなるフォトカプラ(PC)26と、端子Mから端子O
への方向を順方向として接続されたフライホイールダイ
オード28とを備えている。
【0004】この出力回路14においては、入力装置あ
るいは検出装置2からの入力信号あるいは検出信号が入
力回路12を介して論理演算部16に入力されると、論
理演算部16はフォトカプラ(PC)26の発光ダイオ
ード26bを発光させ、フォトカプラ(PC)26のフ
ォトトランジスタ26aがオンすることにより、出力素
子のトランジスタ22のエミッタ−ベース間に電位差が
生じてトランジスタ22がオンする。すると、直流の電
源VLからトランジスタ22のエミッタとコレクタを介
して電流が流れ、被制御装置4の負荷Lが駆動される。
るいは検出装置2からの入力信号あるいは検出信号が入
力回路12を介して論理演算部16に入力されると、論
理演算部16はフォトカプラ(PC)26の発光ダイオ
ード26bを発光させ、フォトカプラ(PC)26のフ
ォトトランジスタ26aがオンすることにより、出力素
子のトランジスタ22のエミッタ−ベース間に電位差が
生じてトランジスタ22がオンする。すると、直流の電
源VLからトランジスタ22のエミッタとコレクタを介
して電流が流れ、被制御装置4の負荷Lが駆動される。
【0005】上述のような従来の出力回路においては、
短絡等により過電流を生じた場合、被制御装置を短絡状
態から保護するため、通常は溶断ヒューズを用いてい
る。しかしながら、溶断ヒューズは出力素子を保護する
ために設けるものでないため、溶断ヒューズが溶断しな
かった場合には出力素子を保護することができなく、か
つ溶断ヒューズが溶断しても応答性が悪いという問題が
あった。このため、溶断ヒューズを瞬断性が要求される
この種の出力回路に用いるには好ましくない。また、溶
断ヒューズが溶断する毎に、新たな溶断ヒューズと交換
しなければならなく、保守の作業性が悪いという問題も
生じた。
短絡等により過電流を生じた場合、被制御装置を短絡状
態から保護するため、通常は溶断ヒューズを用いてい
る。しかしながら、溶断ヒューズは出力素子を保護する
ために設けるものでないため、溶断ヒューズが溶断しな
かった場合には出力素子を保護することができなく、か
つ溶断ヒューズが溶断しても応答性が悪いという問題が
あった。このため、溶断ヒューズを瞬断性が要求される
この種の出力回路に用いるには好ましくない。また、溶
断ヒューズが溶断する毎に、新たな溶断ヒューズと交換
しなければならなく、保守の作業性が悪いという問題も
生じた。
【0006】そこで、出力回路に溶断ヒューズ等を使わ
ずに、過電流から出力素子を保護することが、例えば特
公平6−14281号公報において提案された。このも
のは、出力素子として負荷電流の主要部を通す主部分と
負荷電流の一部分を通すエミュレーション部分(分路回
路部分)とを持つ絶縁ゲート・トランジスタ(IGTと
いう)を用いて電流検出を行うものである。具体的には
図4に示すように、負荷電流I1が流れるときには、絶
縁ゲート・トランジスタIGT1により主電流I1aと分
岐電流I1bとに負荷電流I1が分流される。
ずに、過電流から出力素子を保護することが、例えば特
公平6−14281号公報において提案された。このも
のは、出力素子として負荷電流の主要部を通す主部分と
負荷電流の一部分を通すエミュレーション部分(分路回
路部分)とを持つ絶縁ゲート・トランジスタ(IGTと
いう)を用いて電流検出を行うものである。具体的には
図4に示すように、負荷電流I1が流れるときには、絶
縁ゲート・トランジスタIGT1により主電流I1aと分
岐電流I1bとに負荷電流I1が分流される。
【0007】IGT1の特性により、分岐電流I1bは主
電流I1aよりかなり小さくなるように設定されているた
め、抵抗R1に分岐電流I1bを流して電圧を発生させて
も損失は小さくすることができる。つまり、分岐電流I
1bの電流値を監視していれば、主電流I1aと分岐電流I
1bとの比率より負荷電流I1の検出が可能となり、且
つ、損失を小さくすることができる。一方、負荷電流I
2が流れるときも同様に、主電流I2aと分岐電流I2bと
に負荷電流I2が分流され、分岐電流I2bを検出すれば
負荷電流I2の検出が可能となる。
電流I1aよりかなり小さくなるように設定されているた
め、抵抗R1に分岐電流I1bを流して電圧を発生させて
も損失は小さくすることができる。つまり、分岐電流I
1bの電流値を監視していれば、主電流I1aと分岐電流I
1bとの比率より負荷電流I1の検出が可能となり、且
つ、損失を小さくすることができる。一方、負荷電流I
2が流れるときも同様に、主電流I2aと分岐電流I2bと
に負荷電流I2が分流され、分岐電流I2bを検出すれば
負荷電流I2の検出が可能となる。
【0008】
【発明が解決しようとする課題】しかしながら、特公平
6−14281号公報に記載されたものにおいては、電
流分岐機能を有する特殊なIGTを2個使用する必要が
あるため、この種の回路構成が非常に高価になるととも
に、この種のIGTは汎用性がないため、入手が困難で
あるという問題を生じる。
6−14281号公報に記載されたものにおいては、電
流分岐機能を有する特殊なIGTを2個使用する必要が
あるため、この種の回路構成が非常に高価になるととも
に、この種のIGTは汎用性がないため、入手が困難で
あるという問題を生じる。
【0009】そこで、本出願人は、過電流の検出を容易
にするとともに誤検出しない保護回路を電界効果トラン
ジスタからなる汎用の出力素子を用いて実現した出力回
路を特願平7−117475号において提案した。この
ものは、図5に示すように、FET1およびFET2の
ドレイン−ソース間に発生するオン電圧をダイオードD
1およびダイオードD2を通して検出し、基準電圧と比
較することによって過電流を検出するものである。
にするとともに誤検出しない保護回路を電界効果トラン
ジスタからなる汎用の出力素子を用いて実現した出力回
路を特願平7−117475号において提案した。この
ものは、図5に示すように、FET1およびFET2の
ドレイン−ソース間に発生するオン電圧をダイオードD
1およびダイオードD2を通して検出し、基準電圧と比
較することによって過電流を検出するものである。
【0010】ここで、抵抗R1、コンデンサC1は一定
時間のサージ電流を許容するための時定数を作ってお
り、基準電圧を越えたオン電圧、つまり過電流状態が一
定時間以上続くとサイリスタThy1をオン動作させ、
FET1およびFET2のゲート電圧を低下させ、FE
T1およびFET2をオフ動作させる。また、短絡時の
ように瞬間的に大電流が流れる場合には、ツェナーダイ
オードZD1を通してサイリスタThy1をオン動作さ
せ、抵抗R1およびコンデンサC1による遅れをなくし
てFET1およびFET2をオフ動作させるものであ
る。
時間のサージ電流を許容するための時定数を作ってお
り、基準電圧を越えたオン電圧、つまり過電流状態が一
定時間以上続くとサイリスタThy1をオン動作させ、
FET1およびFET2のゲート電圧を低下させ、FE
T1およびFET2をオフ動作させる。また、短絡時の
ように瞬間的に大電流が流れる場合には、ツェナーダイ
オードZD1を通してサイリスタThy1をオン動作さ
せ、抵抗R1およびコンデンサC1による遅れをなくし
てFET1およびFET2をオフ動作させるものであ
る。
【0011】しかしながら、特願平7−117475号
に記載されたものにおいては、電流検出に使用している
FET1およびFET2のオン電圧は、ばらつきが大き
く、且つ、高温になるほどオン抵抗が大きくなるため、
一定の電流値を検出するためにはばらつきが大きくなり
すぎるという問題を生じる。また、フォトカプラPC1
による動作信号がFET1およびFET2のゲートに入
力された瞬間からFET1およびFET2が実際に動作
するまでには遅れがあるため、コンデンサC2への充電
によりFET1およびFET2のドレイン−ソース間電
圧の検出開始時間に遅れを持たせて、フォトカプラPC
1がオンした瞬間の短絡電流の誤検出を防止している。
そのため、フォトカプラPC1がオンした瞬間に負荷が
短絡していると、コンデンサC2への充電時間の間は短
絡電流を検出できないという問題も生じた。
に記載されたものにおいては、電流検出に使用している
FET1およびFET2のオン電圧は、ばらつきが大き
く、且つ、高温になるほどオン抵抗が大きくなるため、
一定の電流値を検出するためにはばらつきが大きくなり
すぎるという問題を生じる。また、フォトカプラPC1
による動作信号がFET1およびFET2のゲートに入
力された瞬間からFET1およびFET2が実際に動作
するまでには遅れがあるため、コンデンサC2への充電
によりFET1およびFET2のドレイン−ソース間電
圧の検出開始時間に遅れを持たせて、フォトカプラPC
1がオンした瞬間の短絡電流の誤検出を防止している。
そのため、フォトカプラPC1がオンした瞬間に負荷が
短絡していると、コンデンサC2への充電時間の間は短
絡電流を検出できないという問題も生じた。
【0012】そこで、本発明は上記問題点に鑑みてなさ
れたものであり、安価な汎用の出力素子を使用するとと
もに電流検出抵抗を使用して、この電流検出抵抗に直接
負荷電流を流して、負荷短絡電流あるいは過負荷電流の
有無を判定できるようにするとともに出力素子を過電流
から保護することにある。
れたものであり、安価な汎用の出力素子を使用するとと
もに電流検出抵抗を使用して、この電流検出抵抗に直接
負荷電流を流して、負荷短絡電流あるいは過負荷電流の
有無を判定できるようにするとともに出力素子を過電流
から保護することにある。
【0013】
【課題を解決するための手段】本発明は上記課題を解決
するために、請求項1に記載の発明においては、出力素
子として汎用の2つの電界効果トランジスタを用い、そ
のソース間に電流検出抵抗を接続して直接電流検出抵抗
に直接負荷電流が流れるようにして、この電流検出抵抗
に発生する電圧を検出するようにしているので、電界効
果トランジスタの温度特性および電界効果トランジスタ
のオン抵抗のばらつきの影響を受けることなく、電流検
出抵抗に直接負荷電流が流れ始めた瞬間から、負荷短絡
電流および過負荷電流を検出できるようになる。
するために、請求項1に記載の発明においては、出力素
子として汎用の2つの電界効果トランジスタを用い、そ
のソース間に電流検出抵抗を接続して直接電流検出抵抗
に直接負荷電流が流れるようにして、この電流検出抵抗
に発生する電圧を検出するようにしているので、電界効
果トランジスタの温度特性および電界効果トランジスタ
のオン抵抗のばらつきの影響を受けることなく、電流検
出抵抗に直接負荷電流が流れ始めた瞬間から、負荷短絡
電流および過負荷電流を検出できるようになる。
【0014】また、電流検出抵抗に発生する電圧を検出
するだけの回路構成であるので、回路構成が簡単となっ
て、この種の検出、保護回路を備えた交流出力回路を小
型に構成することが可能となる。また、過電流検出手段
が検出した過電流検出信号に基づいて負荷の駆動に伴い
所定の時間以内だけ発生するサージ電流では過負荷電流
検出信号が出力されないようにするためのサージ電流許
容手段を備えているので、サージ電流を過負荷電流とし
て誤検出することが防止できるようになる。さらに、汎
用の電界効果トランジスタを用いるので、この種の検
出、保護回路を備えた交流出力回路が安価に製造できる
ようになる。
するだけの回路構成であるので、回路構成が簡単となっ
て、この種の検出、保護回路を備えた交流出力回路を小
型に構成することが可能となる。また、過電流検出手段
が検出した過電流検出信号に基づいて負荷の駆動に伴い
所定の時間以内だけ発生するサージ電流では過負荷電流
検出信号が出力されないようにするためのサージ電流許
容手段を備えているので、サージ電流を過負荷電流とし
て誤検出することが防止できるようになる。さらに、汎
用の電界効果トランジスタを用いるので、この種の検
出、保護回路を備えた交流出力回路が安価に製造できる
ようになる。
【0015】また、請求項2に記載の発明においては、
2つのオペアンプを用いて正負別々に電流検出抵抗に発
生する電圧を増幅し、この2つのオペアンプで正負別々
に増幅して整流された電圧を電圧比較コンパレータに入
力するようにしているので、1つの基準電圧で正負双方
向の電流が監視できるようになり、回路構成が簡単にな
るとともに、この種の検出、保護回路を備えた交流出力
回路が安価に製造できるようになる。
2つのオペアンプを用いて正負別々に電流検出抵抗に発
生する電圧を増幅し、この2つのオペアンプで正負別々
に増幅して整流された電圧を電圧比較コンパレータに入
力するようにしているので、1つの基準電圧で正負双方
向の電流が監視できるようになり、回路構成が簡単にな
るとともに、この種の検出、保護回路を備えた交流出力
回路が安価に製造できるようになる。
【0016】
【発明の実施の形態】以下に、図に基づいて本発明の制
御装置の交流出力回路の一実施の形態を説明する。図1
は本発明がプログラマブルコントローラに適用された出
力回路の一実施の形態の全体構成を示すブロック図であ
る。図1に示すように本実施の形態の出力回路100
は、図示しない論理演算部(図3参照)の演算結果が入
力端子Aより入力され、この演算結果に応じて発光する
発光ダイオード111と発光ダイオード111が発光す
ることにより作動されるフォトトランジスタ112から
なるフォトカプラ(PC)110と、フォトカプラ(P
C)110が作動することによりゲート電圧が印加され
てオン動作する出力素子、即ち、第1電界効果トランジ
スタ(FET)120と第2電界効果トランジスタ(F
ET)121と、これらの第1FET120と第2FE
T121の各ソース120c、121c間に接続された
電流検出抵抗130とを備えている。なお、ダイオード
120aおよび121aは各FET120および121
のそれぞれの寄生ダイオードを示している。
御装置の交流出力回路の一実施の形態を説明する。図1
は本発明がプログラマブルコントローラに適用された出
力回路の一実施の形態の全体構成を示すブロック図であ
る。図1に示すように本実施の形態の出力回路100
は、図示しない論理演算部(図3参照)の演算結果が入
力端子Aより入力され、この演算結果に応じて発光する
発光ダイオード111と発光ダイオード111が発光す
ることにより作動されるフォトトランジスタ112から
なるフォトカプラ(PC)110と、フォトカプラ(P
C)110が作動することによりゲート電圧が印加され
てオン動作する出力素子、即ち、第1電界効果トランジ
スタ(FET)120と第2電界効果トランジスタ(F
ET)121と、これらの第1FET120と第2FE
T121の各ソース120c、121c間に接続された
電流検出抵抗130とを備えている。なお、ダイオード
120aおよび121aは各FET120および121
のそれぞれの寄生ダイオードを示している。
【0017】この出力回路100は、フォトカプラ(P
C)110と第1FET120および第2FET121
よりなる出力素子との間に、電流検出抵抗130に流れ
る負荷電流に応じて電流検出抵抗130に発生する正負
の電圧(+V1,−V1)を増幅する第1オペアンプ14
0および第2オペアンプ141よりなる電圧増幅回路
と、この電圧増幅回路により増幅された電圧が所定の電
圧Vz以上になると電流検出抵抗130に流れる負荷短
絡電流を検出して負荷短絡電流検出信号を出力するツェ
ナーダイオード160よりなる負荷短絡電流検出回路
と、電圧増幅回路により増幅された電圧と基準電圧Va
とを比較することにより電流検出抵抗130に流れる定
格電流以上の負荷電流を検出して過電流検出信号を出力
する電圧比較コンパレータ150よりなる過電流検出回
路と、コンデンサ158と抵抗159により構成される
遅延回路からなり同遅延回路により積分された電圧が所
定のしきい値電圧Vb以下であると許容サージ電流と判
断し、過負荷電流検出信号を出力しないサージ電流許容
回路と、遅延回路により積分された電圧が所定のしきい
値電圧Vb以上になると過負荷電流を検出して過負荷電
流検出信号を出力する所定のしきい値電圧Vbを有する
インバータ154よりなる過負荷電流検出回路と、各F
ET120、121に過電流が流れるとフォトカプラ1
10の出力信号を短絡して各FET120、121のゲ
ート電圧を低下させて各FET120、121を過電流
から保護するとともに短絡状態を保持するサイリスタ1
70からなる保護回路とを備えている。
C)110と第1FET120および第2FET121
よりなる出力素子との間に、電流検出抵抗130に流れ
る負荷電流に応じて電流検出抵抗130に発生する正負
の電圧(+V1,−V1)を増幅する第1オペアンプ14
0および第2オペアンプ141よりなる電圧増幅回路
と、この電圧増幅回路により増幅された電圧が所定の電
圧Vz以上になると電流検出抵抗130に流れる負荷短
絡電流を検出して負荷短絡電流検出信号を出力するツェ
ナーダイオード160よりなる負荷短絡電流検出回路
と、電圧増幅回路により増幅された電圧と基準電圧Va
とを比較することにより電流検出抵抗130に流れる定
格電流以上の負荷電流を検出して過電流検出信号を出力
する電圧比較コンパレータ150よりなる過電流検出回
路と、コンデンサ158と抵抗159により構成される
遅延回路からなり同遅延回路により積分された電圧が所
定のしきい値電圧Vb以下であると許容サージ電流と判
断し、過負荷電流検出信号を出力しないサージ電流許容
回路と、遅延回路により積分された電圧が所定のしきい
値電圧Vb以上になると過負荷電流を検出して過負荷電
流検出信号を出力する所定のしきい値電圧Vbを有する
インバータ154よりなる過負荷電流検出回路と、各F
ET120、121に過電流が流れるとフォトカプラ1
10の出力信号を短絡して各FET120、121のゲ
ート電圧を低下させて各FET120、121を過電流
から保護するとともに短絡状態を保持するサイリスタ1
70からなる保護回路とを備えている。
【0018】そして、出力回路100の第1FET12
0のドレイン120bに接続される出力端子Bと第2F
ET121のドレイン121bに接続される出力端子C
との間には、負荷200と負荷200を駆動する負荷用
交流電源201とが接続されており、第1FET120
および第2FET121がオン動作することにより、負
荷200に負荷用交流電源201から電流が供給されて
負荷は駆動されることとなる。
0のドレイン120bに接続される出力端子Bと第2F
ET121のドレイン121bに接続される出力端子C
との間には、負荷200と負荷200を駆動する負荷用
交流電源201とが接続されており、第1FET120
および第2FET121がオン動作することにより、負
荷200に負荷用交流電源201から電流が供給されて
負荷は駆動されることとなる。
【0019】ここで、電流検出抵抗130に負荷電流I
1およびI2が流れることにより生じる負荷用交流電源2
01のエネルギー損失を小さくするために、電流検出抵
抗130の抵抗値は極力小さくする必要がある。そのた
め、増幅回路を設けて電流検出抵抗130に発生する電
圧を増幅する必要がある。また、交流出力回路において
は、負荷電流はI1とI2の双方向に交互にながれる。そ
のため、a点を基準点として電流検出抵抗130に発生
する電圧V1を観測すると、負荷電流I1が流れるときは
a点に対して正の電圧+V1が発生するのに対し、負荷
電流I2が流れるときはa点に対して負の電圧−V1が発
生する。この正負の電圧(+V1および−V1)をそのま
ま増幅しようとすると、増幅回路側にも正負の2電源が
必要になるとともに、正電圧用および負電圧用にそれぞ
れ電圧検出用の基準電圧(+Vaおよび−Va)を持た
せる必要がある。
1およびI2が流れることにより生じる負荷用交流電源2
01のエネルギー損失を小さくするために、電流検出抵
抗130の抵抗値は極力小さくする必要がある。そのた
め、増幅回路を設けて電流検出抵抗130に発生する電
圧を増幅する必要がある。また、交流出力回路において
は、負荷電流はI1とI2の双方向に交互にながれる。そ
のため、a点を基準点として電流検出抵抗130に発生
する電圧V1を観測すると、負荷電流I1が流れるときは
a点に対して正の電圧+V1が発生するのに対し、負荷
電流I2が流れるときはa点に対して負の電圧−V1が発
生する。この正負の電圧(+V1および−V1)をそのま
ま増幅しようとすると、増幅回路側にも正負の2電源が
必要になるとともに、正電圧用および負電圧用にそれぞ
れ電圧検出用の基準電圧(+Vaおよび−Va)を持た
せる必要がある。
【0020】そこで、この増幅回路は、第1オペアンプ
140と第2オペアンプ141とからなる2つのオペア
ンプを備えており、これらのオペアンプ140、141
の出力をダイオード144、145を通して全波整流す
るようにしている。第1オペアンプ140の非反転入力
端子は入力抵抗131を通して第1FET120のソー
ス120cに接続するとともに第2オペアンプ141の
反転入力端子に入力抵抗133を通して接続しており、
第1オペアンプ140の反転入力端子は入力抵抗132
を介して第2FET121のソース121cに接続する
とともに第2オペアンプ141の非反転入力端子に入力
抵抗134を通して接続している。
140と第2オペアンプ141とからなる2つのオペア
ンプを備えており、これらのオペアンプ140、141
の出力をダイオード144、145を通して全波整流す
るようにしている。第1オペアンプ140の非反転入力
端子は入力抵抗131を通して第1FET120のソー
ス120cに接続するとともに第2オペアンプ141の
反転入力端子に入力抵抗133を通して接続しており、
第1オペアンプ140の反転入力端子は入力抵抗132
を介して第2FET121のソース121cに接続する
とともに第2オペアンプ141の非反転入力端子に入力
抵抗134を通して接続している。
【0021】第1オペアンプ140の出力は帰還抵抗1
42を介して反転入力端子にフィードバックされるよう
に接続されるとともにダイオード144のアノードに接
続される。また、第2オペアンプ141の出力は帰還抵
抗143を介して反転入力端子にフィードバックされる
ように接続されるとともにダイオード145のアノード
に接続される。
42を介して反転入力端子にフィードバックされるよう
に接続されるとともにダイオード144のアノードに接
続される。また、第2オペアンプ141の出力は帰還抵
抗143を介して反転入力端子にフィードバックされる
ように接続されるとともにダイオード145のアノード
に接続される。
【0022】ここで、電流検出抵抗130の抵抗値をR
1、第1オペアンプ140の入力抵抗132および帰還
抵抗142の抵抗値をRaおよびRb、第2オペアンプ
141の入力抵抗133および帰還抵抗143の抵抗値
をRcおよびRdとした場合に、電流検出抵抗130に
負荷電流I1が流れると、電流検出抵抗130にa点に
対して正の電圧+V1が発生する。この正の電圧+V1は
そのまま入力抵抗131を介して第1オペアンプ140
の非反転入力端子に印加される。
1、第1オペアンプ140の入力抵抗132および帰還
抵抗142の抵抗値をRaおよびRb、第2オペアンプ
141の入力抵抗133および帰還抵抗143の抵抗値
をRcおよびRdとした場合に、電流検出抵抗130に
負荷電流I1が流れると、電流検出抵抗130にa点に
対して正の電圧+V1が発生する。この正の電圧+V1は
そのまま入力抵抗131を介して第1オペアンプ140
の非反転入力端子に印加される。
【0023】オペアンプの特性上、オペアンプの非反転
入力端子と反転入力端子との間は仮想的な短絡状態にあ
ることから、第1オペアンプ140の反転入力端子にも
正の電圧V1が印加される。すると、第1オペアンプ1
40の反転入力端子とa点との間に+V1の電位差が生
じ、電流Ia(=V1/Ra)が流れる。つまり、第1
オペアンプ140の出力端子には入力抵抗132(抵抗
値Ra)と帰還抵抗142(抵抗値Rb)の比率により
増幅された電圧(V1×(Ra+Rb)/Ra)が発生
する。
入力端子と反転入力端子との間は仮想的な短絡状態にあ
ることから、第1オペアンプ140の反転入力端子にも
正の電圧V1が印加される。すると、第1オペアンプ1
40の反転入力端子とa点との間に+V1の電位差が生
じ、電流Ia(=V1/Ra)が流れる。つまり、第1
オペアンプ140の出力端子には入力抵抗132(抵抗
値Ra)と帰還抵抗142(抵抗値Rb)の比率により
増幅された電圧(V1×(Ra+Rb)/Ra)が発生
する。
【0024】一方、電流検出抵抗130に負荷電流I2
が流れると、電流検出抵抗130にa点に対して負の電
圧−V1が発生する。a点は回路の接地レベル(0V)
に接続されていることから、第2オペアンプ141の非
反転入力端子は0Vとなる。上記と同様に、オペアンプ
の非反転入力端子と反転入力端子との間は仮想的な短絡
状態にあることから、第2オペアンプ141の反転入力
端子の電圧も0Vとなり、第2オペアンプ141の反転
入力端子とa点との間に−V1の電位差が生じ、電流I
b(=V1/Rc)が流れる。つまり、第2オペアンプ
141の出力端子には入力抵抗133(抵抗値Rc)と
帰還抵抗143(抵抗値Rd)の比率により反転増幅さ
れた電圧(V1×Rd/Rc)が発生する。
が流れると、電流検出抵抗130にa点に対して負の電
圧−V1が発生する。a点は回路の接地レベル(0V)
に接続されていることから、第2オペアンプ141の非
反転入力端子は0Vとなる。上記と同様に、オペアンプ
の非反転入力端子と反転入力端子との間は仮想的な短絡
状態にあることから、第2オペアンプ141の反転入力
端子の電圧も0Vとなり、第2オペアンプ141の反転
入力端子とa点との間に−V1の電位差が生じ、電流I
b(=V1/Rc)が流れる。つまり、第2オペアンプ
141の出力端子には入力抵抗133(抵抗値Rc)と
帰還抵抗143(抵抗値Rd)の比率により反転増幅さ
れた電圧(V1×Rd/Rc)が発生する。
【0025】第1オペアンプ140および第2オペアン
プ141のそれぞれの出力電圧をダイオード144およ
びダイオード145を通して取り出すことにより、ダイ
オード144およびダイオード145のカソード側に
は、負荷電流I1およびI2が流れたときに電流検出抵抗
130に発生する電圧+V1および−V1が増幅されかつ
全波整流された形の電圧が出力される。
プ141のそれぞれの出力電圧をダイオード144およ
びダイオード145を通して取り出すことにより、ダイ
オード144およびダイオード145のカソード側に
は、負荷電流I1およびI2が流れたときに電流検出抵抗
130に発生する電圧+V1および−V1が増幅されかつ
全波整流された形の電圧が出力される。
【0026】負荷短絡電流検出回路はツェナー電圧VZ
を有するツェナーダイオード160にて構成され、この
ツェナーダイオード160のカソードはダイオード14
4およびダイオード145のカソード側に接続され、ツ
ェナーダイオード160のアノードはダイオード171
を通してサイリスタ170のゲートに接続されている。
そして、ダイオード144およびダイオード145のカ
ソード側に出力される電圧がツェナーダイオード160
のツェナー電圧VZ以上(正確には、ツェナーダイオー
ド160のツェナー電圧VZ+ダイオード171の順方
向電圧VF+サイリスタ170のゲートトリガ電圧VGT
以上)になると、ツェナーダイオード160が導通し
て、負荷短絡電流が検出されることとなる。
を有するツェナーダイオード160にて構成され、この
ツェナーダイオード160のカソードはダイオード14
4およびダイオード145のカソード側に接続され、ツ
ェナーダイオード160のアノードはダイオード171
を通してサイリスタ170のゲートに接続されている。
そして、ダイオード144およびダイオード145のカ
ソード側に出力される電圧がツェナーダイオード160
のツェナー電圧VZ以上(正確には、ツェナーダイオー
ド160のツェナー電圧VZ+ダイオード171の順方
向電圧VF+サイリスタ170のゲートトリガ電圧VGT
以上)になると、ツェナーダイオード160が導通し
て、負荷短絡電流が検出されることとなる。
【0027】ここで、ツェナーダイオード160のツェ
ナー電圧VZの値は以下のようにして設定される。即
ち、最大サージ電流はIEC(International Electrot
echnical Commission)規格(IEC1131−2)に
て定められており、その最大サージ電流は定格電流の1
0倍と定められている。したがって、定格電流の10倍
以上の電流が電流検出抵抗130に流れた場合に、ダイ
オード144およびダイオード145のカソード側に出
力される電圧となるように設定している。
ナー電圧VZの値は以下のようにして設定される。即
ち、最大サージ電流はIEC(International Electrot
echnical Commission)規格(IEC1131−2)に
て定められており、その最大サージ電流は定格電流の1
0倍と定められている。したがって、定格電流の10倍
以上の電流が電流検出抵抗130に流れた場合に、ダイ
オード144およびダイオード145のカソード側に出
力される電圧となるように設定している。
【0028】電流検出回路は電圧比較コンパレータ15
0にて構成され、このコンパレータ150の−側端子は
ダイオード144およびダイオード145のカソード側
に接続され、+側端子は基準電圧+Vaを出力する基準
電源151に接続されている。電圧比較コンパレータ1
50の出力側は第1トランジスタ153のベースに接続
されており、この第1トランジスタ153のコレクタは
定電流回路152を介して電源Vccに接続されてお
り、第1トランジスタ153のエミッタは接地されてい
る。そして、電圧比較コンパレータ150の−側端子に
入力された入力電圧が基準電源151の基準電圧+Va
より大きい場合に、その出力端子よりLo信号が出力さ
れる。基準電圧+Vaは、許容される最大負荷電流が電
流検出抵抗130に流れた場合に、ダイオード144お
よびダイオード145のカソード側に出力される電圧以
上の電圧に設定している。
0にて構成され、このコンパレータ150の−側端子は
ダイオード144およびダイオード145のカソード側
に接続され、+側端子は基準電圧+Vaを出力する基準
電源151に接続されている。電圧比較コンパレータ1
50の出力側は第1トランジスタ153のベースに接続
されており、この第1トランジスタ153のコレクタは
定電流回路152を介して電源Vccに接続されてお
り、第1トランジスタ153のエミッタは接地されてい
る。そして、電圧比較コンパレータ150の−側端子に
入力された入力電圧が基準電源151の基準電圧+Va
より大きい場合に、その出力端子よりLo信号が出力さ
れる。基準電圧+Vaは、許容される最大負荷電流が電
流検出抵抗130に流れた場合に、ダイオード144お
よびダイオード145のカソード側に出力される電圧以
上の電圧に設定している。
【0029】サージ電流許容回路はコンデンサ158と
放電抵抗159との並列回路からなる遅延回路により構
成している。コンデンサ158と放電抵抗159との一
方の共通接続点はダイオード157、定電流回路152
を通して電源Vccに接続され、コンデンサ158と放
電抵抗159との他方の共通接続点は接地されている。
ここで、ダイオード144およびダイオード145のカ
ソード側に出力される電圧が基準電源151の基準電圧
Vaより大きくなると、コンパレータ150からLo信
号が出力されて、第1トランジスタ153がオフ動作す
る。第1トランジスタ153がオフ動作すると、電源V
ccより定電流回路152およびダイオード157を通
してコンデンサ158に充電電流が流れる。ダイオード
144およびダイオード145のカソード側に出力され
る電圧が電源151の基準電圧Vaより小さくなると、
コンパレータ150からHi信号が出力されて、第1ト
ランジスタ153がオン動作する。すると、コンデンサ
158に充電された電荷は放電抵抗159を通して放電
される。
放電抵抗159との並列回路からなる遅延回路により構
成している。コンデンサ158と放電抵抗159との一
方の共通接続点はダイオード157、定電流回路152
を通して電源Vccに接続され、コンデンサ158と放
電抵抗159との他方の共通接続点は接地されている。
ここで、ダイオード144およびダイオード145のカ
ソード側に出力される電圧が基準電源151の基準電圧
Vaより大きくなると、コンパレータ150からLo信
号が出力されて、第1トランジスタ153がオフ動作す
る。第1トランジスタ153がオフ動作すると、電源V
ccより定電流回路152およびダイオード157を通
してコンデンサ158に充電電流が流れる。ダイオード
144およびダイオード145のカソード側に出力され
る電圧が電源151の基準電圧Vaより小さくなると、
コンパレータ150からHi信号が出力されて、第1ト
ランジスタ153がオン動作する。すると、コンデンサ
158に充電された電荷は放電抵抗159を通して放電
される。
【0030】即ち、交流回路においては、コンパレータ
150の入力電圧は脈流となるため、第1トランジスタ
153はオン/オフの動作を繰り返す。すると、遅延回
路のコンデンサ158と放電抵抗159とで充放電を繰
り返して、コンデンサ158には充電電圧が積分され、
図2(f)(g)に示すように、ダイオード157のカ
ソード側およびアノードの電圧は時間とともに徐々に上
昇する電圧となる。しかしながら、サージ電流は規定の
時間内で消滅するため、ダイオード157のアノード側
電圧はインバータ154の入力しきい値電圧を越えるこ
とはない。このように、コンデンサ158と放電抵抗1
59とで構成される遅延回路は規定の時間内に生じたサ
ージ電流を検出しないようにするために設けている。
150の入力電圧は脈流となるため、第1トランジスタ
153はオン/オフの動作を繰り返す。すると、遅延回
路のコンデンサ158と放電抵抗159とで充放電を繰
り返して、コンデンサ158には充電電圧が積分され、
図2(f)(g)に示すように、ダイオード157のカ
ソード側およびアノードの電圧は時間とともに徐々に上
昇する電圧となる。しかしながら、サージ電流は規定の
時間内で消滅するため、ダイオード157のアノード側
電圧はインバータ154の入力しきい値電圧を越えるこ
とはない。このように、コンデンサ158と放電抵抗1
59とで構成される遅延回路は規定の時間内に生じたサ
ージ電流を検出しないようにするために設けている。
【0031】過負荷電流検出回路は、所定の入力しきい
値電圧Vbを有するインバータ154から構成してい
る。このインバータ154のアノードは第1トランジス
タ153のコレクタと定電流回路152とダイオード1
57のアノードとの共通接続点に接続しおり、インバー
タ154のカソードは第2トランジスタ155のベース
に接続している。上述したように、コンパレータ150
の入力電圧は脈流であるため、第1トランジスタ153
はオン/オフの動作を繰り返し、遅延回路のコンデンサ
158と放電抵抗159とで充放電を繰り返して、ダイ
オード157のアノード側電圧がインバータ154の入
力しきい値電圧Vbを越えると、許容サージ時間を超過
して過負荷電流が流れたものとしてインバータ154か
らLo信号が出力され、第2トランジスタ155はオフ
動作して過負荷電流検出信号となる。
値電圧Vbを有するインバータ154から構成してい
る。このインバータ154のアノードは第1トランジス
タ153のコレクタと定電流回路152とダイオード1
57のアノードとの共通接続点に接続しおり、インバー
タ154のカソードは第2トランジスタ155のベース
に接続している。上述したように、コンパレータ150
の入力電圧は脈流であるため、第1トランジスタ153
はオン/オフの動作を繰り返し、遅延回路のコンデンサ
158と放電抵抗159とで充放電を繰り返して、ダイ
オード157のアノード側電圧がインバータ154の入
力しきい値電圧Vbを越えると、許容サージ時間を超過
して過負荷電流が流れたものとしてインバータ154か
らLo信号が出力され、第2トランジスタ155はオフ
動作して過負荷電流検出信号となる。
【0032】保護回路はサイリスタ170から構成さ
れ、このサイリスタ170のアノードは抵抗113を介
してフォトトランジスタ112のエミッタに接続され、
カソードは接地され、ゲートは両ダイオード171、1
72の各カソードに接続されている。
れ、このサイリスタ170のアノードは抵抗113を介
してフォトトランジスタ112のエミッタに接続され、
カソードは接地され、ゲートは両ダイオード171、1
72の各カソードに接続されている。
【0033】ここで、電流検出抵抗130に負荷短絡電
流が流れて、ダイオード144および145のカソード
側の電圧がツェナー電圧Vz以上になると、ツェナーダ
イオード160は導通し、ダイオード171を通してサ
イリスタ170のゲートに電圧が印加されて、サイリス
タ170はターンオンして出力素子の第1FET120
および第2FET121のゲート電圧を低下させ、負荷
短絡電流を遮断して出力素子を過電流から保護する。ま
た、電流検出抵抗130に過負荷電流が流れて、インバ
ータ154からLo信号が出力されて第2トランジスタ
155がオフとなると、第2トランジスタ155のコレ
クタは電源電圧Vccにプルアップされているため、電
源Vccから抵抗156およびダイオード172を通し
てサイリスタ170のゲートに電圧が印加されて、サイ
リスタ170はターンオンして出力素子の第1FET1
20および第2FET121のゲート電圧を低下させ、
過負荷電流を遮断して出力素子を過電流から保護する。
流が流れて、ダイオード144および145のカソード
側の電圧がツェナー電圧Vz以上になると、ツェナーダ
イオード160は導通し、ダイオード171を通してサ
イリスタ170のゲートに電圧が印加されて、サイリス
タ170はターンオンして出力素子の第1FET120
および第2FET121のゲート電圧を低下させ、負荷
短絡電流を遮断して出力素子を過電流から保護する。ま
た、電流検出抵抗130に過負荷電流が流れて、インバ
ータ154からLo信号が出力されて第2トランジスタ
155がオフとなると、第2トランジスタ155のコレ
クタは電源電圧Vccにプルアップされているため、電
源Vccから抵抗156およびダイオード172を通し
てサイリスタ170のゲートに電圧が印加されて、サイ
リスタ170はターンオンして出力素子の第1FET1
20および第2FET121のゲート電圧を低下させ、
過負荷電流を遮断して出力素子を過電流から保護する。
【0034】上述のように構成した出力回路の動作を図
1および図2に基づいて説明する。なお、図2(a)は
フォトカプラ(PC)110のオン、オフ動作波形を示
し、図2(b)は電流検出抵抗に流れる負荷電流波形を
示し、図2(c)は第1オペアンプ140の出力波形を
示し、図2(d)は第2オペアンプ141の出力波形を
示し、図2(e)は第1、第2ダイオード144、14
5のカソード側の電圧波形を示し、図2(f)は第3ダ
イオード157のカソード側の電圧波形を示し、図2
(g)は第3ダイオード157のアノード側の電圧波形
を示し、図2(h)は負荷200の出力動作を示す図で
ある。
1および図2に基づいて説明する。なお、図2(a)は
フォトカプラ(PC)110のオン、オフ動作波形を示
し、図2(b)は電流検出抵抗に流れる負荷電流波形を
示し、図2(c)は第1オペアンプ140の出力波形を
示し、図2(d)は第2オペアンプ141の出力波形を
示し、図2(e)は第1、第2ダイオード144、14
5のカソード側の電圧波形を示し、図2(f)は第3ダ
イオード157のカソード側の電圧波形を示し、図2
(g)は第3ダイオード157のアノード側の電圧波形
を示し、図2(h)は負荷200の出力動作を示す図で
ある。
【0035】(1)正常時の動作 時刻t1において図示しない論理演算部(図3参照)か
らの演算結果が入力端子Aに入力されてフォトカプラ
(PC)110の発光ダイオード111が発光してフォ
トトランジスタ112がオン動作(図2(a)参照)す
ると、抵抗113、114を通して出力素子の第1FE
T120および第2FET121のゲートに電源Vcc
より電圧が印加されて、第1FET120および第2F
ET121がオン動作する。これにより、電流検出抵抗
130に負荷電流(図2(b)参照)が流れ、第1オペ
アンプ140にて増幅され(図2(c)参照)てダイオ
ード144にて整流された電圧がダイオード144のカ
ソード側に出力(図2(e)参照)されるとともに、第
2オペアンプ141にて増幅され(図2(d)参照)て
ダイオード145にて整流された電圧がダイオード14
5のカソード側に出力(図2(e)参照)される。
らの演算結果が入力端子Aに入力されてフォトカプラ
(PC)110の発光ダイオード111が発光してフォ
トトランジスタ112がオン動作(図2(a)参照)す
ると、抵抗113、114を通して出力素子の第1FE
T120および第2FET121のゲートに電源Vcc
より電圧が印加されて、第1FET120および第2F
ET121がオン動作する。これにより、電流検出抵抗
130に負荷電流(図2(b)参照)が流れ、第1オペ
アンプ140にて増幅され(図2(c)参照)てダイオ
ード144にて整流された電圧がダイオード144のカ
ソード側に出力(図2(e)参照)されるとともに、第
2オペアンプ141にて増幅され(図2(d)参照)て
ダイオード145にて整流された電圧がダイオード14
5のカソード側に出力(図2(e)参照)される。
【0036】ここで、各ダイオード144、145のカ
ソード側の電圧は基準電圧Vaより小さい(図2(e)
(f)参照)ため、電圧比較用コンパレータ150から
Hi信号が出力され、第1トランジスタ153はオン動
作するため、ダイオード157のカソード側電圧(図2
(f)参照)およびアノード側電圧(図2(g)参照)
には電圧はされない。したがって、負荷200は図2
(h)に示すような出力動作をする。
ソード側の電圧は基準電圧Vaより小さい(図2(e)
(f)参照)ため、電圧比較用コンパレータ150から
Hi信号が出力され、第1トランジスタ153はオン動
作するため、ダイオード157のカソード側電圧(図2
(f)参照)およびアノード側電圧(図2(g)参照)
には電圧はされない。したがって、負荷200は図2
(h)に示すような出力動作をする。
【0037】(2)短絡状態となった場合の動作 ここで、時刻t2において負荷200が短絡状態となっ
て、電流検出抵抗130に流れる負荷電流(図2(b)
参照)が急増して許容サージ電流以上の電流が流れる
と、電流検出抵抗130に発生する電圧V1が大きくな
る。すると、第1オペアンプ140にて増幅された電圧
も許容サージ電流に対応する電圧以上(図2(c)参
照)となり、ダイオード144にて整流された電圧も許
容サージ電流に対応する電圧以上(図2(e)参照)と
なり、ダイオード144のカソード側に出力される。
て、電流検出抵抗130に流れる負荷電流(図2(b)
参照)が急増して許容サージ電流以上の電流が流れる
と、電流検出抵抗130に発生する電圧V1が大きくな
る。すると、第1オペアンプ140にて増幅された電圧
も許容サージ電流に対応する電圧以上(図2(c)参
照)となり、ダイオード144にて整流された電圧も許
容サージ電流に対応する電圧以上(図2(e)参照)と
なり、ダイオード144のカソード側に出力される。
【0038】ダイオード144のカソード側に出力され
る電圧が許容サージ電流に対応する電圧以上になると、
ツェナダイオード160のツェナ電圧Vz以上となっ
て、ツェナダイオード160は導通する。すると、ダイ
オード171を通してサイリスタ170のゲートに電圧
が印加され、サイリスタ170はターンオンして出力素
子の第1FET120および第2FET121のゲート
電圧を低下させ、時刻t3までに負荷短絡電流を遮断し
て出力素子を過電流から保護する。ここで、サイリスタ
170がターンオンすると、フォトカプラ(PC)11
0のフォトトランジスタ112がオフ動作するまでター
ンオンの状態がラッチされる。
る電圧が許容サージ電流に対応する電圧以上になると、
ツェナダイオード160のツェナ電圧Vz以上となっ
て、ツェナダイオード160は導通する。すると、ダイ
オード171を通してサイリスタ170のゲートに電圧
が印加され、サイリスタ170はターンオンして出力素
子の第1FET120および第2FET121のゲート
電圧を低下させ、時刻t3までに負荷短絡電流を遮断し
て出力素子を過電流から保護する。ここで、サイリスタ
170がターンオンすると、フォトカプラ(PC)11
0のフォトトランジスタ112がオフ動作するまでター
ンオンの状態がラッチされる。
【0039】なお、サイリスタ170をターンオンさせ
て第1FET120および第2FET121のゲート電
圧を低下させると、電流検出抵抗130には電圧が発生
されなくなるため、図2(d)に示すように、時刻t3
以降、第2オペアンプ141からは電圧が出力されなく
なる。また、時刻t2おいてダイオード144のカソー
ド側に出力される電圧が許容サージ電流に対応する電圧
以上になると、電圧比較器150の基準電圧Va以上に
なるので、電圧比較器150はLo信号を出力して第1
トランジスタ153をオフ動作させる。すると、電源V
ccから定電流回路152、ダイオード157を通して
コンデンサ158を充電し、時刻t3においてコンデン
サ158の充電電荷を放電させるため、ダイオード15
7のカソード側は図2(f)に示すような変化をし、ダ
イオード157のアノード側は図2(g)に示すような
変化をする。
て第1FET120および第2FET121のゲート電
圧を低下させると、電流検出抵抗130には電圧が発生
されなくなるため、図2(d)に示すように、時刻t3
以降、第2オペアンプ141からは電圧が出力されなく
なる。また、時刻t2おいてダイオード144のカソー
ド側に出力される電圧が許容サージ電流に対応する電圧
以上になると、電圧比較器150の基準電圧Va以上に
なるので、電圧比較器150はLo信号を出力して第1
トランジスタ153をオフ動作させる。すると、電源V
ccから定電流回路152、ダイオード157を通して
コンデンサ158を充電し、時刻t3においてコンデン
サ158の充電電荷を放電させるため、ダイオード15
7のカソード側は図2(f)に示すような変化をし、ダ
イオード157のアノード側は図2(g)に示すような
変化をする。
【0040】サイリスタ170がターンオンして出力素
子の第1FET120および第2FET121のゲート
電圧を低下させ、時刻t3において負荷短絡電流を遮断
した後、時刻t4にてフォトカプラ(PC)110がオ
フ動作すると、サイリスタ170はターンオフしてサイ
リスタ170のラッチ状態は解除される。続いて、時刻
T5において、再度、フォトカプラ(PC)110がオ
ン動作してフォトトランジスタ112がオンすると、抵
抗113、114を通して出力素子の第1FET120
および第2FET121のゲートに電源Vccより電圧
が印加されて、第1FET120および第2FET12
1がオン動作する。これにより、電流検出抵抗130に
負荷電流(図2(b)参照)が流れ、第1オペアンプ1
40にて増幅され(図2(c)参照)てダイオード14
4にて整流された電圧がダイオード144のカソード側
に出力(図2(e)参照)されるとともに、第2オペア
ンプ141にて増幅され(図2(d)参照)てダイオー
ド145にて整流された電圧がダイオード145のカソ
ード側に出力(図2(e)参照)される。
子の第1FET120および第2FET121のゲート
電圧を低下させ、時刻t3において負荷短絡電流を遮断
した後、時刻t4にてフォトカプラ(PC)110がオ
フ動作すると、サイリスタ170はターンオフしてサイ
リスタ170のラッチ状態は解除される。続いて、時刻
T5において、再度、フォトカプラ(PC)110がオ
ン動作してフォトトランジスタ112がオンすると、抵
抗113、114を通して出力素子の第1FET120
および第2FET121のゲートに電源Vccより電圧
が印加されて、第1FET120および第2FET12
1がオン動作する。これにより、電流検出抵抗130に
負荷電流(図2(b)参照)が流れ、第1オペアンプ1
40にて増幅され(図2(c)参照)てダイオード14
4にて整流された電圧がダイオード144のカソード側
に出力(図2(e)参照)されるとともに、第2オペア
ンプ141にて増幅され(図2(d)参照)てダイオー
ド145にて整流された電圧がダイオード145のカソ
ード側に出力(図2(e)参照)される。
【0041】(3)過負荷状態となった場合の動作 この状態から時刻t6において、出力端子B、Cを介し
て接続された負荷200が定格を超えた状態で運転され
るようになって、第1FET120および第2FET1
21に定格負荷電流を超過した負荷電流が流れ続ける
と、電流検出抵抗130にも、図2(b)に示すよう
に、定格負荷電流を超過した負荷電流が流れ続ける。す
ると、第1オペアンプ140の出力電圧は図2(c)に
示すように過電流検出点を超過して許容サージ電流に対
応する電圧より低い電圧が出力され、第2オペアンプ1
41の出力電圧は図2(d)に示すように過電流検出点
を超過して許容サージ電流に対応する電圧より低い電圧
が出力され、第1ダイオード144および第2ダイオー
ド145のカソード側電圧は図2(e)に示すように、
電圧比較器150の基準電圧Vaより大きくてツェナダ
イオード160のツェナ電圧Vzより小さい電圧が出力
されることとなる。
て接続された負荷200が定格を超えた状態で運転され
るようになって、第1FET120および第2FET1
21に定格負荷電流を超過した負荷電流が流れ続ける
と、電流検出抵抗130にも、図2(b)に示すよう
に、定格負荷電流を超過した負荷電流が流れ続ける。す
ると、第1オペアンプ140の出力電圧は図2(c)に
示すように過電流検出点を超過して許容サージ電流に対
応する電圧より低い電圧が出力され、第2オペアンプ1
41の出力電圧は図2(d)に示すように過電流検出点
を超過して許容サージ電流に対応する電圧より低い電圧
が出力され、第1ダイオード144および第2ダイオー
ド145のカソード側電圧は図2(e)に示すように、
電圧比較器150の基準電圧Vaより大きくてツェナダ
イオード160のツェナ電圧Vzより小さい電圧が出力
されることとなる。
【0042】電圧比較器150に基準電圧Vaより大き
い電圧が入力されると、電圧比較器150はLo信号を
出力するため、第1トランジスタ153はオフ動作す
る。また、電圧比較器150に基準電圧Vaより小さい
電圧が入力されると、電圧比較器150はHi信号を出
力するため、第1トランジスタ153はオン動作する。
これにより、電源Vccは定電流回路152、第3ダイ
オード157を通してコンデンサ158を充電するとと
もに、コンデンサ158および抵抗159の時定数に基
づいて充電された電荷を放電する。この充放電を繰り返
すことにより、図2(f)に示すように、第3ダイオー
ド157のカソード側の電圧は積分されて徐々に増加す
る。
い電圧が入力されると、電圧比較器150はLo信号を
出力するため、第1トランジスタ153はオフ動作す
る。また、電圧比較器150に基準電圧Vaより小さい
電圧が入力されると、電圧比較器150はHi信号を出
力するため、第1トランジスタ153はオン動作する。
これにより、電源Vccは定電流回路152、第3ダイ
オード157を通してコンデンサ158を充電するとと
もに、コンデンサ158および抵抗159の時定数に基
づいて充電された電荷を放電する。この充放電を繰り返
すことにより、図2(f)に示すように、第3ダイオー
ド157のカソード側の電圧は積分されて徐々に増加す
る。
【0043】時刻t7において、第3ダイオード157
のアノード側電圧がインバータ154のしきい値以上に
なると、インバータ154はLo信号を出力する。する
と、第2トランジスタ155はオフ動作し、電源Vcc
は抵抗156、ダイオード172を通してサイリスタ1
70のゲートに電圧を印加することとなる。これによ
り、サイリスタ170はターンオンして出力素子の第1
FET120および第2FET121のゲート電圧を低
下させ、過負荷電流を遮断して出力素子を過電流から保
護する。ここで、サイリスタ170がターンオンする
と、フォトカプラ(PC)110のフォトトランジスタ
112がオフ動作するまでターンオンの状態がラッチさ
れる。
のアノード側電圧がインバータ154のしきい値以上に
なると、インバータ154はLo信号を出力する。する
と、第2トランジスタ155はオフ動作し、電源Vcc
は抵抗156、ダイオード172を通してサイリスタ1
70のゲートに電圧を印加することとなる。これによ
り、サイリスタ170はターンオンして出力素子の第1
FET120および第2FET121のゲート電圧を低
下させ、過負荷電流を遮断して出力素子を過電流から保
護する。ここで、サイリスタ170がターンオンする
と、フォトカプラ(PC)110のフォトトランジスタ
112がオフ動作するまでターンオンの状態がラッチさ
れる。
【0044】上述したように、本実施の形態において
は、出力素子として汎用の第1FET120と第2FE
T121の2つの電界効果トランジスタを用い、そのソ
ース120c、121c間に電流検出抵抗130を接続
して直接電流検出抵抗130に負荷電流(I1および
I2)が流れるようにし、この電流検出抵抗130に発
生する電圧(+V1あるいは−V1)を検出するようにし
ているので、各FET120、121の温度特性および
オン抵抗のばらつきの影響を受けることなく、電流検出
抵抗130に直接負荷電流が流れ始めた瞬間から、負荷
短絡電流および過負荷電流を検出できるようになる。
は、出力素子として汎用の第1FET120と第2FE
T121の2つの電界効果トランジスタを用い、そのソ
ース120c、121c間に電流検出抵抗130を接続
して直接電流検出抵抗130に負荷電流(I1および
I2)が流れるようにし、この電流検出抵抗130に発
生する電圧(+V1あるいは−V1)を検出するようにし
ているので、各FET120、121の温度特性および
オン抵抗のばらつきの影響を受けることなく、電流検出
抵抗130に直接負荷電流が流れ始めた瞬間から、負荷
短絡電流および過負荷電流を検出できるようになる。
【0045】また、電流検出抵抗130に発生する電圧
(+V1あるいは−V1)を検出するだけの回路構成であ
るので、回路構成が簡単となって、この種の検出、保護
回路を備えた交流出力回路を小型に構成することが可能
となる。また、過電流検出回路が検出した過電流検出信
号に基づいて負荷200の駆動に伴い所定の時間以内だ
け発生するサージ電流では過負荷電流検出信号を出力し
ないサージ電流許容回路を備えているので、サージ電流
を過負荷電流として誤検出することが防止できるように
なる。さらに、汎用の電界効果トランジスタ120、1
21を用いるので、この種の検出、保護回路を備えた交
流出力回路が安価に製造できるようになる。
(+V1あるいは−V1)を検出するだけの回路構成であ
るので、回路構成が簡単となって、この種の検出、保護
回路を備えた交流出力回路を小型に構成することが可能
となる。また、過電流検出回路が検出した過電流検出信
号に基づいて負荷200の駆動に伴い所定の時間以内だ
け発生するサージ電流では過負荷電流検出信号を出力し
ないサージ電流許容回路を備えているので、サージ電流
を過負荷電流として誤検出することが防止できるように
なる。さらに、汎用の電界効果トランジスタ120、1
21を用いるので、この種の検出、保護回路を備えた交
流出力回路が安価に製造できるようになる。
【0046】また、第1オペアンプ140および第2オ
ペアンプ141の2つのオペアンプを用いて正負別々に
電流検出抵抗130に発生する電圧(+V1あるいは−
V1)を増幅し、各ダイオード144、145で整流さ
れた電圧を電圧比較コンパレータ150に入力するよう
にしているので、1つの基準電圧Vaで正負双方向の負
荷電流(I1およびI2)を監視できるようになり、回路
構成が簡単になるとともに、この種の検出、保護回路を
備えた交流出力回路が安価に製造できるようになる。
ペアンプ141の2つのオペアンプを用いて正負別々に
電流検出抵抗130に発生する電圧(+V1あるいは−
V1)を増幅し、各ダイオード144、145で整流さ
れた電圧を電圧比較コンパレータ150に入力するよう
にしているので、1つの基準電圧Vaで正負双方向の負
荷電流(I1およびI2)を監視できるようになり、回路
構成が簡単になるとともに、この種の検出、保護回路を
備えた交流出力回路が安価に製造できるようになる。
【0047】なお、本発明は上述の実施の形態に限定さ
れるものではなく、本発明の要旨を逸脱しない範囲にお
いて様々な態様で実施することができる。例えば、上述
の実施の形態においては、本発明の出力素子(第1FE
T120および第2FET121)によりオン/オフ制
御される負荷の電源として交流電源を用いる例について
説明したが、電源として直流電源を用いてよいことは明
かである。この場合、図1に示した回路をそのまま用い
ることもできるし、部品点数削減のためには図1に示し
た第2FET121、第2オペアンプ141、ダイオー
ド145および抵抗133、134、143は設けなく
てよい。
れるものではなく、本発明の要旨を逸脱しない範囲にお
いて様々な態様で実施することができる。例えば、上述
の実施の形態においては、本発明の出力素子(第1FE
T120および第2FET121)によりオン/オフ制
御される負荷の電源として交流電源を用いる例について
説明したが、電源として直流電源を用いてよいことは明
かである。この場合、図1に示した回路をそのまま用い
ることもできるし、部品点数削減のためには図1に示し
た第2FET121、第2オペアンプ141、ダイオー
ド145および抵抗133、134、143は設けなく
てよい。
【0048】また、上述の実施の形態においては、本発
明の出力回路をプログラマブルコントローラに適用した
が、所定のオン/オフの状態を電気信号として出力し、
しかも様々の電圧レベルの電気信号に対応可能な汎用の
出力回路を備える制御装置であれば、どのような装置に
適用してもよい。
明の出力回路をプログラマブルコントローラに適用した
が、所定のオン/オフの状態を電気信号として出力し、
しかも様々の電圧レベルの電気信号に対応可能な汎用の
出力回路を備える制御装置であれば、どのような装置に
適用してもよい。
【図1】 本発明の交流出力回路の一実施の形態の全体
構成を示すブロック図である。
構成を示すブロック図である。
【図2】 本発明の交流出力回路の各回路から出力され
る出力波形を示す図である。
る出力波形を示す図である。
【図3】 プラグラマブルコントローラの全体構成を示
す図である。
す図である。
【図4】 従来の出力回路の例を示す図である。
【図5】 従来の出力回路の他の例を示す図である。
100…出力回路、110…フォトカプラ(PC)、1
20…第1電界効果トランジスタ(第1FET)、12
0c…第1電界効果トランジスタのソース、121…第
2電界効果トランジスタ(第2FET)、120c…第
2電界効果トランジスタのソース、130…電流検出抵
抗、140…第1オペアンプ(電圧増幅手段)、141
…第2オペアンプ(電圧増幅手段)、150…電圧比較
コンパレータ(過電流検出手段)、154…インバータ
(過負荷電流検出手段)、158…コンデンサ(サージ
電流許容手段)、159…抵抗(サージ電流許容手
段)、160…ツェナーダイオード(負荷短絡電流検出
手段)、170…サイリスタ(短絡保持手段)、200
…負荷、201…負荷用交流電源
20…第1電界効果トランジスタ(第1FET)、12
0c…第1電界効果トランジスタのソース、121…第
2電界効果トランジスタ(第2FET)、120c…第
2電界効果トランジスタのソース、130…電流検出抵
抗、140…第1オペアンプ(電圧増幅手段)、141
…第2オペアンプ(電圧増幅手段)、150…電圧比較
コンパレータ(過電流検出手段)、154…インバータ
(過負荷電流検出手段)、158…コンデンサ(サージ
電流許容手段)、159…抵抗(サージ電流許容手
段)、160…ツェナーダイオード(負荷短絡電流検出
手段)、170…サイリスタ(短絡保持手段)、200
…負荷、201…負荷用交流電源
Claims (2)
- 【請求項1】 入力装置あるいは検出装置からの入力信
号に基づき予め設定されたプログラムに従って論理演算
処理を行う論理演算部からの演算結果を出力する制御装
置の交流出力回路であって、 前記論理演算部からの出力信号をそのゲートに受けその
ドレイン間に出力端子を介して電源を有する負荷に接続
するとともにそのソース間を互いに接続した2つの電界
効果トランジスタと、 前記2つの電界効果トランジスタのソース間に直列に接
続される電流検出抵抗と、 前記電流検出抵抗に流れる負荷電流に応じて同電流検出
用抵抗に発生する電圧を増幅する電圧増幅手段と、 前記電圧増幅手段が増幅した電圧に基づいて前記電流検
出抵抗に流れる負荷短絡電流を検出して負荷短絡電流検
出信号を出力する負荷短絡電流検出手段と、 前記電圧増幅手段が増幅した電圧と基準電圧とを比較す
ることにより前記電流検出抵抗に流れる定格電流以上の
負荷電流を検出して過電流検出信号を出力する過電流検
出手段と、 前記過電流検出手段が検出した過電流検出信号に基づい
て前記電流検出抵抗に前記所定の時間以上流れる過負荷
電流を検出して過負荷電流検出信号を出力する過負荷電
流検出手段と、 前記過電流検出手段が検出した過電流検出信号に基づい
て負荷の駆動に伴い所定の時間以内だけ発生するサージ
電流では過負荷電流検出信号が出力されないようにする
サージ電流許容手段と、 前記負荷短絡電流検出手段が前記負荷短絡電流検出信号
を出力するかあるいは前記過負荷電流検出手段が前記過
負荷電流検出信号を出力すると前記論理演算部からの出
力信号を短絡して前記電界効果トランジスタの動作を非
作動状態にするとともに前記論理演算部からの出力信号
の短絡状態を保持する短絡保持手段とを備えたことを特
徴とする制御装置の交流出力回路。 - 【請求項2】 前記電圧増幅手段は、前記電流検出抵抗
に発生する正電圧を増幅する第1オペアンプと、前記電
流検出抵抗に発生する負電圧を増幅する第2オペアンプ
とから構成し、 前記負荷短絡電流検出手段は、前記電圧増幅手段が増幅
した電圧が所定の電圧以上になると導通して負荷短絡電
流検出信号を出力するツェナーダイオードから構成し、 前記過電流検出手段は、前記電圧増幅手段により増幅さ
れた電圧と基準電圧とを比較して前記電圧増幅手段が増
幅した電圧が基準電圧より大きいと定格電流以上の負荷
電流が電流検出抵抗に流れたとして過電流検出信号を出
力する電圧比較コンパレータから構成し、 前記サージ電流許容手段は、コンデンサと抵抗よりなる
遅延回路から構成し、負荷短絡電流検出レベル以下でか
つ同遅延回路により積分された電圧が所定のしきい値電
圧以下であると許容サージ電流であると判断して過負荷
電流検出信号を出力するようにし、 前記過負荷電流検出手段は、前記遅延回路により積分さ
れた電圧が所定のしきい値電圧以上になると過負荷電流
を検出して過負荷電流検出信号を出力する所定のしきい
値電圧を有するインバータから構成し、 前記短絡保持手段は、前記2つの電界効果トランジスタ
に過電流が流れると前記論理演算部からの出力信号を短
絡して該2つの電界効果トランジスタのゲート電圧を低
下させて同2つの電界効果トランジスタを過電流から保
護するとともに前記短絡状態を保持するサイリスタから
構成したことを特徴とする請求項1に記載の制御装置の
交流出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2287696A JPH09218701A (ja) | 1996-02-08 | 1996-02-08 | 制御装置の交流出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2287696A JPH09218701A (ja) | 1996-02-08 | 1996-02-08 | 制御装置の交流出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09218701A true JPH09218701A (ja) | 1997-08-19 |
Family
ID=12094904
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2287696A Withdrawn JPH09218701A (ja) | 1996-02-08 | 1996-02-08 | 制御装置の交流出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09218701A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7203046B2 (en) | 2005-01-17 | 2007-04-10 | Yazaki Corporation | Overcurrent detecting device |
CN100388578C (zh) * | 2001-07-24 | 2008-05-14 | 中兴通讯股份有限公司 | 电源短路保护装置 |
-
1996
- 1996-02-08 JP JP2287696A patent/JPH09218701A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100388578C (zh) * | 2001-07-24 | 2008-05-14 | 中兴通讯股份有限公司 | 电源短路保护装置 |
US7203046B2 (en) | 2005-01-17 | 2007-04-10 | Yazaki Corporation | Overcurrent detecting device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041209 |