JPH09218701A - 制御装置の交流出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 安価な汎用の出力素子と電流検出抵抗を用
い、電流検出抵抗に直接負荷電流を流して、負荷短絡電
流、過負荷電流の有無を判定できるようにする。 【解決手段】 ＦＥＴ１２０およびＦＥＴ１２１の各ソ
ース１２０ｃ、１２１ｃ間に電流検出抵抗１３０を接続
する。この抵抗１３０に発生する電圧が所定の電圧以上
になると導通するツェナーダイオード１６０と、抵抗１
３０に発生する電圧と基準電圧を比較して定格電流以上
の電流を検出するコンパレータ１５０と、コンデンサ１
５８と抵抗１５９により構成される遅延回路により積分
された電圧が所定のしきい値電圧以下であると許容サー
ジ電流として判定するサージ電流許容回路と、遅延回路
により積分された電圧が所定のしきい値電圧以上になる
と導通するインバータ１５４と、ツェナーダイオード１
６０かインバータ１５４が導通するとターンオンするサ
イリスタ１７０とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力装置あるいは
検出装置からの入力信号に基づき、予め設定されたプロ
グラムに従って論理演算処理を行う論理演算部からの演
算結果を出力する制御装置の交流出力回路に関するもの
である。

【０００２】

【従来の技術】従来、この種の制御装置の出力回路は、
例えばプログラマブルコントローラに使用されている。
図３はプラグラマブルコントローラの一例を示すブロッ
ク図である。図３において、プラグラマブルコントロー
ラ１０は、入力装置あるいは検出装置２からの電気信号
を入力端子Ｓ、Ｇを介して入力するｍ個の入力回路１２
と、出力端子Ｐ、Ｏ、Ｍを介して被制御装置４を駆動す
るための駆動信号を出力するｎ個の出力回路１４と、周
知のＣＰＵ、ＲＯＭ、ＲＡＭ等からなるマイクロコンピ
ュータを中心にして構成され、各入力回路１２からの入
力信号に基づき、予め設定された所定のシーケンスプロ
グラムに従って各出力回路１４を介して被制御装置４を
駆動制御する論理演算部１６と、外部より供給される直
流あるいは交流のシステム用電源ＶＳに接続され、この
システム用電源ＶＳの電源電圧を論理演算部１６にて使
用可能な所定の直流電圧に変換するコンバータ１８と、
論理演算部１６が実行するシーケンスプログラムを外部
のプログラム用ツール６等から入力するために外部装置
とデータの送受信を行う通信部２０とを備えている。

【０００３】ここで、出力回路１４は、直流の電源ＶＬ
およびこの電源ＶＬのマイナス側に接続されたランプ、
モータ、ソレノイド等の負荷Ｌを備えた被制御装置４に
出力端子Ｐ、Ｏ、Ｍを介して接続される。そして、電源
ＶＬのプラス側（端子Ｐ）にエミッタが接続されるとと
もに負荷Ｌの電源ＶＬとは反対側（端子Ｏ）にコレクタ
が接続されるＰＮＰ型トランジスタ（出力素子）２２
と、抵抗２４を介してトランジスタ２２のベースにコレ
クタが接続されるとともに電源ＶＬのマイナス側（端子
Ｍ）にエミッタが接続されるフォトトランジスタ２６ａ
および論理演算部１６の演算結果に応じて発光しフォト
トランジスタ２６ａを駆動する発光ダイオード２６ｂか
らなるフォトカプラ（ＰＣ）２６と、端子Ｍから端子Ｏ
への方向を順方向として接続されたフライホイールダイ
オード２８とを備えている。

【０００４】この出力回路１４においては、入力装置あ
るいは検出装置２からの入力信号あるいは検出信号が入
力回路１２を介して論理演算部１６に入力されると、論
理演算部１６はフォトカプラ（ＰＣ）２６の発光ダイオ
ード２６ｂを発光させ、フォトカプラ（ＰＣ）２６のフ
ォトトランジスタ２６ａがオンすることにより、出力素
子のトランジスタ２２のエミッタ−ベース間に電位差が
生じてトランジスタ２２がオンする。すると、直流の電
源ＶＬからトランジスタ２２のエミッタとコレクタを介
して電流が流れ、被制御装置４の負荷Ｌが駆動される。

【０００５】上述のような従来の出力回路においては、
短絡等により過電流を生じた場合、被制御装置を短絡状
態から保護するため、通常は溶断ヒューズを用いてい
る。しかしながら、溶断ヒューズは出力素子を保護する
ために設けるものでないため、溶断ヒューズが溶断しな
かった場合には出力素子を保護することができなく、か
つ溶断ヒューズが溶断しても応答性が悪いという問題が
あった。このため、溶断ヒューズを瞬断性が要求される
この種の出力回路に用いるには好ましくない。また、溶
断ヒューズが溶断する毎に、新たな溶断ヒューズと交換
しなければならなく、保守の作業性が悪いという問題も
生じた。

【０００６】そこで、出力回路に溶断ヒューズ等を使わ
ずに、過電流から出力素子を保護することが、例えば特
公平６−１４２８１号公報において提案された。このも
のは、出力素子として負荷電流の主要部を通す主部分と
負荷電流の一部分を通すエミュレーション部分（分路回
路部分）とを持つ絶縁ゲート・トランジスタ（ＩＧＴと
いう）を用いて電流検出を行うものである。具体的には
図４に示すように、負荷電流Ｉ₁が流れるときには、絶
縁ゲート・トランジスタＩＧＴ₁により主電流Ｉ₁aと分
岐電流Ｉ₁bとに負荷電流Ｉ₁が分流される。

【０００７】ＩＧＴ₁の特性により、分岐電流Ｉ₁bは主
電流Ｉ₁aよりかなり小さくなるように設定されているた
め、抵抗Ｒ₁に分岐電流Ｉ₁bを流して電圧を発生させて
も損失は小さくすることができる。つまり、分岐電流Ｉ
₁bの電流値を監視していれば、主電流Ｉ₁aと分岐電流Ｉ
₁bとの比率より負荷電流Ｉ₁の検出が可能となり、且
つ、損失を小さくすることができる。一方、負荷電流Ｉ
₂が流れるときも同様に、主電流Ｉ₂aと分岐電流Ｉ₂bと
に負荷電流Ｉ₂が分流され、分岐電流Ｉ₂bを検出すれば
負荷電流Ｉ₂の検出が可能となる。

【０００８】

【発明が解決しようとする課題】しかしながら、特公平
６−１４２８１号公報に記載されたものにおいては、電
流分岐機能を有する特殊なＩＧＴを２個使用する必要が
あるため、この種の回路構成が非常に高価になるととも
に、この種のＩＧＴは汎用性がないため、入手が困難で
あるという問題を生じる。

【０００９】そこで、本出願人は、過電流の検出を容易
にするとともに誤検出しない保護回路を電界効果トラン
ジスタからなる汎用の出力素子を用いて実現した出力回
路を特願平７−１１７４７５号において提案した。この
ものは、図５に示すように、ＦＥＴ１およびＦＥＴ２の
ドレイン−ソース間に発生するオン電圧をダイオードＤ
１およびダイオードＤ２を通して検出し、基準電圧と比
較することによって過電流を検出するものである。

【００１０】ここで、抵抗Ｒ１、コンデンサＣ１は一定
時間のサージ電流を許容するための時定数を作ってお
り、基準電圧を越えたオン電圧、つまり過電流状態が一
定時間以上続くとサイリスタＴｈｙ１をオン動作させ、
ＦＥＴ１およびＦＥＴ２のゲート電圧を低下させ、ＦＥ
Ｔ１およびＦＥＴ２をオフ動作させる。また、短絡時の
ように瞬間的に大電流が流れる場合には、ツェナーダイ
オードＺＤ１を通してサイリスタＴｈｙ１をオン動作さ
せ、抵抗Ｒ１およびコンデンサＣ１による遅れをなくし
てＦＥＴ１およびＦＥＴ２をオフ動作させるものであ
る。

【００１１】しかしながら、特願平７−１１７４７５号
に記載されたものにおいては、電流検出に使用している
ＦＥＴ１およびＦＥＴ２のオン電圧は、ばらつきが大き
く、且つ、高温になるほどオン抵抗が大きくなるため、
一定の電流値を検出するためにはばらつきが大きくなり
すぎるという問題を生じる。また、フォトカプラＰＣ１
による動作信号がＦＥＴ１およびＦＥＴ２のゲートに入
力された瞬間からＦＥＴ１およびＦＥＴ２が実際に動作
するまでには遅れがあるため、コンデンサＣ２への充電
によりＦＥＴ１およびＦＥＴ２のドレイン−ソース間電
圧の検出開始時間に遅れを持たせて、フォトカプラＰＣ
１がオンした瞬間の短絡電流の誤検出を防止している。
そのため、フォトカプラＰＣ１がオンした瞬間に負荷が
短絡していると、コンデンサＣ２への充電時間の間は短
絡電流を検出できないという問題も生じた。

【００１２】そこで、本発明は上記問題点に鑑みてなさ
れたものであり、安価な汎用の出力素子を使用するとと
もに電流検出抵抗を使用して、この電流検出抵抗に直接
負荷電流を流して、負荷短絡電流あるいは過負荷電流の
有無を判定できるようにするとともに出力素子を過電流
から保護することにある。

【００１３】

【課題を解決するための手段】本発明は上記課題を解決
するために、請求項１に記載の発明においては、出力素
子として汎用の２つの電界効果トランジスタを用い、そ
のソース間に電流検出抵抗を接続して直接電流検出抵抗
に直接負荷電流が流れるようにして、この電流検出抵抗
に発生する電圧を検出するようにしているので、電界効
果トランジスタの温度特性および電界効果トランジスタ
のオン抵抗のばらつきの影響を受けることなく、電流検
出抵抗に直接負荷電流が流れ始めた瞬間から、負荷短絡
電流および過負荷電流を検出できるようになる。

【００１４】また、電流検出抵抗に発生する電圧を検出
するだけの回路構成であるので、回路構成が簡単となっ
て、この種の検出、保護回路を備えた交流出力回路を小
型に構成することが可能となる。また、過電流検出手段
が検出した過電流検出信号に基づいて負荷の駆動に伴い
所定の時間以内だけ発生するサージ電流では過負荷電流
検出信号が出力されないようにするためのサージ電流許
容手段を備えているので、サージ電流を過負荷電流とし
て誤検出することが防止できるようになる。さらに、汎
用の電界効果トランジスタを用いるので、この種の検
出、保護回路を備えた交流出力回路が安価に製造できる
ようになる。

【００１５】また、請求項２に記載の発明においては、
２つのオペアンプを用いて正負別々に電流検出抵抗に発
生する電圧を増幅し、この２つのオペアンプで正負別々
に増幅して整流された電圧を電圧比較コンパレータに入
力するようにしているので、１つの基準電圧で正負双方
向の電流が監視できるようになり、回路構成が簡単にな
るとともに、この種の検出、保護回路を備えた交流出力
回路が安価に製造できるようになる。

【００１６】

【発明の実施の形態】以下に、図に基づいて本発明の制
御装置の交流出力回路の一実施の形態を説明する。図１
は本発明がプログラマブルコントローラに適用された出
力回路の一実施の形態の全体構成を示すブロック図であ
る。図１に示すように本実施の形態の出力回路１００
は、図示しない論理演算部（図３参照）の演算結果が入
力端子Ａより入力され、この演算結果に応じて発光する
発光ダイオード１１１と発光ダイオード１１１が発光す
ることにより作動されるフォトトランジスタ１１２から
なるフォトカプラ（ＰＣ）１１０と、フォトカプラ（Ｐ
Ｃ）１１０が作動することによりゲート電圧が印加され
てオン動作する出力素子、即ち、第１電界効果トランジ
スタ（ＦＥＴ）１２０と第２電界効果トランジスタ（Ｆ
ＥＴ）１２１と、これらの第１ＦＥＴ１２０と第２ＦＥ
Ｔ１２１の各ソース１２０ｃ、１２１ｃ間に接続された
電流検出抵抗１３０とを備えている。なお、ダイオード
１２０ａおよび１２１ａは各ＦＥＴ１２０および１２１
のそれぞれの寄生ダイオードを示している。

【００１７】この出力回路１００は、フォトカプラ（Ｐ
Ｃ）１１０と第１ＦＥＴ１２０および第２ＦＥＴ１２１
よりなる出力素子との間に、電流検出抵抗１３０に流れ
る負荷電流に応じて電流検出抵抗１３０に発生する正負
の電圧（＋Ｖ₁，−Ｖ₁）を増幅する第１オペアンプ１４
０および第２オペアンプ１４１よりなる電圧増幅回路
と、この電圧増幅回路により増幅された電圧が所定の電
圧Ｖｚ以上になると電流検出抵抗１３０に流れる負荷短
絡電流を検出して負荷短絡電流検出信号を出力するツェ
ナーダイオード１６０よりなる負荷短絡電流検出回路
と、電圧増幅回路により増幅された電圧と基準電圧Ｖａ
とを比較することにより電流検出抵抗１３０に流れる定
格電流以上の負荷電流を検出して過電流検出信号を出力
する電圧比較コンパレータ１５０よりなる過電流検出回
路と、コンデンサ１５８と抵抗１５９により構成される
遅延回路からなり同遅延回路により積分された電圧が所
定のしきい値電圧Ｖｂ以下であると許容サージ電流と判
断し、過負荷電流検出信号を出力しないサージ電流許容
回路と、遅延回路により積分された電圧が所定のしきい
値電圧Ｖｂ以上になると過負荷電流を検出して過負荷電
流検出信号を出力する所定のしきい値電圧Ｖｂを有する
インバータ１５４よりなる過負荷電流検出回路と、各Ｆ
ＥＴ１２０、１２１に過電流が流れるとフォトカプラ１
１０の出力信号を短絡して各ＦＥＴ１２０、１２１のゲ
ート電圧を低下させて各ＦＥＴ１２０、１２１を過電流
から保護するとともに短絡状態を保持するサイリスタ１
７０からなる保護回路とを備えている。

【００１８】そして、出力回路１００の第１ＦＥＴ１２
０のドレイン１２０ｂに接続される出力端子Ｂと第２Ｆ
ＥＴ１２１のドレイン１２１ｂに接続される出力端子Ｃ
との間には、負荷２００と負荷２００を駆動する負荷用
交流電源２０１とが接続されており、第１ＦＥＴ１２０
および第２ＦＥＴ１２１がオン動作することにより、負
荷２００に負荷用交流電源２０１から電流が供給されて
負荷は駆動されることとなる。

【００１９】ここで、電流検出抵抗１３０に負荷電流Ｉ
₁およびＩ₂が流れることにより生じる負荷用交流電源２
０１のエネルギー損失を小さくするために、電流検出抵
抗１３０の抵抗値は極力小さくする必要がある。そのた
め、増幅回路を設けて電流検出抵抗１３０に発生する電
圧を増幅する必要がある。また、交流出力回路において
は、負荷電流はＩ₁とＩ₂の双方向に交互にながれる。そ
のため、ａ点を基準点として電流検出抵抗１３０に発生
する電圧Ｖ₁を観測すると、負荷電流Ｉ₁が流れるときは
ａ点に対して正の電圧＋Ｖ₁が発生するのに対し、負荷
電流Ｉ₂が流れるときはａ点に対して負の電圧−Ｖ₁が発
生する。この正負の電圧（＋Ｖ₁および−Ｖ₁）をそのま
ま増幅しようとすると、増幅回路側にも正負の２電源が
必要になるとともに、正電圧用および負電圧用にそれぞ
れ電圧検出用の基準電圧（＋Ｖａおよび−Ｖａ）を持た
せる必要がある。

【００２０】そこで、この増幅回路は、第１オペアンプ
１４０と第２オペアンプ１４１とからなる２つのオペア
ンプを備えており、これらのオペアンプ１４０、１４１
の出力をダイオード１４４、１４５を通して全波整流す
るようにしている。第１オペアンプ１４０の非反転入力
端子は入力抵抗１３１を通して第１ＦＥＴ１２０のソー
ス１２０ｃに接続するとともに第２オペアンプ１４１の
反転入力端子に入力抵抗１３３を通して接続しており、
第１オペアンプ１４０の反転入力端子は入力抵抗１３２
を介して第２ＦＥＴ１２１のソース１２１ｃに接続する
とともに第２オペアンプ１４１の非反転入力端子に入力
抵抗１３４を通して接続している。

【００２１】第１オペアンプ１４０の出力は帰還抵抗１
４２を介して反転入力端子にフィードバックされるよう
に接続されるとともにダイオード１４４のアノードに接
続される。また、第２オペアンプ１４１の出力は帰還抵
抗１４３を介して反転入力端子にフィードバックされる
ように接続されるとともにダイオード１４５のアノード
に接続される。

【００２２】ここで、電流検出抵抗１３０の抵抗値をＲ
₁、第１オペアンプ１４０の入力抵抗１３２および帰還
抵抗１４２の抵抗値をＲａおよびＲｂ、第２オペアンプ
１４１の入力抵抗１３３および帰還抵抗１４３の抵抗値
をＲｃおよびＲｄとした場合に、電流検出抵抗１３０に
負荷電流Ｉ₁が流れると、電流検出抵抗１３０にａ点に
対して正の電圧＋Ｖ₁が発生する。この正の電圧＋Ｖ₁は
そのまま入力抵抗１３１を介して第１オペアンプ１４０
の非反転入力端子に印加される。

【００２３】オペアンプの特性上、オペアンプの非反転
入力端子と反転入力端子との間は仮想的な短絡状態にあ
ることから、第１オペアンプ１４０の反転入力端子にも
正の電圧Ｖ₁が印加される。すると、第１オペアンプ１
４０の反転入力端子とａ点との間に＋Ｖ₁の電位差が生
じ、電流Ｉａ（＝Ｖ₁／Ｒａ）が流れる。つまり、第１
オペアンプ１４０の出力端子には入力抵抗１３２（抵抗
値Ｒａ）と帰還抵抗１４２（抵抗値Ｒｂ）の比率により
増幅された電圧（Ｖ₁×（Ｒａ＋Ｒｂ）／Ｒａ）が発生
する。

【００２４】一方、電流検出抵抗１３０に負荷電流Ｉ₂
が流れると、電流検出抵抗１３０にａ点に対して負の電
圧−Ｖ₁が発生する。ａ点は回路の接地レベル（０Ｖ）
に接続されていることから、第２オペアンプ１４１の非
反転入力端子は０Ｖとなる。上記と同様に、オペアンプ
の非反転入力端子と反転入力端子との間は仮想的な短絡
状態にあることから、第２オペアンプ１４１の反転入力
端子の電圧も０Ｖとなり、第２オペアンプ１４１の反転
入力端子とａ点との間に−Ｖ₁の電位差が生じ、電流Ｉ
ｂ（＝Ｖ₁／Ｒｃ）が流れる。つまり、第２オペアンプ
１４１の出力端子には入力抵抗１３３（抵抗値Ｒｃ）と
帰還抵抗１４３（抵抗値Ｒｄ）の比率により反転増幅さ
れた電圧（Ｖ₁×Ｒｄ／Ｒｃ）が発生する。

【００２５】第１オペアンプ１４０および第２オペアン
プ１４１のそれぞれの出力電圧をダイオード１４４およ
びダイオード１４５を通して取り出すことにより、ダイ
オード１４４およびダイオード１４５のカソード側に
は、負荷電流Ｉ₁およびＩ₂が流れたときに電流検出抵抗
１３０に発生する電圧＋Ｖ₁および−Ｖ₁が増幅されかつ
全波整流された形の電圧が出力される。

【００２６】負荷短絡電流検出回路はツェナー電圧Ｖ_Z
を有するツェナーダイオード１６０にて構成され、この
ツェナーダイオード１６０のカソードはダイオード１４
４およびダイオード１４５のカソード側に接続され、ツ
ェナーダイオード１６０のアノードはダイオード１７１
を通してサイリスタ１７０のゲートに接続されている。
そして、ダイオード１４４およびダイオード１４５のカ
ソード側に出力される電圧がツェナーダイオード１６０
のツェナー電圧Ｖ_Z以上（正確には、ツェナーダイオー
ド１６０のツェナー電圧Ｖ_Z＋ダイオード１７１の順方
向電圧Ｖ_F＋サイリスタ１７０のゲートトリガ電圧Ｖ_GT
以上）になると、ツェナーダイオード１６０が導通し
て、負荷短絡電流が検出されることとなる。

【００２７】ここで、ツェナーダイオード１６０のツェ
ナー電圧Ｖ_Zの値は以下のようにして設定される。即
ち、最大サージ電流はＩＥＣ（International Electrot
echnical Commission）規格（ＩＥＣ１１３１−２）に
て定められており、その最大サージ電流は定格電流の１
０倍と定められている。したがって、定格電流の１０倍
以上の電流が電流検出抵抗１３０に流れた場合に、ダイ
オード１４４およびダイオード１４５のカソード側に出
力される電圧となるように設定している。

【００２８】電流検出回路は電圧比較コンパレータ１５
０にて構成され、このコンパレータ１５０の−側端子は
ダイオード１４４およびダイオード１４５のカソード側
に接続され、＋側端子は基準電圧＋Ｖａを出力する基準
電源１５１に接続されている。電圧比較コンパレータ１
５０の出力側は第１トランジスタ１５３のベースに接続
されており、この第１トランジスタ１５３のコレクタは
定電流回路１５２を介して電源Ｖｃｃに接続されてお
り、第１トランジスタ１５３のエミッタは接地されてい
る。そして、電圧比較コンパレータ１５０の−側端子に
入力された入力電圧が基準電源１５１の基準電圧＋Ｖａ
より大きい場合に、その出力端子よりＬｏ信号が出力さ
れる。基準電圧＋Ｖａは、許容される最大負荷電流が電
流検出抵抗１３０に流れた場合に、ダイオード１４４お
よびダイオード１４５のカソード側に出力される電圧以
上の電圧に設定している。

【００２９】サージ電流許容回路はコンデンサ１５８と
放電抵抗１５９との並列回路からなる遅延回路により構
成している。コンデンサ１５８と放電抵抗１５９との一
方の共通接続点はダイオード１５７、定電流回路１５２
を通して電源Ｖｃｃに接続され、コンデンサ１５８と放
電抵抗１５９との他方の共通接続点は接地されている。
ここで、ダイオード１４４およびダイオード１４５のカ
ソード側に出力される電圧が基準電源１５１の基準電圧
Ｖａより大きくなると、コンパレータ１５０からＬｏ信
号が出力されて、第１トランジスタ１５３がオフ動作す
る。第１トランジスタ１５３がオフ動作すると、電源Ｖ
ｃｃより定電流回路１５２およびダイオード１５７を通
してコンデンサ１５８に充電電流が流れる。ダイオード
１４４およびダイオード１４５のカソード側に出力され
る電圧が電源１５１の基準電圧Ｖａより小さくなると、
コンパレータ１５０からＨｉ信号が出力されて、第１ト
ランジスタ１５３がオン動作する。すると、コンデンサ
１５８に充電された電荷は放電抵抗１５９を通して放電
される。

【００３０】即ち、交流回路においては、コンパレータ
１５０の入力電圧は脈流となるため、第１トランジスタ
１５３はオン／オフの動作を繰り返す。すると、遅延回
路のコンデンサ１５８と放電抵抗１５９とで充放電を繰
り返して、コンデンサ１５８には充電電圧が積分され、
図２（ｆ）（ｇ）に示すように、ダイオード１５７のカ
ソード側およびアノードの電圧は時間とともに徐々に上
昇する電圧となる。しかしながら、サージ電流は規定の
時間内で消滅するため、ダイオード１５７のアノード側
電圧はインバータ１５４の入力しきい値電圧を越えるこ
とはない。このように、コンデンサ１５８と放電抵抗１
５９とで構成される遅延回路は規定の時間内に生じたサ
ージ電流を検出しないようにするために設けている。

【００３１】過負荷電流検出回路は、所定の入力しきい
値電圧Ｖｂを有するインバータ１５４から構成してい
る。このインバータ１５４のアノードは第１トランジス
タ１５３のコレクタと定電流回路１５２とダイオード１
５７のアノードとの共通接続点に接続しおり、インバー
タ１５４のカソードは第２トランジスタ１５５のベース
に接続している。上述したように、コンパレータ１５０
の入力電圧は脈流であるため、第１トランジスタ１５３
はオン／オフの動作を繰り返し、遅延回路のコンデンサ
１５８と放電抵抗１５９とで充放電を繰り返して、ダイ
オード１５７のアノード側電圧がインバータ１５４の入
力しきい値電圧Ｖｂを越えると、許容サージ時間を超過
して過負荷電流が流れたものとしてインバータ１５４か
らＬｏ信号が出力され、第２トランジスタ１５５はオフ
動作して過負荷電流検出信号となる。

【００３２】保護回路はサイリスタ１７０から構成さ
れ、このサイリスタ１７０のアノードは抵抗１１３を介
してフォトトランジスタ１１２のエミッタに接続され、
カソードは接地され、ゲートは両ダイオード１７１、１
７２の各カソードに接続されている。

【００３３】ここで、電流検出抵抗１３０に負荷短絡電
流が流れて、ダイオード１４４および１４５のカソード
側の電圧がツェナー電圧Ｖｚ以上になると、ツェナーダ
イオード１６０は導通し、ダイオード１７１を通してサ
イリスタ１７０のゲートに電圧が印加されて、サイリス
タ１７０はターンオンして出力素子の第１ＦＥＴ１２０
および第２ＦＥＴ１２１のゲート電圧を低下させ、負荷
短絡電流を遮断して出力素子を過電流から保護する。ま
た、電流検出抵抗１３０に過負荷電流が流れて、インバ
ータ１５４からＬｏ信号が出力されて第２トランジスタ
１５５がオフとなると、第２トランジスタ１５５のコレ
クタは電源電圧Ｖｃｃにプルアップされているため、電
源Ｖｃｃから抵抗１５６およびダイオード１７２を通し
てサイリスタ１７０のゲートに電圧が印加されて、サイ
リスタ１７０はターンオンして出力素子の第１ＦＥＴ１
２０および第２ＦＥＴ１２１のゲート電圧を低下させ、
過負荷電流を遮断して出力素子を過電流から保護する。

【００３４】上述のように構成した出力回路の動作を図
１および図２に基づいて説明する。なお、図２（ａ）は
フォトカプラ（ＰＣ）１１０のオン、オフ動作波形を示
し、図２（ｂ）は電流検出抵抗に流れる負荷電流波形を
示し、図２（ｃ）は第１オペアンプ１４０の出力波形を
示し、図２（ｄ）は第２オペアンプ１４１の出力波形を
示し、図２（ｅ）は第１、第２ダイオード１４４、１４
５のカソード側の電圧波形を示し、図２（ｆ）は第３ダ
イオード１５７のカソード側の電圧波形を示し、図２
（ｇ）は第３ダイオード１５７のアノード側の電圧波形
を示し、図２（ｈ）は負荷２００の出力動作を示す図で
ある。

【００３５】（１）正常時の動作 時刻ｔ₁において図示しない論理演算部（図３参照）か
らの演算結果が入力端子Ａに入力されてフォトカプラ
（ＰＣ）１１０の発光ダイオード１１１が発光してフォ
トトランジスタ１１２がオン動作（図２（ａ）参照）す
ると、抵抗１１３、１１４を通して出力素子の第１ＦＥ
Ｔ１２０および第２ＦＥＴ１２１のゲートに電源Ｖｃｃ
より電圧が印加されて、第１ＦＥＴ１２０および第２Ｆ
ＥＴ１２１がオン動作する。これにより、電流検出抵抗
１３０に負荷電流（図２（ｂ）参照）が流れ、第１オペ
アンプ１４０にて増幅され（図２（ｃ）参照）てダイオ
ード１４４にて整流された電圧がダイオード１４４のカ
ソード側に出力（図２（ｅ）参照）されるとともに、第
２オペアンプ１４１にて増幅され（図２（ｄ）参照）て
ダイオード１４５にて整流された電圧がダイオード１４
５のカソード側に出力（図２（ｅ）参照）される。

【００３６】ここで、各ダイオード１４４、１４５のカ
ソード側の電圧は基準電圧Ｖａより小さい（図２（ｅ）
（ｆ）参照）ため、電圧比較用コンパレータ１５０から
Ｈｉ信号が出力され、第１トランジスタ１５３はオン動
作するため、ダイオード１５７のカソード側電圧（図２
（ｆ）参照）およびアノード側電圧（図２（ｇ）参照）
には電圧はされない。したがって、負荷２００は図２
（ｈ）に示すような出力動作をする。

【００３７】（２）短絡状態となった場合の動作 ここで、時刻ｔ₂において負荷２００が短絡状態となっ
て、電流検出抵抗１３０に流れる負荷電流（図２（ｂ）
参照）が急増して許容サージ電流以上の電流が流れる
と、電流検出抵抗１３０に発生する電圧Ｖ₁が大きくな
る。すると、第１オペアンプ１４０にて増幅された電圧
も許容サージ電流に対応する電圧以上（図２（ｃ）参
照）となり、ダイオード１４４にて整流された電圧も許
容サージ電流に対応する電圧以上（図２（ｅ）参照）と
なり、ダイオード１４４のカソード側に出力される。

【００３８】ダイオード１４４のカソード側に出力され
る電圧が許容サージ電流に対応する電圧以上になると、
ツェナダイオード１６０のツェナ電圧Ｖｚ以上となっ
て、ツェナダイオード１６０は導通する。すると、ダイ
オード１７１を通してサイリスタ１７０のゲートに電圧
が印加され、サイリスタ１７０はターンオンして出力素
子の第１ＦＥＴ１２０および第２ＦＥＴ１２１のゲート
電圧を低下させ、時刻ｔ₃までに負荷短絡電流を遮断し
て出力素子を過電流から保護する。ここで、サイリスタ
１７０がターンオンすると、フォトカプラ（ＰＣ）１１
０のフォトトランジスタ１１２がオフ動作するまでター
ンオンの状態がラッチされる。

【００３９】なお、サイリスタ１７０をターンオンさせ
て第１ＦＥＴ１２０および第２ＦＥＴ１２１のゲート電
圧を低下させると、電流検出抵抗１３０には電圧が発生
されなくなるため、図２（ｄ）に示すように、時刻ｔ₃
以降、第２オペアンプ１４１からは電圧が出力されなく
なる。また、時刻ｔ₂おいてダイオード１４４のカソー
ド側に出力される電圧が許容サージ電流に対応する電圧
以上になると、電圧比較器１５０の基準電圧Ｖａ以上に
なるので、電圧比較器１５０はＬｏ信号を出力して第１
トランジスタ１５３をオフ動作させる。すると、電源Ｖ
ｃｃから定電流回路１５２、ダイオード１５７を通して
コンデンサ１５８を充電し、時刻ｔ₃においてコンデン
サ１５８の充電電荷を放電させるため、ダイオード１５
７のカソード側は図２（ｆ）に示すような変化をし、ダ
イオード１５７のアノード側は図２（ｇ）に示すような
変化をする。

【００４０】サイリスタ１７０がターンオンして出力素
子の第１ＦＥＴ１２０および第２ＦＥＴ１２１のゲート
電圧を低下させ、時刻ｔ₃において負荷短絡電流を遮断
した後、時刻ｔ₄にてフォトカプラ（ＰＣ）１１０がオ
フ動作すると、サイリスタ１７０はターンオフしてサイ
リスタ１７０のラッチ状態は解除される。続いて、時刻
Ｔ₅において、再度、フォトカプラ（ＰＣ）１１０がオ
ン動作してフォトトランジスタ１１２がオンすると、抵
抗１１３、１１４を通して出力素子の第１ＦＥＴ１２０
および第２ＦＥＴ１２１のゲートに電源Ｖｃｃより電圧
が印加されて、第１ＦＥＴ１２０および第２ＦＥＴ１２
１がオン動作する。これにより、電流検出抵抗１３０に
負荷電流（図２（ｂ）参照）が流れ、第１オペアンプ１
４０にて増幅され（図２（ｃ）参照）てダイオード１４
４にて整流された電圧がダイオード１４４のカソード側
に出力（図２（ｅ）参照）されるとともに、第２オペア
ンプ１４１にて増幅され（図２（ｄ）参照）てダイオー
ド１４５にて整流された電圧がダイオード１４５のカソ
ード側に出力（図２（ｅ）参照）される。

【００４１】（３）過負荷状態となった場合の動作 この状態から時刻ｔ₆において、出力端子Ｂ、Ｃを介し
て接続された負荷２００が定格を超えた状態で運転され
るようになって、第１ＦＥＴ１２０および第２ＦＥＴ１
２１に定格負荷電流を超過した負荷電流が流れ続ける
と、電流検出抵抗１３０にも、図２（ｂ）に示すよう
に、定格負荷電流を超過した負荷電流が流れ続ける。す
ると、第１オペアンプ１４０の出力電圧は図２（ｃ）に
示すように過電流検出点を超過して許容サージ電流に対
応する電圧より低い電圧が出力され、第２オペアンプ１
４１の出力電圧は図２（ｄ）に示すように過電流検出点
を超過して許容サージ電流に対応する電圧より低い電圧
が出力され、第１ダイオード１４４および第２ダイオー
ド１４５のカソード側電圧は図２（ｅ）に示すように、
電圧比較器１５０の基準電圧Ｖａより大きくてツェナダ
イオード１６０のツェナ電圧Ｖｚより小さい電圧が出力
されることとなる。

【００４２】電圧比較器１５０に基準電圧Ｖａより大き
い電圧が入力されると、電圧比較器１５０はＬｏ信号を
出力するため、第１トランジスタ１５３はオフ動作す
る。また、電圧比較器１５０に基準電圧Ｖａより小さい
電圧が入力されると、電圧比較器１５０はＨｉ信号を出
力するため、第１トランジスタ１５３はオン動作する。
これにより、電源Ｖｃｃは定電流回路１５２、第３ダイ
オード１５７を通してコンデンサ１５８を充電するとと
もに、コンデンサ１５８および抵抗１５９の時定数に基
づいて充電された電荷を放電する。この充放電を繰り返
すことにより、図２（ｆ）に示すように、第３ダイオー
ド１５７のカソード側の電圧は積分されて徐々に増加す
る。

【００４３】時刻ｔ₇において、第３ダイオード１５７
のアノード側電圧がインバータ１５４のしきい値以上に
なると、インバータ１５４はＬｏ信号を出力する。する
と、第２トランジスタ１５５はオフ動作し、電源Ｖｃｃ
は抵抗１５６、ダイオード１７２を通してサイリスタ１
７０のゲートに電圧を印加することとなる。これによ
り、サイリスタ１７０はターンオンして出力素子の第１
ＦＥＴ１２０および第２ＦＥＴ１２１のゲート電圧を低
下させ、過負荷電流を遮断して出力素子を過電流から保
護する。ここで、サイリスタ１７０がターンオンする
と、フォトカプラ（ＰＣ）１１０のフォトトランジスタ
１１２がオフ動作するまでターンオンの状態がラッチさ
れる。

【００４４】上述したように、本実施の形態において
は、出力素子として汎用の第１ＦＥＴ１２０と第２ＦＥ
Ｔ１２１の２つの電界効果トランジスタを用い、そのソ
ース１２０ｃ、１２１ｃ間に電流検出抵抗１３０を接続
して直接電流検出抵抗１３０に負荷電流（Ｉ₁および
Ｉ₂）が流れるようにし、この電流検出抵抗１３０に発
生する電圧（＋Ｖ₁あるいは−Ｖ₁）を検出するようにし
ているので、各ＦＥＴ１２０、１２１の温度特性および
オン抵抗のばらつきの影響を受けることなく、電流検出
抵抗１３０に直接負荷電流が流れ始めた瞬間から、負荷
短絡電流および過負荷電流を検出できるようになる。

【００４５】また、電流検出抵抗１３０に発生する電圧
（＋Ｖ₁あるいは−Ｖ₁）を検出するだけの回路構成であ
るので、回路構成が簡単となって、この種の検出、保護
回路を備えた交流出力回路を小型に構成することが可能
となる。また、過電流検出回路が検出した過電流検出信
号に基づいて負荷２００の駆動に伴い所定の時間以内だ
け発生するサージ電流では過負荷電流検出信号を出力し
ないサージ電流許容回路を備えているので、サージ電流
を過負荷電流として誤検出することが防止できるように
なる。さらに、汎用の電界効果トランジスタ１２０、１
２１を用いるので、この種の検出、保護回路を備えた交
流出力回路が安価に製造できるようになる。

【００４６】また、第１オペアンプ１４０および第２オ
ペアンプ１４１の２つのオペアンプを用いて正負別々に
電流検出抵抗１３０に発生する電圧（＋Ｖ₁あるいは−
Ｖ₁）を増幅し、各ダイオード１４４、１４５で整流さ
れた電圧を電圧比較コンパレータ１５０に入力するよう
にしているので、１つの基準電圧Ｖａで正負双方向の負
荷電流（Ｉ₁およびＩ₂）を監視できるようになり、回路
構成が簡単になるとともに、この種の検出、保護回路を
備えた交流出力回路が安価に製造できるようになる。

【００４７】なお、本発明は上述の実施の形態に限定さ
れるものではなく、本発明の要旨を逸脱しない範囲にお
いて様々な態様で実施することができる。例えば、上述
の実施の形態においては、本発明の出力素子（第１ＦＥ
Ｔ１２０および第２ＦＥＴ１２１）によりオン／オフ制
御される負荷の電源として交流電源を用いる例について
説明したが、電源として直流電源を用いてよいことは明
かである。この場合、図１に示した回路をそのまま用い
ることもできるし、部品点数削減のためには図１に示し
た第２ＦＥＴ１２１、第２オペアンプ１４１、ダイオー
ド１４５および抵抗１３３、１３４、１４３は設けなく
てよい。

【００４８】また、上述の実施の形態においては、本発
明の出力回路をプログラマブルコントローラに適用した
が、所定のオン／オフの状態を電気信号として出力し、
しかも様々の電圧レベルの電気信号に対応可能な汎用の
出力回路を備える制御装置であれば、どのような装置に
適用してもよい。

【図面の簡単な説明】

【図１】 本発明の交流出力回路の一実施の形態の全体
構成を示すブロック図である。

【図２】 本発明の交流出力回路の各回路から出力され
る出力波形を示す図である。

【図３】 プラグラマブルコントローラの全体構成を示
す図である。

【図４】 従来の出力回路の例を示す図である。

【図５】 従来の出力回路の他の例を示す図である。

【符号の説明】

１００…出力回路、１１０…フォトカプラ（ＰＣ）、１
２０…第１電界効果トランジスタ（第１ＦＥＴ）、１２
０ｃ…第１電界効果トランジスタのソース、１２１…第
２電界効果トランジスタ（第２ＦＥＴ）、１２０ｃ…第
２電界効果トランジスタのソース、１３０…電流検出抵
抗、１４０…第１オペアンプ（電圧増幅手段）、１４１
…第２オペアンプ（電圧増幅手段）、１５０…電圧比較
コンパレータ（過電流検出手段）、１５４…インバータ
（過負荷電流検出手段）、１５８…コンデンサ（サージ
電流許容手段）、１５９…抵抗（サージ電流許容手
段）、１６０…ツェナーダイオード（負荷短絡電流検出
手段）、１７０…サイリスタ（短絡保持手段）、２００
…負荷、２０１…負荷用交流電源

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力装置あるいは検出装置からの入力信
   号に基づき予め設定されたプログラムに従って論理演算
   処理を行う論理演算部からの演算結果を出力する制御装
   置の交流出力回路であって、 前記論理演算部からの出力信号をそのゲートに受けその
   ドレイン間に出力端子を介して電源を有する負荷に接続
   するとともにそのソース間を互いに接続した２つの電界
   効果トランジスタと、 前記２つの電界効果トランジスタのソース間に直列に接
   続される電流検出抵抗と、 前記電流検出抵抗に流れる負荷電流に応じて同電流検出
   用抵抗に発生する電圧を増幅する電圧増幅手段と、 前記電圧増幅手段が増幅した電圧に基づいて前記電流検
   出抵抗に流れる負荷短絡電流を検出して負荷短絡電流検
   出信号を出力する負荷短絡電流検出手段と、 前記電圧増幅手段が増幅した電圧と基準電圧とを比較す
   ることにより前記電流検出抵抗に流れる定格電流以上の
   負荷電流を検出して過電流検出信号を出力する過電流検
   出手段と、 前記過電流検出手段が検出した過電流検出信号に基づい
   て前記電流検出抵抗に前記所定の時間以上流れる過負荷
   電流を検出して過負荷電流検出信号を出力する過負荷電
   流検出手段と、 前記過電流検出手段が検出した過電流検出信号に基づい
   て負荷の駆動に伴い所定の時間以内だけ発生するサージ
   電流では過負荷電流検出信号が出力されないようにする
   サージ電流許容手段と、 前記負荷短絡電流検出手段が前記負荷短絡電流検出信号
   を出力するかあるいは前記過負荷電流検出手段が前記過
   負荷電流検出信号を出力すると前記論理演算部からの出
   力信号を短絡して前記電界効果トランジスタの動作を非
   作動状態にするとともに前記論理演算部からの出力信号
   の短絡状態を保持する短絡保持手段とを備えたことを特
   徴とする制御装置の交流出力回路。
2. 【請求項２】 前記電圧増幅手段は、前記電流検出抵抗
   に発生する正電圧を増幅する第１オペアンプと、前記電
   流検出抵抗に発生する負電圧を増幅する第２オペアンプ
   とから構成し、 前記負荷短絡電流検出手段は、前記電圧増幅手段が増幅
   した電圧が所定の電圧以上になると導通して負荷短絡電
   流検出信号を出力するツェナーダイオードから構成し、 前記過電流検出手段は、前記電圧増幅手段により増幅さ
   れた電圧と基準電圧とを比較して前記電圧増幅手段が増
   幅した電圧が基準電圧より大きいと定格電流以上の負荷
   電流が電流検出抵抗に流れたとして過電流検出信号を出
   力する電圧比較コンパレータから構成し、 前記サージ電流許容手段は、コンデンサと抵抗よりなる
   遅延回路から構成し、負荷短絡電流検出レベル以下でか
   つ同遅延回路により積分された電圧が所定のしきい値電
   圧以下であると許容サージ電流であると判断して過負荷
   電流検出信号を出力するようにし、 前記過負荷電流検出手段は、前記遅延回路により積分さ
   れた電圧が所定のしきい値電圧以上になると過負荷電流
   を検出して過負荷電流検出信号を出力する所定のしきい
   値電圧を有するインバータから構成し、 前記短絡保持手段は、前記２つの電界効果トランジスタ
   に過電流が流れると前記論理演算部からの出力信号を短
   絡して該２つの電界効果トランジスタのゲート電圧を低
   下させて同２つの電界効果トランジスタを過電流から保
   護するとともに前記短絡状態を保持するサイリスタから
   構成したことを特徴とする請求項１に記載の制御装置の
   交流出力回路。