JPH09216428A - 高帯域幅圧縮アーキテクチャを具備するプリンタ - Google Patents

Abstract

(57)【要約】 【課題】 メモリをあまり使用せずにデータ主体のビッ
ト・マップを印刷する高帯域幅圧縮アーキテクチャを具
備するプリンタを提供する。 【解決手段】 印刷用のフル・カラーのビット・マップ
およびその他のデータ量の多いビット・マップを処理す
るため、データ処理ルーチン（図４）はページ内のデー
タにおけるブロックがカラーではない、すなわち単一値
であるかどうかを決定する。このようなデータはペルあ
たり１ビットの形態でＤＲＡＭ（２８）に記憶される。
他のブロックは各ペルあたり８ビットで記憶される。次
いで、ページ内の連続した順序を定義するテーブルが作
成される（図６）。次いで、ＡＳＩＣ（３２）がペル情
報を印刷の順序で、ペルあたり１ビットの形態で記憶さ
れたデータに対して復元された８ビットとともにビデオ
ＲＡＭ（４０）へ転送する。このＡＳＩＣに印加される
データは圧縮解除されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリをあまり使用
せずにデータ主体のビット・マップを印刷することに関
する。

【０００２】

【発明が解決しようとする課題】本発明が解決する課題
は、次の３つである。 １．印刷プロセスの高帯域幅の要件を満たす。 ２．１２８Ｍバイトのデータを必要とするページの圧縮
された記述を８Ｍバイト以下で記憶する。 ３．これら２つの事項を適時に、性能を重視した態様で
行う。

【０００３】序論本プリンタ・アーキテクチャは大量の
メモリを必要とするページの記憶およびイメージ化を可
能とする。これらのタイプのページは２つの異なる態様
でプリンタに負担をかける。まず、ページの実際の記憶
には高い圧縮比か、大量の高価なメモリかが必要であ
り、そのページの印刷には高いメモリ帯域幅が必要であ
る。したがって、本発明はカラーおよびモノクロ両方の
プリンタに適用されるものであるが、モノクロ・タイプ
よりもメモリ要件が遙かに厳しいカラー・プリンタの方
により適している。

【０００４】用語集 バイナリー・データ：単一ビットでページの１ペルを表
すデータ。これは各ペルがオンまたはオフのいずれかで
あり、中間値がないことを意味する。 帯域：プリントヘッドのレーザが横切る全幅の１本また
は複数本の走査線に必要なデータの量を記述するのに使
用される用語。本プリンタの場合、帯域は走査線６４
本、走査線あたり５１２０バイトで構成されている。各
走査線は５１２０ペルを有している。 ブロック：帯域を構成するために使用されるＤＲＡＭに
割り振られた可変サイズ片（幅および高さが）のメモ
リ。ブロックはＤＲＡＭ内で連続していても、不連続で
あってもかまわない。 コントーン・データ：複数のビットがページの単一の１
ペルを表すデータ。これは各ペルが単純なオン、オフで
はなく複数の値をとれることを意味する。ＬＺＷ：ＵＮ
ＩＳＹＳ独自の圧縮技法。ハードウェアに実装するのに
理想的である。 プレーン：ページの特定の着色剤のすべてに関するデー
タ。本プリンタは４プレーンのカラーと１プレーンのブ
ラックという２つのモードを備えている。プレーンあた
りの帯域数は１２７である。 レンダラ：ソフトウェアの一部で、ページの表示を受け
取り、これから帯域を作成するもの。 ＶＲＡＭ：デュアル・ポートのメモリ・デバイス。デー
タの行全体（通常１Ｋ）が一度に３２ビットずつ第２の
ポートでシリアル化されるとともに、正規のメモリ・ア
クセスが通常のインタフェースで行われることをのぞ
き、ＶＲＡＭはＤＲＡＭと同一である。

【０００５】

【課題を解決するための手段】本発明には次の３つの態
様がある。書式を１ビットと８ビットのブロックの間で
動的に決定するページ表示作成方法、テーブルがブロッ
クの特性で構成されるようなレンダリング・レベルで組
み立てられたテーブルを割込みレベルで使用するブロッ
ク待ち行列化方法、および圧縮されていても、圧縮され
ていなくてもよく、かつプリント・エンジンが必要とす
る最終書式とは異なるビット深さのブロックから、帯域
を組み立てるようになされたハードウェア。

【０００６】

【発明の実施の形態】本発明の詳細を添付図面に関して
説明する。

【０００７】本システムは高いレベルにおいて、プリン
タとホストとを含んでいる。プリンタは一般に、Brown
IIIの米国特許第5,023,813号に記載されているタイプの
ものである。若干低いレベルにおいて、本システムはホ
ストと、ホスト通信リンクと、汎用コンピューティング
・エンジンからなるプリンタ・コントローラと、専用ハ
ードウェア支援プロセッサと、プリント・エンジン通信
リンクと、プリント・エンジンを含んでいる。概念上、
本システムは図１に示すように、プリンタ５に通信リン
ク３で接続されたホスト・コンピュータ１と、コントロ
ーラ７を有するプリンタ５と、エンジン・インタフェー
ス９と、エンジン１１とに分けられる。

【０００８】本発明はコントローラを含むハードウェア
およびソフトウェアのみに関するが、エンジンのインタ
フェースで要求されるデータを満たすという本発明の目
的だけが例外となる。この特別な場合には、１３Ｍバイ
ト／秒のデータ転送率を維持することが必要となる。

【０００９】コントローラ７を詳細に検討すると、図２
のレイアウトとなり、これはマイクロプロセッサ２０、
読取り専用メモリ（ＲＯＭ）２２、および３２ビット・
バス２６に接続されたオプションのフラッシュ・メモリ
２４で構成されている。バス２６はインタフェース・ト
ランシーバ２９を介して８メガバイトのダイナミック・
ランダム・アクセス・メモリ２８に接続されている。バ
ス３８はメモリ管理集積回路３０、およびビデオＲＡＭ
制御集積回路３２に接続されており、ビデオＲＡＭ制御
集積回路は３２ビットのバス３８を介してＤＲＡＭ２８
と、オンボード・コンプレッサ／デコンプレッサ３４お
よびオフボード・デコンプレッサ３６に接続されてい
る。ビデオＲＡＭ（ＶＲＡＭ）４０はＡＳＩＣ３２から
制御信号を、またオンボード・コンプレッサ／デコンプ
レッサ３４およびオフボード・デコンプレッサ３６から
データを受け取る。オンボード要素３４およびオフボー
ド要素３６の詳細を図３に示す。各々は着信データのラ
ッチと、先入れ先出し制御およびＬＺＷコンプレッサ／
デコンプレッサ（３４のみ）またはＬＺＷデコンプレッ
サ（３６のみ）と、出力先入れ先出し制御と、出力ラッ
チ（３４のみ）と、制御論理とを有している。

【００１０】ソフトウェア印刷アーキテクチャの概要 本プリンタの印刷プロセスの詳細を説明する前に、もっ
ともよいのはページ作成および印刷プロセスのソフトウ
ェアによる処理を検討することである。これによって、
プリンタの作動に関するアーキテクチャの枠組みについ
ての一般的な理解が得られるからである。プリンタのデ
ータストリームの送出を想定する。

【００１１】プリンタ内には、プロセスの基礎となるい
くつかのソフトウェア・コンポーネントがある。ビット
マップ・ドライバは低レベルのプリミティブをページに
描画する機能を備えている。これらのプリミティブの形
態はエッジ・リスト塗りつぶし操作、矩形操作、８ビッ
ト画像データ操作、直交１ビット画像データ操作、およ
び１ビット画像マスク操作に限定される。これらのプリ
ミティブの場所はデバイス・ペルで、すなわち最終的な
ページの単位にこれらをマップする際にスケーリングや
回転変形を必要としない単位で、ビットマップ・ドライ
バに指定しなければならない。ページ表示のすべてのペ
ルに同じ変換が適用できる限り、限定された形態の変換
が認められる。所与のプリミティブの形状をすべて黒、
すべて白および中間階調を含む、固定サイズの任意のビ
ットマップで塗りつぶすこともできる。

【００１２】ビットマップ・ドライバに対するインタフ
ェースが、プリンタが受け入れるページ記述言語によっ
て記述されるものと厳密には合致していないため、ほか
のソフトウェア・コンポーネントが必要である。このコ
ンポーネント、すなわちグラフィックス・エンジンは、
ビットマップ・ドライバがもたらす単純な低レベルのプ
リミティブよりも進んだグラフィック・オブジェクト記
述を提供する。グラフィックス・オブジェクトは単なる
デバイス・ペルではなく、任意の種類の変換スペースに
記述できる。オブジェクトは線、弧、フォント・アウト
ライン、および各種のその他のメカニズムで構成するこ
とができ、また各種様々な態様で塗りつぶすことができ
る。

【００１３】最後に、ページを記述するデータストリー
ムを入力として受け入れ、グラフィックス・エンジンに
対する呼出しを「出力」として発生して、そのデータス
トリームを印刷ページとするソフトウェア・コンポーネ
ントがなければならない。このコンポーネントをインタ
プリタ、本出願人においては共通してエミュレータとい
う。

【００１４】以上を簡単にまとめると、プリンタが次の
ようにしてページを作成するということができよう。エ
ミュレータはデータストリームを取り入れ、そのデータ
ストリームに基づいて、グラフィックス・エンジンに呼
出しを行う。グラフィックス・エンジンは、複素空間お
よび形状を取り入れると共にこれらをデバイス空間の低
レベル・プリミティブとすることによって、エミュレー
タからのそうした呼出しをビットマップ・ドライバへの
呼出しに変換する。

【００１５】この説明から、ビットマップ・ドライバが
ＤＲＡＭに記憶されるページ表示を作成し、維持するこ
とを担うコンポーネントであることが明らかであろう。
完成したページのこの表示を仕上げてから、ページの印
刷を開始するようにしなければならない。４プレーン画
像の場合、ページはＤＲＡＭの内の最高166,461,440バ
イトまでが必要とする。その結果、ビットマップ・ドラ
イバにおけるページ作成プロセスでは、ページがＤＲＡ
Ｍ（ページに必要なデータの２０分の１程度である）に
収まり、タイムリーな態様で作成されることの両方が確
実に行われるように、何らかの並外れた作業が必要とな
る。このページ作成は図４に示されるようにして行われ
る。

【００１６】ユーザが連続階調モード（階調のレベルが
各ペルあたり８ビットで定義される）を選択していない
場合、データ・プロセッサは１ビット／ペルのブロック
割振りへ直接進む。８ビットのレベルが単一の値ではな
い場合、データ・プロセッサは８ビット／ペルのブロッ
ク割振りへ直接進む。ブロック内のデータが単一の値で
あり、ブロックに異なる値の以前の割振りがない場合に
は、ブロック割振りは１ビット／ペルとなり、それ以外
の場合には、８ビット／ペルとなる。

【００１７】ブロック割振りの詳細を図５に示す。ブロ
ックがまだ割り振られていない場合、これは必要に応じ
割り振られる。ブロックが割り振り済みであり、圧縮さ
れていない場合には、ページ作成の結果（図４）によっ
て呼び出されたときに、ビット割振りが１から８へ、あ
るいは８から１へ変更される。ブロックが圧縮されてい
る場合には、必要に応じ、ビット割振り変更により圧縮
解除される。

【００１８】メモリ割振りがきわめて複雑なプロセスで
あり、特に、印刷したページが使用していたメモリの解
除、ページの印刷待ち、フォント・キャッシュによるエ
ントリの解除などをとりわけ含んでいることに留意され
たい。このプロセスの完全な説明は必要でもないし、ま
た実際的なものでもない。留意しておく必要があるの
は、ページ記述を含むブロックを、より多くのメモリを
利用できるようにするために圧縮できることである。

【００１９】実際の印刷プロセスはソフトウェアの観点
からは比較的単純なものである。帯域は６４本の走査線
からなり、各走査線には５１２０のペルがある。各ペル
は８ビット・バイトのデータで記述されている。ブロッ
クは帯域を構築するために割り振られた可変サイズ（幅
及び高さ）のメモリ片である。ブロックはＤＲＡＭメモ
リ内で連続していても、していなくてもかまわない。通
常、ソフトウェアはブロック・データから帯域のデータ
を作成するのに関与している−データの記憶に使用され
るメモリが連続していることを意味する。しかしなが
ら、プリンタ・コントローラを支援するハードウェアが
ＶＲＡＭを帯域の保持ベースとして使用することによっ
て、この帯域作成を処理する。ＶＲＡＭは１Ｍバイトの
サイズであり、３つの線形にアドレスされる帯域に分割
されている。

【００２０】他のプリンタにおいては、ブロック・デー
タがＣＰＵに移され、次いで帯域へ移され、最後にエン
ジンへ出されることに留意されたい。このプロセスで要
求されることは、メモリのバス・トラフィックがエンジ
ンが必要とするデータ転送速度の２倍ないし３倍となる
ことである。プリンタ上のハードウェア支援はブロック
から帯域を実際に作成する。ソフトウェアは図６に示す
ようにハードウェア支援ＡＳＩＣに対してブロックを記
述する。

【００２１】送信側は各帯域に対するブロックとして、
ページをプリンタ・データ・プロセッサ２０のオペレー
ティング・システムにサブミットする。これらのブロッ
クはテーブルとしてＤＲＡＭ２８にロードされる。ＶＲ
ＡＭ制御ＡＳＩＣ３２はそのテーブルから情報を取り入
れる。

【００２２】ハードウェア支援ＡＳＩＣはＶＲＡＭとイ
ンターフェースして、ブロック・データを帯域に入れ
る。ＶＲＡＭのインタフェースが帯域内のブロック・ア
ドレスへの単純なアクセスを認めないという点で、ＶＲ
ＡＭが「ダム（無口）」であることに留意するのが重要
である。このアドレス指定モードの制御はハードウェア
支援ＡＳＩＣ内にある。ハードウェアＡＳＩＣへのブロ
ックの各サブミットについて、以下の情報が必要であ
る。帯域内のブロックの左上角の位置、ＤＲＡＭに記憶
されているデータの位置、ブロックの幅と高さ、ブロッ
クに対するパレット文字（１ビットのデータを８ビット
の表示に拡大する値）、ブロックの圧縮状態およびブロ
ック表示の形式（１ビットまたは８ビット）。ブロック
はハードウェア支援ＡＳＩＣの助けを借りて、ＤＲＡＭ
からＶＲＡＭへ移動させられ、ＶＲＡＭとプリント・エ
ンジンだけによって共用されている私用バスによりエン
ジンに対してシリアル化される。ソフトウェアは、給送
するデータがあり、ハードウェア支援ＡＳＩＣが遊休状
態である場合に、ハードウェア支援ＡＳＩＣのブロック
情報をページの新しいブロックに給送するだけである。
これは図７に示したブロック・トラップおよびブロック
・サブミッション・プロセスで処理される。ＡＳＩＣ３
２は現行のブロックを完了すると、テーブルにブロック
がなくなるまで、この処理を継続する。

【００２３】ブロック・トラップは高レベル割込みハン
ドラで、より多くのブロックをハードウェア支援ＡＳＩ
Ｃにサブミットする。

【００２４】割込み待ち時間が短いことがエンジンの要
件によって必要とされる。プリント・エンジンは２６ミ
リ秒ごとにデータの帯域を処理する。たとえば、ブロッ
ク・サイズが走査線６４本×５１２バイト／走査と定義
されている場合、ＶＲＡＭは帯域あたり１０ブロック程
度を保持することとなり、長くても２．６ミリ秒でブロ
ックを処理しなければならない。トラップ・ハンドラは
ブロックのサブミッションのためのハードウェア支援Ａ
ＳＩＣとのソフトウェア・インタフェースである。この
場合も、これによってブロックが連続していないＤＲＡ
Ｍに帯域を構築することができるようになる。

【００２５】ハードウェア支援ＡＳＩＣにおける処理は
若干より複雑なものである。データの一般的な流れが図
８に示されており、バッファと、図３のＦＩＦＯ（ファ
イフォ：先入れ先出し）およびデコンプレッサとに相互
作用するバス３８が、ビット・エクスパンダに情報を供
給する位置シフタを有するＶＲＡＭ制御ＡＳＩＣと共に
図示されている。

【００２６】ハードウェア支援ＡＳＩＣおよびこれに関
連した構成要素の動作を流れ図にする代わりに、各種の
ブロック・データに対するその動作を説明することがも
っとも適していると思われる。

【００２７】非圧縮８ビット／ペル このモードにおいて、データはＤＲＡＭからバッファへ
読み込まれ、またデコンプレッサを包囲しているＦＩＦ
Ｏを通過する。ただし、データは実際にはデコンプレッ
サを通過するのではなく、これをバイパスする。データ
は出力ＦＩＦＯを通り、位置シフタとビット・エクスパ
ンダを迂回し、最終的に、ＶＲＡＭデータ・バスにおか
れる。ＶＲＡＭアドレス・バス（図示せず）は、左上お
よび右下のブロック・パラメータを使用して、ブロック
・データをＶＲＡＭ内の該当するアドレスにおくＶＲＡ
Ｍ制御論理によって制御される。

【００２８】圧縮８ビット／ペル 前記と同様に、データがメモリ・バスから取り込まれ、
バッファと、デコンプレッサを包囲しているＦＩＦＯを
通過する。しかしながら、この場合には、データが圧縮
されていることがわかっているので、データはデコンプ
レッサを通過し、デコンプレッサの出力が出力ＦＩＦＯ
に渡される。出力バッファからのデータはすでに８ビッ
ト／ペルとなっているため、この場合も、ビット・エク
スパンダおよび位置シフタを迂回する。データは最終的
にデータ・バスに入れられ、ＶＲＡＭアドレス制御論理
によって指定されたアドレスでＶＲＡＭに書き込まれ
る。

【００２９】非圧縮１ビット／ペル このモードにおいて、データはメモリ・バスから読み取
られ、バッファに入れられ、デコンプレッサを包囲して
いるＦＩＦＯを通過する。データは圧縮されていないた
め、実際には、デコンプレッサを通らず、これをバイパ
スする。データは出力ＦＩＦＯおよびバッファを通り、
位置シフタに入れられる。位置シフタ内で、最終的なペ
ル位置にわずかな変更（最大３ペルの変更）が行われ
る。データはこのシフタからビット・エクスパンダへ渡
される。ビット・エクスパンダは３２ビットＶＲＡＭデ
ータ・バスの各８ビットにパレット文字を入れ、位置シ
フタからのデータを、各バイトに対する書込みストロー
ブとして使用する。ＶＲＡＭアドレス・バス（図示せ
ず）も、左上および右下のブロック・パラメータを使用
して、ブロック・データをＶＲＡＭ内の該当するアドレ
スに置くＶＲＡＭ制御論理によって制御される。

【００３０】圧縮１ビット／ペル このモードにおいて、データはメモリ・バスから読み取
られ、バッファに入れられ、デコンプレッサを包囲して
いるＦＩＦＯを通過する。データは圧縮されているた
め、デコンプレッサを通過し、圧縮解除される。データ
は出力ＦＩＦＯおよびバッファを通過して、位置シフタ
に入り、ペル位置のわずかな変更が行われる。データは
位置シフタからビット・エクスパンダへ送られる。ビッ
ト・エクスパンダは３２ビットＶＲＡＭデータ・バスの
各８ビットにパレット文字を入れ、位置シフタからのデ
ータを、各バイトに対する書込みストローブとして使用
する。ＶＲＡＭアドレス・バス（図示せず）も、左上お
よび右下のブロック・パラメータを使用して、ブロック
・データをＶＲＡＭ内の該当するアドレスに置くＶＲＡ
Ｍ制御論理によって制御される。

【００３１】ＶＲＡＭアドレス・バスの制御は印刷プロ
セスにおいてブロックから帯域への変換をもたらすもの
である。この制御はハードウェア支援ＡＳＩＣにおいて
次のようにして実施される。ＶＲＡＭデバイスはＳＡＭ
（シリアル・アクセス・メモリ）ポートと呼ばれるもの
を含んでいる。ＳＡＭポートによって、メモリからのデ
ータの検索が可能となるが、この検索はＶＲＡＭのＲＡ
Ｍ（ランダム・アクセス・メモリ）ポートがもたらすラ
ンダム・アクセス式のものではない。データはＶＲＡＭ
に行の形で記憶される。各行はシステム・メモリ・バス
よりも遙かに広く、一般にメモリ・サイズの平方根に比
例している。これは１Ｋ程度になるが、デバイスごとに
異なっている。ＲＡＭポートを介して、ＶＲＡＭは行内
の任意の場所からデータを供給でき、その後行内の任意
の他の場所からデータを供給できる。しかしながら、Ｓ
ＡＭポートを通しては、ＶＲＡＭが供給できるのは、直
前のアクセス・アドレスの後のアドレスのデータだけで
ある。たとえば、ユーザがＳＡＭポートを通じてデータ
の最初の行の最初のワードを要求した場合、ＳＡＭが次
にタイムリーな態様で供給できるのは、最初の行の第２
のアドレスだけである。直前のアクセス後のデータ以外
の任意の他のメモリ位置へのアクセスは、ＳＡＭの場
合、遙かに遅くなる。

【００３２】したがって、ＶＲＡＭのＳＡＭポートにわ
かっているのは、行データを逐次検索し、供給すること
だけである。このポートが帯域データをプリント・エン
ジンに供給するポートとなる。コントローラがハードウ
ェア支援ＡＳＩＣに供給するデータは、しかしながら、
帯域作成の観点からは逐次的なものではない。したがっ
て、この非逐次ブロック・データを、ＳＡＭポートによ
る逐次アクセスがその帯域に該当するデータを供給する
ような態様で、ＶＲＡＭに入れるのは、ハードウェア支
援ＡＳＩＣの仕事である。この論理はハードウェア支援
ＡＳＩＣ内におかれており、ＶＲＡＭの機能ではない。

【００３３】上記は特定の実施の形態に力をおいたもの
である。変形は明らかなものであり、想到できるもので
ある。

【図面の簡単な説明】

【図１】プリンタを備えたホストの一般化された図であ
る。

【図２】コントローラの概念図である。

【図３】圧縮および圧縮解除を詳細に示す図である。

【図４】ページ作成の流れ図である。

【図５】ブロック割振りの流れ図である。

【図６】ブロック・サブミッションの流れ図である。

【図７】ブロック・トラップの流れ図である。

【図８】ＶＲＡＭへの印刷データのＡＳＩＣ転送を示す
図である。

【符号の説明】

１ ホスト ３ ホスト通信リンク ５ プリンタ ７ コントローラ ９ エンジン・インタフェース １１ エンジン ２８ ＤＲＡＭ ３２ ＡＳＩＣ ４０ ビデオＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・フランシス・ゴストムスキ アメリカ合衆国 40391 ケンタッキー、 ウィンチェスター、ヘザー・レーン 40 (72)発明者 ジェフリー・アラン・ミニック アメリカ合衆国 40509 ケンタッキー、 レキシントン、グレン・アベイ・サークル 848 (72)発明者 クリストファー・マーク・ソンガー アメリカ合衆国 40514 ケンタッキー、 レキシントン、ハロッズ・ポインテ・トレ ース 2319

Claims (12)

【特許請求の範囲】
1. 【請求項１】 各ペルに対して少なくとも８ビット・レ
   ベルの情報を必要とするプリンタの制御システムにおい
   て、各々がページの一部を記述しているブロック内のプ
   リンタ制御情報からの前記レベルの情報を含むペル情報
   を決定するレンダラと、前記レベル情報が各ブロックに
   対して１のレベルにあるかどうかを決定するデータ処理
   手段と、１レベルの前記決定に応じて、各ペルに対して
   １ビットの形態で前記１レベルのブロックを第１のメモ
   リに記憶するデータ処理手段と、各ペルあたり１ビット
   で記憶された各前記ブロックに対するレベル・データを
   記憶する手段と、ビット・データを受け取り、そのビッ
   ト・データを印刷のために前記プリンタに送出する第２
   のメモリと、各ペルに対する前記の少なくとも８ビット
   として各ビットに対して復元された、対応するブロック
   が各ペルあたり１ビットの形態で記憶されたときに各ブ
   ロックに対して記憶された前記レベル・データから得ら
   れる前記レベル情報とともに、前記第１のメモリ内のデ
   ータに対応した印刷用のデータを前記メモリに記憶する
   手段とを備えた制御システム。
2. 【請求項２】 前記第２のメモリがＶＲＡＭである請求
   項１に記載の制御システム。
3. 【請求項３】 前記第１のメモリに記憶された前記ブロ
   ックを圧縮する手段と、前記ＶＲＡＭへのデータの前記
   記憶に先立って、記憶されているブロック情報を圧縮解
   除する手段とをさらに備えている請求項２に記載の制御
   システム。
4. 【請求項４】 前記第１のメモリに記憶された前記ブロ
   ックを圧縮する手段と、前記第２のメモリへのデータの
   前記記憶に先立って、記憶されているブロック情報を圧
   縮解除する手段とをさらに備えている請求項１に記載の
   制御システム。
5. 【請求項５】 各々がページの一部を記述しているブロ
   ック内のプリンタ制御情報からペル情報を決定するレン
   ダラと、ページを定義する前記ブロックのすべてを記憶
   する第１のメモリと、前記ブロックが定義したページに
   関して前記ブロック内の情報の位置の順に前記第１のメ
   モリ内での前記ブロックの位置を画定するデータ処理手
   段と、ランダム・アクセス用の入力と印刷用データを転
   送するシリアル出力用の端子とを有する第２のメモリ
   と、前記ブロックの前記の画定された位置に応じて、印
   刷用データを前記第２のメモリの前記入力へ印刷を行う
   ために転送する特定用途の集積回路とを備えているプリ
   ンタ用制御システム。
6. 【請求項６】 前記第２のメモリがＶＲＡＭである請求
   項５に記載の制御システム。
7. 【請求項７】 前記プリンタが各ペルに対して少なくと
   も８ビット・レベルの情報を必要とし、前記レンダラが
   前記レベル情報を含むペル情報を決定し、また前記制御
   システムが前記レベル情報が各ブロックに対して１のレ
   ベルにあるかどうかを決定するデータ処理手段と、１レ
   ベルの前記決定に応じて、各ペルに対して１ビットの形
   態で前記１レベルの前記ブロックを前記第１のメモリに
   記憶するデータ処理手段と、各ペルあたり１ビットの形
   態で記憶された各前記ブロックに対するレベル情報を記
   憶する手段をも備えており、前記特定用途の集積回路が
   各ペルに対する前記の少なくとも８ビットとして各ビッ
   トに対して復元された、対応するブロックが各ペルあた
   り１ビットの形態で記憶されたときに各ブロックに対し
   て記憶された前記レベル情報から得られる前記レベル情
   報とともに、前記印刷用のブロックを転送する請求項５
   に記載の制御システム。
8. 【請求項８】 前記プリンタが各ペルに対して少なくと
   も８ビット・レベルの情報を必要とし、前記レンダラが
   前記レベル情報を含むペル情報を決定し、また前記制御
   システムが前記レベル情報が各ブロックに対して１のレ
   ベルにあるかどうかを決定するデータ処理手段と、１レ
   ベルの前記決定に応じて、各ペルに対して１ビットの形
   態で前記１レベルのブロックを第１のメモリに記憶する
   データ処理手段と、各ペルあたり１ビットの形態で記憶
   された各前記ブロックに対するレベル情報を記憶する手
   段をも備えており、前記特定用途の集積回路が各ペルに
   対する前記の少なくとも８ビットとして各ビットに対し
   て復元された、対応するブロックが各ペルあたり１ビッ
   トの形態で記憶されたときに各ブロックに対して記憶さ
   れた前記レベル情報から得られる前記レベル情報ととも
   に、前記印刷用のブロックを転送する請求項６に記載の
   制御システム。
9. 【請求項９】 前記第１のメモリに記憶された前記ブロ
   ックを圧縮する手段と、前記ＶＲＡＭへのデータの前記
   記憶に先立って、記憶されているブロック情報を圧縮解
   除する手段とをさらに備えている請求項８に記載の制御
   システム。
10. 【請求項１０】 前記第１のメモリに記憶された前記ブ
    ロックを圧縮する手段と、前記第２のメモリへのデータ
    の前記記憶に先立って、記憶されているブロック情報を
    圧縮解除する手段とをさらに備えている請求項５に記載
    の制御システム。
11. 【請求項１１】 前記第１のメモリに記憶された前記ブ
    ロックを圧縮する手段と、前記ＶＲＡＭへのデータの前
    記記憶に先立って、記憶されているブロック情報を圧縮
    解除する手段とをさらに備えている請求項６に記載の制
    御システム。
12. 【請求項１２】 前記第１のメモリに記憶された前記ブ
    ロックを圧縮する手段と、前記第２メモリへのデータの
    前記記憶に先立って、記憶されているブロック情報を圧
    縮解除する手段とをさらに備えている請求項７に記載の
    制御システム。