JPH09214527A - ネットワークインタフェースコントローラ - Google Patents
ネットワークインタフェースコントローラInfo
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- JPH09214527A JPH09214527A JP21640596A JP21640596A JPH09214527A JP H09214527 A JPH09214527 A JP H09214527A JP 21640596 A JP21640596 A JP 21640596A JP 21640596 A JP21640596 A JP 21640596A JP H09214527 A JPH09214527 A JP H09214527A
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- Japan
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- cell
- network interface
- interface controller
- controller
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L12/5602—Bandwidth control in ATM Networks, e.g. leaky bucket
Abstract
(57)【要約】
【課題】 ＡＴＭネットワークにおいて外部プロセッサ
の使用を通じてＡＢＲフロー制御を可能とするトラフィ
ック管理システムを構成できるネットワークインタフェ
ースコントローラを得る。 【解決手段】 ＡＴＭネットワークのノードでセルが該
ネットワークに注入される速度を上記セルの流れに対し
て制御するためのネットワークインタフェースコントロ
ーラであって、上記コントローラは、利用可能ビット速
度コントローラと外部記憶部７０を有する外部プロセッ
サ７２とを含み、上記プロセッサ及び記憶部は、制御の
ために上記利用可能ビット速度コントローラに接続され
ていて、上記ネットワークインタフェースコントローラ
６２内の利用可能ビット速度制御のための過剰なハード
ウェアの複雑さが除去され、利用可能ビット速度制御の
変更はハードウェアの変更なしで実行可能とする。
の使用を通じてＡＢＲフロー制御を可能とするトラフィ
ック管理システムを構成できるネットワークインタフェ
ースコントローラを得る。 【解決手段】 ＡＴＭネットワークのノードでセルが該
ネットワークに注入される速度を上記セルの流れに対し
て制御するためのネットワークインタフェースコントロ
ーラであって、上記コントローラは、利用可能ビット速
度コントローラと外部記憶部７０を有する外部プロセッ
サ７２とを含み、上記プロセッサ及び記憶部は、制御の
ために上記利用可能ビット速度コントローラに接続され
ていて、上記ネットワークインタフェースコントローラ
６２内の利用可能ビット速度制御のための過剰なハード
ウェアの複雑さが除去され、利用可能ビット速度制御の
変更はハードウェアの変更なしで実行可能とする。
Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル通信
網のトラフィック管理を行うためのネットワークインタ
フェースコントローラに関し、特に、外部プロセッサに
より柔軟なビット伝送速度のフロー制御を利用可能にす
るＡＴＭネットワークインタフェースコントローラにお
ける低コストトラフィック管理システムに適用するもの
である。
網のトラフィック管理を行うためのネットワークインタ
フェースコントローラに関し、特に、外部プロセッサに
より柔軟なビット伝送速度のフロー制御を利用可能にす
るＡＴＭネットワークインタフェースコントローラにお
ける低コストトラフィック管理システムに適用するもの
である。
【０００２】
【従来の技術】非同期転送モード網、即ちＡＴＭ（asyn
chronous transfer mode）モードのようなセル交換ディ
ジタル通信網でのデータ伝送において、データを処理す
るための交換ノードまたはリンクの能力に負担を強いる
速度群でネットワークの交換ノードまたはリンクを通じ
て広範囲の速度でデータセルを複数のソースが送信する
と問題が発生する。ノードがデータを処理し他のノード
に転送できる速度を越えた速度でノードにデータが到着
すると、そのネットワークのノードで輻輳が起きる。過
剰データは、ノードのバッファ記憶部に蓄積し、到着速
度と処理及び転送速度との差の速度で満たす。輻輳が長
期間にわたって残ると、バッファ記憶部は最大容量にま
で占有され、さらなる追加データは廃棄される。
chronous transfer mode）モードのようなセル交換ディ
ジタル通信網でのデータ伝送において、データを処理す
るための交換ノードまたはリンクの能力に負担を強いる
速度群でネットワークの交換ノードまたはリンクを通じ
て広範囲の速度でデータセルを複数のソースが送信する
と問題が発生する。ノードがデータを処理し他のノード
に転送できる速度を越えた速度でノードにデータが到着
すると、そのネットワークのノードで輻輳が起きる。過
剰データは、ノードのバッファ記憶部に蓄積し、到着速
度と処理及び転送速度との差の速度で満たす。輻輳が長
期間にわたって残ると、バッファ記憶部は最大容量にま
で占有され、さらなる追加データは廃棄される。
【０００３】こうしたデータロスを最小とするために、
利用可能ビット伝送速度、即ちＡＢＲ（available bit
rate）フロー制御法が、ネットワークに過剰データが入
ることを防止するかまたは禁止するために開発された。
ＡＢＲフロー制御に従うと、データがネットワークに受
け入れられる速度が許容セル速度、即ちＡＣＲ（allowa
ble cell rate）を越えないように制御され、このＡＣ
Ｒは、通常、ネットワークの輻輳を反映したネットワー
クからのリソース管理セル、即ちＲＭ（resource manag
ement）セルの形式のフィードバック信号を通じて調整
される。こうしたＡＢＲフロー制御法の一つは、シリシ
ュ・エス・セイザエ（Shirish S. Sathaye）による“ト
ラフィック管理仕様”(“Traffic Management Specific
ation"と題する１９９５年１２月のＡＴＭフォーラム論
文番号＃95-0013Ｒ9）に述べられている。
利用可能ビット伝送速度、即ちＡＢＲ（available bit
rate）フロー制御法が、ネットワークに過剰データが入
ることを防止するかまたは禁止するために開発された。
ＡＢＲフロー制御に従うと、データがネットワークに受
け入れられる速度が許容セル速度、即ちＡＣＲ（allowa
ble cell rate）を越えないように制御され、このＡＣ
Ｒは、通常、ネットワークの輻輳を反映したネットワー
クからのリソース管理セル、即ちＲＭ（resource manag
ement）セルの形式のフィードバック信号を通じて調整
される。こうしたＡＢＲフロー制御法の一つは、シリシ
ュ・エス・セイザエ（Shirish S. Sathaye）による“ト
ラフィック管理仕様”(“Traffic Management Specific
ation"と題する１９９５年１２月のＡＴＭフォーラム論
文番号＃95-0013Ｒ9）に述べられている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなＡＢＲフロー制御システムの実施は、ネットワーク
からのフィードバックに基づいてＲＭセルを扱いセル伝
送速度を調整するための複雑なネットワークインタフェ
ースコントローラを必要とする。また、ＡＢＲフロー制
御仕様は、まだ発展段階にあり、最終的に完成するまで
しばらく時間を必要とする。ＡＢＲフロー制御規格の発
展に対処可能で、かつ実現の容易なＡＴＭネットワーク
インタフェースコントローラのためのトラフィック管理
システムを備えることが非常に重要となる。
うなＡＢＲフロー制御システムの実施は、ネットワーク
からのフィードバックに基づいてＲＭセルを扱いセル伝
送速度を調整するための複雑なネットワークインタフェ
ースコントローラを必要とする。また、ＡＢＲフロー制
御仕様は、まだ発展段階にあり、最終的に完成するまで
しばらく時間を必要とする。ＡＢＲフロー制御規格の発
展に対処可能で、かつ実現の容易なＡＴＭネットワーク
インタフェースコントローラのためのトラフィック管理
システムを備えることが非常に重要となる。
【０００５】例えば、米国特許５，３９２，２８０；
５，３８１，４０７；５，４３２，７１３；５，４４
６，７２６；５，４４８，５６７が、ＡＴＭまたは他の
ネットワークと使用される種々のトラフィック管理シス
テムを開示している。以上、挙げた特許のいずれもが、
安価かつ柔軟性のある閉ループＡＢＲフロー制御システ
ムの問題を取り扱っておらず、ネットワークインタフェ
ースコントローラの外部のフロー制御機能の実行を考慮
に入れたシステムの問題に至っては、全く扱っていない
ことは注目される。これらのコントローラがトラフィッ
ク管理手法の発展を容易に受け付けないハードウェアで
実施されることは注目される。
５，３８１，４０７；５，４３２，７１３；５，４４
６，７２６；５，４４８，５６７が、ＡＴＭまたは他の
ネットワークと使用される種々のトラフィック管理シス
テムを開示している。以上、挙げた特許のいずれもが、
安価かつ柔軟性のある閉ループＡＢＲフロー制御システ
ムの問題を取り扱っておらず、ネットワークインタフェ
ースコントローラの外部のフロー制御機能の実行を考慮
に入れたシステムの問題に至っては、全く扱っていない
ことは注目される。これらのコントローラがトラフィッ
ク管理手法の発展を容易に受け付けないハードウェアで
実施されることは注目される。
【０００６】この発明は上述した従来例に係る問題点を
解消するためになされたもので、ＡＴＭネットワークに
おける低価格かつ柔軟性のあるＡＢＲフロー制御をサポ
ートするために、外部プロセッサの使用を通じて、ＡＢ
Ｒフロー制御を可能とするトラフィック管理システムを
構成できるネットワークインタフェースコントローラを
得ることを目的とする。
解消するためになされたもので、ＡＴＭネットワークに
おける低価格かつ柔軟性のあるＡＢＲフロー制御をサポ
ートするために、外部プロセッサの使用を通じて、ＡＢ
Ｒフロー制御を可能とするトラフィック管理システムを
構成できるネットワークインタフェースコントローラを
得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るネットワ
ークインタフェースコントローラは、ＡＴＭネットワー
クのノードでセルが該ネットワークに注入される速度を
上記セルの流れに対して制御するためのネットワークイ
ンタフェースコントローラであって、上記コントローラ
は、利用可能ビット速度コントローラと外部記憶部を有
する外部プロセッサとを含み、上記プロセッサ及び記憶
部は、制御のために上記利用可能ビット速度コントロー
ラに接続されていて、上記ＡＴＭネットワークインタフ
ェースコントローラ内の利用可能ビット速度制御のため
の過剰なハードウェアの複雑さを除去し、利用可能ビッ
ト速度制御の変更はハードウェアの変更なしで実行可能
とすることを特徴とするものである。
ークインタフェースコントローラは、ＡＴＭネットワー
クのノードでセルが該ネットワークに注入される速度を
上記セルの流れに対して制御するためのネットワークイ
ンタフェースコントローラであって、上記コントローラ
は、利用可能ビット速度コントローラと外部記憶部を有
する外部プロセッサとを含み、上記プロセッサ及び記憶
部は、制御のために上記利用可能ビット速度コントロー
ラに接続されていて、上記ＡＴＭネットワークインタフ
ェースコントローラ内の利用可能ビット速度制御のため
の過剰なハードウェアの複雑さを除去し、利用可能ビッ
ト速度制御の変更はハードウェアの変更なしで実行可能
とすることを特徴とするものである。
【０００８】また、上記利用可能ビット速度コントロー
ラは、上記外部記憶部に対しリクエストを提供する手段
と、上記リクエストを処理するために外部記憶部に接続
された手段と、上記外部記憶部からデータを読み取りセ
ル伝送速度を調整するために上記外部記憶部へ接続され
た手段とを含むことを特徴とするものである。
ラは、上記外部記憶部に対しリクエストを提供する手段
と、上記リクエストを処理するために外部記憶部に接続
された手段と、上記外部記憶部からデータを読み取りセ
ル伝送速度を調整するために上記外部記憶部へ接続され
た手段とを含むことを特徴とするものである。
【０００９】また、上記利用可能ビット速度コントロー
ラは、リソース管理セルを発生するための手段を含むこ
とを特徴とするものである。
ラは、リソース管理セルを発生するための手段を含むこ
とを特徴とするものである。
【００１０】また、上記利用可能ビット速度コントロー
ラは、上記ネットワークインタフェースコントローラが
リソース管理セルを送信しまたは受信するとき、上記外
部記憶部にリクエストを提供するための手段と、上記ネ
ットワーク上でリソース管理セルを発生し、送信するた
めに上記リソース管理セルに応答する手段と、セル伝送
限界が超過したとき、上記ネットワークインタフェース
コントローラが上記外部記憶部からデータを読み取り、
どのセルを送信し、上記セルの伝送の際にどの伝送速度
を使用するかを判断するように、上記プロセッサによる
処理を起動するための手段とを含むことを特徴とするも
のである。
ラは、上記ネットワークインタフェースコントローラが
リソース管理セルを送信しまたは受信するとき、上記外
部記憶部にリクエストを提供するための手段と、上記ネ
ットワーク上でリソース管理セルを発生し、送信するた
めに上記リソース管理セルに応答する手段と、セル伝送
限界が超過したとき、上記ネットワークインタフェース
コントローラが上記外部記憶部からデータを読み取り、
どのセルを送信し、上記セルの伝送の際にどの伝送速度
を使用するかを判断するように、上記プロセッサによる
処理を起動するための手段とを含むことを特徴とするも
のである。
【００１１】また、上記利用可能ビット速度コントロー
ラは、セル伝送速度を制御するためのトラフィックシェ
イパを含むことを特徴とするものである。
ラは、セル伝送速度を制御するためのトラフィックシェ
イパを含むことを特徴とするものである。
【００１２】また、上記トラフィックシェイパは、タイ
ミングチェーンと、長時間にわたりセルの伝送を遅延さ
せるための遅延キューとを含み、多重セルストリームの
ための広範囲のセル伝送速度を正確に、かつ独立して制
御することを特徴とするものである。
ミングチェーンと、長時間にわたりセルの伝送を遅延さ
せるための遅延キューとを含み、多重セルストリームの
ための広範囲のセル伝送速度を正確に、かつ独立して制
御することを特徴とするものである。
【００１３】また、上記トラフィックシェイパは、上記
タイミングチェーンのスロットの全数に関係する遅延を
越える対応するセルの伝送の際に予め決められた遅延を
引き起こすための遅延キューを含むことを特徴とするも
のである。
タイミングチェーンのスロットの全数に関係する遅延を
越える対応するセルの伝送の際に予め決められた遅延を
引き起こすための遅延キューを含むことを特徴とするも
のである。
【００１４】さらに、上記外部プロセッサを上記ネット
ワークインタフェースコントローラに接続するための上
記手段は、シングルマスタバスを含み、上記外部記憶部
は、上記ネットワークインタフェースコントローラを上
記外部プロセッサに接続するための二重ポート記憶部を
含むことを特徴とするものである。
ワークインタフェースコントローラに接続するための上
記手段は、シングルマスタバスを含み、上記外部記憶部
は、上記ネットワークインタフェースコントローラを上
記外部プロセッサに接続するための二重ポート記憶部を
含むことを特徴とするものである。
【００１５】
【発明の実施の形態】一般に、ＡＢＲフロー制御を実行
するには、（１）接続のセル伝送速度を制御する速度コ
ントローラと、（２）ソースのＲＭセルを発生し、宛先
のＲＭセルを処理するリソース管理セルハンドラ、即ち
ＲＭセルハンドラと、（３）ＲＭセルにより送り返され
るネットワーク輻輳情報により接続のセル伝送速度を変
更する速度調節器とを必要とする。
するには、（１）接続のセル伝送速度を制御する速度コ
ントローラと、（２）ソースのＲＭセルを発生し、宛先
のＲＭセルを処理するリソース管理セルハンドラ、即ち
ＲＭセルハンドラと、（３）ＲＭセルにより送り返され
るネットワーク輻輳情報により接続のセル伝送速度を変
更する速度調節器とを必要とする。
【００１６】本システムは、ＡＢＲフロー制御により独
立に必要とされる、多重のセルストリームのための広範
囲のセル伝送速度を正確に制御可能な速度コントローラ
を実現するために、遅延キューで強化されたタイミング
チェーン手法を使用している。本システムは、自身で、
通常のＲＭセルを生成する一方で、外部プロセッサが、
追加ＲＭセルを生成可能とするためのインタフェースを
備える。
立に必要とされる、多重のセルストリームのための広範
囲のセル伝送速度を正確に制御可能な速度コントローラ
を実現するために、遅延キューで強化されたタイミング
チェーン手法を使用している。本システムは、自身で、
通常のＲＭセルを生成する一方で、外部プロセッサが、
追加ＲＭセルを生成可能とするためのインタフェースを
備える。
【００１７】ＲＭセルが宛先で処理される方法は、外部
プロセッサにより制御される。具体的には、受信された
ＲＭセルは、外部記憶部に転送され、外部プロセッサに
より読み取られ、処理される。外部プロセッサは、ネッ
トワークインタフェースコントローラにより受信された
ＲＭセルがそのソースに送り返される時間と方法とを制
御する。また、ＲＭセルに含まれる情報は、速度コント
ローラにより制御される速度を調整する外部プロセッサ
により処理される。このことにより、外部プロセッサ
は、ＡＢＲフロー制御が実現される手法を制御し、従っ
て、ネットワークインタフェースコントローラのハード
ウェアを大幅に簡略化する。
プロセッサにより制御される。具体的には、受信された
ＲＭセルは、外部記憶部に転送され、外部プロセッサに
より読み取られ、処理される。外部プロセッサは、ネッ
トワークインタフェースコントローラにより受信された
ＲＭセルがそのソースに送り返される時間と方法とを制
御する。また、ＲＭセルに含まれる情報は、速度コント
ローラにより制御される速度を調整する外部プロセッサ
により処理される。このことにより、外部プロセッサ
は、ＡＢＲフロー制御が実現される手法を制御し、従っ
て、ネットワークインタフェースコントローラのハード
ウェアを大幅に簡略化する。
【００１８】要約すると、ＡＴＭネットワークインタフ
ェースコントローラにおいて、トラフィック管理システ
ムは、外部コントローラがネットワークインタフェース
コントローラのフロー制御動作を制御可能とする機能を
提供するトラフィック管理システム内で、外部コントロ
ーラ及び新規ＡＢＲコントローラにより利用可能ビット
速度フロー制御、即ちＡＢＲフロー制御を、実現するよ
うにされている。ＡＢＲコントローラは、ネットワーク
に注入されたセルの流れを制御するために外部記憶部に
アクセスする。外部記憶部と通信することにより、外部
プロセッサとネットワークインタフェースコントローラ
との間の直接インタフェースバスまたは多重マスタバス
が不要となる。
ェースコントローラにおいて、トラフィック管理システ
ムは、外部コントローラがネットワークインタフェース
コントローラのフロー制御動作を制御可能とする機能を
提供するトラフィック管理システム内で、外部コントロ
ーラ及び新規ＡＢＲコントローラにより利用可能ビット
速度フロー制御、即ちＡＢＲフロー制御を、実現するよ
うにされている。ＡＢＲコントローラは、ネットワーク
に注入されたセルの流れを制御するために外部記憶部に
アクセスする。外部記憶部と通信することにより、外部
プロセッサとネットワークインタフェースコントローラ
との間の直接インタフェースバスまたは多重マスタバス
が不要となる。
【００１９】本トラフィック管理システムは、ＡＴＭネ
ットワークインタフェースコントローラ内でのＡＢＲフ
ロー制御を実現する過剰なハードウェアの複雑さを不要
とし、ハードウェアにおける変更を必要としないで、Ａ
ＢＲフロー制御の発展を可能とする。一実施の形態で
は、本システムは、セル伝送速度を制御するためのトラ
フィックシェイパを使用し、外部プロセッサにより処理
されるリクエストを外部記憶部に提供し、さらに、セル
伝送速度を調整するために、外部記憶部からデータを読
み出し、かつリソース管理セルすなわちＲＭセルを生成
するか、あるいはそのデータの読み出しまたはＲＭセル
の生成のいずれかを実行する。
ットワークインタフェースコントローラ内でのＡＢＲフ
ロー制御を実現する過剰なハードウェアの複雑さを不要
とし、ハードウェアにおける変更を必要としないで、Ａ
ＢＲフロー制御の発展を可能とする。一実施の形態で
は、本システムは、セル伝送速度を制御するためのトラ
フィックシェイパを使用し、外部プロセッサにより処理
されるリクエストを外部記憶部に提供し、さらに、セル
伝送速度を調整するために、外部記憶部からデータを読
み出し、かつリソース管理セルすなわちＲＭセルを生成
するか、あるいはそのデータの読み出しまたはＲＭセル
の生成のいずれかを実行する。
【００２０】さらに、具体的には、一実施の形態では、
トラフィックシェイパは、長期間のセル伝送の遅延をさ
せる能力のある遅延キューで強化されたタイミングチェ
ーン手法を使用し、従って、多重セルストリームの広範
囲のセル伝送速度を独立に正確に制御する能力を有す
る。本システムは、ＲＭセルを受信したり、ＲＭセルを
送信した場合、セル伝送限度に達し、外部プロセッサに
よる処理を起動した場合に、外部記憶部にリクエストを
出す。外部プロセッサは、外部記憶部にデータを書き込
むことにより、本システムと通信する。本システムは、
記憶部よりデータを読み取り、どのセルを送るか、次の
セルを送信するのにどの程度の遅延が必要かを判定し、
広範囲なフロー制御方法を実現するために、外部プロセ
ッサがＡＴＭネットワークインタフェースコントローラ
を容易に制御可能としている。
トラフィックシェイパは、長期間のセル伝送の遅延をさ
せる能力のある遅延キューで強化されたタイミングチェ
ーン手法を使用し、従って、多重セルストリームの広範
囲のセル伝送速度を独立に正確に制御する能力を有す
る。本システムは、ＲＭセルを受信したり、ＲＭセルを
送信した場合、セル伝送限度に達し、外部プロセッサに
よる処理を起動した場合に、外部記憶部にリクエストを
出す。外部プロセッサは、外部記憶部にデータを書き込
むことにより、本システムと通信する。本システムは、
記憶部よりデータを読み取り、どのセルを送るか、次の
セルを送信するのにどの程度の遅延が必要かを判定し、
広範囲なフロー制御方法を実現するために、外部プロセ
ッサがＡＴＭネットワークインタフェースコントローラ
を容易に制御可能としている。
【００２１】以下、この発明を図示実施の形態に基づい
て説明する。図１はＡＴＭネットワークでのディジタル
データの伝送を説明するためのブロック図である。図１
において、ＡＴＭネットワーク１０は、ソースエンドシ
ステム１２を宛先エンドシステム１４に接続するために
使用されている。ソースエンドシステム１２では、ホス
ト１６がデータ１８を生成し、データ１８は、ネットワ
ークインタフェースコントローラ２０へ送られる。ネッ
トワークインタフェースコントローラ２０は、ホスト１
６からの入力データを固定サイズＡＴＭセル２２に変換
し、これらをＡＴＭネットワーク１０に注入する。ＡＴ
Ｍセル２２がネットワークへ注入される速度は、ＡＴＭ
ネットワークでの輻輳を回避するために、ネットワーク
インタフェースコントローラ２０により制御される。
て説明する。図１はＡＴＭネットワークでのディジタル
データの伝送を説明するためのブロック図である。図１
において、ＡＴＭネットワーク１０は、ソースエンドシ
ステム１２を宛先エンドシステム１４に接続するために
使用されている。ソースエンドシステム１２では、ホス
ト１６がデータ１８を生成し、データ１８は、ネットワ
ークインタフェースコントローラ２０へ送られる。ネッ
トワークインタフェースコントローラ２０は、ホスト１
６からの入力データを固定サイズＡＴＭセル２２に変換
し、これらをＡＴＭネットワーク１０に注入する。ＡＴ
Ｍセル２２がネットワークへ注入される速度は、ＡＴＭ
ネットワークでの輻輳を回避するために、ネットワーク
インタフェースコントローラ２０により制御される。
【００２２】ＡＴＭネットワーク１０は、入力されるＡ
ＴＭセル２２を受信し、これらをセルヘッダに含まれる
情報により宛先エンドシステム１４に転送する。宛先エ
ンドシステム１４のネットワークインタフェースコント
ローラ２４は、ＡＴＭネットワーク１０からＡＴＭセル
２６を受信し、これらをデータ２８に変換し、ホスト３
０に送る。
ＴＭセル２２を受信し、これらをセルヘッダに含まれる
情報により宛先エンドシステム１４に転送する。宛先エ
ンドシステム１４のネットワークインタフェースコント
ローラ２４は、ＡＴＭネットワーク１０からＡＴＭセル
２６を受信し、これらをデータ２８に変換し、ホスト３
０に送る。
【００２３】図２はＡＴＭネットワークでのＡＢＲフロ
ー制御を示ＳＵブロック図である。ソースエンドシステ
ム４０は、順方向ＲＭセル４２をデータセル４８と共に
宛先エンドシステム４４へＡＴＭネットワーク４６を通
じて送信するのに必要である。宛先エンドシステム４４
は、順方向ＲＭセル５２を受信し、これらを逆方向ＲＭ
セル５４としてソースエンドシステム４０に送り返す。
ソースエンドシステム４０は、逆方向セル５６を受信
し、ＡＴＭネットワーク４６及び宛先エンドシステム４
４またはそのいずれかにより設定されたセルに含まれる
輻輳情報を読み取り、それに応じてセル伝送速度を調整
する。ＡＴＭフォーラムで定められた詳細なＡＢＲフロ
ー制御法及びＡＢＲフロー制御についてのさらなる背景
情報については、シリシュ・エス・セイザエ（Shirish
S. Sathaye）による“トラフィック管理仕様”(“Traff
ic Management Specification"と題する１９９５年１２
月のＡＴＭフォーラム論文番号＃95-0013R9）を参照す
るとよい。
ー制御を示ＳＵブロック図である。ソースエンドシステ
ム４０は、順方向ＲＭセル４２をデータセル４８と共に
宛先エンドシステム４４へＡＴＭネットワーク４６を通
じて送信するのに必要である。宛先エンドシステム４４
は、順方向ＲＭセル５２を受信し、これらを逆方向ＲＭ
セル５４としてソースエンドシステム４０に送り返す。
ソースエンドシステム４０は、逆方向セル５６を受信
し、ＡＴＭネットワーク４６及び宛先エンドシステム４
４またはそのいずれかにより設定されたセルに含まれる
輻輳情報を読み取り、それに応じてセル伝送速度を調整
する。ＡＴＭフォーラムで定められた詳細なＡＢＲフロ
ー制御法及びＡＢＲフロー制御についてのさらなる背景
情報については、シリシュ・エス・セイザエ（Shirish
S. Sathaye）による“トラフィック管理仕様”(“Traff
ic Management Specification"と題する１９９５年１２
月のＡＴＭフォーラム論文番号＃95-0013R9）を参照す
るとよい。
【００２４】また、図３は、ＡＢＲフロー制御を実行す
るために、ネットワークインタフェースコントローラ内
での本トラフィック管理システムを使用法を示すブロッ
ク図である。本トラフィック管理システム６０は、エン
ドシステム６４の記憶部７０へのメモリライト６８とし
て詳述される他の情報と共に、ＡＴＭネットワーク６６
からのＲＭセル６４を転送するネットワークインタフェ
ースコントローラ６２中に常駐している。エンドシステ
ム６４のプロセッサ７２は、記憶部７０に記憶されてい
るＲＭセル及び情報を処理し、記憶部７０のＲＭセル及
び情報の内容を更新する。トラフィック管理システム６
０は、メモリリード７４により更新情報が読み取られる
と、セル伝送速度を調整し、順方向ＲＭセル（ネットワ
ークへのＲＭセル７２）を送信し、データセルの送信に
加えて逆方向ＲＭセル（ネットワークからのＲＭセル６
４）を処理する。
るために、ネットワークインタフェースコントローラ内
での本トラフィック管理システムを使用法を示すブロッ
ク図である。本トラフィック管理システム６０は、エン
ドシステム６４の記憶部７０へのメモリライト６８とし
て詳述される他の情報と共に、ＡＴＭネットワーク６６
からのＲＭセル６４を転送するネットワークインタフェ
ースコントローラ６２中に常駐している。エンドシステ
ム６４のプロセッサ７２は、記憶部７０に記憶されてい
るＲＭセル及び情報を処理し、記憶部７０のＲＭセル及
び情報の内容を更新する。トラフィック管理システム６
０は、メモリリード７４により更新情報が読み取られる
と、セル伝送速度を調整し、順方向ＲＭセル（ネットワ
ークへのＲＭセル７２）を送信し、データセルの送信に
加えて逆方向ＲＭセル（ネットワークからのＲＭセル６
４）を処理する。
【００２５】図３に示されるように、ネットワークイン
タフェースコントローラ６２、記憶部７０、プロセッサ
７２の接続によれば、ネットワークインタフェースコン
トローラ６２は、外部プロセッサ７２に対する直接イン
タフェース、または外部プロセッサ７２及びネットワー
クインタフェースコントローラ６２により共有される多
重マスタバスに対する直接インタフェースを備える必要
がなくなる。記憶部７０は、プロセッサ７２及びコント
ローラ６２が独立した記憶アクセスを可能とするために
使用される。
タフェースコントローラ６２、記憶部７０、プロセッサ
７２の接続によれば、ネットワークインタフェースコン
トローラ６２は、外部プロセッサ７２に対する直接イン
タフェース、または外部プロセッサ７２及びネットワー
クインタフェースコントローラ６２により共有される多
重マスタバスに対する直接インタフェースを備える必要
がなくなる。記憶部７０は、プロセッサ７２及びコント
ローラ６２が独立した記憶アクセスを可能とするために
使用される。
【００２６】これは、さらに、ネットワークインタフェ
ースコントローラ６２のハードウェアの複雑さを低減
し、外部プロセッサ７２及びコントローラ６２間の通信
用の多重マスタバスインタフェースまたは追加バスイン
タフェースの必要性がなくなる。図３に示される接続の
一実施の形態では、記憶部７０は、二重ポートアクセス
であり、一つのポートを通じてプロセッサ７２にアクセ
スし、他のポートを通じてコントローラ６２にアクセス
する。この実施の形態では、プロセッサ７２は、コント
ローラ６２と同じ基板のプロセッサであるが、エンドシ
ステムホストプロセッサからは離れている。コントロー
ラ６２がプロセッサ７２に直接インタフェースを有する
か、或いは外部記憶部に対して多重マスタバスインタフ
ェースをサポートしている実施の形態では、二重ポート
メモリは不要であることは留意すべきである。
ースコントローラ６２のハードウェアの複雑さを低減
し、外部プロセッサ７２及びコントローラ６２間の通信
用の多重マスタバスインタフェースまたは追加バスイン
タフェースの必要性がなくなる。図３に示される接続の
一実施の形態では、記憶部７０は、二重ポートアクセス
であり、一つのポートを通じてプロセッサ７２にアクセ
スし、他のポートを通じてコントローラ６２にアクセス
する。この実施の形態では、プロセッサ７２は、コント
ローラ６２と同じ基板のプロセッサであるが、エンドシ
ステムホストプロセッサからは離れている。コントロー
ラ６２がプロセッサ７２に直接インタフェースを有する
か、或いは外部記憶部に対して多重マスタバスインタフ
ェースをサポートしている実施の形態では、二重ポート
メモリは不要であることは留意すべきである。
【００２７】次に、図４は本トラフィック管理システム
のエンドシステムに使用可能な他の構成例を示し、ＡＢ
Ｒ処理のためのホストプロセッサを使用する場合のブロ
ック図である。図４において、エンドシステム６４のホ
ストプロセッサ７６は、ＡＢＲフロー制御を実行するた
めのネットワークインタフェースコントローラ６２に対
する外部プロセッサとして動作する。エンドシステム６
４のホスト記憶部７８は、記憶部７０に記憶されている
データのいくらかを記憶するために使用される。ホスト
プロセッサ７６は、ネットワークインタフェースコント
ローラ６２を通じて記憶部７０にアクセスする。この構
成は、ＡＢＲフロー制御を実行するためのホストプロセ
ッサ７６の処理能力を使用することによって、図３の追
加プロセッサ７２を必要とせず、従って、ＡＴＭインタ
フェースカードのコストを低減する効果を有する。
のエンドシステムに使用可能な他の構成例を示し、ＡＢ
Ｒ処理のためのホストプロセッサを使用する場合のブロ
ック図である。図４において、エンドシステム６４のホ
ストプロセッサ７６は、ＡＢＲフロー制御を実行するた
めのネットワークインタフェースコントローラ６２に対
する外部プロセッサとして動作する。エンドシステム６
４のホスト記憶部７８は、記憶部７０に記憶されている
データのいくらかを記憶するために使用される。ホスト
プロセッサ７６は、ネットワークインタフェースコント
ローラ６２を通じて記憶部７０にアクセスする。この構
成は、ＡＢＲフロー制御を実行するためのホストプロセ
ッサ７６の処理能力を使用することによって、図３の追
加プロセッサ７２を必要とせず、従って、ＡＴＭインタ
フェースカードのコストを低減する効果を有する。
【００２８】上述した図３の構成の外部記憶部７０で使
用されているデータ構造と本トラフィック管理システム
６０と内部機能ブロック図の一実施の形態を示す図５を
参照する。図５において、本トラフィック管理システム
６０は、トラフィックシェイパ８０とＡＢＲコントロー
ラ８２よりなる。送信器８４が、ネットワークに送信さ
れるセルの受信の準備完了すると、ＡＢＲコントローラ
８２は、送信のための選定された接続或いはセルがある
かを判定するためにトラフィックシェイパ８０を読む。
もし、送信に選定されたセルがあれば、ＡＢＲコントロ
ーラ８２は、そのセルが記憶されているアドレスを提供
し、送信器８４は、そのデータを取得し、セルを形成
し、それをネットワークに送り出す。
用されているデータ構造と本トラフィック管理システム
６０と内部機能ブロック図の一実施の形態を示す図５を
参照する。図５において、本トラフィック管理システム
６０は、トラフィックシェイパ８０とＡＢＲコントロー
ラ８２よりなる。送信器８４が、ネットワークに送信さ
れるセルの受信の準備完了すると、ＡＢＲコントローラ
８２は、送信のための選定された接続或いはセルがある
かを判定するためにトラフィックシェイパ８０を読む。
もし、送信に選定されたセルがあれば、ＡＢＲコントロ
ーラ８２は、そのセルが記憶されているアドレスを提供
し、送信器８４は、そのデータを取得し、セルを形成
し、それをネットワークに送り出す。
【００２９】接続が送信のために選定されていると、こ
の接続は、ＡＢＲフロー制御下にあり、ＡＢＲコントロ
ーラ８２は、その接続のために送信すべきセルの種類を
判定するためにＡＢＲテーブル８６から情報を読み取
り、そのセルが記憶されているアドレスを送信器８４に
通知する。送信器８４は、そのデータを取得し、セルを
形成し、それをネットワークへ送り出す。
の接続は、ＡＢＲフロー制御下にあり、ＡＢＲコントロ
ーラ８２は、その接続のために送信すべきセルの種類を
判定するためにＡＢＲテーブル８６から情報を読み取
り、そのセルが記憶されているアドレスを送信器８４に
通知する。送信器８４は、そのデータを取得し、セルを
形成し、それをネットワークへ送り出す。
【００３０】また、ＡＢＲコントローラ８２は、所定の
処理が接続のために必要であるとプロセッサ７２に通知
するためにプロセッサリクエストキュー、即ちＰＲＱ８
８へリクエストを提出する必要があるかどうかを判定す
る。ネットワークからＲＭセルを受信すると、直ちに、
ＡＢＲコントローラ８２は、プロセッサ７２がセルを処
理するように、ＰＲＱ８８へリクエストを提出する。ま
た、ＡＢＲコントローラ８２は、リクエストをＰＲＱ８
８へ提出した後、プロセッサ７２に割り込みをかける。
最後に、ＡＢＲコントローラ８２は、接続の状態変更を
記録するためにＡＢＲテーブル８６を書き込む。
処理が接続のために必要であるとプロセッサ７２に通知
するためにプロセッサリクエストキュー、即ちＰＲＱ８
８へリクエストを提出する必要があるかどうかを判定す
る。ネットワークからＲＭセルを受信すると、直ちに、
ＡＢＲコントローラ８２は、プロセッサ７２がセルを処
理するように、ＰＲＱ８８へリクエストを提出する。ま
た、ＡＢＲコントローラ８２は、リクエストをＰＲＱ８
８へ提出した後、プロセッサ７２に割り込みをかける。
最後に、ＡＢＲコントローラ８２は、接続の状態変更を
記録するためにＡＢＲテーブル８６を書き込む。
【００３１】図４の構成が使用されると、同様な機能ブ
ロックがトラフィック管理システム６０に対して使用可
能であり、ホストプロセッサ７６により容易にアクセス
できるように、ＰＲＱ８８とＡＢＲテーブル８６に記憶
された情報のいくらかを記憶部７８に移動することが好
ましい。
ロックがトラフィック管理システム６０に対して使用可
能であり、ホストプロセッサ７６により容易にアクセス
できるように、ＰＲＱ８８とＡＢＲテーブル８６に記憶
された情報のいくらかを記憶部７８に移動することが好
ましい。
【００３２】次に、上記トラフィックシェイパ８０の一
実施の形態を示す図６を参照する。図６において、シェ
イパ８０に常駐するか、外部記憶部に存在するタイミン
グチェーン９０は、送信が予定さている接続ＩＤを記憶
するために使用される。タイミングチェーン９０は、多
重スロットよりなり、各スロットは、所定の数の接続Ｉ
Ｄと各接続の送信優先度情報とを記憶する能力がある。
スロットにさらに接続ＩＤを記憶するために、リンクさ
れたリストデータ構造を使用可能である。
実施の形態を示す図６を参照する。図６において、シェ
イパ８０に常駐するか、外部記憶部に存在するタイミン
グチェーン９０は、送信が予定さている接続ＩＤを記憶
するために使用される。タイミングチェーン９０は、多
重スロットよりなり、各スロットは、所定の数の接続Ｉ
Ｄと各接続の送信優先度情報とを記憶する能力がある。
スロットにさらに接続ＩＤを記憶するために、リンクさ
れたリストデータ構造を使用可能である。
【００３３】送信キュー、すなわちＴＸキュー９２は、
送信のために選定された接続ＩＤ及びセルアドレスを記
憶するのに使用される。ＴＸキュー９２は、多重伝送優
先順位を実現するための多重ファーストインファースト
アウトキュー、すなわちＦＩＦＯキューからなる。
送信のために選定された接続ＩＤ及びセルアドレスを記
憶するのに使用される。ＴＸキュー９２は、多重伝送優
先順位を実現するための多重ファーストインファースト
アウトキュー、すなわちＦＩＦＯキューからなる。
【００３４】一実施の形態では、図５のＡＢＲコントロ
ーラ８２は、高優先順位からの項目をまず読み取る。シ
ェイパ８０の現在時刻（以下、現在時刻をcurrent_time
と記述する）レジスタ９４は、タイミングチェーン９０
のスロット９６を示し、一スロット前進させ、即ち、セ
ル時間毎に現スロットの前のスロットを示し、タイミン
グチェーン９０の端に到達すると循環する。セル時間
は、リンクのバンド幅にて一つのセルの送信に要する時
間である。
ーラ８２は、高優先順位からの項目をまず読み取る。シ
ェイパ８０の現在時刻（以下、現在時刻をcurrent_time
と記述する）レジスタ９４は、タイミングチェーン９０
のスロット９６を示し、一スロット前進させ、即ち、セ
ル時間毎に現スロットの前のスロットを示し、タイミン
グチェーン９０の端に到達すると循環する。セル時間
は、リンクのバンド幅にて一つのセルの送信に要する時
間である。
【００３５】スケジュール（以下、スケジュールをsche
_timeと記述する）レジスタ９８は、接続ＩＤがＴＸキ
ュー９２の対応するＦＩＦＯキューに向けてそこから移
動するスロットを示す。sche_timeレジスタ９８は、ス
ロットに記憶されている全接続ＩＤがＴＸキュー９２へ
移動した後、current_timeレジスタ９４に追いつくまで
一スロット前方へ移動する。言い換えると、sche_in
は、決してcurrent_timeで示されるスロットの前のスロ
ットを示すことはない。
_timeと記述する）レジスタ９８は、接続ＩＤがＴＸキ
ュー９２の対応するＦＩＦＯキューに向けてそこから移
動するスロットを示す。sche_timeレジスタ９８は、ス
ロットに記憶されている全接続ＩＤがＴＸキュー９２へ
移動した後、current_timeレジスタ９４に追いつくまで
一スロット前方へ移動する。言い換えると、sche_in
は、決してcurrent_timeで示されるスロットの前のスロ
ットを示すことはない。
【００３６】シェイパ８０のsche_in_1レジスタ１００
は、接続ＩＤを受容するのに使用される。sche_in_1レ
ジスタ１００に書き込まれた内容は、ＴＸキュー９２
へ、ＴＸキュー９２が満たされていない場合に直接移さ
れ、sche_in_1レジスタ１００は、その後、リセットさ
れる。トラフィックシェイパ８０は、接続ＩＤまたはセ
ルアドレスを入力するのに使用されるsche_in_2、シェ
イパ内のレジスタまたはシェイパ外の記憶ユニット１０
２を周期的に読む。sche_in_2に書き込まれた内容は、
ＴＸキュー９２へ、ＴＸキュー９２が満たされていない
場合に直接移され、sche_in_2は、その後、リセットさ
れる。
は、接続ＩＤを受容するのに使用される。sche_in_1レ
ジスタ１００に書き込まれた内容は、ＴＸキュー９２
へ、ＴＸキュー９２が満たされていない場合に直接移さ
れ、sche_in_1レジスタ１００は、その後、リセットさ
れる。トラフィックシェイパ８０は、接続ＩＤまたはセ
ルアドレスを入力するのに使用されるsche_in_2、シェ
イパ内のレジスタまたはシェイパ外の記憶ユニット１０
２を周期的に読む。sche_in_2に書き込まれた内容は、
ＴＸキュー９２へ、ＴＸキュー９２が満たされていない
場合に直接移され、sche_in_2は、その後、リセットさ
れる。
【００３７】resche_in_レジスタ１０４は、ＡＢＲコン
トローラからの再スケジュールリクエストを受容するた
めに使用される。タイムインターバルｄｔで接続ＩＤが
resche_inレジスタ１０４に書き込まれ、シェイパ８０
は、接続ＩＤをcurrent_timeレジスタ９４により示され
たスロットのよりｄｔスロット前のスロットに書き込
む。ｄｔがタイミングチェーン９０内の総スロット数か
ら現在時刻（currnet_time）とスケジュール時刻（sche
_time）との差を引いた値より大きい場合は、resche_in
に記憶される接続ＩＤは、遅延キュー１０６に移され
る。この遅延キュー１０６は、接続ＩＤのＦＩＦＯキュ
ーを維持し、再スケジュールタイミング情報、即ち、cu
rrent_time＋ｄｔは、図５のＡＢＲテーブル８６に記録
される。再度、遅延キューを維持するためにリンクされ
たリストデータ構造を使用することが可能である。一つ
の実施の形態では、遅延キュー１０６に記憶された項目
は、これらがタイミングチェーン９０へ移動可能かどう
かを確認するためにチェックされる。
トローラからの再スケジュールリクエストを受容するた
めに使用される。タイムインターバルｄｔで接続ＩＤが
resche_inレジスタ１０４に書き込まれ、シェイパ８０
は、接続ＩＤをcurrent_timeレジスタ９４により示され
たスロットのよりｄｔスロット前のスロットに書き込
む。ｄｔがタイミングチェーン９０内の総スロット数か
ら現在時刻（currnet_time）とスケジュール時刻（sche
_time）との差を引いた値より大きい場合は、resche_in
に記憶される接続ＩＤは、遅延キュー１０６に移され
る。この遅延キュー１０６は、接続ＩＤのＦＩＦＯキュ
ーを維持し、再スケジュールタイミング情報、即ち、cu
rrent_time＋ｄｔは、図５のＡＢＲテーブル８６に記録
される。再度、遅延キューを維持するためにリンクされ
たリストデータ構造を使用することが可能である。一つ
の実施の形態では、遅延キュー１０６に記憶された項目
は、これらがタイミングチェーン９０へ移動可能かどう
かを確認するためにチェックされる。
【００３８】以上説明したトラフィックシェイパ８０
は、再スケジュールのためにresche_in１０４に書き込
まれた接続のためのタイムインターバルｄｔを計算する
異なったアルゴリズムを使用することにより多重トラフ
ィックシェイピング手法をサポートする柔軟性を有す。
ＡＢＲフロー制御下の接続のためのトラフィックは、二
つの連なったセルが１／ＡＣＲセル時間だけ離れるよう
に形成される必要があり、ＡＣＲは、セル時間あたりの
セルの単位における許容セルレート（allowablecell ra
te）である。ＡＢＲ接続のｄｔの計算は、ｄｔ＝ｃｅｉ
ｌ（１／ＡＣＲ）として計算される。ここで、ｃｅｉｌ
（ｘ）は、ｘに等しい最少整数を示すためのシーリング
関数である。
は、再スケジュールのためにresche_in１０４に書き込
まれた接続のためのタイムインターバルｄｔを計算する
異なったアルゴリズムを使用することにより多重トラフ
ィックシェイピング手法をサポートする柔軟性を有す。
ＡＢＲフロー制御下の接続のためのトラフィックは、二
つの連なったセルが１／ＡＣＲセル時間だけ離れるよう
に形成される必要があり、ＡＣＲは、セル時間あたりの
セルの単位における許容セルレート（allowablecell ra
te）である。ＡＢＲ接続のｄｔの計算は、ｄｔ＝ｃｅｉ
ｌ（１／ＡＣＲ）として計算される。ここで、ｃｅｉｌ
（ｘ）は、ｘに等しい最少整数を示すためのシーリング
関数である。
【００３９】シリシュ・エス・セイザエ（Shirish S. S
athaye）による“トラフィック管理仕様”(“Traffic M
anagement Specification"と題する１９９５年１２月の
ＡＴＭフォーラム論文番号＃95-0013R9）において汎用
セルレートアルゴリズムＧＣＲＡ（１／ＡＣＲ，１）に
より定義されている一つのセル時間のセルジッタを許容
可能な接続のために、ｄｔの計算は、以下のようにされ
る。 初期化 delta ＝ 0 dt ＝ ceil (1/ACR − delta) delta ＝ dt − (1/ACR − delta) タイムインターバルｄｔをこのように計算することによ
り、接続の平均伝送時間のより正確な制御が可能とな
る。
athaye）による“トラフィック管理仕様”(“Traffic M
anagement Specification"と題する１９９５年１２月の
ＡＴＭフォーラム論文番号＃95-0013R9）において汎用
セルレートアルゴリズムＧＣＲＡ（１／ＡＣＲ，１）に
より定義されている一つのセル時間のセルジッタを許容
可能な接続のために、ｄｔの計算は、以下のようにされ
る。 初期化 delta ＝ 0 dt ＝ ceil (1/ACR − delta) delta ＝ dt − (1/ACR − delta) タイムインターバルｄｔをこのように計算することによ
り、接続の平均伝送時間のより正確な制御が可能とな
る。
【００４０】シリシュ・エス・セイザエ（Shirish S. S
athaye）による“トラフィック管理仕様”(“Traffic M
anagement Specification”と題するＡＴＭフォーラム
論文番号＃95-0013R9）において示されているようなＡ
ＢＲフロー制御手法を実現するために、ＡＣＲは、ネッ
トワーク輻輳を回避するため接続に許容されるセル伝送
レートを変更するようにＡＢＲコントローラ或いは外部
プロセッサにより動的に設定される。
athaye）による“トラフィック管理仕様”(“Traffic M
anagement Specification”と題するＡＴＭフォーラム
論文番号＃95-0013R9）において示されているようなＡ
ＢＲフロー制御手法を実現するために、ＡＣＲは、ネッ
トワーク輻輳を回避するため接続に許容されるセル伝送
レートを変更するようにＡＢＲコントローラ或いは外部
プロセッサにより動的に設定される。
【００４１】可変ビット速度、即ちＶＢＲ（variabel b
it rate）接続は、シリシュ・エス・セイザエ（Shirish
S. Sathaye）による“トラフィック管理仕様”(“Traf
ficManagement Specification”と題するＡＴＭフォー
ラム論文番号＃95-0013R9）で定義されているようにセ
ル時間あたりのセル単位におけるピークセルレートＰＣ
Ｒ（peak cell rate）、セル時間当たりのセル単位にお
ける持続可能セルレートＳＣＲ（sustainable cell rat
e）、セル単位における最大バーストサイズＭＢＳ（max
imum burst size）により記述されるリークバケットシ
ェイピングと呼ばれる他のトラフィックシェイピングを
使用する。ＶＢＲ接続のためのｄｔを計算する一つの方
法には次のものがある。
it rate）接続は、シリシュ・エス・セイザエ（Shirish
S. Sathaye）による“トラフィック管理仕様”(“Traf
ficManagement Specification”と題するＡＴＭフォー
ラム論文番号＃95-0013R9）で定義されているようにセ
ル時間あたりのセル単位におけるピークセルレートＰＣ
Ｒ（peak cell rate）、セル時間当たりのセル単位にお
ける持続可能セルレートＳＣＲ（sustainable cell rat
e）、セル単位における最大バーストサイズＭＢＳ（max
imum burst size）により記述されるリークバケットシ
ェイピングと呼ばれる他のトラフィックシェイピングを
使用する。ＶＢＲ接続のためのｄｔを計算する一つの方
法には次のものがある。
【００４２】初期化 MBS' ＝ (MBS ＋ 1)/SCR credit ＝ 2/SCR last_time ＝ 0 delta ＝ 0 接続のためのセルの伝送後、 credit ＝ min (MBS',credit ＋ current_time − last
_time) − 1/SCR if (credit ＞＝ 1/SCR) dt' ＝ (1/PCR − delta) else dt' ＝ (1/SCR − delta) last_time ＝ current_time dt ＝ ceil (dt') delta ＝ dt − dt'
_time) − 1/SCR if (credit ＞＝ 1/SCR) dt' ＝ (1/PCR − delta) else dt' ＝ (1/SCR − delta) last_time ＝ current_time dt ＝ ceil (dt') delta ＝ dt − dt'
【００４３】以上の計算は、１／ＰＣＴ及び１／ＳＣＲ
が予め計算され、ＶＢＲ接続に記憶されていると、ハー
ドウェアでの高価なわり算計算を不要とする。また、一
つのセル時間のジッタの許容値は、deltaをゼロとする
ことにより常に禁止することが可能である。
が予め計算され、ＶＢＲ接続に記憶されていると、ハー
ドウェアでの高価なわり算計算を不要とする。また、一
つのセル時間のジッタの許容値は、deltaをゼロとする
ことにより常に禁止することが可能である。
【００４４】ＡＢＲ接続を制御するための、図５のＡＢ
Ｒコントローラ８２の一つの実施の形態を示すフローチ
ャートである図７を参照する。送信方向において、ＡＢ
Ｒコントローラ８２は、図６のシェイパ８０中のＴＸキ
ュー９２からの項目を読み込んで起動する。ＴＸキュー
が空だとすると、ＡＢＲコントローラ８２は、戻り、矢
印１３０で示されるようにキューを再度読み取る。矢印
１３２で示されるようにセルアドレスが読み取られる
と、ＡＢＲコントローラ８２は、アドレスを、セルをネ
ットワークへ送り出す図５の送信器８４に転送する。そ
の後、矢印１３６で示されるように、ＡＢＲコントロー
ラ８２は、ＴＸキューを再度読み取る。
Ｒコントローラ８２の一つの実施の形態を示すフローチ
ャートである図７を参照する。送信方向において、ＡＢ
Ｒコントローラ８２は、図６のシェイパ８０中のＴＸキ
ュー９２からの項目を読み込んで起動する。ＴＸキュー
が空だとすると、ＡＢＲコントローラ８２は、戻り、矢
印１３０で示されるようにキューを再度読み取る。矢印
１３２で示されるようにセルアドレスが読み取られる
と、ＡＢＲコントローラ８２は、アドレスを、セルをネ
ットワークへ送り出す図５の送信器８４に転送する。そ
の後、矢印１３６で示されるように、ＡＢＲコントロー
ラ８２は、ＴＸキューを再度読み取る。
【００４５】矢印１３４に従い、接続ＩＤがＴＸキュー
から読み取られると、ＡＢＲコントローラ８２は、図５
のＡＢＲテーブル８６に記憶されている接続状態を読み
取る。この接続が伝送限界を越えると、即ち送信される
セルの総数が外部プロセッサにより設定された限界に達
すると、ＡＢＲコントローラ８２は、矢印１３８で示さ
れるように図５のＰＲＱ８８にＯＵＴ＿ＬＩＭＩＴリク
エストを提出し、この接続のこれ以上のセルは送信され
ない。
から読み取られると、ＡＢＲコントローラ８２は、図５
のＡＢＲテーブル８６に記憶されている接続状態を読み
取る。この接続が伝送限界を越えると、即ち送信される
セルの総数が外部プロセッサにより設定された限界に達
すると、ＡＢＲコントローラ８２は、矢印１３８で示さ
れるように図５のＰＲＱ８８にＯＵＴ＿ＬＩＭＩＴリク
エストを提出し、この接続のこれ以上のセルは送信され
ない。
【００４６】ＯＵＴ＿ＬＩＭＩＴリクエストを見ると、
接続のための許容セルレートＡＣＲを変更した後で、か
つネットワークインタフェースコントローラにより周期
的に読み取られる図６のsche_inレジスタ１０２に接続
ＩＤを書き込むことによって所定の条件が満足されると
き、或いはこのいずれかの場合、外部プロセッサは、そ
の接続を再起動する。これにより、外部プロセッサは、
セル伝送限界を設定することにより接続のセル伝送を自
動的に停止し、接続が停止した時点で所定の調整を加え
る。外部プロセッサは、また、外部プロセッサがＰＲＱ
８８が提出したリクエストに応答し損なったとき、長時
間の間、ＡＢＲ接続が高速度で送り出すのを防止する安
全機構として動作する。
接続のための許容セルレートＡＣＲを変更した後で、か
つネットワークインタフェースコントローラにより周期
的に読み取られる図６のsche_inレジスタ１０２に接続
ＩＤを書き込むことによって所定の条件が満足されると
き、或いはこのいずれかの場合、外部プロセッサは、そ
の接続を再起動する。これにより、外部プロセッサは、
セル伝送限界を設定することにより接続のセル伝送を自
動的に停止し、接続が停止した時点で所定の調整を加え
る。外部プロセッサは、また、外部プロセッサがＰＲＱ
８８が提出したリクエストに応答し損なったとき、長時
間の間、ＡＢＲ接続が高速度で送り出すのを防止する安
全機構として動作する。
【００４７】矢印１４０に従うと、接続が伝送限界を越
えていない場合、ＡＢＲコントローラ８２は、ＡＢＲテ
ーブル８６から読み取られた情報に従い、接続に送付す
べきセルの種類を判定する。一つのルールでは、順方向
ＲＭセルは、送り出されたＮｒｍセル毎に送られなけれ
ばならない。ここで、Ｎｒｍセルは、ＡＢＲテーブル８
６に記憶されているＡＢＲパラメタである。
えていない場合、ＡＢＲコントローラ８２は、ＡＢＲテ
ーブル８６から読み取られた情報に従い、接続に送付す
べきセルの種類を判定する。一つのルールでは、順方向
ＲＭセルは、送り出されたＮｒｍセル毎に送られなけれ
ばならない。ここで、Ｎｒｍセルは、ＡＢＲテーブル８
６に記憶されているＡＢＲパラメタである。
【００４８】ＡＢＲコントローラ８２は、外部プロセッ
サが順方向セルの伝送を可能とするための機構を、各接
続の二つにビットであるfrm_in、frm_outを使用するこ
とにより実現する。具体的には、frm_inとfrm_outとを
異なるようにして、外部プロセッサは、ＡＢＲコントロ
ーラ８２に順方向ＲＭセルを送り出すように命令してい
る。順方向ＲＭセルを送り出した後、ＡＢＲコントロー
ラ８２は、frm_outとfrm_inを等しく設定する。
サが順方向セルの伝送を可能とするための機構を、各接
続の二つにビットであるfrm_in、frm_outを使用するこ
とにより実現する。具体的には、frm_inとfrm_outとを
異なるようにして、外部プロセッサは、ＡＢＲコントロ
ーラ８２に順方向ＲＭセルを送り出すように命令してい
る。順方向ＲＭセルを送り出した後、ＡＢＲコントロー
ラ８２は、frm_outとfrm_inを等しく設定する。
【００４９】外部プロセッサ及びＡＢＲコントローラ８
２は、異なったビットを書き込むので、これらのビット
を更新する上で競合条件が発生することはない。順方向
ＲＭセルは、外部プロセッサにより前処理し、ＡＢＲテ
ーブル８６に記憶されたアドレスにより示された外部記
憶部に記憶することが可能である。ＡＴＭネットワーク
インタフェースコントローラは、順方向ＲＭセルを送り
出しながら、順方向ＲＭセルに順序番号を挿入する。順
方向ＲＭセルが送り出される前に、ＡＢＲコントローラ
８２は、外部プロセッサが接続の許容セル伝送速度を調
節可能とするように、現在時刻を記録する時刻スタンプ
を含むＦＲＭ＿ＴＸリクエストをＰＲＱ８８に提出す
る。
２は、異なったビットを書き込むので、これらのビット
を更新する上で競合条件が発生することはない。順方向
ＲＭセルは、外部プロセッサにより前処理し、ＡＢＲテ
ーブル８６に記憶されたアドレスにより示された外部記
憶部に記憶することが可能である。ＡＴＭネットワーク
インタフェースコントローラは、順方向ＲＭセルを送り
出しながら、順方向ＲＭセルに順序番号を挿入する。順
方向ＲＭセルが送り出される前に、ＡＢＲコントローラ
８２は、外部プロセッサが接続の許容セル伝送速度を調
節可能とするように、現在時刻を記録する時刻スタンプ
を含むＦＲＭ＿ＴＸリクエストをＰＲＱ８８に提出す
る。
【００５０】逆方向ＲＭセルの伝送は、４ビットで制御
される。即ち、外部プロセッサにより書き込まれるbrm_
inビット及びbrm_priビット、ＡＢＲコントローラ８２
により書き込まれるbrm_outビット、及び順方向セルが
送られるときＡＢＲコントローラ８２によりセットされ
るfrm_after_brmビットである。brm_inがbrm_outと異な
っていて、少なくとも以下が真である場合は、逆方向Ｒ
Ｍセルが送り出される。
される。即ち、外部プロセッサにより書き込まれるbrm_
inビット及びbrm_priビット、ＡＢＲコントローラ８２
により書き込まれるbrm_outビット、及び順方向セルが
送られるときＡＢＲコントローラ８２によりセットされ
るfrm_after_brmビットである。brm_inがbrm_outと異な
っていて、少なくとも以下が真である場合は、逆方向Ｒ
Ｍセルが送り出される。
【００５１】即ち、（１）brm_priがセットされている
か、（２）frm_after_brmがセットされているか、また
は（３）伝送待ちのデータが存在しないか。ＡＢＲコン
トローラ８２は、逆方向ＲＭセルを送り出した後、brm_
pri及びfrm_after_brmをリセットし、brm_outとbrm_in
を等価に設定する。再び、逆方向ＲＭセルが、外部プロ
セッサにより前処理可能となり、ＡＴＭネットワークイ
ンタフェースコントローラが、直接それを外部記憶部か
らフェッチし送り出す。外部プロセッサは、図６のsche
_inレジスタ１０２におけるそのアドレスを書き込むこ
とによってＲＭセルを常時送り出すことが可能である。
か、（２）frm_after_brmがセットされているか、また
は（３）伝送待ちのデータが存在しないか。ＡＢＲコン
トローラ８２は、逆方向ＲＭセルを送り出した後、brm_
pri及びfrm_after_brmをリセットし、brm_outとbrm_in
を等価に設定する。再び、逆方向ＲＭセルが、外部プロ
セッサにより前処理可能となり、ＡＴＭネットワークイ
ンタフェースコントローラが、直接それを外部記憶部か
らフェッチし送り出す。外部プロセッサは、図６のsche
_inレジスタ１０２におけるそのアドレスを書き込むこ
とによってＲＭセルを常時送り出すことが可能である。
【００５２】以上説明したＡＢＲコントローラ８２によ
り実現されるセルタイプ判定機構により、外部プロセッ
サは、既に述べたばＡＴＭフォーラム論文で説明された
方法或いはその他のプロトコルによりＲＭセルの生成を
制御する。ＲＭセルの発生を外部プロセッサが制御可能
とすることが、コントローラのハードウェアを変更する
必要なしに、ＡＢＲフロー制御の発展に対応する能力を
ＡＴＭエンドシステムに与える本トラフィック管理シス
テムの主な特徴の一つであることが理解できよう。
り実現されるセルタイプ判定機構により、外部プロセッ
サは、既に述べたばＡＴＭフォーラム論文で説明された
方法或いはその他のプロトコルによりＲＭセルの生成を
制御する。ＲＭセルの発生を外部プロセッサが制御可能
とすることが、コントローラのハードウェアを変更する
必要なしに、ＡＢＲフロー制御の発展に対応する能力を
ＡＴＭエンドシステムに与える本トラフィック管理シス
テムの主な特徴の一つであることが理解できよう。
【００５３】再び、図６を参照すると、セルが送られた
後、矢印１４２に従って、ＡＢＲコントローラ８２は、
接続の次のセルに対しシェイパ８０で伝送時間をスケジ
ュールするために、以上述べた方法により、接続のため
のｄｔを計算する。ＡＢＲコントローラ８２は、また、
ＡＢＲテーブル８６における接続のいかなる状態変更を
も記録する。
後、矢印１４２に従って、ＡＢＲコントローラ８２は、
接続の次のセルに対しシェイパ８０で伝送時間をスケジ
ュールするために、以上述べた方法により、接続のため
のｄｔを計算する。ＡＢＲコントローラ８２は、また、
ＡＢＲテーブル８６における接続のいかなる状態変更を
も記録する。
【００５４】順方向ＲＭセルが、矢印１４４で示される
ように、ネットワークインタフェースコントローラによ
り受信されると、外部プロセッサがセルを処理し、以上
述べたよにそれを逆方向ＲＭと回転させるために、受信
ＲＭセル及び以前受信された順方向ＲＭセルが既に送り
返されているかどうかを示すbrm_outビットを含むＦＲ
Ｍ＿ＲＸリクエストがＰＲＱ８８へ提出される。
ように、ネットワークインタフェースコントローラによ
り受信されると、外部プロセッサがセルを処理し、以上
述べたよにそれを逆方向ＲＭと回転させるために、受信
ＲＭセル及び以前受信された順方向ＲＭセルが既に送り
返されているかどうかを示すbrm_outビットを含むＦＲ
Ｍ＿ＲＸリクエストがＰＲＱ８８へ提出される。
【００５５】矢印１４６で示されるように、逆方向ＲＭ
セルが受信されると、上述したＡＴＭフォーラム論文に
説明されているような接続のためのＡＣＲの変更を通常
発生するセルを、外部プロセッサが処理可能とするため
に、受信ＲＭセルを含むＢＲＭ＿ＲＸリクエストがＰＲ
Ｑ８８へ提出される。データセルを受信すると、ネット
ワークインタフェースコントローラは、既に述べたＡＴ
Ｍフォーラム論文に説明されている逆方向ＲＭセルを生
成するのに使用されるＰＲＱ８８へのＦＲＭ＿ＲＸリク
エストに含まれるセルヘッダにＥＦＣＩビットを記録す
る。
セルが受信されると、上述したＡＴＭフォーラム論文に
説明されているような接続のためのＡＣＲの変更を通常
発生するセルを、外部プロセッサが処理可能とするため
に、受信ＲＭセルを含むＢＲＭ＿ＲＸリクエストがＰＲ
Ｑ８８へ提出される。データセルを受信すると、ネット
ワークインタフェースコントローラは、既に述べたＡＴ
Ｍフォーラム論文に説明されている逆方向ＲＭセルを生
成するのに使用されるＰＲＱ８８へのＦＲＭ＿ＲＸリク
エストに含まれるセルヘッダにＥＦＣＩビットを記録す
る。
【００５６】逆方向ＲＭセルの構成、逆方向ＲＭセルの
翻訳、ＡＢＲ接続の速度調整は、外部プロセッサでなさ
れるので、本トラフィック管理システムを使用したＡＴ
Ｍエンドシステムは、種々のＲＭセルフォーマットを採
用し、ネットワークインタフェースコントローラのハー
ドウェアを変更する必要性なしに、種々の速度変更アル
ゴリズムを導入する柔軟性を備える。外部プロセッサ
が、ＲＭセルを処理し、伝送速度を調整することを可能
とすることが、コントローラのハードウェアを変更する
必要なしに、ＡＢＲフロー制御の発展に対応する能力を
ＡＴＭエンドシステムに与える本トラフィック管理シス
テムの主な特徴の一つであることが理解できよう。
翻訳、ＡＢＲ接続の速度調整は、外部プロセッサでなさ
れるので、本トラフィック管理システムを使用したＡＴ
Ｍエンドシステムは、種々のＲＭセルフォーマットを採
用し、ネットワークインタフェースコントローラのハー
ドウェアを変更する必要性なしに、種々の速度変更アル
ゴリズムを導入する柔軟性を備える。外部プロセッサ
が、ＲＭセルを処理し、伝送速度を調整することを可能
とすることが、コントローラのハードウェアを変更する
必要なしに、ＡＢＲフロー制御の発展に対応する能力を
ＡＴＭエンドシステムに与える本トラフィック管理シス
テムの主な特徴の一つであることが理解できよう。
【００５７】この発明の以上の好適な実施の形態で示し
たように、当業者は、この発明の技術思想の範囲内での
変更や変形が可能である。従って、この発明の範囲は、
特許請求の範囲によってのみ定義される。
たように、当業者は、この発明の技術思想の範囲内での
変更や変形が可能である。従って、この発明の範囲は、
特許請求の範囲によってのみ定義される。
【００５８】
【発明の効果】以上のように、この発明に係るネットワ
ークインタフェースコントローラによれば、ＡＴＭネッ
トワークのノードでセルが該ネットワークに注入される
速度を上記セルの流れに対して制御するためのネットワ
ークインタフェースコントローラであって、上記コント
ローラは、利用可能ビット速度コントローラと外部記憶
部を有する外部プロセッサとを含み、上記プロセッサ及
び記憶部は、制御のために上記利用可能ビット速度コン
トローラに接続されていて、外部プロセッサの使用を通
じて、ＡＴＭネットワークにおける低価格かつ柔軟性の
あるＡＢＲフロー制御をサポートするようにしたので、
上記ＡＴＭネットワークインタフェースコントローラ内
の利用可能ビット速度制御のための過剰なハードウェア
の複雑さを除去し、利用可能ビット速度制御の変更をハ
ードウェアの変更なしで実行可能にし、ＡＢＲフロー制
御を実現可能にするトラフィック管理システムを構成す
ることができる。
ークインタフェースコントローラによれば、ＡＴＭネッ
トワークのノードでセルが該ネットワークに注入される
速度を上記セルの流れに対して制御するためのネットワ
ークインタフェースコントローラであって、上記コント
ローラは、利用可能ビット速度コントローラと外部記憶
部を有する外部プロセッサとを含み、上記プロセッサ及
び記憶部は、制御のために上記利用可能ビット速度コン
トローラに接続されていて、外部プロセッサの使用を通
じて、ＡＴＭネットワークにおける低価格かつ柔軟性の
あるＡＢＲフロー制御をサポートするようにしたので、
上記ＡＴＭネットワークインタフェースコントローラ内
の利用可能ビット速度制御のための過剰なハードウェア
の複雑さを除去し、利用可能ビット速度制御の変更をハ
ードウェアの変更なしで実行可能にし、ＡＢＲフロー制
御を実現可能にするトラフィック管理システムを構成す
ることができる。
【００５９】また、上記利用可能ビット速度コントロー
ラは、上記外部記憶部に対しリクエストを提供する手段
と、上記リクエストを処理するために外部記憶部に接続
された手段と、上記外部記憶部からデータを読み取りセ
ル伝送速度を調整するために上記外部記憶部へ接続され
た手段とを含むことにより、外部記憶部と通信すること
で、外部プロセッサとネットワークインタフェースコン
トローラ間の直接インタフェースバスまたは多重マスタ
バスが不要となる。
ラは、上記外部記憶部に対しリクエストを提供する手段
と、上記リクエストを処理するために外部記憶部に接続
された手段と、上記外部記憶部からデータを読み取りセ
ル伝送速度を調整するために上記外部記憶部へ接続され
た手段とを含むことにより、外部記憶部と通信すること
で、外部プロセッサとネットワークインタフェースコン
トローラ間の直接インタフェースバスまたは多重マスタ
バスが不要となる。
【００６０】また、上記利用可能ビット速度コントロー
ラは、リソース管理セルを発生するための手段を含むこ
とにより、ネットワークの輻湊を検出でき、ＡＢＲフロ
ー制御に対処可能な柔軟性のあるＡＢＲフロー制御を実
現できる。
ラは、リソース管理セルを発生するための手段を含むこ
とにより、ネットワークの輻湊を検出でき、ＡＢＲフロ
ー制御に対処可能な柔軟性のあるＡＢＲフロー制御を実
現できる。
【００６１】また、上記利用可能ビット速度コントロー
ラは、上記ネットワークインタフェースコントローラが
リソース管理セルを送信しまたは受信するとき、上記外
部記憶部にリクエストを提供するための手段と、上記ネ
ットワーク上でリソース管理セルを発生し、送信するた
めに上記リソース管理セルに応答する手段と、セル伝送
限界が超過したとき、上記ネットワークインタフェース
コントローラが上記外部記憶部からデータを読み取り、
どのセルを送信し、上記セルの伝送の際にどの伝送速度
を使用するかを判断するように、上記プロセッサによる
処理を起動するための手段とを含むことにより、広範囲
なセル伝送速度を独立に正確に制御する能力をもつフロ
ー制御を実現するために、外部プロセッサによりコント
ローラを容易に制御可能にすることができる。
ラは、上記ネットワークインタフェースコントローラが
リソース管理セルを送信しまたは受信するとき、上記外
部記憶部にリクエストを提供するための手段と、上記ネ
ットワーク上でリソース管理セルを発生し、送信するた
めに上記リソース管理セルに応答する手段と、セル伝送
限界が超過したとき、上記ネットワークインタフェース
コントローラが上記外部記憶部からデータを読み取り、
どのセルを送信し、上記セルの伝送の際にどの伝送速度
を使用するかを判断するように、上記プロセッサによる
処理を起動するための手段とを含むことにより、広範囲
なセル伝送速度を独立に正確に制御する能力をもつフロ
ー制御を実現するために、外部プロセッサによりコント
ローラを容易に制御可能にすることができる。
【００６２】また、上記利用可能ビット速度コントロー
ラは、セル伝送速度を制御するためのトラフィックシェ
イパを含むことにより、タイミングチェーン手法を使用
して多重セルストリームのための広範囲のセル伝送速度
を正確にかつ独立して制御することができる。
ラは、セル伝送速度を制御するためのトラフィックシェ
イパを含むことにより、タイミングチェーン手法を使用
して多重セルストリームのための広範囲のセル伝送速度
を正確にかつ独立して制御することができる。
【００６３】また、上記トラフィックシェイパは、タイ
ミングチェーンと、長時間にわたりセルの伝送を遅延さ
せるための遅延キューとを含むことにより、長期間のセ
ル伝送に遅延をかける遅延キューを使用して多重セルス
トリームのための広範囲のセル伝送速度を正確にかつ独
立して制御することができる。
ミングチェーンと、長時間にわたりセルの伝送を遅延さ
せるための遅延キューとを含むことにより、長期間のセ
ル伝送に遅延をかける遅延キューを使用して多重セルス
トリームのための広範囲のセル伝送速度を正確にかつ独
立して制御することができる。
【００６４】また、上記トラフィックシェイパは、上記
タイミングチェーンのスロットの全数に関係する遅延を
越える対応するセルの伝送の際に予め決められた遅延を
引き起こすための遅延キューを含むことにより、コント
ローラのハードウエアを変更することなしにセル伝送速
度を調整することができる。
タイミングチェーンのスロットの全数に関係する遅延を
越える対応するセルの伝送の際に予め決められた遅延を
引き起こすための遅延キューを含むことにより、コント
ローラのハードウエアを変更することなしにセル伝送速
度を調整することができる。
【００６５】さらに、上記外部プロセッサを上記ネット
ワークインタフェースコントローラに接続するための上
記手段は、シングルマスタバスを含み、上記外部記憶部
は、上記ネットワークインタフェースコントローラを上
記外部プロセッサに接続するための二重ポート記憶部を
含むことにより、１つのポートを通じてプロセッサにア
クセスし、他のポートを通じてコントローラにアクセス
することができ、外部プロセッサ及びコントローラ間の
通信用の多重マスタバスインタフェース又は追加バスイ
ンタフェースの必要性がなくなる。
ワークインタフェースコントローラに接続するための上
記手段は、シングルマスタバスを含み、上記外部記憶部
は、上記ネットワークインタフェースコントローラを上
記外部プロセッサに接続するための二重ポート記憶部を
含むことにより、１つのポートを通じてプロセッサにア
クセスし、他のポートを通じてコントローラにアクセス
することができ、外部プロセッサ及びコントローラ間の
通信用の多重マスタバスインタフェース又は追加バスイ
ンタフェースの必要性がなくなる。
【図１】 この発明の一実施の形態に係るソースエンド
システムと宛先端システムを接続するＡＴＭネットワー
クを示すブロック図である。
システムと宛先端システムを接続するＡＴＭネットワー
クを示すブロック図である。
【図２】 この発明の一実施の形態に係るＡＴＭネット
ワークでのＡＢＲフロー制御を示す図である。
ワークでのＡＢＲフロー制御を示す図である。
【図３】 この発明の一実施の形態に係るＡＢＲフロー
制御を実行するために、ネットワークインタフェースコ
ントローラ内での本トラフィック管理システムを使用を
示すブロック図である。
制御を実行するために、ネットワークインタフェースコ
ントローラ内での本トラフィック管理システムを使用を
示すブロック図である。
【図４】 この発明の一実施の形態に係るＡＢＲ処理の
ためのホストプロセッサを使用する本トラフィック管理
システムを使用する他の方法を示すブロック図である。
ためのホストプロセッサを使用する本トラフィック管理
システムを使用する他の方法を示すブロック図である。
【図５】 この発明の一実施の形態に係るトラフィック
管理システム内の機能ブロックと外部記憶部に記憶され
たデータ構造とを示すブロック図である。
管理システム内の機能ブロックと外部記憶部に記憶され
たデータ構造とを示すブロック図である。
【図６】 この発明の一実施の形態に係るシステムによ
り使用される速度コントローラを示す回路図である。
り使用される速度コントローラを示す回路図である。
【図７】 この発明の一実施の形態に係るＡＢＲコント
ローラが外部プロセッサによりＡＢＲフロー制御を可能
とするように使用されるアルゴリズムを示す図である。
ローラが外部プロセッサによりＡＢＲフロー制御を可能
とするように使用されるアルゴリズムを示す図である。
１０、４６、６６ ＡＴＭネットワーク、１２、４０
ソースエンドシステム、２０、２４、６２ ネットワー
クインタフェースコントローラ、１４ 宛先エンドシス
テム、１６、３０ ホスト、２２、２６ ＡＴＭセル、
４２ 順方向ＲＭ（リソース管理）セル、４４ 宛先エ
ンドセル、４８ データセル、５２ 順方向ＲＭセル、
５４、５６ 逆方向ＲＭセル、６０ トラフィック管理
システム、６４ エンドシステム、６８ メモリライ
ト、７０ 記憶部、７２ プロセッサ、７４ メモリリ
ード、７６ ホストプロセッサ、７８ ホスト記憶部、
８０ トラフィックシェイパ、８２ ＡＢＲコントロー
ラ、８６ ＡＢＲテーブル、８８ ＰＲＱ（プロセッサ
リクエストキュー）、９０ タイミングチェーン、１０
６ 遅延キュー。
ソースエンドシステム、２０、２４、６２ ネットワー
クインタフェースコントローラ、１４ 宛先エンドシス
テム、１６、３０ ホスト、２２、２６ ＡＴＭセル、
４２ 順方向ＲＭ（リソース管理）セル、４４ 宛先エ
ンドセル、４８ データセル、５２ 順方向ＲＭセル、
５４、５６ 逆方向ＲＭセル、６０ トラフィック管理
システム、６４ エンドシステム、６８ メモリライ
ト、７０ 記憶部、７２ プロセッサ、７４ メモリリ
ード、７６ ホストプロセッサ、７８ ホスト記憶部、
８０ トラフィックシェイパ、８２ ＡＢＲコントロー
ラ、８６ ＡＢＲテーブル、８８ ＰＲＱ（プロセッサ
リクエストキュー）、９０ タイミングチェーン、１０
６ 遅延キュー。
フロントページの続き (71)出願人 595151497 201 ＢＲＯＡＤＷＡＹ， ＣＡＭＢＲＩ ＤＧＥ， ＭＡＳＳＡＣＨＵＳＥＴＴＳ 02139， Ｕ．Ｓ．Ａ. (72)発明者 ランディ・ビー・オズボーン アメリカ合衆国、マサチューセッツ州、ケ ンブリッジ、パーカー・ストリート 39 (72)発明者 ジョン・エイチ・ハワード アメリカ合衆国、マサチューセッツ州、ケ ンブリッジ、コグスウェル・アベニュー ８
Claims (8)
- 【請求項１】 ＡＴＭネットワークのノードでセルが該
ネットワークに注入される速度を上記セルの流れに対し
て制御するためのネットワークインタフェースコントロ
ーラであって、 上記コントローラは、 利用可能ビット速度コントローラと外部記憶部を有する
外部プロセッサとを含み、上記プロセッサ及び記憶部
は、制御のために上記利用可能ビット速度コントローラ
に接続されていて、 上記ＡＴＭネットワークインタフェースコントローラ内
の利用可能ビット速度制御のための過剰なハードウェア
の複雑さを除去し、利用可能ビット速度制御の変更はハ
ードウェアの変更なしで実行可能とすることを特徴とす
るネットワークインタフェースコントローラ。 - 【請求項２】 上記利用可能ビット速度コントローラ
は、上記外部記憶部に対しリクエストを提供する手段
と、上記リクエストを処理するために外部記憶部に接続
された手段と、上記外部記憶部からデータを読み取りセ
ル伝送速度を調整するために上記外部記憶部へ接続され
た手段とを含むことを特徴とする請求項１記載のネット
ワークインタフェースコントローラ。 - 【請求項３】 上記利用可能ビット速度コントローラ
は、リソース管理セルを発生するための手段を含むこと
を特徴とする請求項２記載のネットワークインタフェー
スコントローラ。 - 【請求項４】 上記利用可能ビット速度コントローラ
は、上記ネットワークインタフェースコントローラがリ
ソース管理セルを送信しまたは受信するとき、上記外部
記憶部にリクエストを提供するための手段と、上記ネッ
トワーク上でリソース管理セルを発生し、送信するため
に上記リソース管理セルに応答する手段と、セル伝送限
界が超過したとき、上記ネットワークインタフェースコ
ントローラが上記外部記憶部からデータを読み取り、ど
のセルを送信し、上記セルの伝送の際にどの伝送速度を
使用するかを判断するように、上記プロセッサによる処
理を起動するための手段とを含むことを特徴とする請求
項３記載のネットワークインタフェースコントローラ。 - 【請求項５】 上記利用可能ビット速度コントローラ
は、セル伝送速度を制御するためのトラフィックシェイ
パを含むことを特徴とする請求項１記載のネットワーク
インタフェースコントローラ。 - 【請求項６】 上記トラフィックシェイパは、タイミン
グチェーンと、長時間にわたりセルの伝送を遅延させる
ための遅延キューとを含み、多重セルストリームのため
の広範囲のセル伝送速度を正確に、かつ独立して制御す
ることを特徴とする請求項５記載のネットワークインタ
フェースコントローラ。 - 【請求項７】 上記トラフィックシェイパは、上記タイ
ミングチェーンのスロットの全数に関係する遅延を越え
る対応するセルの伝送の際に予め決められた遅延を引き
起こすための遅延キューを含むことを特徴とする請求項
６記載のネットワークインタフェースコントローラ。 - 【請求項８】 上記外部プロセッサを上記ネットワーク
インタフェースコントローラに接続するための上記手段
は、シングルマスタバスを含み、上記外部記憶部は、上
記ネットワークインタフェースコントローラを上記外部
プロセッサに接続するための二重ポート記憶部を含むこ
とを特徴とする請求項１記載のネットワークインタフェ
ースコントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/591,141 US5745477A (en) | 1996-01-25 | 1996-01-25 | Traffic shaping and ABR flow control |
| US08/591141 | 1996-01-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214527A true JPH09214527A (ja) | 1997-08-15 |
| JP3155472B2 JP3155472B2 (ja) | 2001-04-09 |
Family
ID=24365223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21640596A Expired - Fee Related JP3155472B2 (ja) | 1996-01-25 | 1996-08-16 | ネットワークインタフェースコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5745477A (ja) |
| JP (1) | JP3155472B2 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB9602027D0 (en) * | 1996-02-01 | 1996-04-03 | Madge Networks Ltd | Flow control in a cell switched communication system |
| JP3643637B2 (ja) * | 1996-03-08 | 2005-04-27 | 株式会社日立コミュニケーションテクノロジー | セル出力制御回路および制御方法 |
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