JPH09214313A - Cmos inverter circuit - Google Patents
Cmos inverter circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＣＭＯＳインバータ
回路に関し、特に電源電圧変動の影響を低減できるＣＭ
ＯＳインバータ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS inverter circuit, and more particularly to a CM capable of reducing the influence of power supply voltage fluctuation.
The present invention relates to an OS inverter circuit.
【０００２】[0002]
【従来の技術】従来のＣＭＯＳインバータ回路（入力バ
ッファ回路）は、図４に示すように、直列接続されたＰ
チャンネルＦＥＴ４１とＮチャンネルＦＥＴ４２とを有
し、ＰチャンネルＦＥＴ４１のドレインを電源に、Ｎチ
ャンネルＦＥＴ４２のソースをグランドに接続してい
る。そして、これらの２つのＦＥＴ４１、４２の双方の
ゲートが入力端子に、これら２つのＦＥＴ４１、４２の
接続点が出力端子に接続されている。2. Description of the Related Art As shown in FIG. 4, a conventional CMOS inverter circuit (input buffer circuit) has P-series connected in series.
It has a channel FET 41 and an N channel FET 42, and the drain of the P channel FET 41 is connected to the power source and the source of the N channel FET 42 is connected to the ground. The gates of both FETs 41 and 42 are connected to the input terminal, and the connection point of these two FETs 41 and 42 is connected to the output terminal.
【０００３】このＣＭＯＳインバータ回路の入力しきい
値は、電源電圧とＦＥＴ４１、４２の導電率の比によっ
て決まる。The input threshold value of this CMOS inverter circuit is determined by the ratio between the power supply voltage and the conductivity of the FETs 41 and 42.
【０００４】また、別の従来のＣＭＯＳインバータ回路
は、図５に示すように、図４の構成に加え、並列接続さ
れた一対のＮチャンネルＦＥＴ５１、５２を電源側に有
している。このＣＭＯＳインバータ回路では、Ｎチャン
ネルＦＥＴ５２のゲートに制御端子が接続されており、
この制御端子に制御電圧を印加してＮチャンネルＦＥＴ
５２をオン／オフさせることによって、入力しきい値を
変更することができる。なお、このようなＣＭＯＳイン
バータ回路は、例えば、特開平４−１０９７１２号公報
に記載されている。As shown in FIG. 5, another conventional CMOS inverter circuit has a pair of N-channel FETs 51 and 52 connected in parallel on the power supply side in addition to the configuration of FIG. In this CMOS inverter circuit, the control terminal is connected to the gate of the N-channel FET 52,
N-channel FET by applying a control voltage to this control terminal
By turning on / off 52, the input threshold can be changed. Such a CMOS inverter circuit is described in, for example, Japanese Patent Laid-Open No. 4-109712.
【０００５】[0005]
【発明が解決しようとする課題】電池で駆動されるシス
テムでは、低消費電力が要求されるため、そのシステム
で必要とされる動作速度に応じて電源電圧を切り替える
場合がある。このようなシステムにＣＭＯＳインバータ
回路が組み込まれていると、電源電圧の変動に伴い、そ
の入力しきい値が変動する。そして、入力しきい値が大
きくなるとノイズマージンが小さくなるという問題点が
ある。Since a battery-driven system requires low power consumption, the power supply voltage may be switched depending on the operating speed required for the system. When a CMOS inverter circuit is incorporated in such a system, its input threshold value varies with the variation of the power supply voltage. There is a problem that the noise margin decreases as the input threshold increases.
【０００６】なお、図５に示すＣＭＯＳインバータ回路
では、外部からの制御信号により入力しきい値を変更す
ることができるが、電源電圧の変動については全く考慮
されていない。つまり、電源電圧の変動に応じて入力し
きい値を自動的に変化させることはできない。In the CMOS inverter circuit shown in FIG. 5, the input threshold value can be changed by a control signal from the outside, but the fluctuation of the power supply voltage is not considered at all. That is, the input threshold cannot be automatically changed according to the fluctuation of the power supply voltage.
【０００７】本発明は、電源電圧の上昇によるノイズマ
ージンの減少を抑えることができるＣＭＯＳインバータ
回路を提供することを目的とする。An object of the present invention is to provide a CMOS inverter circuit which can suppress a decrease in noise margin due to an increase in power supply voltage.
【０００８】[0008]
【課題を解決するための手段】本発明によれば、第１の
ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを直列接続
して電源とグランドとの間に接続し、前記第１のＰチャ
ンネルＦＥＴのゲートと前記ＮチャンネルＦＥＴのゲー
トとを入力端子に接続し、前記第１のＰチャンネルＦＥ
Ｔと前記ＮチャンネルＦＥＴとの接続点を出力端子に接
続したＣＭＯＳインバータ回路において、スイッチ素子
と該スイッチ素子に直列に接続された第２のＰチャンネ
ルＦＥＴとを、前記第１のＰチャンネルＦＥＴに並列接
続するとともに、前記第２のＰチャンネルＦＥＴのゲー
トを前記入力端子に接続し、前記電源の電圧を監視して
該電圧が所定の値より大きくなったときに前記スイッチ
素子をオンさせるスイッチ制御手段を設けたことを特徴
とするＣＭＯＳインバータ回路が得られる。According to the present invention, a first P-channel FET and an N-channel FET are connected in series and connected between a power source and a ground, and the gate of the first P-channel FET is connected. And a gate of the N-channel FET are connected to an input terminal, and the first P-channel FE is connected.
In a CMOS inverter circuit in which a connection point between T and the N-channel FET is connected to an output terminal, a switch element and a second P-channel FET connected in series with the switch element are connected to the first P-channel FET. Switch control for connecting in parallel and connecting the gate of the second P-channel FET to the input terminal, monitoring the voltage of the power supply, and turning on the switch element when the voltage exceeds a predetermined value. It is possible to obtain a CMOS inverter circuit characterized in that the means is provided.
【０００９】前記スイッチ素子としては、Ｐチャンネル
ＦＥＴが使用でき、そのゲートが前記スイッチ制御手段
に接続される。A P-channel FET can be used as the switch element, and its gate is connected to the switch control means.
【００１０】また、前記スイッチ制御手段としては、前
記電源と前記グランドとの間に接続された抵抗器とツェ
ナーダイオードとの直列接続体が使用でき、前記抵抗器
と前記ツェナーダイオードの接続点が前記第３のＰチャ
ンネルＦＥＴのゲートに接続される。As the switch control means, a series connection body of a resistor and a zener diode connected between the power source and the ground can be used, and the connection point of the resistor and the zener diode can be the above-mentioned. It is connected to the gate of the third P-channel FET.
【００１１】[0011]
【作用】電源電圧がツェナーダイオードのツェナー電圧
以下の場合、第３のＰチャンネルＦＥＴのゲート・ドレ
イン間電圧は０Ｖである。電源電圧がツェナーダイオー
ドのツェナー電圧を越えると、第３のＰチャンネルＦＥ
Ｔのゲート・ドレイン間電圧は、電源電圧の上昇に伴っ
て上昇する。When the power supply voltage is lower than the Zener voltage of the Zener diode, the gate-drain voltage of the third P-channel FET is 0V. When the power supply voltage exceeds the Zener voltage of the Zener diode, the third P-channel FE
The gate-drain voltage of T rises as the power supply voltage rises.
【００１２】第３のＰチャンネルＦＥＴのゲート・ドレ
イン間電圧が所定値以下の場合は、第３のＰチャンネル
ＦＥＴがオフしており、本発明のＣＭＯＳインバータ回
路は、従来のＣＭＯＳインバータ回路と同じように動作
する。When the gate-drain voltage of the third P-channel FET is below a predetermined value, the third P-channel FET is off, and the CMOS inverter circuit of the present invention is the same as the conventional CMOS inverter circuit. Works like.
【００１３】第３のＰチャンネルＦＥＴのゲート・ドレ
イン間電圧が所定値を越えると、第３のＰチャンネルＦ
ＥＴはオンする。これにより、電源と出力端子との間に
は、第１のＰチャンネルＦＥＴと第２のＰチャンネルＦ
ＥＴとが並列接続された状態となり、電源と出力単位と
の間の抵抗値（ＦＥＴ１１及び１３の合成オン抵抗）は
従来よりも低下する（導電率は上昇する）。これにとも
ない、電源と出力端子の間の抵抗値と出力端子とグラン
ドとの間の抵抗値（ＦＥＴ１２のオン抵抗）との比で決
まる入力しきい値も変化し、電源電圧の上昇に伴う入力
しきい値の増加の割合が従来よりも低下する。When the gate-drain voltage of the third P-channel FET exceeds a predetermined value, the third P-channel F
ET turns on. As a result, the first P-channel FET and the second P-channel F are provided between the power supply and the output terminal.
The ET and the ET are connected in parallel, and the resistance value between the power supply and the output unit (combined ON resistance of the FETs 11 and 13) becomes lower than that in the conventional case (the conductivity increases). Along with this, the input threshold value determined by the ratio of the resistance value between the power supply and the output terminal and the resistance value between the output terminal and the ground (ON resistance of the FET 12) also changes, and the input value increases as the power supply voltage increases. The rate of increase of the threshold value is lower than before.
【００１４】[0014]
【発明の実施の形態】以下、図面を参照して本発明のＣ
ＭＯＳインバータ回路の実施の形態について説明する。
図１に本発明の一実施の形態を表す回路図を示す。図１
のＣＭＯＳインバータ回路は、直列接続された第１のＰ
チャンネルＦＥＴ１１とＮチャンネルＦＥＴ１２、直列
接続された第２のＰチャンネルＦＥＴ１３と第３のＰチ
ャンネルＦＥＴ１４、及び直列接続された抵抗器１５と
ツェナーダイオード１６を有している。BEST MODE FOR CARRYING OUT THE INVENTION The C of the present invention will now be described with reference to the drawings.
An embodiment of the MOS inverter circuit will be described.
FIG. 1 is a circuit diagram showing an embodiment of the present invention. FIG.
CMOS inverter circuit of the first P series connected
It has a channel FET 11 and an N channel FET 12, a second P channel FET 13 and a third P channel FET 14 connected in series, and a resistor 15 and a Zener diode 16 connected in series.
【００１５】ここで、第１のＰチャンネルＦＥＴ１１の
ドレインは電源１７に接続され、ＮチャンネルＦＥＴ１
２のソースはグランド（ＧＮＤ）１８に接続されてい
る。また、双方のゲートは入力端子１９に、互いの接続
点は出力端子２０に接続されている。Here, the drain of the first P-channel FET 11 is connected to the power supply 17, and the N-channel FET 1
The source of 2 is connected to the ground (GND) 18. Further, both gates are connected to the input terminal 19, and their connection points are connected to the output terminal 20.
【００１６】また、第２のＰチャンネルＦＥＴ１３のゲ
ートは入力端子１９に、ソースは出力端子２０に接続さ
れ、第３のＰチャンネルＦＥＴ１４のドレインは電源１
７に接続されている。The gate of the second P-channel FET 13 is connected to the input terminal 19, the source is connected to the output terminal 20, and the drain of the third P-channel FET 14 is the power supply 1.
7 is connected.
【００１７】さらにまた、抵抗器１５の一端は電源１７
に、他端はツェナーダイオード１６のカソードと第３の
ＰチャンネルＦＥＴ１４のゲートとに接続され、ツェナ
ーダイオード１６のアノードは、グランド１８に接続さ
れている。Furthermore, one end of the resistor 15 is connected to the power source 17
The other end is connected to the cathode of the Zener diode 16 and the gate of the third P-channel FET 14, and the anode of the Zener diode 16 is connected to the ground 18.
【００１８】以下、図１のＣＭＯＳインバータ回路の動
作について図２及び３をも参照して説明する。The operation of the CMOS inverter circuit shown in FIG. 1 will be described below with reference to FIGS.
【００１９】電源１７の電圧がツェナーダイオード１６
のツェナー電圧以下の場合、抵抗器１５には電流が流れ
ず、第３のＰチャンネルＦＥＴ１４のゲート・ドレイン
間電圧（ＶGD）は、０Ｖとなる。そして電源電圧が上昇
し、ツェナー電圧を越えると、第３のＰチャンネルＦＥ
Ｔ１４のゲート・ドレイン間電圧（ＶGD）は、電源電圧
の上昇に伴って上昇するようになる。即ち、図２のＶGD
のようになる。The voltage of the power supply 17 is the Zener diode 16
If the voltage is less than the Zener voltage of, the current does not flow in the resistor 15 and the gate-drain voltage (V GD ) of the third P-channel FET 14 becomes 0V. When the power supply voltage rises and exceeds the Zener voltage, the third P-channel FE
The gate-drain voltage (V GD ) of T14 increases as the power supply voltage increases. That is, V GD in FIG.
become that way.
【００２０】一方、第３のＰチャンネルＦＥＴ１４のド
レイン・ソース間の導電率は、ゲート・ドレイン間電圧
が、固有のしきい値を越えると上昇を始め、一定値に飽
和する。ゲート・ドレイン間電圧が固有のしきい値に等
しいときの電源電圧をＶ1 とすると、導電率は、図２の
Ｇのようになる。On the other hand, the conductivity between the drain and the source of the third P-channel FET 14 starts increasing when the voltage between the gate and the drain exceeds a specific threshold value and saturates at a constant value. When the power supply voltage when the gate-drain voltage is equal to the specific threshold value is V 1 , the conductivity is as shown by G in FIG.
【００２１】電源電圧がＶ1 以下の場合、第３のＰチャ
ンネルＦＥＴ１４はオフ状態なので、図１のＣＭＯＳイ
ンバータ回路は、図４のＣＭＯＳインバータ回路と同じ
動作をする。したがって、その入力しきい値は第１のＰ
チャンネルＦＥＴ１１とＮチャンネルＦＥＴ１２との導
電率の比に比例して、電源電圧の上昇に伴い上昇する。When the power supply voltage is V 1 or less, the third P-channel FET 14 is in the off state, so that the CMOS inverter circuit of FIG. 1 operates in the same manner as the CMOS inverter circuit of FIG. Therefore, its input threshold is the first P
It rises with the rise of the power supply voltage in proportion to the conductivity ratio of the channel FET 11 and the N-channel FET 12.
【００２２】これに対して、電源電圧がＶ1 よりも大き
い場合は、第３のＰチャンネルＦＥＴ１４のドレイン・
ソース間の導電率が正の値をとり、基準電圧がＶ1 以下
の場合に動作に関与しなかった第２のＰチャンネルＦＥ
Ｔ１３が、第１のＰチャンネルＦＥＴ１３に並列接続さ
れ、動作に関与する。これにより、このＣＭＯＳインバ
ータ回路の入力しきい値は、第１のＰチャンネルＦＥＴ
１１の導電率と、第２のＰチャンネルＦＥＴ１３と第３
のＰチャンネルＦＥＴ１４とをシリアルに接続した場合
の導電率との和と、ＮチャンネルＦＥＴ１２の導電率と
の比によって決まる。つまり、電源と出力端子との間の
導電率が、従来よりも大きくなるので、入力しきい値
は、従来よりも低下する。On the other hand, when the power supply voltage is higher than V 1 , the drain of the third P-channel FET 14
The second P-channel FE that has a positive conductivity between the sources and is not involved in the operation when the reference voltage is V 1 or less
T13 is connected in parallel with the first P-channel FET 13 and is involved in the operation. As a result, the input threshold value of this CMOS inverter circuit is the first P-channel FET.
11 conductivity, second P-channel FET 13 and third
Is determined by the ratio of the sum of the conductivity of the P-channel FET 14 and the conductivity of the P-channel FET 14 connected in series and the conductivity of the N-channel FET 12. That is, since the conductivity between the power supply and the output terminal is larger than that in the conventional case, the input threshold value is lower than in the conventional case.
【００２３】図１のＣＭＯＳインバータ回路における電
源電圧と入力しきい値との関係をグラフに表すと図３の
ようになる。なお、図３には、従来のＣＭＯＳインバー
タ回路（図４参照）における電源電圧と入力しきい値と
の関係を破線で示してある。図３から明らかなように、
図１のＣＭＯＳインバータ回路では、電源電圧がＶ1を
越えた場合には、従来のものに比べ、電源電圧の上昇に
対する入力しきい値の上昇率が抑えられている。なお、
第３のＰチャンネルＦＥＴ１４の導電率は、電源電圧を
越えてから徐々に変化するので、入力しきい値はなだら
かに変化する。FIG. 3 is a graph showing the relationship between the power supply voltage and the input threshold value in the CMOS inverter circuit of FIG. In FIG. 3, the relationship between the power supply voltage and the input threshold value in the conventional CMOS inverter circuit (see FIG. 4) is shown by a broken line. As is clear from FIG.
In the CMOS inverter circuit of FIG. 1, when the power supply voltage exceeds V 1 , the increase rate of the input threshold with respect to the increase of the power supply voltage is suppressed as compared with the conventional one. In addition,
Since the conductivity of the third P-channel FET 14 gradually changes after exceeding the power supply voltage, the input threshold value changes gently.
【００２４】[0024]
【発明の効果】本発明によれば、スイッチ素子に直列接
続された第２のＰチャンネルＦＥＴを、ＣＭＯＳインバ
ータのＰチャンネルＦＥＴに並列接続し、電源電圧が所
定の値より大きくなったときにスイッチをオンするスイ
ッチ制御手段を設けたことで、電源電圧の上昇に伴う入
力しきい値の上昇を抑えることができ、入力しきい値の
上昇に伴うノイズマージンの低下を抑制することができ
る。According to the present invention, the second P-channel FET connected in series with the switch element is connected in parallel with the P-channel FET of the CMOS inverter, and the switch is activated when the power supply voltage becomes higher than a predetermined value. By providing the switch control means for turning on, it is possible to suppress the increase of the input threshold value due to the increase of the power supply voltage, and it is possible to suppress the decrease of the noise margin due to the increase of the input threshold value.
【図１】本発明のＣＭＯＳインバータ回路の一実施の形
態を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a CMOS inverter circuit of the present invention.
【図２】図１のＣＭＯＳインバータ回路における第３の
ＰチャンネルＦＥＴの電源電圧とゲート・ドレイン間電
圧の関係、及び、電源電圧とドレイン・ソース間の導電
率の関係を示すグラフである。2 is a graph showing a relationship between a power supply voltage and a gate-drain voltage of a third P-channel FET in the CMOS inverter circuit of FIG. 1 and a relationship between a power supply voltage and a drain-source conductivity.
【図３】図１のＣＭＯＳインバータ回路における電源電
圧と入力しきい値との関係を示すグラフである。FIG. 3 is a graph showing a relationship between a power supply voltage and an input threshold value in the CMOS inverter circuit of FIG.
【図４】従来のＣＭＯＳインバータ回路を表す回路図で
ある。FIG. 4 is a circuit diagram showing a conventional CMOS inverter circuit.
【図５】従来の他のＣＭＯＳインバータ回路を表す回路
図である。FIG. 5 is a circuit diagram showing another conventional CMOS inverter circuit.
１１ 第１のＰチャンネルＦＥＴ １２ ＮチャンネルＦＥＴ １３ 第２のＰチャンネルＦＥＴ １４ 第３のＰチャンネルＦＥＴ １５ 抵抗器 １６ ツェナーダイオード １７ 電源 １８ グランド（ＧＮＤ） １９ 入力端子 ２０ 出力端子 ４１ ＰチャンネルＦＥＴ ４２ ＮチャンネルＦＥＴ ５１、５２ ＮチャンネルＦＥＴ 11 First P-Channel FET 12 N-Channel FET 13 Second P-Channel FET 14 Third P-Channel FET 15 Resistor 16 Zener Diode 17 Power Supply 18 Ground (GND) 19 Input Terminal 20 Output Terminal 41 P-Channel FET 42 N Channel FET 51, 52 N channel FET
Claims (3)
ルＦＥＴとを直列接続して電源とグランドとの間に接続
し、前記第１のＰチャンネルＦＥＴのゲートと前記Ｎチ
ャンネルＦＥＴのゲートとを入力端子に接続し、前記第
１のＰチャンネルＦＥＴと前記ＮチャンネルＦＥＴとの
接続点を出力端子に接続したＣＭＯＳインバータ回路に
おいて、スイッチ素子と該スイッチ素子に直列に接続さ
れた第２のＰチャンネルＦＥＴとを、前記第１のＰチャ
ンネルＦＥＴに並列接続するとともに、前記第２のＰチ
ャンネルＦＥＴのゲートを前記入力端子に接続し、前記
電源の電圧を監視して該電圧が所定の値より大きくなっ
たときに前記スイッチ素子をオンさせるスイッチ制御手
段を設けたことを特徴とするＣＭＯＳインバータ回路。1. A first P-channel FET and an N-channel FET are connected in series and connected between a power source and a ground, and the gate of the first P-channel FET and the gate of the N-channel FET are input. In a CMOS inverter circuit connected to a terminal and connecting a connection point between the first P-channel FET and the N-channel FET to an output terminal, a switch element and a second P-channel FET serially connected to the switch element Are connected in parallel to the first P-channel FET, the gate of the second P-channel FET is connected to the input terminal, and the voltage of the power supply is monitored to make the voltage larger than a predetermined value. A CMOS inverter circuit comprising switch control means for turning on the switch element when the switch is turned on.
ＦＥＴであって、該第３のＰチャンネルＦＥＴのゲート
が前記スイッチ制御手段に接続されていることを特徴と
する請求項１のＣＭＯＳインバータ回路。2. The CMOS inverter circuit according to claim 1, wherein the switch element is a third P-channel FET, and a gate of the third P-channel FET is connected to the switch control means. .
記グランドとの間に接続された抵抗器とツェナーダイオ
ードとの直列接続体であって、前記抵抗器と前記ツェナ
ーダイオードの接続点が前記第３のＰチャンネルＦＥＴ
のゲートに接続されていることを特徴とする請求項２の
ＣＭＯＳインバータ回路。3. The switch control means is a series connection body of a resistor and a Zener diode connected between the power supply and the ground, and a connection point of the resistor and the Zener diode is the first 3 P-channel FET
3. The CMOS inverter circuit according to claim 2, being connected to the gate of the.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014298A JPH09214313A (en) | 1996-01-30 | 1996-01-30 | Cmos inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014298A JPH09214313A (en) | 1996-01-30 | 1996-01-30 | Cmos inverter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214313A true JPH09214313A (en) | 1997-08-15 |
Family
ID=11857196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014298A Pending JPH09214313A (en) | 1996-01-30 | 1996-01-30 | Cmos inverter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214313A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100420022C (en) * | 2004-09-14 | 2008-09-17 | 株式会社电装 | Semiconductor device |
| US11070206B2 (en) | 2019-03-26 | 2021-07-20 | Lapis Semiconductor Co., Ltd. | Logic circuit |
-
1996
- 1996-01-30 JP JP8014298A patent/JPH09214313A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100420022C (en) * | 2004-09-14 | 2008-09-17 | 株式会社电装 | Semiconductor device |
| US7564101B2 (en) | 2004-09-14 | 2009-07-21 | Denso Corporation | Semiconductor device for protecting a circuit formed on a semiconductor chip from destruction caused by an electrostatic discharge |
| US11070206B2 (en) | 2019-03-26 | 2021-07-20 | Lapis Semiconductor Co., Ltd. | Logic circuit |
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