JPH09212421A

JPH09212421A - データ処理装置及びデータ処理システム

Info

Publication number: JPH09212421A
Application number: JP8038976A
Authority: JP
Inventors: Hiroshi Takeda; 博武田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-02-01
Filing date: 1996-02-01
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】データキャッシュメモリを利用したデータ処
理効率を向上させる。【解決手段】データキャッシュメモリ（４）を有する
マイクロコンピュータ（１）は、そのデータキャッシュ
メモリに予め演算処理に必要とされるデータをＣＰＵ
（２）とは独立して多量に読込むプリフェッチ機能を持
たせる制御部（２５）を有するので、画像情報やオーデ
ィオ情報のように多量だが再利用性の低いデータをＣＰ
Ｕによる演算処理直前に、高い確率でデータキャッシュ
メモリに保持させ、かつ一旦演算処理が完了したデータ
を優先してデータキャッシュメモリから追い出すことが
でき、小容量のデータキャッシュメモリにおいてもＣＰ
Ｕの演算処理性能の向上に大きな効果を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データキャッシュ
メモリ装置を備えたデータ処理装置に係り、特に中央処
理装置のような演算制御装置による初期設定にて自立的
にデータプリフェッチ又はデータ書き戻しを可能にする
技術に関し、例えばデータキャッシュメモリを内蔵した
半導体集積回路化されて成るマイクロコンピュータ、さ
らには、イメージデータのようにデータ量は大量だが再
利用性の低いデータを演算処理するデータ処理システム
などに適用して有効な技術に関するものである。

【０００２】

【従来の技術】中央処理装置によるデータ処理効率を向
上させるために、ＲＡＭ（ランダム・アクセス・メモ
リ）、ＲＯＭ（リード・オンリ・メモリ）、ハードディ
スク装置、フロッピーディスク装置などの大容量記憶装
置の一部の情報を読込む比較的小容量だが大容量記憶装
置に比べて命令やデータを高速にアクセスできるキャッ
シュメモリを内蔵または中央処理装置に密接に外付けす
ることが一般的に行われている。キャッシュメモリを内
蔵したマイクロコンピュータとしては、例えば「日立３
２ビットＲＩＳＣプロセッサＰＡ／５０Ｍハードウェ
アマニュアル（平成６年３月株式会社日立製作所発
行）」に記載されたものがあり、その文献の第６章キャ
ッシュ（第１１７頁〜第１３５頁）にはキャッシュメモ
リの説明が記載されている。

【０００３】中央処理装置は、キャッシュメモリに情報
が存在するうちはキャッシュメモリ中の命令やデータを
参照しながら命令実行を継続し、また、命令実行結果を
一時的にキャッシュメモリに格納することで、外部大容
量記憶装置をアクセスしながら命令を実行するのに比べ
て飛躍的にデータ処理能率を向上させることができる。
但し、キャッシュメモリに中央処理装置が必要とする情
報が存在しない場合、キャッシュメモリは、中央処理装
置に命令の実行を停止させて外部大容量記憶装置より必
要な情報を読込んで保持する動作を行い、その後中央処
理装置に中断していた命令の実行を再開させる。この命
令実行停止時間をミスヒットペナルティと称する。この
状態が多発すると逆に中央処理装置の性能が低下するこ
とになる。したがって、中央処理装置の性能を最大限に
引き出すには、命令実行の中断が無いように、命令実行
に必要な情報を極力キャッシュメモリに存在させること
が得策である。

【０００４】そこで、中央処理装置が外部大容量記憶装
置との間でデータのやりとりを行っていない期間を利用
して、中央処理装置が将来必要とするであろうデータ
を、中央処理装置の演算処理に先行してキャッシュメモ
リに読込むという、プリフェッチの手法が提案されてい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、キャッ
シュメモリのプリフェッチは現在のところ命令に対して
積極的に行われれているのが現状である。命令の場合、
プログラムの流れが、下位アドレスから上位アドレスに
向かって連続している時には、プリフェッチは、常に現
在の実行アドレスに対し単純に次のキャッシュメモリの
１ライン分の複数ワードの情報を先取りするだけでも確
実に効果があるなど比較的単純に制御できるからであ
る。それに比べデータの場合は、アドレシングモードに
おいてもレジスタ間接アドレシングなど種々のモードが
あるために、次に使われるデータのアドレスを確定する
ことが難しく、しかも命令とは異なりアドレス空間に離
散的に分布するという性質から、プリフェッチを行うこ
とが困難なわりには効果が得られにくかった。

【０００６】但し、前述の「日立３２ビットＲＩＳＣプ
ロセッサＰＡ／５０Ｍハードウェアマニュアル」にも
記載のように、ミスヒットペナルティを軽減するため
に、外部記憶装置からのラインフェッチが全て完了する
前に中央処理装置の命令実行中断状態を解除するため
に、データの読み込みポートにリードバッファをキャッ
シュ1ライン分以上備えたり、キャッシュラインのリプ
レース（データ置換）を速やかに行うため、書き戻しポ
ートに外部記憶装置へのコピーバックを外部バスの空き
サイクルまで待たせるための、コピーバックバッファを
キャッシュメモリの1ライン分以上備えるといったデー
タキャッシュメモリのノンブロッキング化を行っている
構成は既に提供されている。

【０００７】このように、マイクロコンピュータ等のデ
ータ処理装置の高性能化のために内蔵もしくは外付けし
たキャッシュ・メモリに対しては、予測できる範囲で命
令をプリフェッチしたり、或いは前記リードバッファに
よって極く一部のデータを先取りしているに留まり、デ
ータ全般に対するプリフェッチ手段の提供は実質的に断
念されていた。これにより、高速化のために備えられた
データキャッシュメモリの性能は十分に生かされていな
かった。

【０００８】日経エレクトロニクス95/09/04 pp87-pp10
3 『次世代マルチメディアパソコンMPUでデジタル信号
処理へ』や日経バイト 95/08 pp117-pp140 『来るべき
マルチメディアPCの世界』などを参照するに、今後、マ
イクロプロセッサ若しくはマイクロコンピュータにイメ
ージデータ(静止画/動画)などの処理を行わせようとす
る動きが激しくなると予想され、このとき、データキャ
ッシュメモリへのプリフェッチ機構は、マイクロプロセ
ッサやマイクロコンピュータの性能を引き出す上で益々
その必要性が高まってくると考えられる。

【０００９】本発明者は、データキャッシュメモリのデ
ータプリフェッチについて検討するに当たり、例えば、
イメージデータに着目した。イメージデータの構造に着
眼すると、イメージデータは、色や濃淡に対して深さを
持ったデータが２次元に配置されていることに気づく。
また、イメージデータの演算処理手順に着眼すれば、シ
ステムリソースの効率的な利用という観点から、データ
全体を一括して演算処理するのではなく、この２次元に
配置されたデータを小さく枡目に分割し、その分割され
た小さな２次元配列のデータごとに演算処理を施し、こ
の演算処理を全ての枡目に施すことでイメージデータ全
体を演算処理することが行われる。また、イメージデー
タはその性格上、全体を一度にデータキャッシュメモリ
に格納できるほど小さな容量であることは稀で、かつ一
度演算処理が完了したデータが再び用いられる可能性も
低い。つまり、データキャッシュメモリから見れば、演
算処理が開始され処理が終了されるまでの間だけ、該当
する枡目のデータがキャッシュメモリに存在すればマイ
クロコンピュータの処理性能は高い値を維持できること
が、本発明者によって見出された。言い換えれば、中央
処理装置がイメージデータの演算処理を実行している間
に、中央処理装置の演算処理（中央処理装置の命令実
行）とは独立して、現在、処理を実行している枡目のデ
ータの次の枡目のデータを外部記憶装置からデータキャ
ッシュメモリにプリフェッチし、演算処理が完了された
前の枡目のデータをデータキャッシュメモリから外部記
憶装置へ効率良くコピーバックができれば、小容量のデ
ータキャッシュメモリにおいても、中央処理装置の演算
処理性能向上に多大な効果を発揮するであろうことが本
発明者によって見出された。

【００１０】本発明の目的は、中央処理装置などの演算
制御装置による初期設定にてデータキャッシュメモリが
自立的にデータプリフェッチ又はデータ書き戻しを行う
ことができるデータ処理装置を提供することにある。

【００１１】本発明の別の目的は、イメージデータのよ
うにデータ量は大量だが再利用性の低いデータについて
もプリフェッチと積極的なコピーバックを行ってデータ
キャッシュメモリを利用したデータ処理効率を向上させ
ることができる技術を提供することにある。

【００１２】本発明の更に別の目的は、上記データ処理
装置を、ノンブロッキング機能を有するキャッシュメモ
リ装置の構成を極く僅か変えるだけで、換言すれば、コ
ストアップを抑えて実現することにある。

【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１５】すなわち、データ処理装置（１）は、命令
をフェッチして実行する演算制御装置（２）と、演算制
御装置がフェッチした命令の実行に必要なデータを一時
的に保持するためのデータキャッシュメモリ（４）とを
含む。前記データキャッシュメモリは、複数語のデータ
とそれらに共通の実効アドレス情報とを対応させて格納
する複数の記憶領域（２０，２１，２２）と、演算制御
装置の命令実行によって利用された一定のデータを再利
用可能に前記記憶領域に保持させる第１のキャッシュ制
御部（２３，２４）、演算制御装置の命令実行によって
初期設定された制御情報に従ってデータを前記記憶領域
に保持させる第２のキャッシュ制御部（２５）とを備え
る。

【００１６】このように、命令を自身で取り込むことで
一連の動作を行う演算制御装置と共にデータキャッシュ
メモリを有するデータ処理装置は、予め演算処理に必要
とされるデータを演算制御装置とは独立して前記データ
キャッシュメモリに多量に読込むプリフェッチ機能を、
前記第２のキャッシュ制御部を有することによって実現
する。これにより、画像情報やオーディオ情報のように
多量だが再利用性の低いデータなどを演算制御装置によ
る演算処理直前に、高い確率でデータキャッシュメモリ
に保持させ、かつ一旦演算処理が完了したデータを優先
してデータキャッシュメモリから追い出すことができ、
小容量でもデータキャッシュメモリのヒット率を高める
ことができる。したがって、データキャッシュメモリの
本来持つ機能が発揮でき、演算制御装置などの演算処理
性能を最大限に引き出して、演算処理の高速化を実現す
ることができる。

【００１７】具体的な態様においては、前記複数個の記
憶領域は、複数語のデータとそれらに共通の実効アドレ
ス情報とを対応させて格納するためのキャッシュライン
（ＣＬＩＮＥ）を複数ライン備えたキャッシュメモリ部
（２０）と、前記キャッシュメモリ部のデータ入力ポー
ト側に配置されたリードデータバッファ（２１）と、前
記キャッシュメモリ部のデータ出力ポート側に配置され
たコピーバックバッファ（２２）とから構成できる。

【００１８】上記リードデータバッファとコピーバック
バッファを備えるとき、前記第１のキャッシュ制御部
（２３，２４）は、アクセスされるべきデータのアクセ
スアドレス情報に対応される実効アドレス情報を持った
キャッシュラインの存否を判定し、存在する場合にはそ
のキャッシュラインに対して（データ）アクセスを行
い、存在しない場合には前記アクセスアドレス情報に応
ずるデータを含む複数語のデータを外部記憶装置からリ
ードデータバッファに取り込んで（バーストリード）空
き状態のキャッシュラインに格納し、キャッシュライン
から追い出すべきデータが変化されているときはそのキ
ャッシュラインのデータをコピーバックバッファに内部
転送して外部に書き戻し制御（コピーバック）する。す
なわち、データキャッシュメモリは、ノンブロッキング
構造とされる。

【００１９】ノンブロッキング構造を有するデータキャ
ッシュメモリにおいて、前記第２のキャッシュ制御部
（２５）は、前記キャッシュメモリ部に保持すべきデー
タのアドレス範囲が前記演算制御装置によって初期設定
される第１のレジスタ手段（３０，３１）と、当該第１
のレジスタ手段に初期設定されたアドレス範囲のアクセ
スアドレス情報を順次生成するアドレス生成手段（３
７）と、当該アドレス生成手段によって生成されたアク
セスアドレス情報を前記第１のキャッシュ制御部に与
え、前記第１のキャッシュ制御部に対し、与えた前記ア
クセスアドレス情報に対応される実効アドレス情報を持
ったキャッシュラインの存否を判定させ、存在しない場
合には前記アクセスアドレス情報に応ずるデータを含む
複数語のデータを外部記憶装置からリードデータバッフ
ァに取り込んで空き状態のキャッシュラインに格納さ
せ、キャッシュラインから追い出すべきデータが変化さ
れているときはそのキャッシュラインのデータをコピー
バックバッファに内部転送して外部に書き戻しさせるロ
ードキャッシュの制御を行うプリフェッチ制御手段（３
４）を備えて構成することができる。

【００２０】ロードキャッシュの制御は専らキャッシュ
メモリ部にデータをプリフェッチするための制御であ
る。データプリフェッチのための空き領域を専らキャッ
シュメモリ部に確保するための処理として、ストアキャ
ッシュの制御を前記プリフェッチ制御手段に採用でき
る。このストアキャッシュの制御は、前記アドレス生成
手段によって生成されたアクセスアドレス情報を前記第
１のキャッシュ制御部に与え、前記第１のキャッシュ制
御部に対し、与えた前記アクセスアドレス情報に対応さ
れる実効アドレス情報を持ったキャッシュラインの存否
を判定させ、存在する場合にはそのキャッシュラインが
変化されているかを判定し、変化されている場合には当
該キャッシュラインのデータをコピーバックバッファに
内部転送して外部記憶装置に書き戻しさせる制御であ
る。

【００２１】上記具体的な態様に代表されるデータキャ
ッシュメモリは、リードデータバッファとコピーバック
バッファを有するノンブロッキング構造を有するものに
対し、データのバーストリード/コピーバックの制御に
対して若干の制御を追加するプリフェッチ制御手段やプ
リフェッチアドレス生成用のレジスタ類を加えること
で、コストアップを抑えて、上記した演算制御装置など
による演算処理性能を向上されることができる。

【００２２】前記第２のキャッシュ制御部は更に、前記
アドレス生成手段が次のアクセスアドレス情報を生成す
るときに用いるアドレスオフセット情報を保持し、それ
が前記演算制御装置によって初期設定される第２のレジ
スタ手段（３３）を備えることができる。第２のレジス
タ手段に設定された値によって、データプリフェッチや
コピーバックに際して外部記憶装置に対するアクセス態
様を任意に決定できるから、画像データのように２次元
配列(Ｘ−Ｙ座標)される性質のデータに対するアドレス
割り付けの如何に関わらず、任意の態様でデータプリフ
ェッチとコピーバックを行うことができる。

【００２３】前記第１及び第２のレジスタ手段を複数組
供え、アドレス生成手段によるアドレス生成に利用する
第１及び第２のレジスタ手段を演算制御装置によって指
定するようにできる。すなわち、ロードキャッシュ又は
ストアキャッシュ制御を多チャンネル化することがでぃ
る。

【００２４】前記演算制御装置は、前記プリフェッチ制
御手段に対して、前記ロードキャッシュの制御又はスト
アキャッシュの制御を起動する起動要求信号（３５Ａ，
３５Ｂ）を出力することにより、初期設定動作の後、任
意のタイミングでロードキャッシュ又はストアキャッシ
ュの制御を開始させることができる。

【００２５】前記プリフェッチ制御手段は、前記起動要
求信号によって起動されたところの、前記第１のレジス
タ手段に設定されたアドレス範囲の一連のアクセスアド
レス情報に対する前記ロードキャッシュの制御又はスト
アキャッシュの制御を完了した状態を前記演算制御装置
に通知する完了通知信号（３６）を出力することによ
り、演算制御装置は次に初期設定動作可能なタイミング
などをいち早く知ることができる。

【００２６】前記演算制御装置がフェッチする命令を一
時的に保持するための命令キャッシュメモリ（３）を前
記データキャッシュメモリ（４）とは別に備えることに
より、前記ロードキャッシュ／ストアキャッシュの制御
で外部記憶手段をアクセス可能な機会が演算制御装置に
よる命令フェッチ動作によって少なくなる虞を排除でき
る。データ処理装置は、中央処理装置のような演算制御
装置と共に前記データキャッシュメモリと命令キャッシ
ュメモリを単一の半導体基板に備えてマイクロコンピュ
ータ化することができる。

【００２７】前記データ処理装置（１）は、このデータ
処理装置の動作プログラムを保有するための第１の記憶
手段（ＰＲＧ）と、前記データ処理装置に含まれるデー
タキャッシュメモリによるキャッシュの対象とされる第
２の記憶手段（ＤＡＴＡ）とを供え、第２の記憶手段が
保持する画像情報又は音声情報から選ばれた一方又は双
方の情報を、前記第１の記憶手段が保有する動作プログ
ラムに従って符号化又は復号化するデータ処理システム
に適用することができる。例えば画像情報に着目すれ
ば、それに対する演算処理手順はデータ全体を一括して
演算処理するのではなく、２次元に配置されたデータを
小さく枡目に分割し、その分割された小さな２次元配列
のデータごとに演算処理を施し、この演算処理を全ての
枡目に施すことで画像情報全体を演算処理する。また、
画像情報の性格上、全体を一度にデータキャッシュメモ
リに格納できるほど小さな容量であることは稀で、かつ
一度演算処理が完了したデータが再び用いられる可能性
も低い。つまり、データキャッシュメモリから見れば、
演算処理が開始され処理が終了されるまでの間だけ、該
当する枡目のデータがデータキャッシュメモリに存在す
るので、演算制御装置による画像データの演算処理性能
が向上する。

【００２８】

【発明の実施の形態】図２には本発明の一実施例に係る
マイクロコンピュータのブロック図が示される。本実施
例に係るマイクロコンピュータ１は、代表的に示された
演算制御装置の一例である中央処理装置（以下単にＣＰ
Ｕとも記す）２、命令キャッシュメモリ３及びデータキ
ャッシュメモリ４を、単結晶シリコンのような１個の半
導体基板に備え、データキャッシュメモリ４と命令キャ
ッシュメモリ３が分離されたハーバードアーキテクチャ
を有する。また、本実施例のマイクロコンピュータ１
は、外部バスインタフェースとして、代表的に示された
アドレス出力回路５とデータ入出力回路６を有する。ア
ドレス出力回路５は、外部のアドレスバスＡＢＵＳに結
合され、データ入出力回路６は外部のデータバスＤＢＵ
Ｓに結合されることになる。尚、図２においてはリード
信号、ライト信号、データストローブ信号などのバスア
クセス制御信号などのための外部コントロールバスにつ
いては図示を省略してある。図２において７は、マイク
ロコンピュータ１の外部に配置されたメインメモリや補
助記憶装置などの大容量の外部記憶装置を代表する外部
メモリであり、命令キャッシュメモリ３とデータキャッ
シュメモリ４によるキャッシュの対象とされる。ＤＡＴ
Ａはデータ格納領域、ＰＲＧはプログラム格納領域であ
る。

【００２９】前記中央処理装置２は、命令キャッシュメ
モリ３を介してフェッチした命令を命令デコーダ１０で
デコードし、そのデコード結果に従って、代表的に図示
されたロード／ストア制御部１１及び演算制御部１２等
にデコード信号を供給する。ロード／ストア制御部１１
はロード命令やストア命令に代表されるデータ転送命令
を実行するためのアドレス生成や制御信号（データの方
向を指示するロード／ストア信号ＬＤ／ＳＴ）の生成を
行う。演算制御部１２は、前記デコード信号に基づいて
演算回路１３に含まれるレジスタの指定や演算器の操作
を行う。演算対象とされるデータは、ＣＰＵ２がロード
命令を実行することによってデータキャッシュメモリ４
のセレクタ１５からロードデータバスＬＤＢを介して前
記演算回路１３のレジスタにロードされ、外部メモリ７
にストアすべきデータは、ＣＰＵ２がストア命令を実行
することによって、ストアデータバスＳＴＢを介してデ
ータキャッシュメモリ４に供給される。尚、命令フェッ
チのためのプログラムカウンタや命令レジスタ等につい
ては図示していないが、そのプログラムカウンタの値は
命令キャッシュメモリ３に与えられ、それに応ずる命令
を命令キャッシュメモリ３が保有している場合には当該
命令は命令キャッシュメモリ３から命令レジスタに与え
られ、必要な命令を命令キャッシュメモリ３が保有して
いない場合には外部メモリ７のプログラム格納領域ＰＲ
Ｇからその命令を命令キャッシュメモリ３が読込んで命
令レジスタに与える。命令キャッシュメモリ３は、例え
ばプログラムカウンタの値に基づいて、将来利用される
であろうと予想される命令アドレスに対して命令プリフ
ェッチを行う場合もある。

【００３０】《データキャッシュメモリのノンブロッキ
ング構造》データキャッシュメモリ４は、複数語のデ
ータとそれらに共通の実効アドレス情報との格納領域を
有するキャッシュラインを複数ライン備えたキャッシュ
メモリ部２０と、前記キャッシュメモリ部２０のデータ
入力ポート側に配置されたリードデータバッファ２１
と、前記キャッシュメモリ部２０のデータ出力ポート側
に配置されたコピーバックバッファ（ライトデータバッ
ファとも称する）２２と、キャッシュ制御部２３、バー
ストリード／コピーバック制御部２４、及びロードキャ
ッシュ／ストアキャッシュ制御部２５を主体に構成され
る。前記キャッシュ制御部２３及びバーストリード／コ
ピーバック制御部２４は、ＣＰＵ２の命令実行によって
利用された（リードデータバッファ２１内の）一定のデ
ータを再利用可能にキャッシュメモリ部２０に保持させ
る第１のキャッシュ制御部とされる。前記ロードキャッ
シュ／ストアキャッシュ制御部２５はＣＰＵ２の命令実
行によって初期設定された制御情報に従ってデータを前
記キャッシュメモリ部２０に保持させる第２のキャッシ
ュ制御部とされる。

【００３１】キャッシュメモリ部２０は、特に制限され
ないが、ｎワードのデータＤＷ0〜ＤＷn-1を格納するデ
ータ部ＣＤＡＴＡと、前記データ部ＣＤＡＴＡに格納さ
れたデータに共通の実効アドレス情報を格納するキャッ
シュタグ部ＣＴＡＧと、ダーティービットＤと、バリッ
ドビットＶとを有するキャッシュラインＣＬＩＮＥを複
数ライン備える。図においてキャッシュメモリ部２０は
ダイレクトマップ形式のように図示されているが、イン
デックスアドレス情報ＡＩＤＸを共通化してダイレクト
マップを並列配置したようなセットアソシアティブ形式
であってもよい。キャッシュ制御部２３のアドレスレジ
スタに格納されたアドレス情報に代表されるように、一
つのキャッシュラインに含まれる複数のワードデータＤ
Ｗ0〜ＤＷn-1から一つのワードデータを選択するための
アドレス情報をワードアドレス情報ＡＷ、キャッシュラ
インを選択するためのアドレス情報をインデックスアド
レス情報ＡＩＤＸ、キャッシュタグ部ＣＴＡＧに格納さ
れるアドレス情報をタグアドレス情報ＡＴＡＧと称す
る。

【００３２】前記バリッドビットＶはそれを含むキャッ
シュラインの有効（実在又は確定）性をその論理値によ
って示し、例えば論理値”１”が有効、”０”が無効を
意味する。ダーティービットＤは、外部メモリ７とのア
クセスを極力少なくするコピーバック方式のデータキャ
ッシュメモリにおいて、キャッシュメモリ部２０の内容
が更新され外部メモリ７の内容に対し、キャッシュメモ
リ部２０のみが最新情報を記憶しているとき、適時(キ
ャッシュ・ラインの入れ替え時(リプレース))に外部メ
モリ７に書き戻し(コピーバック)が必要であることをそ
の論理値によって示し、例えば論理値”１”がコピーバ
ック必要、”０”がコピーバック不要を意味する。キャ
ッシュメモリ部は、例えばＳＲＡＭ（スタティック・ラ
ンダム・アクセス・メモリ）によって構成することがで
き、また、データ部ＣＤＡＴＡとキャッシュタグ部ＣＴ
ＡＧは別々のＳＲＡＭによって構成される場合が多い。

【００３３】前記リードデータバッファ２１は、所定の
キャッシュラインＣＬＩＮＥにエントリとして新たなデ
ータを格納するためのバッファ、若しくはデータをプリ
フェッチするときのバッファとして機能される。このリ
ードデータバッファ２１は、概略的には少なくとも一つ
のキャッシュラインＣＬＩＮＥに相当するデータ記憶領
域を有し、キャッシュラインと同様にｎワードのデータ
部ＲＢＤＡＴＡ、バリッドビットＶ及びリードバッファ
タグ部ＲＢＴＡＧを有する。ダーティービットＤは不要
である。リードバッファタグ部ＲＢＴＡＧはタグアドレ
ス情報ＡＴＡＧの格納領域を有する。更に、リードデー
タバッファ２１の内容を書き込むべきキャッシュライン
を選択するために必要なインデックスアドレス情報ＡＩ
ＤＸを、リードデータバッファが保有しなければならな
い場合には、リードバッファタグ部ＲＢＴＡＧはタグア
ドレス情報ＡＴＡＧと共にインデックスアドレス情報Ａ
ＩＤＸも保有する。更に、ロードキャッシュビットＬＣ
及びリード完了ビットＲＣを有する。リード完了ビット
ＲＣは、外部メモリ７からデータ部ＲＢＤＡＴＡにｎワ
ードのデータＤＷ0〜ＤＷn-1を読込み完了したことを示
すビットであり、読込み開始してから完了するまでの間
は例えば論理値”０”にされる。ロードキャッシュビッ
トＬＣは、リードデータバッファ２１に読込んだデータ
を無条件にキャッシュメモリ部２０に転送許可か否かを
示すビットであり、”１”は転送可、”０”は不可を意
味する。

【００３４】リードデータバッファ２１のデータ部ＲＢ
ＤＡＴＡには、外部メモリ７からリードデータバスＲＤ
Ｂに読込まれたデータがセレクタ１７を介して供給され
る。リードデータバッファ２１のデータ部ＲＢＤＡＴＡ
が保有するデータは、キャッシュメモリ部２１のデータ
入力ポートを介してそのデータ部ＣＤＡＴＡに並列的に
内部転送可能にされる。リードバッファタグ部ＲＢＴＡ
Ｇが保有するタグアドレス情報はキャッシュタグ部ＣＴ
ＡＧに内部転送可能にされる。

【００３５】前記コピーバックバッファ２２は、コピー
バック制御に利用されるバッファであり、概略的には少
なくとも一つのキャッシュライン分のデータ記憶領域を
有し、キャッシュラインと同様にｎワードのデータ部Ｃ
ＢＤＡＴＡ、バリッドビットＶ、コピーバックバッファ
タグＣＢＴＡＧ、及びコピー完了ビットＣＣを有する。
ダーティービットＤは不要である。コピーバックバッフ
ァタグＣＢＴＡＧはタグアドレス情報ＡＴＡＧとインデ
ックスアドレス情報ＡＩＤＸの格納領域を含み、これに
格納されたアドレス情報によってコピーバック先のアド
レスを特定する。コピー完了ビットＣＣは、コピーバッ
クバッファ２２に所定のキャッシュラインの情報が転送
されてから、それが外部メモリ７に書き戻し完了される
まで論理値”０”に保たれる。バリッドビットＶは、書
込み完了された後に無効を意味する論理値に変更され
る。

【００３６】コピーバックバッファ２２のデータ部ＣＢ
ＤＡＴＡは、キャッシュメモリ部２０のデータ部ＣＤＡ
ＴＡから並列的にデータの転送を受ける。コピーバック
バッファ２２が保有するデータは、セレクタ１９を介し
てライトデータバスＷＤＢに供給可能にされる。

【００３７】前記キャッシュ制御部２３は、ヒット判定
とキャッシュラインのリプレースを制御する。ＣＰＵ２
がロード命令又はストア命令を実行するとき、そのアク
セスアドレス情報及びロード／ストア信号ＬＤ／ＳＴが
キャッシュ制御部２３に供給される。キャッシュ制御部
２３は、供給されたアドレス情報に含まれるタグアドレ
ス情報ＡＴＡＧによってキャッシュメモリ部２０をイン
デックスする。それによって選択されたキャッシュライ
ンＣＬＩＮＥのキャッシュタグ部ＣＴＡＧの情報と前記
タグアドレス情報ＡＴＡＧがコンパレータ２６で比較さ
れ、その比較結果信号２６Ａがヒット判定／リプレース
制御部２７に与えられる。更にインデックスされたキャ
ッシュラインのバリッドビットＶ及びダーティービット
Ｄがヒット判定／リプレース制御回路２７に与えられ
る。同様にリードバッファタグ部ＲＢＴＡＧの情報と前
記タグアドレス情報ＡＴＡＧがコンパレータ２８で比較
され、その比較結果信号２８Ａがヒット判定／リプレー
ス制御部２７に与えられ、更に、リードデータバッファ
２１のリード完了ビットＲＣ、ロードキャッシュビット
ＬＣ及びバリッドビットＶもヒット判定／リプレース制
御部２７に与えられる（その伝送経路は図２には図示を
省略している）。

【００３８】これによってヒット判定／リプレース制御
部２７は、コンパレータ２４，２８の比較結果信号２４
Ａ、２８Ａによって、そのときのＣＰＵ２からのアクセ
スアドレス情報に対応されるデータがキャッシュメモリ
部２０又はリードデータバッファ２１が保有しているか
否かを判定する。必要なデータがキャッシュメモリ４に
格納されている場合、それが有効か否かはバリッドビッ
トＶによって判定される。また、リードデータバッファ
２１が現在読込み動作中であるか否かはリード完了ビッ
トＲＣによって判定される。

【００３９】必要なデータがキャッシュラインＣＬＩＮ
Ｅ又はリードデータバッファ２１に有効な状態で存在す
る場合をヒットと称する。ヒットの状態がキャッシュメ
モリ部２０で得られたとき、ロードの指示に対しては、
前記インデックスされたキャッシュラインのデータ部Ｃ
ＤＡＴＡのデータがワードアドレス情報ＡＷによりセレ
クタ１５で選択されて演算回路１３にロードされる。ス
トアが指示されている場合、ヒットの状態がキャッシュ
メモリ部２０で得られたときは、前記インデックスされ
たキャッシュラインのデータ部ＣＤＡＴＡの対応するワ
ードに演算回路１３から出力されるデータがストアされ
る。このとき当該キャッシュラインのダーティービット
Ｄを”１”にして、当該ラインのデータが変更されたこ
とを明示する。尚、図示を省略するが、ストアバスＳＴ
Ｂとキャッシュメモリ部２０の入力ポートとの間には、
１７と同様のワードアドレス情報ＡＷにて出力経路が選
択されるセレクタが設けられている。

【００４０】ヒットの状態がリードデータバッファ２１
で得られたとき、ロードの指示に対しては図示を省略す
る経路を介してそのデータ部ＲＢＤＡＴＡのデータがセ
レクタ１５に供給され、ワードアドレス情報ＡＷによっ
て選択されて演算回路１３にロードされる。その後、リ
ードデータバッファ２１の情報は後述のリプレース制御
を介してキャッシュメモリ部２０に格納される。このと
き前記ロードキャッシュビットＬＣは”１”にされてい
る。ストアが指示されている場合に、ヒットの状態がリ
ードデータバッファ２１で得られたときは、図示を省略
する経路を介して演算回路１３のデータがセレクタ１７
に供給され、セレクタ１７がワードアドレス情報ＡＷで
制御されることにより、そのデータがリードバッファデ
ータ部ＲＢＤＡＴＡの所要のワードに格納される。その
後、後述のリプレース制御が行われ、リードデータバッ
ファ２１の情報は新たなエントリとしてキャッシュメモ
リ部２１に追加される。このときロードキャッシュビッ
トＬＣは同じく”１”にされている。

【００４１】必要なデータがキャッシュラインＣＬＩＮ
Ｅとリードデータバッファ２１の何れにも存在しない場
合、或いは存在しても無効な状態で存在する場合をミス
ヒットと称する。キャッシュ制御部２３は、ミスヒット
を検出すると、そのときのアクセスアドレスをバースト
リード／コピーバック制御部２４に与え、外部メモリ７
から、必要なデータをリードデータバッファ２１に読込
むバーストリード制御を起動させる。リードデータバッ
ファ２１へのバーストリード制御の詳細については後で
説明するが、ロードが指示されているときは、リードデ
ータバッファ２１へのバーストリードが完了されるのを
待つことなく、リードデータバスＲＤＢに読込まれたデ
ータをセレクタ１５で選択してロードすべきデータが演
算回路１３に供給されるようになっている。ストアが指
示されているときは、リードデータバッファ２１にデー
タが読込まれると、読込まれたデータは、後述のリプレ
ース制御を介してキャッシュメモリ部２０の所定のキャ
ッシュラインに格納される。そしてこのキャッシュライ
ンに対しては、ストアすべきデータの入れ替えが行われ
る。キャッシュミスに際して前記ロードキャッシュビッ
トＬＣは”１”に設定されている。

【００４２】前記リプレース制御は、リードデータバッ
ファ２１が保持する情報をキャッシュメモリ部２０に格
納する制御であり、キャッシュ制御部２３は、キャッシ
ュミス等によってリードデータバッファ２１へのデータ
読込みが完了されると、キャッシュメモリ部２０におい
て、バリッドビットＶが無効を明示しているキャッシュ
ラインがあるかを調べ、それが存在する場合には、当該
キャッシュラインにリードデータバッファ２１の内容を
書き込み制御する。バリッドビットＶが無効を明示して
いるキャッシュラインが存在しない場合は、ＬＲＵ（Le
ast Recentry Used）等のアルゴリズムに従って、優先
度の低いキャッシュラインを選択し、当該キャッシュラ
インにリードデータバッファ２１の内容を書き込み制御
する。このとき、書込み対象キャッシュラインのダーテ
ィービットＤがコピーバックの必要性を明示している場
合には、当該キャッシュラインを書き換える前に、その
キャッシュラインの情報をコピーバックバッファ２２に
内部転送しておく。尚、データのプリフェッチを前提に
していない場合には、リードデータバッファに読み込ん
だデータは、必ずキャッシュにリプレースされるため、
予め決めたラインがダーティーなら、リードデータバッ
ファへの読み込み開始以前か並行してコピーバックバッ
ファにデータを内部転送するのが一般的である。

【００４３】バーストリード／コピーバック制御部２４
は、外部メモリ７からリードデータバッファ２１へのバ
ーストリード制御と、コピーバックバッファ２２から外
部メモリ７へのコピーバック制御を行う。

【００４４】バーストリード／コピーバック制御部２４
は、キャッシュ制御部２３からバーストリードが指示さ
れると、キャッシュ制御部２３から転送されるアドレス
情報を受け取る。このときのワードアドレス情報ＡＷは
ワードカウンタＷＣＮＴにプリセットされる。ワードカ
ウンタＷＣＮＴはデータ部ＲＢＤＡＴＡのワード数に応
ずるビット数を有するカウンタであり、それにプリセッ
トされた値を初期値とし、順次ワードカウンタＷＣＮＴ
の値を更新しながら、タグアドレス情報ＡＴＡＧ、イン
デックスアドレス情報ＡＩＤＸ及びワードカウンタＷＣ
ＮＴの値をアクセスアドレス情報として外部メモリ７を
リードアクセスする。例えばワード単位でアクセスされ
たデータは、ワードカウンタＷＣＮＴの値によって選択
制御されるセレクタ１７によってリードデータバッファ
２１の対応するワードに順次格納され、ワードカウンタ
ＷＣＮＴが一巡されることによって、リードデータバッ
ファ２１へのデータＤＷ0〜ＤＷn-1のバーストリードが
完了される。前記ミスヒットに起因して指示されたバー
ストリードの場合、それが完了されると、キャッシュ制
御部２３は、リードデータバッファ２１の内容をキャッ
シュメモリ部２０に転送制御する。

【００４５】前記バーストリードは、キャッシュミスに
起因して起動される他、特に制限されないが、第１のデ
ータプリフェッチ又は第２のデータプリフェッチの指示
によっても起動される。第１のデータプリフェッチは、
キャッシュヒットの状態に続けてキャッシュ制御部２３
から指示される。第２のデータプリフェッチは、後述す
るロードキャッシュ／ストアキャッシュ制御部２５から
の指示に基づいて起動される。第１のデータプリフェッ
チは、特に制限されないが、キャッシュヒットが検出さ
れたとき、ヒットに係るキャッシュラインが保有してい
るデータに対してアドレスが連続するデータを別のキャ
ッシュラインやリードデータバッファ２１が保有せず、
且つ、リードデータバッファ２１が有効なデータを保有
せず現在動作されていないことを条件に、上記ヒットに
係るキャッシュラインが保有するデータに対してアドレ
スが連続する次のデータをバーストリードによってリー
ドデータバッファ２１にプリフェッチする動作である。
第１のプリフェッチ動作の起動によってリードデータバ
ッファ２１にプリフェッチされたデータは、それが１度
利用されることを条件に、キャッシュメモリ部２０に格
納される。即ち、第１のデータプリフェッチに際して、
前記ロードキャッシュビットＬＣは”０”に設定され、
プリフェッチされたデータは無条件でキャッシュメモリ
部２０に転送されず、一度利用されて初めてキャッシュ
メモリ部２０に転送される。第１のプリフェッチ動作に
よってリードデータバッファ２１にプリフェッチされた
データはそれが利用されなければリードデータバッファ
２１残ることになるが、キャッシュミスヒットが検出さ
れた場合におけるバーストリードは、リードデータバッ
ファ２１が動作されていない限り、そのバリッドビット
ＶやロードキャッシュビットＬＣに関係なく強制的に行
われるため、第１のプリフェッチにてプリフェッチされ
たデータがいつまでもリードデータバッファ２１に残る
不都合はないように考慮されている。第２のプリフェッ
チについての詳細は後述する。

【００４６】バーストリード／コピーバック制御部２４
は、コピーバックバッファ２２の格納データが有効であ
ることをバリッドビットＶによって検出し、且つ、コピ
ーバックバッファ２２へのデータ転送が完了しているこ
とをコピー完了ビットＣＣによって検出すると、外部バ
ス（ＤＢＵＳ，ＡＢＵＳ）が空いているタイミングを利
用して、コピーバックバッファ２２のデータ部ＣＢＤＡ
ＴＡに格納されているデータを順次セレクタ１９で選択
して外部メモリ７に書込み制御を行う。書込みアドレス
は、コピーバックバッファ２２のコピーバックバッファ
タグ部ＣＢＴＡＧが保有しているタグアドレス情報ＡＴ
ＡＧとインデックスアドレス情報ＡＩＤＸがバーストリ
ード／コピーバック制御部に２４に与えられて特定され
る。ワードアドレス情報はワードカウンタＷＣＮＴを一
巡させて順次生成される。セレクタ１９の選択制御はワ
ードカウンタＷＣＮＴの出力によって行われる。コピー
バックが完了した後、コピーバックバッファ２２のバリ
ッドビットＶが”０”にされ、それが保有するデータが
無効であることを表明する。

【００４７】《ロードキャッシュ／ストアキャッシュ制
御》次に、前記ロードキャッシュ／ストアキャッシュ
制御部２５について詳細を説明する。図２はノンブロッ
キング化のための構成を主体としてキャッシュメモリ装
置を図示してあり、前記ロードキャッシュ／ストアキャ
ッシュ制御部２５については簡略化されて図示されてい
る。図１は図２では簡略化されて図示されているところ
のロードキャッシュ／ストアキャッシュ制御部２５を主
体として図２と同じマイクロコンピュータを示してい
る。

【００４８】ロードキャッシュ／ストアキャッシュ制御
部２５は、前述の通り、リードデータバッファ２１とコ
ピーバックバッファ２２を備えることによって実現され
るノンブロッキング機構を有するデータキャッシュメモ
リ４にＣＰＵ２の動作とは独立してデータキャッシュメ
モリ４へのロード/ストアを行う一種のデータキャッシ
ュメモリへのダイレクトメモリアクセス（ＤＭＡ）制御
手段のように機能されるものである。ＣＰＵ２は、ロー
ドキャッシュ／ストアキャッシュ制御部２５にデータ転
送の開始ならびに終了アドレス等を動作開始時ならびに
任意のタイミングで書き替え可能にされ、バスが空いて
いる適時に外部メモリ７からデータキャッシュメモリ４
への必要なデータのプリフェッチ、そして、データキャ
ッシュメモリ４のヒット率を高めるために、演算処理が
完了したデータをデータキャッシュメモリ４から外部メ
モリ７へコピーバックさせる制御を行う。

【００４９】ロードキャッシュ／ストアキャッシュ制御
部２５は、図１に例示されるように、キャッシュライン
アドレスレジスタ３０、エンドアドレスレジスタ３１、
アドレスコンパレータ３２、オフセットアドレスレジス
タ３３、アドレス加算器３７及びプリフェッチ制御回路
３４を備えている。前記キャッシュラインアドレスレジ
スタ３０、エンドアドレスレジスタ３１及びオフセット
アドレスレジスタ３３は、ＣＰＵ２によって初期設定さ
れる。キャッシュラインアドレスレジスタ３０には、プ
リフェッチすべきデータの先頭アドレスが設定され、エ
ンドアドレスレジスタ３１にはプリフェッチすべきデー
タの最終アドレス（エンドアドレス）が設定される。設
定されるアドレス情報は、ＣＰＵ２が管理するアドレス
空間におけるフルアドレス（アドレス情報の全ビット）
であっても、或いはワードアドレス情報を除いた上位側
のアドレス情報即ちタグアドレス情報ＡＴＡＧとインデ
ックスアドレス情報ＡＩＤＸ（単にキャッシュラインア
ドレス情報とも称する）だけであってもよい。以下の実
施例では、キャッシュラインアドレス情報の場合につい
て説明する。オフセットアドレスレジスタ３３には、一
つのキャッシュラインＣＬＩＮＥに含まれるキャッシュ
データ部ＣＤＡＴＡの先頭ワードと終端ワードとの間の
データ語数を単位とするアドレスオフセット情報が格納
される。例えば、外部メモリ７のアドレスがワードを単
位とするアドレス（ワードアドレス）であって一つのリ
ードバッファデータ部ＲＢＤＡＴＡの語数が８ワードで
ある（キャッシュデータ部ＣＤＡＴＡのデータ語数でも
ある）とするならば、前記オフセット情報が”１”であ
る場合は、１キャッシュライン分のキャッシュデータ部
ＣＤＡＴＡに相当するアドレスオフセットを意味し、前
記オフセット情報が”２”である場合は、２キャッシュ
ライン分のキャッシュデータ部ＣＤＡＴＡに相当するア
ドレスオフセットを意味する。キャッシュラインアドレ
スレジスタ３０はテンポラリなアドレスレジスタとして
機能され、それに初期設定されたアドレス情報は、アド
レス加算器３７によって順次オフセットアドレスレジス
タ３３に設定されたオフセット情報が加算されて更新さ
れる。したがって、１キャッシュライン分のアドレスオ
フセット情報（“１”）が設定されている場合には、キ
ャッシュラインアドレスレジスタ３０の値に従って連続
したアドレスのデータがプリフェッチされることにな
る。２キャッシュライン分のアドレスオフセット情報
（“２”）が設定されている場合には、１キャッシュラ
イン飛びのデータプリフェッチ、すなわち、１キャッシ
ュライン分のデータをプリフェッチした後は、次の１キ
ャッシュライン分のデータアドレスを飛び越えて、その
次の１キャッシュライン分のデータがプリフェッチされ
ることになる。更新された前記キャッシュラインアドレ
スレジスタ３０のアドレス情報は、アドレスコンパレー
タ３２によりエンドアドレスレジスタ３１の設定値と比
較される。

【００５０】前記プリフェッチ制御部３４は、ＣＰＵ２
からロードキャッシュ／ストアキャッシュの起動要求が
あると、前記キャッシュラインアドレスレジスタ３０の
出力によって、データプリフェッチ（第２のデータプリ
フェッチ）及び書き戻しの制御を前記キャッシュ制御部
及びバーストリード／コピーバック制御部２４を利用し
て行う。３５Ａはロードキャッシュの起動要求信号、３
５Ｂはストアキャッシュの起動要求信号であり、ＣＰＵ
２の命令デコーダ１０で生成されて供給される。また、
前記プリフェッチ制御部３４はリードデータバッファ２
１とコピーバックバッファ２２のフル／エンプティーの
状態を検出する。リードデータバッファ２１のエンプテ
ィー状態とは、外部メモリ７からのデータ読込み動作が
行われておらず、また、キャッシュミスに起因して読込
まれたデータがキャッシュメモリ部２０に転送完了され
ている状態である。この状態はリード完了ビットＲＣ
＝”１”及びバリッドビットＶ＝”０”（ロードキャッ
シュビットＬＣは不問）又は、リード完了ビットＲＣ
＝”１”、バリッドビットＶ＝”１”及びロードキャッ
シュビットＬＣ＝”０”によって検出される。後者は前
記第１のプリフェッチによってリードデータバッファ２
１にデータがプリフェッチされたままになっている状態
である。その他の状態がリードデータバッファ２１のフ
ル状態である。コピーバックバッファ２２のエンプティ
ー状態とは、コピー完了ビットＣＣが”１”でバリッド
ビットＶが”０”の状態によって検出される。その他の
状態がコピーバックバッファ２２のフル状態である。

【００５１】前記ロードキャッシュ／ストアキャッシュ
制御部２５は、キャッシュラインアドレスレジスタ３
０、エンドアドレスレジスタ３１及びオフセットアドレ
スレジスタ３３をそれぞれ備えた制御チャネルを複数チ
ャネル備えることができる。この場合に、ロードキャッ
シュ／ストアキャッシュの起動は制御チャネルを指定し
て行われることになる。例えば起動要求信号３５Ａ，３
５Ｂを制御チャネル毎に設けることができる。

【００５２】ロードキャッシュ／ストアキャッシュ起動
前には、レジスタ間データ転送命令（ＭＯＶ命令など）
によってキャッシュラインアドレスレジスタ３０、エン
ドアドレスレジスタ３１、及びオフセットアドレスレジ
スタ３３の初期設定が行われる。キャッシュラインアド
レスレジスタ３０には転送開始キャッシュラインアドレ
ス、エンドアドレスレジスタ３１には転送終了キャッシ
ュラインアドレス、オフセットアドレスレジスタ３３に
はキャッシュラインアドレスへの加算値がそれぞれ初期
設定される。制御チャネルが複数存在する場合には各レ
ジスタは制御チャネル毎に別々のアドレスが割り当てら
れている。そのような初期設定は、処理に必要な単数又
は複数の制御チャネルに対して行われる。データの転
送、即ち、データプリフェッチを行うロードキャッシュ
（ＬＤＣ）又は専らコピーバックを行うストアキャッシ
ュ（ＳＴＣ）が完了した制御チャネルには適宜のタイミ
ングで再設定を行うことで、次の転送のための初期設定
が行われる。

【００５３】上記の設定が完了した制御チャネルに対し
ては、任意の時点でＣＰＵ２はＬＤＣまたはＳＴＣを起
動する命令を実行し、ＬＤＣ又はＳＴＣの起動要求信号
３５Ａ又は３５Ｂを活性化する。制御チャネルの指定
は、制御チャネル毎に設けられた起動要求信号３５Ａ、
３５Ｂで行えばよく、ＬＤＣまたはＳＴＣを起動する命
令には、制御チャネルの識別子を設けておけばよい。

【００５４】図３にはＬＤＣが起動されたときに行われ
るプリフェッチ制御回路３４での制御手順のフローチャ
ートが示される。ＬＤＣが起動されると、プリフェッチ
制御回路３４はリードデータバッファ２１がエンプティ
状態であるか否かを、ＲＣ，Ｖ，ＬＣの各ビットから判
定する（ステップＳ１）。プリフェッチ制御回路３４
は、エンプティ状態であることを検出すると、今度は、
キャッシュメモリ部２０のキャッシュラインＣＬＩＮＥ
単位で、以下の処理を行う。先ず、キャッシュラインア
ドレスレジスタ３０から出力されるキャッシュラインア
ドレスに対応されるキャッシュラインが有効な状態で存
在するか否かが判定される（ステップＳ２）。即ち、そ
のキャッシュラインアドレス情報をキャッシュ制御部２
３に与え、それに含まれるインデックスアドレス情報Ａ
ＩＤＸにてキャッシュメモリ部２０をインデックスさ
せ、それによってコンパレータ２６から得られる信号２
６Ａと、インデックスされたキャッシュラインＣＬＩＮ
ＥのバリッドビットＶとから、判定する。

【００５５】有効なキャッシュラインが存在する場合に
は、そのキャッシュラインアドレスに対して外部メモリ
７からリードデータバッファ２１へのデータプリフェッ
チ動作を含むデータロードの処理は必要ない。この場合
には、前記アドレス加算器３７が、キャッシュラインア
ドレスレジスタ３０の値にオフセットアドレスレジスタ
３３のオフセット値を加算してキャッシュラインアドレ
ス情報を更新する。

【００５６】有効なキャッシュラインが存在しない場合
にはキャッシュメモリ部２０にキャッシュラインの空き
があるかを判定する（ステップＳ４）。この判定は、キ
ャッシュメモリ部２０でインデックスされたキャッシュ
ラインＣＬＩＮＥが含むバリッドビットＶとダーティー
ビットＤを参照することによって判定される。尚、前記
キャッシュラインの空きの判定において、クリーンの場
合（Ｄ＝”０”、Ｖ＝”１”）には、すでに読み込んだ
にもかかわらず、更新される前に無効になったキャッシ
ュラインが存在することをＣＰＵに（プログラムに）知
らせるために、警告を発生するようにしてもよい。この
警告は、データ処理のパフォーマンスを解析する場合に
利用することができる。

【００５７】有効なキャッシュラインが存在せず、キャ
ッシュラインが空いている場合には、そのときのキャッ
シュラインアドレス情報をバーストリード／コピーバッ
ク制御部２４に与え、そのキャッシュラインアドレス情
報に従って外部メモリ７からリードデータバッファ２１
へのバーストリード動作をさせる。このときロードキャ
ッシュ／ストアキャッシュ制御部２５はロードキャッシ
ュビットＬＣを”１”に設定することにより、バースト
リード／コピーバック制御部２４は、リードデータバッ
ファ２１にバースト転送されたデータを、すぐに前記空
いているキャッシュラインに内部転送し、その後、リー
ドデータバッファ２１のバリッドビットＶを”０”に変
更する（ステップＳ５）。即ちこの処理は、図３のステ
ップＳ５においてＬＤと記載され、ＣＰＵ２がキャッシ
ュメモリ２をアクセスしていない間隙を縫って行われる
ところの、外部メモリ７からリードデータバッファ２１
への１キャッシュライン分のバーストリードと、同じく
ＣＰＵ２によってキャッシュメモリ部２０がアクセスさ
れていない間隙を縫って行われるところの、リードデー
タバッファ２１からキャッシュラインへの書込みの一連
の動作を意味する。その後、前記ステップＳ３の処理を
行ってキャッシュラインアドレスを更新する。

【００５８】有効なキャッシュラインが存在せず、しか
もキャッシュラインが空いていない場合には、コピーバ
ックバッファ２２がエンプティー状態であるか否かをコ
ピーバック完了ビットＣＣなどを参照し、外部メモリ７
への転送完了かつキャッシュメモリ部２０からの読み込
みがなされていないかを判定する（ステップＳ６）。コ
ピーバックバッファ２２がエンプティー状態であるなら
ば、ダーティなキャッシュライン（Ｄ＝”１”のキャッ
シュライン）に対し、ＬＲＵ等の論理に従って優先度の
低いものをコピーバックバッファ２２に内部転送させる
（ステップＳ７）。内部転送制御はキャッシュ制御部２
３が行う。コピーバックバッファ２２への内部転送によ
って空いたキャッシュラインには、前記ステップＳ１の
判定に戻った後、リードデータバッファ２１のデータが
書き込まれる。その後、前記ステップＳ３の処理にてキ
ャッシュラインアドレスの更新が行われる。コピーバッ
クバッファ２２に送られたデータは、外部バスが空いた
時点で、バーストリード／コピーバック制御部２４が外
部メモリ７に書込み制御する。前記有効なキャッシュラ
インが存在せず、しかもキャッシュラインが空いていな
い場合に、コピーバックバッファ２２がフル状態である
ならば、それがエンプティー状態になるまで待って、上
記動作が行われることになる。

【００５９】上記動作は、キャッシュラインアドレス＞
エンドキャッシュラインアドレスがアドレスコンパレー
タ３２で判定されるまで繰り返される（ステップＳ
８）。アドレスコンパレータ３２はその条件を検出する
と、ＬＤＣ完了通知信号３６（LDC-END発行）によって
ＬＤＣ動作の完了をＣＰＵ２に通知し（ステップＳ
９）、ＬＤＣ動作を完了する。このＬＤＣ完了通知信号
３６は例えば割込み信号とされ、これによってＣＰＵ２
は、別の制御チャネルに対するＬＤＣ／ＳＴＣの起動、
或いは制御チャネルに対する新たな制御情報の初期設定
が可能であることを直接的に認識する。

【００６０】図４にはＳＴＣが起動されたときに行われ
るプリフェッチ制御回路３４での制御手順のフローチャ
ートが示される。ＳＴＣが起動されると、プリフェッチ
制御回路３４はコピーバックバッファ２２がエンプティ
ー状態であるか否かを判定する（ステップＳ１０）。コ
ピーバックバッファ２２がエンプティー状態の時、制御
回路３４は、キャッシュメモリ部２０のキャッシュライ
ンＣＬＩＮＥ単位で、以下の処理を行う。先ず、キャッ
シュラインアドレスレジスタ３０から出力されるキャッ
シュラインアドレスに対応されるキャッシュラインが有
効な状態で存在するか否かが判定される（ステップＳ１
１）。有効なキャッシュラインが存在しない場合には、
外部メモリ７へのストア処理を行わず、キャッシュライ
ンアドレスレジスタ３０の値にオフセットレジスタ３３
のオフセット値を加算してキャッシュラインアドレス情
報を更新する（ステップＳ１２）。

【００６１】有効なキャッシュラインが存在する場合に
は、そのキャッシュラインがダーティーかクリーンかを
判定する（ステップＳ１３）。有効なキャッシュライン
は存在するが、当該キャッシュラインがクリーンである
場合にも、外部メモリ７へのストア処理を行わず、前記
ステップＳ１２の処理にてキャッシュラインアドレスを
更新する。クリーンの場合には、そのキャッシュライン
を無効にする処理又は前記と同様に警告を発生する処理
を加えても良い。

【００６２】有効なキャッシュラインが存在し、しか
も、当該キャッシュラインがダーティーの場合には、コピ
ーバックバッファ２２が保有しているデータを外部メモ
リ７にバースト転送してコピーバックを行う（ステップ
Ｓ１４）。ここで言うコピーバックとは、ＣＰＵ２がキ
ャッシュメモリにアクセスしていない間隙をぬってキャ
ッシュメモリ部からコピーバックバッファへのデータロ
ードと、外部バスが空いた時点でコピーバックバッファ
２２から外部メモリへの１キャッシュライン分のデータ
のコピーバックとの一連の動作を意味するものである。
コピーバック処理の後は、ステップＳ１２の処理にてキ
ャッシュラインアドレスを次のアドレスに更新する。

【００６３】上記動作は、キャッシュラインアドレス＞
エンドキャッシュラインアドレスがアドレスコンパレー
タ３２で判定されるまで繰り返される（ステップＳ１
５）。アドレスコンパレータ３２はその条件を検出する
と、ＳＴＣ完了通知信号３６（STC-END発行）によって
ＳＴＣ動作の完了をＣＰＵ２に通知し（ステップＳ１
６）、ＳＴＣ動作を完了する。この信号３６は例えば割
込み信号とされ、これによってＣＰＵ２は、別の制御チ
ャネルに対するＳＴＣ又はＬＤＣの起動、或いは制御チ
ャネルに対する新たな制御情報の初期設定などが可能で
あることを直接的に認識する。

【００６４】本実施例では、ＣＰＵ２による演算処理を
最優先にするために、ロードキャッシュ／ストアキャッ
シュ（ＬＤＣ／ＳＴＣ）に対して、ＣＰＵ２の命令実行
によるロード／ストアを優先させるものとされる。その
制御のためには、キャッシュ制御部２３が、ＣＰＵ２か
らのアクセス要求とロードキャッシュ・ストアキャッシ
ュ制御部２５からのアクセス要求とをそのように調停す
る。ＣＰＵ２による命令フェッチとの関係においては、
命令キャッシュメモリ４の制御部とデータキャッシュメ
モリ３の制御部との間では相互に外部バスアクセスが競
合しないように排他的にバーストリード及びコピーバッ
クが認められるようになっている。

【００６５】前記ロードキャッシュの制御は専らキャッ
シュメモリ部２０にデータをプリフェッチするための制
御である。この制御において、データプリフェッチのた
めの空き領域の確保を、データプリフェッチに並行する
コピーバックの制御で実現している。前記ストアキャッ
シュの制御は、データプリフェッチのための空き領域を
専らキャッシュメモリ部２０に確保するための処理とさ
れ、新たなデータプリフェッチは行わない制御とされ
る。

【００６６】《ＪＰＥＧへの応用》次に、上記実施例
のデータキャッシュメモリ４における前記ＬＤＣやＳＴ
Ｃによるデータプリフェッチの適用例を説明する。画像
情報や音声情報等のマルチメディア情報の通信を効率的
に実現するための情報符号化（情報圧縮）技術の国際標
準として例えばＤＣＴ（Discrete Cosine Transfer＝離
散コサイン変換）方式によるＪＰＥＧ（Joint Photogra
phic Expert Group）がある。図５にはＪＰＥＧに対応
する符号化系と復号化系の基本的なブロック図が示され
る。符号化器４０は原画像の情報を離散コサイン変換
（ＤＣＴ）し、これを量子化した後に、例えばハフマン
符号化して、パラメータと共に符号化されたデータを伝
送路４１に出力可能にする。復号化器４２は、パラメー
タと共に符号化されたデータが伝送路４１から供給され
たとき、それをハフマン復号化し、逆量子化を行った
後、逆離散コサイン変換（ＩＤＣＴ）を施して再生画像
を生成する。量子化及び逆量子化にはその規則が格納さ
れた量子化テーブル４３が参照され、また、ハフマン符
号化及びハフマン復号化にはその規則が格納された符号
化テーブル４４が参照される。

【００６７】前記符号化器４０及び復号化器４２は上記
実施例に係るマイクロコンピュータ１で実現される。換
言すれば、高い演算処理能力を有するＣＰＵ２により、
符号化及び復号化の処理をソフトウェアを介して実現す
る。このとき、符号化及び復号化のためのプログラムは
前記外部メモリ７から命令キャッシュメモリ３に読込ま
れて利用される。原画像や再生画像のデータは、上記実
施例に従えば外部メモリ７が保持することになるが、演
算処理の過程においては、前記データキャッシュメモリ
４に一時的に読込まれＣＰＵ２によって利用される。

【００６８】上述の符号化及び復号化の処理は、システ
ムリソースの効率的な利用という観点から、画像データ
全体を一括して演算処理するのではなく、データをブロ
ック分割し、分割されたデータ毎に行われ、順次この処
理が分割されたデータの全てに対して施されることで画
像データ全体を演算処理することができる。例えば画像
データのブロック分割は、図６に示された一つのフレー
ムに着目すると、２次元配列された８×８ピクセル単位
でブロック分割することができる。このとき、画像がフ
ルカラーであれば、１ピクセル当たりのデータ量は２４
ビット（例えばＲ：８ビット、Ｇ：８ビット、Ｂ：８ビ
ットなど）とされ、前記一つのブロックのデータバイト
数は、８×８×３＝１９２ｂｙｔｅ（バイト）とされ
る。

【００６９】また、画像データの性格上、その全体を一
度に前記データキャッシュメモリ４に格納できるほど小
さな容量であることは稀で、かつ一度演算処理が完了し
たデータが再び用いられる可能性も低い。すなわち、デ
ータキャッシュメモリ４から見れば、演算処理が開始さ
れ処理が終了されるまでの間のみ、該当する枡目のブロ
ックのデータがキャッシュメモリに存在すればＣＰＵ２
は外部メモリ７をアクセスするための命令の実行を一時
的に中断することなく、ＣＰＵ２の演算処理性能は高い
値を維持できることになる。言い換えれば、ＣＰＵ２が
特定のブロックの画像データに対して演算処理を実行し
ている間に、ＣＰＵ２の演算処理とは独立して、現在処
理を実行している次の枡目のブロックのデータを外部メ
モリ７からデータキャッシュメモリ４にプリフェッチ
し、かつ演算処理を完了した前のブロックのデータをデ
ータキャッシュメモリ４から外部メモリ７へ効率良くコ
ピーバックができれば、小容量のデータキャッシュメモ
リ４においても性能向上に多大な効果がある。このよう
な観点から、前記データキャッシュメモリ４におけるロ
ードキャッシュ／ストアキャッシュ（ＬＤＣ／ＳＴＣ）
制御を利用する。ＬＤＣ／ＳＴＣ制御によるデータプリ
フェッチは、上記実施例の説明から明らかなように、Ｃ
ＰＵ２の命令実行によってデータキャッシュメモリ４が
動作されず且つ外部バスが利用されない間隙を縫って行
われることになる。したがって、ＣＰＵ２の命令実行に
よってデータキャッシュメモリ４が間段なく動作されて
いなければ、ＬＤＣ／ＳＴＣ制御によるデータプリフェ
ッチ及びコピーバックが可能になる。

【００７０】図５の例において前記ＤＣＴ及びＩＤＣＴ
では、ブロックに分割された各ピクセルのデータに対し
て積和演算が繰り返し行われる。このアルゴリズムの詳
細についてはここでは言及しないが、その内容は例えば
株式会社ＣＱ出版社から発行されたインタフェース（１
９９１年１１月号）の第１６０頁〜第１７３頁に記載さ
れた「カラー静止画像の国際標準符号化方式−ＪＰＥＧ
アルゴリズム−」等によって公知である。

【００７１】前記積和演算は、演算対象とされるピクセ
ルのデータやパラメータがレジスタに読込まれた後、演
算ルーチンに入って行われる。データキャッシュメモリ
は演算対象とされるピクセルデータをレジスタにロード
するときに利用され、計算ルーチンでは毎回データキャ
ッシュメモリ４が利用されることはなく、それに並行し
てデータキャッシュメモリ４では前記ＬＤＣ／ＳＴＣ制
御による処理を行うことができる。

【００７２】図７〜図１０には、ＤＣＴやＩＤＣＴの演
算を一般化した行列演算のための命令記述の一例が示さ
れる。演算内容は図７の（Ａ）に示される行列演算であ
る。ｘ１，ｘ３，ｘ５，ｘ７は代表的に示されたピクセ
ルのデータ、Ｃ１，Ｃ３，Ｃ５，Ｃ７等の行列データは
パラメータである。図７の（Ｂ）に示される記述は演算
に必要なパラメータのテーブル（図１０の（Ｇ）に示さ
れるidctbl）の所在等を特定する情報をレジスタに設定
するための記述である。図７の（Ｃ）は演算結果ａを求
めるための演算ステップの記述を示し、図８の（Ｄ）は
演算結果ｂを求めるための演算ステップの記述を示し、
図９の（Ｅ）は演算結果ｃを求めるための演算ステップ
の記述を示し、図１０の（Ｆ）は演算結果ｄを求めるた
めの演算ステップの記述を示し、図１０の（Ｇ）はパラ
メータテーブル等の記述を示す。ピクセルデータｘ１，
ｘ３，ｘ５，ｘ７は、ＣＰＵ２がロード命令を実行し
て、データキャッシュメモリ４からＣＰＵ２の内蔵レジ
スタbuf[1],buf[3],buf[5],buf[7]（（Ｃ）〜（Ｆ）参
照）にロードされる。ロードされたデータに対する個々
の命令記述の詳細については説明を省略するが、要は、
（Ｃ）〜（Ｆ）に示されるところのピクセルデータｘ
１，ｘ３，ｘ５，ｘ７に対する演算ステップでは、ＣＰ
Ｕ２はロードやストア命令を頻繁に実行しないというこ
とである。演算結果ａ，ｂ，ｃ，ｄは、ＣＰＵ２がスト
ア命令を実行してデータキャッシュメモリ４に与えられ
る。この例からも明らかなように、データキャッシュメ
モリ４は演算対象とされるピクセルデータをＣＰＵ２の
内部レジスタへロードし、そして演算結果を上記レジス
タからメモリにストアするときに利用され、計算ルーチ
ンでは毎回データキャッシュメモリ４が利用されること
はなく、この計算ルーチンに並行してデータキャッシュ
メモリ４では前記ＬＤＣ制御やＳＴＣ制御の処理を行う
ことができ、かつＣＰＵ２の性能が低下することもな
い。

【００７３】次に、ブロック分割した画像データに対し
前記ＤＣＴ、ＩＤＣＴ演算等を行うときのデータキャッ
シュメモリ４におけるＬＤＣ制御動作の一例を図１１を
も参照しながら説明する。図１１には画像データがビッ
トマップイメージで示されており、理解を容易化するた
めに、画像データを８×８ピクセルの大きさのブロック
に４分割し、各ピクセルのデータは１ワードとする。外
部メモリ７における画像データのアドレス配置は、図１
１の（Ａ）では図の左上から右下に向く順番とされ、
（Ｂ）ではブロック単位で図の左上から右下に向く順番
とされている。このとき、データキャッシュメモリ４の
１キャッシュラインＤＬＩＮＥにおけるキャッシュデー
タ部ＣＤＡＴＡのデータ記憶領域を８ワードとする。

【００７４】例えばＣＰＵ２は、第１ブロックＢＬＫ１
に含まれるピクセルＰｉの画像データに対するＤＣＴ演
算を次に行うものとする。このとき、当該第１ブロック
ＢＬＫ１の全ての画像データは既にデータキャッシュメ
モリ４に読込まれているものとする。ＣＰＵ２は既に、
ロードキャッシュ／ストアキャッシュ制御部２５に、次
のＤＣＴ演算の対象とするデータブロックＢＬＫ２に対
するＬＤＣのためのレジスタ設定を行っているものとす
る。図１１の（Ａ）の場合、レジスタ３０にはスタート
キャッシュラインアドレスとしてピクセルＰmのデータ
アドレスが設定され、レジスタ３１にはピクセルＰｍ+6
3のデータアドレスが設定され、レジスタ３３には加算
数２（２キャッシュラインアドレス分のオフセット）が
設定されている。図１１の（Ｂ）の場合にはレジスタ３
３には加算数１（１キャッシュラインアドレス分のオフ
セット）が設定されている。そしてＣＰＵ２から制御部
２５にＬＤＣの起動要求が与えられている。

【００７５】今、ＣＰＵ２はピクセルＰｉのデータをフ
ェッチするためにロード命令を実行すると、当該データ
がＣＰＵ２の演算回路１３に含まれるレジスタにロード
される。ロードされたデータは、前述のような演算ルー
チンによってＤＣＴ演算などに供される。演算ルーチン
の期間において、ＣＰＵ２はキャッシュメモリ２を動作
させていない。ロードキャッシュ／ストアキャッシュ制
御部２５は、図３で説明した制御を行っており、次にプ
リフェッチすべきキャッシュラインアドレスに対応され
る有効なキャッシュラインが存在せず、リードデータバ
ッファ２１がエンプティー状態で、しかも無効若しくは
クリーンなキャッシュラインが存在する場合には、その
演算ルーチンの期間に、当該キャッシュラインアドレス
に対応される画像データのバーストリードを実行させ、
それによってリードデータバッファ２１に読込んだ画像
データを当該空きのキャッシュラインにセットする。ま
た、ＣＰＵ２はピクセルＰｉの画像データに対してＤＣ
Ｔ演算等を完了すると、ＣＰＵ２は演算完了された画像
データを元のメモリアドレスにストアする命令を実行す
る。これによって当該演算されたピクセルデータは元の
キャッシュラインに書き込まれ、そのキャッシュライン
のダーティービットＤが”１”にされる。このようにし
てキャッシュラインのデータが更新されると、その後の
ＬＤＣ制御処理においてキャッシュラインに空きがない
ような場合に、当該更新されたキャッシュラインがコピ
ーバックバッファ２２に転送され、プリフェッチ可能な
キャッシュラインが確保されることになる。本実施例の
マイクロコンピュータ１はハーバードアーキテクチャー
とされ、命令キャッシュメモリ３を備えているから、演
算ルーチンのためのＣＰＵ２による命令フェッチによっ
て前記ＬＤＣ制御によるデータプリフェッチが完全に妨
げられることはない。

【００７６】図１２は上記実施例のマイクロコンピュー
タ１をＳＴＢ（Set Top Box）に適用した場合のブロッ
ク図である。図に示されるＳＴＢは、人工衛星から配信
された動画像を再生するためのコントローラであり、チ
ューナ５０で受信した信号をＱＰＳＫ復調回路５１で復
調し、ＦＥＣ（Forward Error Correction）５２で誤り
訂正を行い、その結果に対し、ＰＩＤフィルタ５３によ
りフィルタリングを施し、また、伝送情報暗号化のため
のスクランブルをデスクランブラ５４で解除しする。そ
れらの処理を経たデータがマイクロコンピュータ１で復
号化される。復号化されたビデオデータは、ＰＡＬ（Ph
ase Alternation Line）或いＮＴＣＳ（National Telev
ision System Committee）のようなカラーテレビの国際
標準に適合するようにエンコーダ５５にて復号（ビデオ
信号）ならびにアナログ信号に変換される。復合化され
たオーディオデータはディジタル・アナログ・コンバー
タ５６によってアナログ信号に変換される。図１２にお
いて、マイクロコンピュータ１は、システム制御（Syst
em cnt.）、受信データに対するデマルチプレクス（Dem
ultiplex）、文字やグラフィックスの描画や表示制御を
行うテレテキスト処理（Teletext by soft）、メディア
統合系の画像圧縮に関する国際標準の一つであるＭＰＥ
Ｇ（Moving Picture Exparts Group）に対応されたビデ
オ情報の復号化若しくは伸張処理（MPEG2 Video by sof
t）、及び、ＭＰＥＧに対応されたオーディオ情報の復
号化若しくは伸張（MPEG Audio by soft）処理を実現す
る。本実施例において、テレテキスト処理、ビデオ情報
の復号化処理及びオーディオ情報の復号化処理は、マイ
クロコンピュータ１が内蔵する前記ＣＰＵ２、命令キャ
ッシュメモリ３、及びデータキャッシュメモリ４によっ
て実現される。それらのためのソフトウェア即ち動作プ
ログラムは外部メモリ７が保持する。図１２において外
部メモリ７は、書換不可能なマスクＲＯＭ（Mask RO
M）、電気的に書き換え可能なフラッシュメモリ（Flash
EEP ROM）、及びシンクロナスＤＲＡＭ（SDRAM）によ
って構成されるように図示されている。プログラムはマ
スクＲＯＭ又はフラッシュメモリに、データはシンクロ
ナスＤＲＡＭ等に格納される。

【００７７】前記テレテキスト処理、ビデオ情報の復号
化処理及びオーディオ情報の復号化処理のための専用ハ
ードウェアを搭載してマイクロコンピュータ若しくはシ
ステムを実現した場合に比べ、図１２のマイクロコンピ
ュータ１若しくはシステムはその回路規模を小さくで
き、小型／軽量化が促進される。このように従来、専用
のハードウェアを必要としていた処理をＣＰＵ２の能力
で行おうとする傾向は、ＣＰＵ２の性能向上によって実
現することができる。例えば、ＭＰＥＧ２で圧縮された
ビデオ情報を再生（復調）するには、ＣＰＵ２には３０
０ｖＭＩＰＳ程度の処理能力が必要であるとされる。こ
のとき、上記実施例のデータキャッシュメモリ４は、画
像情報を代表とするマルチメディア情報の符号化や復号
化に際してＣＰＵ性能を最大限に引き出せるよう作用
し、ＣＰＵ２の高性能化を要求するシステムの実現に寄
与する。

【００７８】図１３は本実施例に係るマイクロコンピュ
ータ１のチップイメージでのブロック図を示す。同図に
示す例は、マルチメディア対応のマイクロコンピュータ
を想定するものであり、図２、図１で説明した回路モジ
ュール以外の回路モジュールも図示されている。６０は
マルチメディア・ファンクション・ユニット（ＭＦＵ）
であり、浮動小数点演算若しくはディジタル信号処理演
算など、マルチメディア情報の処理に必要な演算処理ユ
ニットとされる。６１はコプロセッサ（Co-processor）
である。メモリコントローラ（Memory cont.）６２はシ
ンクロナスＤＲＡＭやフラッシュメモリなどの外部メモ
リを直接制御するためのアクセス制御信号を生成する回
路モジュールである。６５は仮想記憶のためのアドレス
変換テーブルの一部を保有するアドレス変換バッファ
（ＴＬＢ）である。６３Ａ〜６３Ｃは、シリアルポー
ト、パラレルポート、タイマ・カウンタ等の周辺回路
（Peripherals）である。６４はマイクロコンピュータ
内部の動作クロック信号を生成するためのクロック・パ
ルス・ジェネレータ（ＣＰＧ）である。

【００７９】図１３のマイクロコンピュータ１におい
て、前記マルチメディア・ファンクション・ユニット６
０及びコプロセッサ６１は、ＣＰＵ２の負担を軽減する
ものであるが、それら回路モジュールのための命令はＣ
ＰＵ２がフェッチし、フェッチした命令がそれら回路モ
ジュールのための命令である場合、そのデコード信号を
マルチメディア・ファンクション・ユニット６０やコプ
ロセッサ６１に与え、それらは、与えられたデコード信
号に基づいて各種の演算処理を行う。また、それらによ
る演算処理のためのオペランドフェッチのためのアドレ
ス演算や内部バスのアクセス制御はＣＰＵ２が行う。こ
のとき、データキャッシュメモリ４における前記ＬＤ
Ｃ，ＳＴＣ処理は上記同様、ＣＰＵ２の性能を最大限に
発揮させることができる。

【００８０】上記実施例によれば以下の作用効果を得る
ことができる。〔１〕ノンブロッキング機構を有するデ
ータキャッシュメモリ４にＣＰＵ２の動作と独立してデ
ータキャッシュメモリ４へのロード/ストアを行う一種
のキャッシュメモリへのダイレクトメモリアクセス制御
手段として動作するロードキャッシュ／ストアキャッシ
ュ制御部２５設け、ＣＰＵ２がこの制御部２５へデータ
転送の開始ならびに終了アドレス等の設定をＣＰＵ２の
動作開始時ならびに任意の時点での書き替えを可能にす
ることで、適時に外部メモリ７からデータキャッシュメ
モリ４への必要なデータのプリフェッチ、ならびに小容
量のデータキャッシュメモリ４のヒット率を高めるため
に、演算処理が完了したデータのデータキャッシュメモ
リ４から外部メモリ７へのコピーバックを実行する。し
たがって、データキャッシュメモリ４の本来持つ機能が
発揮でき、ＣＰＵ２が持つ性能を最大限に引き出し、演
算処理の高速化を実現することができる。

【００８１】〔２〕データキャッシュメモリ４を有する
マイクロコンピュータ１は、そのデータキャッシュメモ
リ４に予め演算処理に必要とされるデータをＣＰＵ２と
は独立して多量に読込むプリフェッチ機能を持たせる制
御部２５を有するので、画像情報やオーディオ情報のよ
うに多量だが再利用性の低いデータをＣＰＵ２による演
算処理直前に、高い確率でデータキャッシュメモリ４に
保持させ、かつ一旦演算処理が完了したデータを優先し
てデータキャッシュメモリ４から追い出すことができ、
小容量でもデータキャッシュメモリ４のヒット率を高め
ることができる(使用効率を向上させることができる)。
すなわち、ＣＰＵ２がイメージデータの演算処理を実行
している間にＣＰＵ２の演算処理とは独立して、現在、
処理を実行している枡目のデータの次の枡目のデータを
外部メモリ７からデータキャッシュメモリ４にプリフェ
ッチし、かつ演算処理を完了した枡目のデータをデータ
キャッシュメモリ４から外部メモリ７へ効率良くコピー
バックでき、小容量のデータキャッシュメモリ４におい
てもＣＰＵ２の演算処理性能の向上に大きな効果を得
る。

【００８２】〔３〕データキャッシュメモリ４は、リー
ドデータバッファ２１とコピーバックバッファ２２を有
するノンブロッキング構造を有するものに対して、デー
タのバーストリード/コピーバック制御とデータキャッ
シュメモリの構造に若干の工夫を加えることで、コスト
アップを抑えて上記効果を得ることができる。

【００８３】〔４〕ＯＳ(Operating System)の機能が高
まり(マルチタスク、マルチメディア、並列処理)、ＣＰ
Ｕの処理速度向上がこれまで以上に必要になっている現
状において、データキャッシュメモリの効率的な利用と
いう観点からＣＰＵのデータ処理性能を向上させること
ができる。

【００８４】〔５〕ＣＰＵ命令で直接データキャッシュ
メモリへデータをプリフェッチしたり或いはコピーバッ
クを行う手法に比べ、ＣＰＵ２の動作プログラムには制
御部２５のレジスタに対する初期設定やＬＤＣ／ＳＴＣ
起動のための記述等を追加すれば済み、プログラム記述
が簡単であり、その上、プログラム記述も大幅に増えな
い。しかも、ＣＰＵ２による命令実行に並行してデータ
プリフェッチなどを行えるので、ＣＰＵ２のデータ処理
性能の低下もない。また、ダイレクト・メモリ・アクセ
ス・コントローラそれ自体を用いる場合に比べ、ＣＰＵ
２のバス権を奪うこともなく、この点においても、ＣＰ
Ｕ２の演算処理性能の低下をもたらさない。

【００８５】〔６〕レジスタ３３に設定した値によって
データプリフェッチやコピーバックに際して外部メモリ
７に対するアクセス態様を自由に決定できるから、画像
データのように２次元配列(Ｘ−Ｙ座標)される性質のデ
ータに対するアドレス割り付けの如何に拘らず、任意の
態様でデータプリフェッチとコピーバックを行うことが
でき、大変便利である。

【００８６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００８７】例えば、リードデータバッファとコピーバ
ックバッファはＦＩＦＯ（First-inFirst-out）の様な
キューイング構造を採用することも可能である。また、
データキャッシュメモリはロードキャッシュ／ストアキ
ャッシュ以外のデータプリフェッチを行わない構成にす
ることも可能である。この場合には、前記ＬＣビットは
実質的に不要である。また、上記実施例では、ＣＰＵ２
による演算処理を最優先にするために、ロードキャッシ
ュ／ストアキャッシュに対して、ＣＰＵ２の命令実行に
よるロード／ストアを優先させるものとして説明した
が、それに限定されない。また、データ処理装置の名称
は上記実施例で使用したマイクロコンピュータの語に限
定されず、マイクロプロセッサやデータプロセッサとし
ても同じである。

【００８８】また上記実施のデータ処理装置の適用例と
してＤＶＢ用のＳＴＢについて説明したが同様の応用例
としては、ＣＡＴＶ用ＳＴＢ、ＤＶＤ（Digital Video
Disk）等がある。また、上記実施例で説明したＪＰＥＧ
の応用例としてはディジタル・スチル・カメラなどがあ
る。音声情報やその他のマルチメディア情報の圧縮・伸
張若しくは伝送など、その適用可能範囲は無限である。

【００８９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９０】すなわち、命令を自身で取り込むことで一
連の動作を行う演算制御装置と共に、外部記憶装置の記
憶容量に比べて小容量でかつ高速にアクセス可能なデー
タキャッシュメモリを有するマイクロコンピュータは、
そのデータキャッシュメモリに予め演算処理に必要とさ
れるデータを演算制御装置とは独立して多量に読込むプ
リフェッチ機能を持たせる制御手段を有するので、画像
情報やオーディオ情報のように多量だが再利用性の低い
データなどを演算制御装置による演算処理直前に、高い
確率でデータキャッシュメモリに保持させ、かつ一旦演
算処理が完了したデータを優先してデータキャッシュメ
モリから追い出すことができ、小容量でもデータキャッ
シュメモリのヒット率を高めることができる(使用効率
を向上させることができる)。

【００９１】これによって演算制御装置による演算処理
の実質的な実行時間を短縮することができる。換言すれ
ば、演算制御装置の性能を最大限に発揮させることがで
きる。

【００９２】データキャッシュメモリは、リードデータ
バッファとコピーバックバッファを有するノンブロッキ
ング構造を有するものに対し、データのバーストリード
/コピーバック制御とデータキャッシュメモリの構造に
若干の工夫を加えることで、コストアップを抑えて上記
効果を得ることができる。

【００９３】演算制御装置が個々に命令を実行して直接
データキャッシュメモリへのデータをプリフェッチした
り或いはコピーバックを行う手法に比べ、演算制御装置
の動作プログラムにはＬＤＣ／ＳＴＣ制御のための初期
設定やＬＤＣ／ＳＴＣ起動のための記述等を追加すれば
済み、プログラム記述が簡単であり、その上プログラム
記述も大幅に増えない。しかも、演算制御装置の命令実
行に並行してデータプリフェッチなどを行えるので、演
算制御装置のデータ処理性能の低下もない。また、ダイ
レクト・メモリ・アクセス・コントローラそれ自体を用
いる場合に比べ、演算制御装置のバス権を奪うこともな
く、この点においても、演算制御装置の演算処理性能の
低下をもたらさない。

【００９４】ＬＤＣ／ＳＴＣ制御のために設定した値に
よってデータプリフェッチやコピーバックに際して外部
記憶装置に対するアクセス態様を自由に決定できるか
ら、画像データのように２次元配列(Ｘ−Ｙ座標)される
性質のデータに対するアドレス割り付けの如何に関わら
ず、ＬＤＣ／ＳＴＣ制御において任意の態様でデータプ
リフェッチとコピーバックを行うことができ、大変便利
である。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロコンピュータ
をロードキャッシュ／ストアキャッシュ制御部を主体と
して示したブロック図である。

【図２】図１のマイクロコンピュータをデータキャッシ
ュメモリのノンブロッキング化のための構成を主体とし
て示したブロック図である。

【図３】ＬＤＣが起動されたときに行われる制御回路で
の制御手順の一例フローチャートである。

【図４】ＳＴＣが起動されたときに行われる制御回路で
の制御手順の一例フローチャートである。

【図５】ＪＰＥＧに対応する符号化系と復号化系の基本
的なブロック図である。

【図６】画像データに対するデータ処理の際のデータブ
ロック分割の説明図である。

【図７】ＣＰＵによるＤＣＴ，ＩＤＣＴの演算を一般化
した行列演算のための命令記述の一部を示す第１の説明
図である。

【図８】ＣＰＵによるＤＣＴ，ＩＤＣＴの演算を一般化
した行列演算のための命令記述の一部を示す第２の説明
図である。

【図９】ＣＰＵによるＤＣＴ，ＩＤＣＴの演算を一般化
した行列演算のための命令記述の一部を示す第３の説明
図である。

【図１０】ＣＰＵによるＤＣＴ，ＩＤＣＴの演算を一般
化した行列演算のための命令記述の一部を示す第４の説
明図である。

【図１１】ブロック分割した画像データに対しＤＣＴ，
ＩＤＣＴ演算等を行うときのデータキャッシュメモリに
おけるＬＤＣ動作の概略説明図である。

【図１２】図１に示されるマイクロコンピュータをＳＴ
Ｂに適用した場合のブロック図である。

【図１３】図１に示されるマイクロコンピュータとして
マルチメディア対応のマイクロコンピュータを想定した
場合における当該マイクロコンピュータのチップイメー
ジでのブロック図である。

【符号の説明】

１マイクロコンピュータ２中央処理装置（ＣＰＵ）３命令キャッシュメモリ４データキャッシュメモリ７外部メモリ１０命令デコーダ１３演算回路２０キャッシュメモリ部ＣＤＡＴＡキャッシュデータ部ＣＴＧキャッシュタグ部Ｄダーティービット２１リードデータバッファＲＢＤＡＴＡリードバッファデータ部ＲＢＴＡＧリードバッファタグ部ＬＣロードキャッシュビットＲＣリード完了ビット２２コピーバックバッファＣＢＤＡＴＡコピーバックバッファデータ部ＣＢＴＡＧコピーバックバッファタグ部ＣＣコピー完了ビットＬＤＢロードバスＳＴＢストアバスＲＤＢリードデータバスＷＤＢライトデータバスＶバリッドビット２３キャッシュ制御部ＡＴＡＧタグアドレス情報ＡＩＤＸインデックスアドレス情報ＡＷワードアドレス情報２４バーストリード／コピーバック制御部ＷＣＮＴワードカウンタ２５ロードキャッシュ／ストアキャッシュ制御部３０キャッシュラインアドレスレジスタ３１エンドアドレスレジスタ３２アドレスコンパレータ３３オフセットアドレスレジスタ３４プリフェッチ制御回路３５Ａロードキャッシュ起動要求信号３５Ｂストアキャッシュ起動要求信号３６完了通知信号３７アドレス加算器

Claims

【特許請求の範囲】

【請求項１】命令をフェッチして実行する演算制御装
置と、演算制御装置がフェッチした命令の実行に必要な
データを一時的に保持するためのデータキャッシュメモ
リとを含むデータ処理装置であって、前記データキャッシュメモリは、複数語のデータとそれ
らに共通の実効アドレス情報とを対応させて格納する複
数の記憶領域と、演算制御装置の命令実行によって利用
された一定のデータを再利用可能に前記記憶領域に保持
させる第１のキャッシュ制御部と、演算制御装置の命令
実行によって初期設定された制御情報に従ってデータを
前記記憶領域に保持させる第２のキャッシュ制御部と、
を備えて成るものであることを特徴とするデータ処理装
置。
【請求項２】前記複数個の記憶領域は、複数語のデー
タとそれらに共通の実効アドレス情報とを対応させて格
納するためのキャッシュラインを複数ライン備えたキャ
ッシュメモリ部と、前記キャッシュメモリ部のデータ入
力ポート側に配置されたリードデータバッファと、前記
キャッシュメモリ部のデータ出力ポート側に配置された
コピーバックバッファとから成るものであることを特徴
とする請求項１記載のデータ処理装置。
【請求項３】前記第１のキャッシュ制御部は、アクセ
スされるべきデータのアクセスアドレス情報に対応され
る実効アドレス情報を持ったキャッシュラインの存否を
判定し、存在する場合にはそのキャッシュラインに対し
てデータアクセスを行い、存在しない場合には前記アク
セスアドレス情報に応ずるデータを含む複数語のデータ
を前記リードデータバッファに取り込んで空き状態のキ
ャッシュラインに格納し、キャッシュラインから追い出
すべきデータが変化されているときはそのキャッシュラ
インのデータをコピーバックバッファに内部転送して外
部に書き戻し制御するものであることを特徴とする請求
項２記載のデータ処理装置。
【請求項４】前記第２のキャッシュ制御部は、前記キ
ャッシュメモリ部に保持すべきデータのアドレス範囲が
前記演算制御装置によって初期設定される第１のレジス
タ手段と、当該第１のレジスタ手段に初期設定されたア
ドレス範囲のアクセスアドレス情報を順次生成するアド
レス生成手段と、当該アドレス生成手段によって生成さ
れたアクセスアドレス情報を前記第１のキャッシュ制御
部に与え、前記第１のキャッシュ制御部に対し、与えた
前記アクセスアドレス情報に対応される実効アドレス情
報を持ったキャッシュラインの存否を判定させ、存在し
ない場合には前記アクセスアドレス情報に応ずるデータ
を含む複数語のデータをリードデータバッファに取り込
んで空き状態のキャッシュラインに格納させ、キャッシ
ュラインから追い出すべきデータが変化されているとき
はそのキャッシュラインのデータをコピーバックバッフ
ァに内部転送して外部に書き戻しさせるロードキャッシ
ュの制御を行うプリフェッチ制御手段を有するものであ
ることを特徴とする請求項３記載のデータ処理装置。
【請求項５】前記第２のキャッシュ制御部は更に、前
記アドレス生成手段が次のアクセスアドレス情報を生成
するときに用いるアドレスオフセット情報を保持し、そ
れが前記演算制御装置によって初期設定される第２のレ
ジスタ手段を備えて成るものであることを特徴とする請
求項４記載のデータ処理装置。
【請求項６】前記第１及び第２のレジスタ手段を複数
組供え、前記演算制御装置は、アドレス生成手段がアド
レス生成に利用する第１及び第２のレジスタ手段を指定
可能であることを特徴とする請求項５記載のデータ処理
装置。
【請求項７】前記プリフェッチ制御手段は更に、前記
アドレス生成手段によって生成されたアクセスアドレス
情報を前記第１のキャッシュ制御部に与え、前記第１の
キャッシュ制御部に対し、与えた前記アクセスアドレス
情報に対応される実効アドレス情報を持ったキャッシュ
ラインの存否を判定させ、存在する場合にはそのキャッ
シュラインが変化されているかを判定させ、変化されて
いる場合には当該キャッシュラインのデータをコピーバ
ックバッファに内部転送して外部に書き戻しさせるスト
アキャッシュの制御を行うものであることを特徴とする
請求項４乃至６の何れか１項記載のデータ処理装置。
【請求項８】前記演算制御装置は、前記プリフェッチ
制御手段に対して、前記ロードキャッシュの制御又はス
トアキャッシュの制御を起動する起動要求信号を出力す
るものであることを特徴とする請求項７記載のデータ処
理装置。
【請求項９】前記プリフェッチ制御手段は、前記起動
要求信号によって起動されたところの、前記第１のレジ
スタ手段に設定されたアドレス範囲の一連のアクセスア
ドレス情報に対する前記ロードキャッシュの制御又はス
トアキャッシュの制御を完了した状態を前記演算制御装
置に通知する完了通知信号を出力するものであることを
特徴とする請求項８記載のキャッシュメモリ装置。
【請求項１０】前記演算制御装置がフェッチする命令
を一時的に保持するための命令キャッシュメモリを前記
データキャッシュメモリとは別に備えて成るものである
ことを特徴とする請求項１乃至９の何れか１項記載のデ
ータ処理装置。
【請求項１１】前記演算制御装置は中央処理装置であ
り、この中央処理装置と、前記データキャッシュメモリ
と、前記命令キャッシュメモリとを単一の半導体基板に
備えてマイクロコンピュータ化されて成るものであるこ
とを特徴とする請求項１０記載のデータ処理装置。
【請求項１２】請求項１乃至１１の何れか１項記載の
データ処理装置と、このデータ処理装置の動作プログラ
ムを保有するための第１の記憶手段と、前記データ処理
装置に含まれるデータキャッシュメモリによるキャッシ
ュの対象とされる第２の記憶手段とを供え、第２の記憶
手段が保持する画像情報又は音声情報から選ばれた一方
又は双方の情報を、前記第１の記憶手段が保有する動作
プログラムに従って符号化又は復号化するものであるこ
とを特徴とするデータ処理システム。