JPH09211492A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH09211492A JPH09211492A JP1770196A JP1770196A JPH09211492A JP H09211492 A JPH09211492 A JP H09211492A JP 1770196 A JP1770196 A JP 1770196A JP 1770196 A JP1770196 A JP 1770196A JP H09211492 A JPH09211492 A JP H09211492A
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Abstract
(57)【要約】
【課題】 フリッカなどの画質の劣化、焼き付け現象と
いった信頼性の劣化を解消し、優れた特性を有する液晶
表示装置を実現するためのアクティブマトリクス基板を
提供すること。 【解決手段】 走査信号配線１と表示信号配線２および
画素電極３に接続されたスイッチング素子として、ｎチ
ャンネル４ａおよびｐチャンネル４ｂの薄膜トランジス
タを用いたアクティブマトリクス基板。
いった信頼性の劣化を解消し、優れた特性を有する液晶
表示装置を実現するためのアクティブマトリクス基板を
提供すること。 【解決手段】 走査信号配線１と表示信号配線２および
画素電極３に接続されたスイッチング素子として、ｎチ
ャンネル４ａおよびｐチャンネル４ｂの薄膜トランジス
タを用いたアクティブマトリクス基板。
Description
【０００１】
【発明の属する技術分野】本発明は、優れた性能を有す
る液晶表示装置を実現するためのアクティブマトリクス
基板に関するものである。
る液晶表示装置を実現するためのアクティブマトリクス
基板に関するものである。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
（以下ＬＣＤと略記）は、パソコン，ワードプロセッサ
などのＯＡ用ディスプレイとして広く利用されており、
近年ではラップトップパソコンやノートパソコン、更に
はエンジニアリングワークステーション用の大型・大容
量フルカラーディスプレイへと応用展開されている。
（以下ＬＣＤと略記）は、パソコン，ワードプロセッサ
などのＯＡ用ディスプレイとして広く利用されており、
近年ではラップトップパソコンやノートパソコン、更に
はエンジニアリングワークステーション用の大型・大容
量フルカラーディスプレイへと応用展開されている。
【０００３】以下、このようなアクティブマトリクス型
ＬＣＤの一般的な構成について説明する。図６に、従来
のアクティブマトリクス型ＬＣＤの等価回路図を示す。
図６において、１は走査信号配線、２は表示信号配線、
３は画素電極、４は薄膜トランジスタ、５は寄生容量、
６は対向電極、７は表示容量である。
ＬＣＤの一般的な構成について説明する。図６に、従来
のアクティブマトリクス型ＬＣＤの等価回路図を示す。
図６において、１は走査信号配線、２は表示信号配線、
３は画素電極、４は薄膜トランジスタ、５は寄生容量、
６は対向電極、７は表示容量である。
【０００４】次に上記したようなアクティブマトリクス
型ＬＣＤの典型的な駆動方式タイミング図を図７に示
す。１−Ｖは走査信号電位、２−Ｖは表示信号電位、３
−Ｖは画素電極電位、７−Ｖは対向電極電位、△Ｖはカ
ップリングによる電位降下である。薄膜トランジスタ
（以下ＴＦＴと略記）４は、走査信号配線１に走査信号
電位１−Ｖが印加された期間オン状態となり、表示信号
配線２から入力された表示信号電位２−ＶはＴＦＴ４を
介して画素電極３に印加され、ＴＦＴ４のオフ期間は画
素電極電位３−Ｖはそのまま保持される。対向電極７に
は一定の直流バイアス、対向電極電位７−Ｖが印加され
る。一画面の描画が終わり次のフレーム時には、表示信
号電位２−Ｖはその中心に対して極性を反転したうえ
で、同様の動作が行われる。
型ＬＣＤの典型的な駆動方式タイミング図を図７に示
す。１−Ｖは走査信号電位、２−Ｖは表示信号電位、３
−Ｖは画素電極電位、７−Ｖは対向電極電位、△Ｖはカ
ップリングによる電位降下である。薄膜トランジスタ
（以下ＴＦＴと略記）４は、走査信号配線１に走査信号
電位１−Ｖが印加された期間オン状態となり、表示信号
配線２から入力された表示信号電位２−ＶはＴＦＴ４を
介して画素電極３に印加され、ＴＦＴ４のオフ期間は画
素電極電位３−Ｖはそのまま保持される。対向電極７に
は一定の直流バイアス、対向電極電位７−Ｖが印加され
る。一画面の描画が終わり次のフレーム時には、表示信
号電位２−Ｖはその中心に対して極性を反転したうえ
で、同様の動作が行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、前記駆
動方式によれば、従来のアクティブマトリクス型ＬＣＤ
には寄生容量５が存在するために、画素電極電位３−Ｖ
はカップリングによって電位降下△Ｖを引き起こすた
め、直流成分が残留し、フリッカや焼き付け現象といっ
た画質および信頼性の劣化が発生する。
動方式によれば、従来のアクティブマトリクス型ＬＣＤ
には寄生容量５が存在するために、画素電極電位３−Ｖ
はカップリングによって電位降下△Ｖを引き起こすた
め、直流成分が残留し、フリッカや焼き付け現象といっ
た画質および信頼性の劣化が発生する。
【０００６】更に今後、高精細化が進むにつれて走査信
号配線数が増加し、ＴＦＴのオン期間も短くなるため
に、充電特性が厳しくなるといった問題も発生する。
号配線数が増加し、ＴＦＴのオン期間も短くなるため
に、充電特性が厳しくなるといった問題も発生する。
【０００７】本発明はかかる点に鑑みてなされたもの
で、カップリングによる画素電極の電位降下を改善する
ことにより、画質および信頼性の劣化を解決し、優れた
性能を有する液晶表示装置を実現するためのアクティブ
マトリクス基板を提供することを目的とする。
で、カップリングによる画素電極の電位降下を改善する
ことにより、画質および信頼性の劣化を解決し、優れた
性能を有する液晶表示装置を実現するためのアクティブ
マトリクス基板を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明のアクティブマトリクス基板は、絶縁基板の
一主平面上に複数本の走査信号配線と表示信号配線をマ
トリクス状に配置し、それらの各交差点に画素電極を形
成し、前記走査信号配線と表示信号配線および画素電極
に対応してｎチャンネルおよびｐチャンネルの薄膜トラ
ンジスタを接続し、前記走査信号配線とｎチャンネルま
たはｐチャンネルの薄膜トランジスタとの間にインバー
タを設けた構成とする。
に、本発明のアクティブマトリクス基板は、絶縁基板の
一主平面上に複数本の走査信号配線と表示信号配線をマ
トリクス状に配置し、それらの各交差点に画素電極を形
成し、前記走査信号配線と表示信号配線および画素電極
に対応してｎチャンネルおよびｐチャンネルの薄膜トラ
ンジスタを接続し、前記走査信号配線とｎチャンネルま
たはｐチャンネルの薄膜トランジスタとの間にインバー
タを設けた構成とする。
【０００９】または、絶縁基板の一主平面上に複数本の
走査信号配線と表示信号配線をマトリクス状に配置し、
それらの各交差点に画素電極を形成し、前記走査信号配
線は第１の走査信号配線と第２の走査信号配線から成
り、前記第１の走査信号配線と表示信号配線および画素
電極に対応してｎチャンネルまたはｐチャンネルの薄膜
トランジスタを接続し、前記第２の走査信号配線と表示
信号配線および画素電極に対応して第１の走査信号配線
に接続したｎチャンネルまたはｐチャンネルの薄膜トラ
ンジスタと異なる薄膜トランジスタを接続し、前記第１
または第２の走査信号配線の入力端にインバータを設け
た構成とする。
走査信号配線と表示信号配線をマトリクス状に配置し、
それらの各交差点に画素電極を形成し、前記走査信号配
線は第１の走査信号配線と第２の走査信号配線から成
り、前記第１の走査信号配線と表示信号配線および画素
電極に対応してｎチャンネルまたはｐチャンネルの薄膜
トランジスタを接続し、前記第２の走査信号配線と表示
信号配線および画素電極に対応して第１の走査信号配線
に接続したｎチャンネルまたはｐチャンネルの薄膜トラ
ンジスタと異なる薄膜トランジスタを接続し、前記第１
または第２の走査信号配線の入力端にインバータを設け
た構成とする。
【００１０】上記した構成のアクティブマトリクス基板
を用いた液晶表示装置においては、以下のような作用を
得ることができる。
を用いた液晶表示装置においては、以下のような作用を
得ることができる。
【００１１】ｎチャンネルとｐチャンネルの薄膜トラン
ジスタをオンさせるための走査信号電位は逆極性である
ため、前記ｎチャンネルとｐチャンネルの薄膜トランジ
スタに接続された画素電極のカップリングによる電位降
下は相互に補償しあい電位の変動を生じない。したがっ
て、直流成分の残留によるフリッカや焼き付け現象の発
生を抑えることができる。
ジスタをオンさせるための走査信号電位は逆極性である
ため、前記ｎチャンネルとｐチャンネルの薄膜トランジ
スタに接続された画素電極のカップリングによる電位降
下は相互に補償しあい電位の変動を生じない。したがっ
て、直流成分の残留によるフリッカや焼き付け現象の発
生を抑えることができる。
【００１２】また、薄膜トランジスタは走査信号電位と
表示信号電位との差が大きいほど、画素電極への充電は
良好である。ｎチャンネルとｐチャンネルの薄膜トラン
ジスタではオンさせるための走査信号電圧は逆極性であ
るため、表示信号電位との差も異なる。走査信号電位と
表示信号電位との差に対する画素電極への充電は、ｎチ
ャンネルの薄膜トランジスタが良好である時、ｐチャン
ネルの薄膜トランジスタは厳しく、ｎチャンネルの薄膜
トランジスタが厳しい時、ｐチャンネルの薄膜トランジ
スタは良好であることから相互に補いあう。したがっ
て、ｎチャンネルおよびｐチャンネルの薄膜トランジス
タを用いたアクティブマトリクス基板は、従来のｎチャ
ンネルまたはｐチャンネルの薄膜トランジスタだけを用
いたアクティブマトリクス基板に比べて充電特性は良好
となる。
表示信号電位との差が大きいほど、画素電極への充電は
良好である。ｎチャンネルとｐチャンネルの薄膜トラン
ジスタではオンさせるための走査信号電圧は逆極性であ
るため、表示信号電位との差も異なる。走査信号電位と
表示信号電位との差に対する画素電極への充電は、ｎチ
ャンネルの薄膜トランジスタが良好である時、ｐチャン
ネルの薄膜トランジスタは厳しく、ｎチャンネルの薄膜
トランジスタが厳しい時、ｐチャンネルの薄膜トランジ
スタは良好であることから相互に補いあう。したがっ
て、ｎチャンネルおよびｐチャンネルの薄膜トランジス
タを用いたアクティブマトリクス基板は、従来のｎチャ
ンネルまたはｐチャンネルの薄膜トランジスタだけを用
いたアクティブマトリクス基板に比べて充電特性は良好
となる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。本発明のアクティブマトリ
クス基板においては、スイッチング素子である薄膜トラ
ンジスタとして、６００℃以下の低温形成のポリシリコ
ン薄膜トランジスタを用いた。図１は本発明の第１実施
の形態のアクティブマトリクス基板を用いた液晶表示装
置の等価回路図を示したものである。図１において、１
は走査信号配線、２は表示信号配線、３は画素電極、４
ａはｎチャンネルの薄膜トランジスタ、４ｂはｐチャン
ネルの薄膜トランジスタである。５ａはｎチャンネルの
薄膜トランジスタ４ａと画素電極３との間に形成された
第１の寄生容量、５ｂはｐチャンネルの薄膜トランジス
タ４ｂと画素電極３との間に形成された第２の寄生容量
である。６は対向電極、７は画素電極３と対向電極６と
の間で形成された表示容量であり、本実施の形態では表
示容量７として液晶層を用いた。８は走査信号電位の極
性を反転させるためのインバータであり、本実施の形態
においては、走査信号配線１とｐチャンネルの薄膜トラ
ンジスタ４ｂとの間にインバータ８を設けたが、走査信
号配線１とｎチャンネルの薄膜トランジスタ４ａとの間
にインバータ８を設けても特に支障はない。
て図面を参照して説明する。本発明のアクティブマトリ
クス基板においては、スイッチング素子である薄膜トラ
ンジスタとして、６００℃以下の低温形成のポリシリコ
ン薄膜トランジスタを用いた。図１は本発明の第１実施
の形態のアクティブマトリクス基板を用いた液晶表示装
置の等価回路図を示したものである。図１において、１
は走査信号配線、２は表示信号配線、３は画素電極、４
ａはｎチャンネルの薄膜トランジスタ、４ｂはｐチャン
ネルの薄膜トランジスタである。５ａはｎチャンネルの
薄膜トランジスタ４ａと画素電極３との間に形成された
第１の寄生容量、５ｂはｐチャンネルの薄膜トランジス
タ４ｂと画素電極３との間に形成された第２の寄生容量
である。６は対向電極、７は画素電極３と対向電極６と
の間で形成された表示容量であり、本実施の形態では表
示容量７として液晶層を用いた。８は走査信号電位の極
性を反転させるためのインバータであり、本実施の形態
においては、走査信号配線１とｐチャンネルの薄膜トラ
ンジスタ４ｂとの間にインバータ８を設けたが、走査信
号配線１とｎチャンネルの薄膜トランジスタ４ａとの間
にインバータ８を設けても特に支障はない。
【００１４】図２に本第１実施の形態のアクティブマト
リクス基板を用いた液晶表示装置の駆動方式タイミング
図を示す。図２において、１ａ−Ｖ，１ｂ−Ｖはそれぞ
れｎチャンネルの薄膜トランジスタ４ａとｐチャンネル
の薄膜トランジスタ４ｂに対する走査信号電位、２−Ｖ
は表示信号電位、３ａ−Ｖ，３ｂ−Ｖはそれぞれｎチャ
ンネルの薄膜トランジスタ４ａとｐチャンネルの薄膜ト
ランジスタ４ｂを介して入力される画素電極電位、△
ｎ，△ｐは各画素電極電位３ａ−Ｖ，３ｂ−Ｖのカップ
リングによる電位降下、３−Ｖは画素電極電位３ａ−Ｖ
と３ｂ−Ｖの平均画素電極電位、６−Ｖは対向電極電位
である。
リクス基板を用いた液晶表示装置の駆動方式タイミング
図を示す。図２において、１ａ−Ｖ，１ｂ−Ｖはそれぞ
れｎチャンネルの薄膜トランジスタ４ａとｐチャンネル
の薄膜トランジスタ４ｂに対する走査信号電位、２−Ｖ
は表示信号電位、３ａ−Ｖ，３ｂ−Ｖはそれぞれｎチャ
ンネルの薄膜トランジスタ４ａとｐチャンネルの薄膜ト
ランジスタ４ｂを介して入力される画素電極電位、△
ｎ，△ｐは各画素電極電位３ａ−Ｖ，３ｂ−Ｖのカップ
リングによる電位降下、３−Ｖは画素電極電位３ａ−Ｖ
と３ｂ−Ｖの平均画素電極電位、６−Ｖは対向電極電位
である。
【００１５】本第１実施の形態によれば、図２に示した
ように、ｎチャンネルの薄膜トランジスタ４ａおよびｐ
チャンネルの薄膜トランジスタ４ｂを介して入力される
画素電極電位３ａ−Ｖ，３ｂ−Ｖのカップリングによる
電位降下△ｎ，△ｐは逆極性であるため相互に補償しあ
い、実際画素電極３には平均画素電位３−Ｖが入力され
る。したがって、直流成分の残留を解消できることか
ら、フリッカや焼き付け現象といった画質の劣化を抑え
ることができる。
ように、ｎチャンネルの薄膜トランジスタ４ａおよびｐ
チャンネルの薄膜トランジスタ４ｂを介して入力される
画素電極電位３ａ−Ｖ，３ｂ−Ｖのカップリングによる
電位降下△ｎ，△ｐは逆極性であるため相互に補償しあ
い、実際画素電極３には平均画素電位３−Ｖが入力され
る。したがって、直流成分の残留を解消できることか
ら、フリッカや焼き付け現象といった画質の劣化を抑え
ることができる。
【００１６】また、本第１実施の形態においては、ｎチ
ャンネルまたはｐチャンネルのどちらか一方の薄膜トラ
ンジスタが故障した場合、もう一方の薄膜トランジスタ
を介して表示信号電位は画素電極に入力されるため、点
欠陥の発生を防ぐことができる。
ャンネルまたはｐチャンネルのどちらか一方の薄膜トラ
ンジスタが故障した場合、もう一方の薄膜トランジスタ
を介して表示信号電位は画素電極に入力されるため、点
欠陥の発生を防ぐことができる。
【００１７】次に本発明の第２実施の形態のアクティブ
マトリクス基板を用いた液晶表示装置について説明す
る。図３に本第２実施の形態の等価回路図を示す。図３
において、１ａは第１の走査信号配線、１ｂは第２の走
査信号配線である。本第２実施の形態では、第１の走査
信号配線１ａにｎチャンネルの薄膜トランジスタ４ａを
接続し、第２の走査信号配線１ｂにｐチャンネルの薄膜
トランジスタ４ｂを接続して、第２の走査信号配線１ｂ
の入力端にインバータ８を設けたが、第１の走査信号配
線１ａの入力端にインバータ８を設けても特に支障はな
い。
マトリクス基板を用いた液晶表示装置について説明す
る。図３に本第２実施の形態の等価回路図を示す。図３
において、１ａは第１の走査信号配線、１ｂは第２の走
査信号配線である。本第２実施の形態では、第１の走査
信号配線１ａにｎチャンネルの薄膜トランジスタ４ａを
接続し、第２の走査信号配線１ｂにｐチャンネルの薄膜
トランジスタ４ｂを接続して、第２の走査信号配線１ｂ
の入力端にインバータ８を設けたが、第１の走査信号配
線１ａの入力端にインバータ８を設けても特に支障はな
い。
【００１８】本第２実施の形態でも第１実施の形態と同
様に、ｎチャンネルの薄膜トランジスタ４ａおよびｐチ
ャンネルの薄膜トランジスタ４ｂを介して入力される画
素電極電位３ａ−Ｖ，３ｂ−Ｖのカップリングによる電
位降下△ｎ，△ｐは相互に補償しあい電位の変動を生じ
ないため、直流成分の残留を解消することができる。
様に、ｎチャンネルの薄膜トランジスタ４ａおよびｐチ
ャンネルの薄膜トランジスタ４ｂを介して入力される画
素電極電位３ａ−Ｖ，３ｂ−Ｖのカップリングによる電
位降下△ｎ，△ｐは相互に補償しあい電位の変動を生じ
ないため、直流成分の残留を解消することができる。
【００１９】また、本第２実施の形態では、走査信号配
線の入力端にインバータを設ける構成としたため、イン
バータが故障した場合、線欠陥となる欠点を有するもの
の、走査信号配線とｐチャンネルの薄膜トランジスタと
の間にインバータを設けた第１実施の形態に比べて、開
口率の向上を図ることができる。
線の入力端にインバータを設ける構成としたため、イン
バータが故障した場合、線欠陥となる欠点を有するもの
の、走査信号配線とｐチャンネルの薄膜トランジスタと
の間にインバータを設けた第１実施の形態に比べて、開
口率の向上を図ることができる。
【００２０】本発明の第３実施の形態のアクティブマト
リクス基板を用いた液晶表示装置の等価回路図を図４に
示す。図４に示すように、本第３実施の形態では、画素
電極が第１の副画素電極３ａと第２の副画素電極３ｂか
ら成り、副画素電極３ａにｎチャンネルの薄膜トランジ
スタ４ａを接続し、副画素電極３ｂにｐチャンネルの薄
膜トランジスタ４ｂを接続して、走査信号配線１と副画
素電極３ｂに接続されたｐチャンネルの薄膜トランジス
タ４ｂとの間にインバータ８を設けたが、走査信号配線
１と副画素電極３ａに接続されたｎチャンネルの薄膜ト
ランジスタ４ａとの間にインバータ８を設けても特に支
障はない。
リクス基板を用いた液晶表示装置の等価回路図を図４に
示す。図４に示すように、本第３実施の形態では、画素
電極が第１の副画素電極３ａと第２の副画素電極３ｂか
ら成り、副画素電極３ａにｎチャンネルの薄膜トランジ
スタ４ａを接続し、副画素電極３ｂにｐチャンネルの薄
膜トランジスタ４ｂを接続して、走査信号配線１と副画
素電極３ｂに接続されたｐチャンネルの薄膜トランジス
タ４ｂとの間にインバータ８を設けたが、走査信号配線
１と副画素電極３ａに接続されたｎチャンネルの薄膜ト
ランジスタ４ａとの間にインバータ８を設けても特に支
障はない。
【００２１】第３実施の形態においては、副画素電極３
ａにはｎチャンネルの薄膜トランジスタ４ａを介して画
素電極電位３ａ−Ｖが入力され、副画素電極３ｂにはｐ
チャンネルの薄膜トランジスタ４ｂを介して画素電極電
位３ｂ−Ｖが入力される。画素電極を構成する第１の副
画素電極３ａと第２の副画素電極３ｂそれぞれの画素電
極電位３ａ−Ｖ，３ｂ−Ｖのカップリングによる電位降
下△ｎ，△ｐは逆極性であることから、見かけ上、画面
全体のフリッカは見えにくくなる。
ａにはｎチャンネルの薄膜トランジスタ４ａを介して画
素電極電位３ａ−Ｖが入力され、副画素電極３ｂにはｐ
チャンネルの薄膜トランジスタ４ｂを介して画素電極電
位３ｂ−Ｖが入力される。画素電極を構成する第１の副
画素電極３ａと第２の副画素電極３ｂそれぞれの画素電
極電位３ａ−Ｖ，３ｂ−Ｖのカップリングによる電位降
下△ｎ，△ｐは逆極性であることから、見かけ上、画面
全体のフリッカは見えにくくなる。
【００２２】また、本第３実施の形態では、画素電極が
第１の副画素電極と第２の副画素電極から成ることか
ら、薄膜トランジスタが故障した時の点欠陥レベルが小
さく、欠陥が目立ちにくい。
第１の副画素電極と第２の副画素電極から成ることか
ら、薄膜トランジスタが故障した時の点欠陥レベルが小
さく、欠陥が目立ちにくい。
【００２３】次に本発明の第４実施の形態のアクティブ
マトリクス基板を用いた液晶表示装置について説明す
る。図５に本第４実施の形態の等価回路図を示す。本第
４実施の形態においては、第１の走査信号配線１ａと第
１の副画素電極３ａにｎチャンネルの薄膜トランジスタ
４ａを接続し、第２の走査信号配線１ｂと第２の副画素
電極３ｂにｐチャンネルの薄膜トランジスタ４ｂを接続
して、第２の走査信号配線１ｂの入力端にインバータ８
を設けたが、第１の走査信号配線１ａの入力端にインバ
ータ８を設けても特に支障はない。
マトリクス基板を用いた液晶表示装置について説明す
る。図５に本第４実施の形態の等価回路図を示す。本第
４実施の形態においては、第１の走査信号配線１ａと第
１の副画素電極３ａにｎチャンネルの薄膜トランジスタ
４ａを接続し、第２の走査信号配線１ｂと第２の副画素
電極３ｂにｐチャンネルの薄膜トランジスタ４ｂを接続
して、第２の走査信号配線１ｂの入力端にインバータ８
を設けたが、第１の走査信号配線１ａの入力端にインバ
ータ８を設けても特に支障はない。
【００２４】本第４実施の形態でも第３実施の形態と同
様に、画素電極を構成する第１の副画素電極３ａと第２
の副画素電極３ｂそれぞれの画素電極電位３ａ−Ｖ，３
ｂ−Ｖのカップリングによる電位降下△ｎ，△ｐは逆極
性であることから、見かけ上、画面全体のフリッカは見
えにくくなる。
様に、画素電極を構成する第１の副画素電極３ａと第２
の副画素電極３ｂそれぞれの画素電極電位３ａ−Ｖ，３
ｂ−Ｖのカップリングによる電位降下△ｎ，△ｐは逆極
性であることから、見かけ上、画面全体のフリッカは見
えにくくなる。
【００２５】また、本第４実施の形態では、走査信号配
線の入力端にインバータを設ける構成としたため、走査
信号配線と第２の副画素電極に接続されたｐチャンネル
の薄膜トランジスタとの間にインバータを設けた第３実
施の形態に比べて、開口率の向上を図ることができる。
線の入力端にインバータを設ける構成としたため、走査
信号配線と第２の副画素電極に接続されたｐチャンネル
の薄膜トランジスタとの間にインバータを設けた第３実
施の形態に比べて、開口率の向上を図ることができる。
【００２６】上記した構成のアクティブマトリクス基板
を用いることによって、優れた性能を有する液晶表示装
置を提供することができる。
を用いることによって、優れた性能を有する液晶表示装
置を提供することができる。
【００２７】
【発明の効果】以上述べてきたように、本発明のアクテ
ィブマトリクス基板は、走査信号配線と表示信号配線お
よび画素電極に接続されたスイッチング素子として、ｎ
チャンネルおよびｐチャンネルの薄膜トランジスタを用
いることによって、画素電極電位のカップリングによる
電位降下を補償し、フリッカや焼き付け現象といった画
質および信頼性の劣化を抑えることができる。
ィブマトリクス基板は、走査信号配線と表示信号配線お
よび画素電極に接続されたスイッチング素子として、ｎ
チャンネルおよびｐチャンネルの薄膜トランジスタを用
いることによって、画素電極電位のカップリングによる
電位降下を補償し、フリッカや焼き付け現象といった画
質および信頼性の劣化を抑えることができる。
【図１】本発明の第１実施の形態のアクティブマトリク
ス基板を用いた液晶表示装置の等価回路図
ス基板を用いた液晶表示装置の等価回路図
【図２】本発明の第１，２，３，４実施の形態のアクテ
ィブマトリクス基板を用いた液晶表示装置の駆動方式タ
イミング図
ィブマトリクス基板を用いた液晶表示装置の駆動方式タ
イミング図
【図３】本発明の第２実施の形態のアクティブマトリク
ス基板を用いた液晶表示装置の等価回路図
ス基板を用いた液晶表示装置の等価回路図
【図４】本発明の第３実施の形態のアクティブマトリク
ス基板を用いた液晶表示装置の等価回路図
ス基板を用いた液晶表示装置の等価回路図
【図５】本発明の第４実施の形態のアクティブマトリク
ス基板を用いた液晶表示装置の等価回路図
ス基板を用いた液晶表示装置の等価回路図
【図６】従来構成の液晶表示装置の等価回路図
【図７】従来構成の液晶表示装置の駆動方式タイミング
図
図
１ 走査信号配線 ２ 表示信号配線 ３ 画素電極 ４ａ ｎチャンネルの薄膜トランジスタ ４ｂ ｐチャンネルの薄膜トランジスタ ５ａ 第１の寄生容量 ５ｂ 第２の寄生容量 ６ 対向電極 ７ 表示容量 ８ インバータ
Claims (6)
- 【請求項１】絶縁基板の一主平面上に複数本の走査信号
配線と表示信号配線がマトリクス状に配置され、それら
の各交差点に対応して画素電極が形成され、前記走査信
号配線と表示信号配線および画素電極に接続してスイッ
チング素子が設けられているアクティブマトリクス基板
において、前記スイッチング素子として、ｎチャンネル
およびｐチャンネルの薄膜トランジスタが用いられてい
ることを特徴とするアクティブマトリクス基板。 - 【請求項２】絶縁基板の一主平面上に複数本の走査信号
配線と表示信号配線がマトリクス状に配置され、それら
の各交差点に対応して画素電極が形成され、前記走査信
号配線と表示信号配線および画素電極に接続してスイッ
チング素子が設けられているアクティブマトリクス基板
において、前記走査信号配線は第１の走査信号配線と第
２の走査信号配線を有し、前記スイッチング素子とし
て、ｎチャンネルおよびｐチャンネルの薄膜トランジス
タが用いられ、前記第１の走査信号配線に対応してｎチ
ャンネルの薄膜トランジスタが接続され、前記第２の走
査信号配線に対応してｐチャンネルの薄膜トランジスタ
が接続されていることを特徴とするアクティブマトリク
ス基板。 - 【請求項３】絶縁基板の一主平面上に複数本の走査信号
配線と表示信号配線がマトリクス状に配置され、それら
の各交差点に対応して画素電極が形成され、前記画素電
極は第１の副画素電極と第２の副画素電極を有し、前記
走査信号配線と表示信号配線および第１，第２の副画素
電極に接続してスイッチング素子が設けられているアク
ティブマトリクス基板において、前記スイッチング素子
として、前記第１の副画素電極に対応してｎチャンネル
の薄膜トランジスタが用いられ、前記第２の副画素電極
に対応してｐチャンネルの薄膜トランジスタが用いられ
ていることを特徴とするアクティブマトリクス基板。 - 【請求項４】絶縁基板の一主平面上に複数本の走査信号
配線と表示信号配線がマトリクス状に配置され、それら
の各交差点に対応して画素電極が形成され、前記画素電
極は第１の副画素電極と第２の副画素電極を有し、前記
走査信号配線と表示信号配線および第１，第２の副画素
電極に接続してスイッチング素子が設けられているアク
ティブマトリクス基板において、前記走査信号配線は第
１の走査信号配線と第２の走査信号配線を有し、前記ス
イッチング素子として、前記第１の走査信号配線と第１
の副画素電極に対応してｎチャンネルの薄膜トランジス
タが用いられ、前記第２の走査信号配線と第２の副画素
電極に対応してｐチャンネルの薄膜トランジスタが用い
られていることを特徴とするアクティブマトリクス基
板。 - 【請求項５】スイッチング素子として用いられたｎチャ
ンネルおよびｐチャンネルの薄膜トランジスタに関し
て、前記どちらか一方の薄膜トランジスタとそれが接続
された走査信号配線との間にインバータが設けられ、そ
のインバータが設けられた各薄膜トランジスタに対し
て、逆極性の走査信号電圧が印加されることを特徴とす
る請求項１、又は３記載のアクティブマトリクス基板。 - 【請求項６】スイッチング素子として用いられたｎチャ
ンネルまたはｐチャンネルの薄膜トランジスタが接続さ
れた走査信号配線のどちらか一方の入力端にインバータ
が設けられ、その入力端にインバータが設けられた走査
信号配線に接続された各薄膜トランジスタに対して、逆
極性の走査信号電圧が印加されることを特徴とする請求
項２又は４記載のアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1770196A JPH09211492A (ja) | 1996-02-02 | 1996-02-02 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1770196A JPH09211492A (ja) | 1996-02-02 | 1996-02-02 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09211492A true JPH09211492A (ja) | 1997-08-15 |
Family
ID=11951097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1770196A Pending JPH09211492A (ja) | 1996-02-02 | 1996-02-02 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09211492A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100433110C (zh) * | 2002-01-31 | 2008-11-12 | 株式会社日立制作所 | 显示装置和显示装置的驱动方法 |
-
1996
- 1996-02-02 JP JP1770196A patent/JPH09211492A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100433110C (zh) * | 2002-01-31 | 2008-11-12 | 株式会社日立制作所 | 显示装置和显示装置的驱动方法 |
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