JPH09204293A - Parallel data transmitting system and majority judging circuit - Google Patents
Parallel data transmitting system and majority judging circuitInfo
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- JPH09204293A JPH09204293A JP8012601A JP1260196A JPH09204293A JP H09204293 A JPH09204293 A JP H09204293A JP 8012601 A JP8012601 A JP 8012601A JP 1260196 A JP1260196 A JP 1260196A JP H09204293 A JPH09204293 A JP H09204293A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、並列データ伝送方
式に係り、特に、並列データ伝送方式に関し、同時に多
ビットを伝送できる並列データ伝送方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel data transmission system, and more particularly to a parallel data transmission system, and more particularly to a parallel data transmission system capable of simultaneously transmitting multiple bits.
【0002】大規模集積回路において、多数の出力バッ
ファの論理出力レベルが同時に変化すると、その変化時
の過渡電流によって大規模集積回路の電源線とアース線
にスイッチング雑音が重畳されて流れる。このため、元
来一定であるべき電源線の電圧やアース線の電圧に変化
が生じ、大規模集積回路を構成する回路を誤動作をさせ
る原因になる。従って、このような誤動作を防止するた
めに出力アース線間に挟まれる領域を1グループとし
て、そのグループ内に配置できる出力バッファからの出
力線の最大数を制約するということが行なわれている。In a large-scale integrated circuit, when the logic output levels of a large number of output buffers change at the same time, a transient current at the time of the change causes a switching noise to flow on the power supply line and the ground line of the large-scale integrated circuit. For this reason, the voltage of the power supply line and the voltage of the ground line, which should be originally constant, are changed, which causes malfunction of the circuit forming the large-scale integrated circuit. Therefore, in order to prevent such a malfunction, the area sandwiched between the output ground lines is defined as one group, and the maximum number of output lines from the output buffer that can be arranged in the group is restricted.
【0003】このため、並列データを形成する符号の数
が多い時には、並列データを形成する符号を同じグルー
プ内に収容できなくなり、大規模集積回路内で並列デー
タを形成する符号の伝搬遅延時間を一致させることがで
きなくなる。これを補償するにはプリント板上の配線パ
ターンによって行なうしか方法はないが、大規模集積回
路内の配線とプリント板上の配線の電気的特性は同じで
はないので、プリント板上での補償は不可能に近い。
又、最悪の場合には、上記制約のために大規模集積回路
のパッケージのピン数に余裕があっても必要な信号線を
全て配置することができない場合もあり得る。Therefore, when the number of codes forming the parallel data is large, the codes forming the parallel data cannot be accommodated in the same group, and the propagation delay time of the codes forming the parallel data in the large scale integrated circuit is reduced. You will not be able to match. The only way to compensate for this is by using the wiring pattern on the printed circuit board, but since the electrical characteristics of the wiring in the large-scale integrated circuit and the wiring on the printed circuit board are not the same, compensation on the printed circuit board is not possible. Nearly impossible.
In the worst case, due to the above restrictions, it may not be possible to arrange all the required signal lines even if the number of pins in the package of the large-scale integrated circuit is large.
【0004】又、大規模集積回路を高速動作させる時に
は、大規模集積回路間の配線の特性インピーダンスと大
規模集積回路を覗き込んだインピーダンスを整合させる
ために抵抗で終端する必要がある。この終端抵抗を流れ
る電流は大規模集積回路の出力バッファから供給される
ので、終端をすることによって大規模集積回路の消費電
力が増加する。そして、並列データを形成する符号が全
て“1”であるか、全て“0”である場合に大規模集積
回路の消費電力の増加が最大になる。このため、大規模
集積回路からの出力信号線の数に制約が生じ、大規模集
積回路のパッケージのピン数に余裕があっても必要な機
能を全て収容することができなくなる。Further, when a large-scale integrated circuit is operated at high speed, it is necessary to terminate with a resistor in order to match the characteristic impedance of the wiring between the large-scale integrated circuits and the impedance looking into the large-scale integrated circuit. Since the current flowing through the terminating resistor is supplied from the output buffer of the large scale integrated circuit, the power consumption of the large scale integrated circuit is increased by the termination. Then, when the codes forming the parallel data are all "1" or all "0", the increase in power consumption of the large-scale integrated circuit is maximized. Therefore, the number of output signal lines from the large-scale integrated circuit is limited, and even if the number of pins of the package of the large-scale integrated circuit is large, it is impossible to accommodate all necessary functions.
【0005】従って、同一グループ内の出力線数及びパ
ッケージ当たりの出力線数に対する制約を緩和できる並
列データ伝送方式の実現が望まれている。Therefore, it is desired to realize a parallel data transmission system capable of relaxing restrictions on the number of output lines in the same group and the number of output lines per package.
【0006】[0006]
【従来の技術】従来は、同一グループ内の出力線数は、
並列データを形成する符号に許容される変化数に限定す
るか、並列データを形成する符号の間に位相差を持たせ
て同時に変化する符号数を減らしていた。2. Description of the Related Art Conventionally, the number of output lines in the same group is
Either limiting the number of changes allowed for the codes forming the parallel data or reducing the number of codes changing at the same time by providing a phase difference between the codes forming the parallel data.
【0007】又、パッケージの出力線数は、終端抵抗を
設けることによる消費電力の増加を考慮して決定してい
た。Further, the number of output lines of the package has been determined in consideration of the increase in power consumption due to the provision of the terminating resistor.
【0008】[0008]
【発明が解決しようとする課題】同一グループ内の出力
線数を並列データを形成する符号に許容される変化数に
限定すると、並列データを形成する符号に対する伝搬遅
延時間にばらつきが出て、位相マージンが減少する。一
方、並列データを形成する符号の間に位相差を持たせれ
ば符号が同時に変化する際の過渡電流を減少させること
はできるが、これも位相マージンの犠牲の上に実現され
ることである。If the number of output lines in the same group is limited to the number of changes allowed for the codes forming the parallel data, the propagation delay time for the codes forming the parallel data varies and the phase Margin is reduced. On the other hand, if a phase difference is provided between the codes forming the parallel data, the transient current when the codes change simultaneously can be reduced, but this is also realized at the expense of the phase margin.
【0009】又、終端抵抗を設けることによる消費電力
の増加を考慮してパッケージの出力線数を決定すること
は、大規模集積回路の高密度化を放棄することに等し
い。本発明は、かかる問題を解決すべく、並列データを
形成する符号の変化数を抑制する並列データ伝送方式、
及び、並列データを形成する符号の中の特定符号の数を
抑制する並列データ伝送方式を提供し、以て大規模集積
回路における出力線数に対する制約を緩和することを目
的とする。Further, determining the number of output lines of the package in consideration of the increase in power consumption due to the provision of the terminating resistor is equivalent to giving up the densification of the large scale integrated circuit. The present invention, in order to solve such a problem, a parallel data transmission system that suppresses the number of changes in codes forming parallel data,
Another object of the present invention is to provide a parallel data transmission method that suppresses the number of specific codes among the codes forming the parallel data, thereby relaxing the constraint on the number of output lines in a large scale integrated circuit.
【0010】[0010]
【課題を解決するための手段】本発明の第一の手段は、
或るタイミングの入力データと該入力データの1ディジ
ット前の入力データに対応する送信データを比較して、
並列データを形成する符号数の過半数の論理レベルが変
化する場合には、該入力データの符号を反転すると共
に、該入力データの符号を反転したことを表示するフラ
グを付加して送信し、受信データを該フラグによって反
転する並列データ伝送方式である。The first means of the present invention is as follows:
By comparing the input data at a certain timing and the transmission data corresponding to the input data one digit before the input data,
When the logic level of a majority of the number of codes forming the parallel data changes, the sign of the input data is inverted, and a flag indicating that the sign of the input data is inverted is added and transmitted and received. It is a parallel data transmission method in which data is inverted by the flag.
【0011】第一の手段によれば、或るタイミングの入
力データと該入力データの1ディジット前の入力データ
に対応する送信データを比較して、並列データを形成す
る符号数の過半数の論理レベルが変化する場合には、該
入力データの符号を反転するので、1ディジット前の入
力データに対応する送信データと該入力データに対応す
る送信データとは過半数の符号の論理レベルが一致す
る。即ち、1ディジット前の入力データに対応する送信
データと該入力データに対応する送信データとの間で変
化する符号数は半数未満に抑制される。そして、フラグ
を付加して送信するので、受信側で元の並列データを復
元することができる。According to the first means, the input data at a certain timing is compared with the transmission data corresponding to the input data one digit before the input data, and the logical level of the majority of the codes forming the parallel data is set. , The sign of the input data is inverted, so that the transmission data corresponding to the input data one digit before and the transmission data corresponding to the input data have the same logical level of the sign of the majority. That is, the number of codes that change between the transmission data corresponding to the input data one digit before and the transmission data corresponding to the input data is suppressed to less than half. Then, since the flag is added and transmitted, the original parallel data can be restored on the receiving side.
【0012】入力データと該入力データより1ディジッ
ト先行する入力データに対応する送信データを比較し
て、並列データを形成する符号数の過半数の論理レベル
が変化する場合には該入力データの符号を反転するとい
うことは、並列データのビット数が奇数2p+1の時に
も、並列データのビット数が奇数2pの時にも許容され
る同時変化数はpビットであることを意味する。即ち、
何の処置もしないと前記グループを形成するビット数は
pである。これに対して、並列データを形成する符号数
の過半数の論理レベルが変化する場合には該入力データ
の符号を反転すると、連続する2p+1ビット又は2p
ビットの送信データの間で同時に変化するビット数はp
以下になるので、前記グループを形成するビット数を2
p+1ビット又は2pビットに増やすことが可能にな
る。これにより、大規模集積回路のピン配置と、大規模
集積回路を搭載する配線基板上のパターン設計に対する
制約が緩和される。The input data and the transmission data corresponding to the input data which is preceded by one digit from the input data are compared, and when the logic level of the majority of the codes forming the parallel data changes, the code of the input data is changed. The inversion means that the allowable number of simultaneous changes is p bits when the number of bits of the parallel data is an odd number 2p + 1 and when the number of bits of the parallel data is an odd number 2p. That is,
If no action is taken, the number of bits forming the group is p. On the other hand, when the logic level of the majority of the number of codes forming the parallel data changes, the sign of the input data is inverted, and continuous 2p + 1 bits or 2p
The number of bits that change simultaneously between bit transmission data is p
The number of bits forming the group is 2 since
It becomes possible to increase to p + 1 bits or 2p bits. As a result, the restrictions on the pin arrangement of the large-scale integrated circuit and the pattern design on the wiring board on which the large-scale integrated circuit is mounted are alleviated.
【0013】そして、このことは、以降に述べる第四の
手段までの全てについても同じように成り立つ。本発明
の第二の手段は、或るタイミングの入力データと該入力
データの1ディジット前の入力データに対応する送信デ
ータとの間で、“1”から“0”への変化数と“0”か
ら“1”への変化数の差が並列データを形成する符号数
の過半数である場合には、該入力データの符号を反転す
ると共に、該入力データの符号を反転したことを表示す
るフラグを付加して送信し、受信データを該フラグによ
って反転する並列データ伝送方式である。This also applies to all of the following fourth means. The second means of the present invention is the number of changes from "1" to "0" and "0" between the input data at a certain timing and the transmission data corresponding to the input data one digit before the input data. If the difference in the number of changes from "1" to "1" is the majority of the number of codes forming the parallel data, the sign of the input data is inverted and a flag indicating that the sign of the input data is inverted Is a parallel data transmission method in which data is added and transmitted, and received data is inverted by the flag.
【0014】“1”から“0”への変化による過渡電流
と、“0”から“1”への変化による過渡電流は概ね逆
の変化をする。従って、過渡電流による誤動作は“1”
から“0”への変化数と“0”から“1”への変化数の
差によって生ずると考えることができる。第二の手段に
よれば、或るタイミングの入力データと該入力データの
1ディジット前の入力データに対応する送信データとの
間で、“1”から“0”への変化数と“0”から“1”
への変化数の差が並列データを形成する符号数の過半数
である場合には、該入力データの符号を反転するので、
1ディジット前の入力データに対応する送信データと該
入力データに対応する送信データとの間の“1”から
“0”への変化数と“0”から“1”への変化数の差は
並列データを形成する符号数の半数未満に抑制される。
そして、フラグを付加して送信するので、受信側で元の
並列データを復元することができる。The transient current due to the change from "1" to "0" and the transient current due to the change from "0" to "1" are almost opposite to each other. Therefore, malfunction due to transient current is "1".
It can be considered to be caused by the difference between the number of changes from "0" to "0" and the number of changes from "0" to "1". According to the second means, the number of changes from "1" to "0" and "0" between the input data at a certain timing and the transmission data corresponding to the input data one digit before the input data. To “1”
When the difference in the number of changes to is a majority of the number of codes forming the parallel data, the sign of the input data is inverted,
The difference between the number of changes from “1” to “0” and the number of changes from “0” to “1” between the transmission data corresponding to the input data one digit before and the transmission data corresponding to the input data is It is suppressed to less than half the number of codes forming the parallel data.
Then, since the flag is added and transmitted, the original parallel data can be restored on the receiving side.
【0015】本発明の第三の手段は、或るタイミングの
入力データにおける特定符号(“1”または“0”)の
数が並列データを形成する符号数の過半数である場合に
は、該入力データの符号を反転すると共に、該入力デー
タの符号を反転したことを表示するフラグを付加して送
信し、受信データを該フラグによって反転する並列デー
タ伝送方式である。The third means of the present invention is that when the number of specific codes ("1" or "0") in the input data at a certain timing is a majority of the number of codes forming the parallel data, the input data is input. This is a parallel data transmission method in which the sign of data is inverted, a flag indicating that the sign of the input data is inverted is added and transmitted, and the received data is inverted by the flag.
【0016】第三の手段によれば、或るタイミングの入
力データにおける特定符号の数が並列データを形成する
符号数の過半数である場合には、該入力データの符号を
反転するので、送信データにおける特定符号の数は必ず
並列データを形成する符号数の半数未満になる。又、送
信データにおける特定符号の数は必ず並列データを形成
する符号数の半数未満になるので、1ディジット前の入
力データに対応する送信データと該入力データに対応す
る送信データとの間の“1”から“0”への変化数と
“0”から“1”への変化数の差は並列データを形成す
る符号数の半数未満に抑制される。そして、フラグを付
加して送信するので、受信側で元の並列データを復元す
ることができる。According to the third means, when the number of specific codes in the input data at a certain timing is a majority of the number of codes forming the parallel data, the code of the input data is inverted, so that the transmission data is transmitted. The number of specific codes in is always less than half of the number of codes forming the parallel data. In addition, since the number of specific codes in the transmission data is always less than half of the number of codes forming the parallel data, the "between the transmission data corresponding to the input data one digit before and the transmission data corresponding to the input data". The difference between the number of changes from "1" to "0" and the number of changes from "0" to "1" is suppressed to less than half the number of codes forming parallel data. Then, since the flag is added and transmitted, the original parallel data can be restored on the receiving side.
【0017】本発明の第四の手段は、或るタイミングの
入力データにおける特定符号の数と、1ディジット前の
入力データに対応する送信データにおける特定符号の数
との差が並列データを形成する符号数の過半数である場
合には、該入力データを反転すると共に、該入力データ
を反転した旨を示すフラグを付加して送信し、受信デー
タをフラグによって反転する並列データ伝送方式であ
る。In the fourth means of the present invention, the difference between the number of specific codes in the input data at a certain timing and the number of specific codes in the transmission data corresponding to the input data one digit before forms parallel data. When the number of codes is a majority, it is a parallel data transmission method in which the input data is inverted, a flag indicating that the input data is inverted is transmitted, and the received data is inverted by the flag.
【0018】第四の手段によれば、或るタイミングの入
力データにおける特定符号の数と、1ディジット前の入
力データに対応する送信データにおける特定符号の数と
の差が並列データを形成する符号数の過半数である場合
には、該入力データを反転するので、或るタイミングの
入力データに対応する送信データにおける特定符号の数
と、1ディジット前の入力データに対応する送信データ
における特定符号の数との差は、並列データを形成する
符号数の半数未満に抑制される。従って、1ディジット
前の入力データに対応する送信データと該入力データに
対応する送信データとの間の“1”から“0”への変化
数と“0”から“1”への変化数の差は並列データを形
成する符号数の半数未満に抑制される。そして、フラグ
を付加して送信するので、受信側で元の並列データを復
元することができる。According to the fourth means, the difference between the number of the specific code in the input data at a certain timing and the number of the specific code in the transmission data corresponding to the input data one digit before forms the parallel data. If it is a majority of the number, the input data is inverted, so that the number of the specific code in the transmission data corresponding to the input data at a certain timing and the specific code in the transmission data corresponding to the input data one digit before. The difference from the number is suppressed to less than half the number of codes forming the parallel data. Therefore, the number of changes from “1” to “0” and the number of changes from “0” to “1” between the transmission data corresponding to the input data one digit before and the transmission data corresponding to the input data are The difference is suppressed to less than half the number of codes forming the parallel data. Then, since the flag is added and transmitted, the original parallel data can be restored on the receiving side.
【0019】本発明の第五の手段は、本発明の第一の手
段で提供される並列データ伝送方式の受信側において、
連続する2ディジットの並列データの間で同時に変化す
る符号数が並列データを形成する符号数の過半数である
ことを検出した場合にはアラームを発生する並列データ
伝送方式である。A fifth means of the present invention is, on the receiving side of the parallel data transmission system provided by the first means of the present invention,
This is a parallel data transmission method in which an alarm is generated when it is detected that the number of codes that simultaneously change between consecutive two digit parallel data is a majority of the number of codes forming the parallel data.
【0020】送信データは、連続する2ディジットの並
列データの間で同時に変化する符号数が並列データを形
成する符号数の半数未満になるように形成されているの
で、連続する2ディジットの並列データの間で同時に変
化する符号数が並列データを形成する符号数の過半数で
あれば伝送路で誤りを受けていることは明白である。Since the transmission data is formed such that the number of codes that simultaneously change between consecutive two-digit parallel data is less than half of the number of codes forming the parallel data, the consecutive two-digit parallel data is formed. It is obvious that an error has occurred in the transmission path if the number of codes that simultaneously change between the two is a majority of the number of codes forming the parallel data.
【0021】本発明の第六の手段は、本発明の第二の手
段で提供される並列データ伝送方式の受信側において、
連続する2ディジットの並列データの間で“1”から
“0”への変化数と“0”から“1”への変化数の差が
過半数であることを検出した場合にはアラームを発生す
る並列データ伝送方式である。A sixth means of the present invention is, on the receiving side of the parallel data transmission system provided by the second means of the present invention,
An alarm is generated when it is detected that the difference between the number of changes from "1" to "0" and the number of changes from "0" to "1" is a majority between consecutive 2 digit parallel data. It is a parallel data transmission method.
【0022】送信データは、連続する2ディジットの並
列データの間で“1”から“0”への変化数と“0”か
ら“1”への変化数の差が並列データを形成する符号数
の半数未満になるように変換しているので、“1”から
“0”への変化数と“0”から“1”への変化数の差が
並列データを形成する符号数の過半数であれば伝送路で
誤りを受けたことは明白である。In the transmission data, the difference between the number of changes from "1" to "0" and the number of changes from "0" to "1" between continuous two-digit parallel data is the number of codes forming the parallel data. Since the conversion is performed so as to be less than half, the difference between the number of changes from "1" to "0" and the number of changes from "0" to "1" should be the majority of the number of codes forming the parallel data. For example, it is clear that the transmission line has received an error.
【0023】本発明の第七の手段は、本発明の第三の手
段で提供される並列データ伝送方式の受信側において、
受信データの中の特定符号の数が並列データを形成する
符号数の過半数であることを検出した場合にはアラーム
を発生する並列データ伝送方式である。The seventh means of the present invention is, on the receiving side of the parallel data transmission system provided by the third means of the present invention,
This is a parallel data transmission system in which an alarm is generated when it is detected that the number of specific codes in the received data is a majority of the number of codes forming the parallel data.
【0024】送信データは、並列データを形成する符号
のうち特定符号の数が半数未満になるように変換されて
いるので、受信データの中の特定符号の数が並列データ
を形成する符号数の過半数であることを検出した場合に
は伝送路で誤りを受けたことは明白である。Since the transmission data is converted so that the number of specific codes among the codes forming the parallel data is less than half, the number of the specific codes in the reception data is equal to the number of codes forming the parallel data. When the majority is detected, it is clear that the transmission line has received an error.
【0025】本発明の第八の手段は、本発明の第四の手
段で提供される並列データ伝送方式の受信側において、
連続する2ディジットの並列データの間の特定符号の数
の差が並列データを形成する符号数の過半数であること
を検出した場合にはアラームを発生する並列データ伝送
方式である。The eighth means of the present invention is, on the receiving side of the parallel data transmission system provided by the fourth means of the present invention,
This is a parallel data transmission system in which an alarm is generated when it is detected that the difference in the number of specific codes between consecutive two-digit parallel data is a majority of the number of codes forming the parallel data.
【0026】送信データは、連続する2ディジットの並
列データの間の特定符号の数の差が並列データを形成す
る符号数の半数未満になるように変換されているので、
連続する2ディジットの並列データの間の特定符号の数
の差が並列データを形成する符号数の過半数であること
を検出した場合には伝送路で誤りをうけたことは明白で
ある。Since the transmission data has been converted such that the difference in the number of specific codes between consecutive two-digit parallel data is less than half the number of codes forming the parallel data,
When it is detected that the difference in the number of specific codes between consecutive two-digit parallel data is a majority of the number of codes forming the parallel data, it is obvious that an error has occurred in the transmission path.
【0027】[0027]
【発明の実施の形態】図1は、本発明の第一の実施の形
態である。図1において、11は反転部、12は遅延
部、13はデータ変化検出部、14は同時変化数検出部
で、送信側の大規模集積回路に設けられる。又、21は
反転部で、受信側の大規模集積回路に設けられる。FIG. 1 shows a first embodiment of the present invention. In FIG. 1, 11 is an inversion unit, 12 is a delay unit, 13 is a data change detection unit, and 14 is a simultaneous change number detection unit, which is provided in the large scale integrated circuit on the transmission side. Reference numeral 21 denotes an inverting unit, which is provided in the large-scale integrated circuit on the receiving side.
【0028】図1の構成において送信側は、1ディジッ
ト遅延させた送信データと入力データをデータ変化検出
部で比較し、該データ変化検出部が変化を検出したビッ
ト数が並列データを形成する符号数の過半数であること
を同時変化数検出部で検出し、該データ変化検出部が変
化を検出したビット数が並列データを形成する符号数の
過半数である場合には該同時変化検出部の出力によって
入力データを反転して送信し、該データ変化検出部が変
化を検出したビット数が並列データを形成する符号数の
半数以下の場合には該同時変化検出部の出力によっては
入力データを反転せずに送信すると共に、該同時変化数
検出部の出力を反転の有無を表示するフラグとして送信
する。一方、受信側は、フラグが反転を示している場合
には受信データを反転して再生データとし、フラグが反
転を示していない場合には受信データを再生データとす
る。In the configuration of FIG. 1, the transmission side compares the transmission data delayed by one digit and the input data in the data change detecting section, and the code in which the number of bits detected by the data change detecting section forms parallel data. If the simultaneous change number detection unit detects that the number is a majority of the numbers, and the number of bits at which the data change detection unit detects a change is the majority of the number of codes forming the parallel data, the output of the simultaneous change detection unit Inverts the input data and transmits it, and when the number of bits in which the data change detection unit detects the change is less than half the number of codes forming the parallel data, the input data is inverted depending on the output of the simultaneous change detection unit. The output of the simultaneous change number detection unit is transmitted as a flag indicating the presence or absence of inversion. On the other hand, the receiving side inverts the received data as reproduction data when the flag indicates inversion, and sets the reception data as reproduction data when the flag does not indicate inversion.
【0029】図2は、図1の構成の送信側におけるデー
タ変換の例である。図2の場合、並列データは6ビット
であるので連続する2ディジットの間で4ビット以上が
同時に変化した場合にデータを反転し、反転した場合に
“1”をフラグとして付加し、反転しない場合に“0”
をフラグとして付加する。この場合、元の並列データ6
ビットの中では、連続する2ディジットで同時変化する
ビット数は3ビット以内に抑制される。FIG. 2 shows an example of data conversion on the transmitting side in the configuration of FIG. In the case of FIG. 2, since the parallel data is 6 bits, the data is inverted when 4 bits or more simultaneously change between consecutive 2 digits, and when inverted, "1" is added as a flag and when not inverted. To "0"
Is added as a flag. In this case, the original parallel data 6
Among the bits, the number of bits that change simultaneously with two consecutive digits is suppressed within 3 bits.
【0030】図3は、本発明の第二の実施の形態であ
る。図3において、11は反転部、12−1及び12−
2は遅延部、13はデータ変化検出部、15は変化数差
検出部で、送信側の大規模集積回路に設けられる。又、
21は反転部で、受信側の大規模集積回路に設けられ
る。FIG. 3 shows a second embodiment of the present invention. In FIG. 3, 11 is an inversion unit, 12-1 and 12-.
Reference numeral 2 is a delay unit, 13 is a data change detection unit, and 15 is a change number difference detection unit, which is provided in the large-scale integrated circuit on the transmission side. or,
Reference numeral 21 denotes an inverting unit, which is provided in the large-scale integrated circuit on the receiving side.
【0031】図3の構成において送信側は、1ディジッ
ト遅延させた送信データと入力データをデータ変化検出
部で比較し、変化数差検出部において該データ変化検出
部が検出した変化の方向が“1”から“0”なのか、
“0”から“1なのかを判定した上で“1”から“0”
への変化数と“0”から“1”への変化数の差を求め、
該変化数の差が並列データを形成する符号数の過半数で
ある場合には該変化数検出部の出力によって入力データ
を反転して送信し、該変化数の差が並列データを形成す
る符号数の過半数である場合には該変化数検出部の出力
によっては入力データを反転せずに送信すると共に、該
変化数差検出部の出力を反転の有無を表示するフラグと
して送信する。一方、受信側は、フラグが反転を示して
いる場合には受信データを反転して再生データとし、フ
ラグが反転を示していない場合には受信データを再生デ
ータとする。In the configuration of FIG. 3, the transmission side compares the transmission data delayed by one digit and the input data in the data change detection section, and the change direction detected by the data change detection section in the change number difference detection section is " Is it from "1" to "0"?
"1" to "0" after judging from "0" to "1"
The difference between the number of changes to "0" and the number of changes from "0" to "1",
When the difference in the number of changes is the majority of the number of codes forming the parallel data, the input data is inverted and transmitted by the output of the number of change detecting section, and the difference in the number of changes forms the number of codes forming the parallel data. If it is a majority, the input data is transmitted without being inverted depending on the output of the change number detecting section, and the output of the change number difference detecting section is transmitted as a flag indicating the presence or absence of inversion. On the other hand, the receiving side inverts the received data as reproduction data when the flag indicates inversion, and sets the reception data as reproduction data when the flag does not indicate inversion.
【0032】図4は、図3の構成の送信側におけるデー
タ変換の例である。図4の場合、並列データは6ビット
であるので連続する2ディジットの間で変化数の差が4
ビット以上の場合にデータを反転し、反転した場合に
“1”をフラグとして付加し、反転しない場合に“0”
をフラグとして付加する。この場合、元の並列データ6
ビットの中では、連続する2ディジットでの変化数の差
は3ビット以内に抑制される。又、例えば、(2)と
(3)の間では同時変化数は6ビットであるが、“1”
から“0”と“0”から“1”の変化数が等しいので、
(3)は反転せずに送信する。そして、変化数の差が過
半数の場合に反転を行なうので、図2の場合に比較して
反転されるケースは少なくなる。従って、CMOSのよ
うに符号の反転の時に電力を消費するタイプの大規模集
積回路では有利である。FIG. 4 shows an example of data conversion on the transmitting side in the configuration of FIG. In the case of FIG. 4, since the parallel data has 6 bits, the difference in the number of changes is 4 between two consecutive digits.
Inverts the data when it is more than a bit, adds "1" as a flag when inverted, and "0" when not inverted
Is added as a flag. In this case, the original parallel data 6
Among the bits, the difference in the number of changes between two consecutive digits is suppressed within 3 bits. Also, for example, between (2) and (3), the number of simultaneous changes is 6 bits, but "1"
Since the number of changes from "0" to "0" and from "0" to "1" are equal,
(3) is transmitted without being inverted. Since the inversion is performed when the difference in the number of changes is a majority, the number of cases of inversion is smaller than that in the case of FIG. Therefore, it is advantageous in a large scale integrated circuit of the type that consumes power when the sign is inverted, such as CMOS.
【0033】図5は、本発明の第三の実施の形態であ
る。図5において、11は反転部、16は符号数検出部
で、送信側の大規模集積回路に設けられる。又、21は
反転部で、受信側の大規模集積回路に設けられる。FIG. 5 shows a third embodiment of the present invention. In FIG. 5, 11 is an inversion unit, and 16 is a code number detection unit, which is provided in the large-scale integrated circuit on the transmission side. Reference numeral 21 denotes an inverting unit, which is provided in the large-scale integrated circuit on the receiving side.
【0034】図5の構成において送信側は、入力データ
中の特定符号の数が並列データを形成する符号数の過半
数である場合には、符号数検出部の出力によって入力デ
ータを反転して送信し、入力データ中の特定符号の数が
並列データを形成する符号数の半数以下である場合に
は、該符号数検出部の出力によっては入力データを反転
せずに送信すると共に、該符号数検出部の出力を反転の
有無を示すフラグとして付加して送信する。一方、受信
側は、フラグが反転を示している場合には受信データを
反転して再生データとし、フラグが反転を示していない
場合には受信データを再生データとする。In the configuration of FIG. 5, when the number of specific codes in the input data is the majority of the number of codes forming the parallel data, the transmitting side inverts the input data by the output of the code number detecting section and transmits it. However, when the number of specific codes in the input data is less than half of the number of codes forming the parallel data, the input data is transmitted without being inverted depending on the output of the code number detecting unit, and the number of codes is The output of the detection unit is added as a flag indicating the presence or absence of inversion and transmitted. On the other hand, the receiving side inverts the received data as reproduction data when the flag indicates inversion, and sets the reception data as reproduction data when the flag does not indicate inversion.
【0035】図6は、図5の構成の送信側におけるデー
タ変換の例である。図6の場合、並列データを形成する
符号数が6ビットであるので、入力データ中の特定符号
数が4ビット以上の時に入力データを反転して送信す
る。ここでは、特定の符号を“1”として、“1”の数
が4ビット以上の時に入力データを反転するものとして
図示している。この場合、送信データのフラグ以外の部
分では、“1”の数は3ビット以内になる。FIG. 6 is an example of data conversion on the transmitting side in the configuration of FIG. In the case of FIG. 6, since the number of codes forming the parallel data is 6 bits, the input data is inverted and transmitted when the number of specific codes in the input data is 4 bits or more. Here, it is shown that the specific code is "1" and the input data is inverted when the number of "1" is 4 bits or more. In this case, the number of “1” is 3 bits or less in the part other than the flag of the transmission data.
【0036】図7は、本発明の第四の実施の形態であ
る。図7において、11は反転部、12は遅延部、17
は符号数差検出部で、送信側の大規模集積回路に設けら
れる。21は反転部で、受信側の大規模集積回路に設け
られる。FIG. 7 shows a fourth embodiment of the present invention. In FIG. 7, 11 is an inversion unit, 12 is a delay unit, and 17
Is a code number difference detection unit, which is provided in the large-scale integrated circuit on the transmission side. Reference numeral 21 denotes an inverting unit, which is provided in the large-scale integrated circuit on the receiving side.
【0037】図7の構成において送信側は、入力データ
の連続する2ディジットで特定符号数の差が並列データ
を形成する符号数の過半数である場合には、符号数差検
出部の出力によって入力データを反転して送信し、入力
データの連続する2ディジットで特定符号数の差が並列
データを形成する符号数の半数以下である場合には、符
号数差検出部の出力によっては入力データを反転せずに
送信すると共に、該符号数差検出部の出力を反転の有無
を示すフラグとして付加して送信する。一方、受信側
は、フラグが反転を示している場合には受信データを反
転して再生データとし、フラグが反転を示していない場
合には受信データを再生データとする。In the configuration of FIG. 7, when the difference in the specific code number between two consecutive digits of the input data is the majority of the code numbers forming the parallel data, the transmitting side inputs the output by the code number difference detecting section. When the data is inverted and transmitted, and the difference in the specific code number between two consecutive digits of the input data is less than half of the code numbers forming the parallel data, the input data may be output depending on the output of the code number difference detection unit. The data is transmitted without being inverted, and the output of the code number difference detection unit is added as a flag indicating the presence or absence of inversion and transmitted. On the other hand, the receiving side inverts the received data as reproduction data when the flag indicates inversion, and sets the reception data as reproduction data when the flag does not indicate inversion.
【0038】図8は、図7の構成の送信側におけるデー
タ変換の例である。図6の場合、並列データを形成する
符号数が6ビットであるので、入力データの連続する2
ディジットの特定符号数の差が4ビット以上の時に入力
データを反転して送信する。ここでは、特定の符号を
“1”として、“1”の数の差が4ビット以上の時に入
力データを反転するものとして図示している。この場
合、送信データのフラグ以外の部分では、連続する2デ
ィジットでの“1”の数の差は3ビット以内になると共
に、連続する2ディジットでの“1”から“0”への変
化数と“0”から“1”への変化数との差も3ビット以
内となる。FIG. 8 shows an example of data conversion on the transmitting side in the configuration of FIG. In the case of FIG. 6, since the number of codes forming the parallel data is 6 bits, two consecutive input data
When the difference in the number of specific codes of digits is 4 bits or more, the input data is inverted and transmitted. Here, it is illustrated that the specific code is "1" and the input data is inverted when the difference in the number of "1" is 4 bits or more. In this case, in the part other than the flag of the transmission data, the difference in the number of "1" s in two consecutive digits is within 3 bits and the number of changes from "1" to "0" in two consecutive digits. And the number of changes from "0" to "1" is also within 3 bits.
【0039】図9は、本発明の第五の実施の形態であ
る。図9において、21は反転部、22は遅延部、23
はデータ変化検出部、24は同時変化数検出部である。FIG. 9 shows a fifth embodiment of the present invention. In FIG. 9, 21 is an inversion unit, 22 is a delay unit, and 23.
Is a data change detector, and 24 is a simultaneous change number detector.
【0040】図9の構成においては、フラグが反転を示
す時には受信データの符号を反転して再生データとし、
フラグが反転を示さない時には受信データを再生データ
とする。ところで、受信データは連続する2ディジット
で符号の同時変化数が並列データを形成する符号数の半
数以下になるように形成されている。この性質を利用し
て、データ変化検出部において連続する2ディジットの
並列データを構成する符号をビット毎に比較して符号が
変化したビットには特定符号を出力し、同時変化数検出
部において該特定符号の数が並列データを形成する符号
数の過半数である場合にアラームを発生する。In the configuration of FIG. 9, when the flag indicates inversion, the sign of the received data is inverted to obtain the reproduction data,
When the flag does not indicate inversion, the received data is the reproduced data. By the way, the received data is formed by two consecutive digits so that the number of simultaneous changes of the code is less than half of the number of codes forming the parallel data. Utilizing this property, the data change detecting unit compares the codes forming continuous 2-digit parallel data bit by bit, and outputs a specific code to the bit whose code has changed, and the simultaneous change number detecting unit outputs the specific code. An alarm is generated when the number of specific codes is a majority of the number of codes forming parallel data.
【0041】図10は、本発明の第六の実施の形態であ
る。図10において、21は反転部、22は遅延部、2
3はデータ変化検出部、25は変化数差検出部である。FIG. 10 shows a sixth embodiment of the present invention. In FIG. 10, 21 is an inversion unit, 22 is a delay unit, 2
Reference numeral 3 is a data change detection unit, and 25 is a change number difference detection unit.
【0042】図10の構成においては、フラグが反転を
示す時には受信データの符号を反転して再生データと
し、フラグが反転を示さない時には受信データを再生デ
ータとする。ところで、受信データは連続する2ディジ
ットで“1”から“0”への変化数と“0”から“1”
への変化数の差が並列データを形成する符号数の半数以
下になるように形成されている。この性質を利用して、
データ変化検出部において連続する2ディジットの並列
データを構成する符号をビット毎に比較して出力し、変
化数差検出部において該データ変化検出部のビット毎の
出力が“1”から“0”に変化する数と“0”から
“1”に変化する数との差が並列データを形成する符号
数の過半数である場合にアラームを発生する。In the configuration of FIG. 10, when the flag indicates inversion, the sign of the received data is inverted to be reproduction data, and when the flag does not indicate inversion, the reception data is reproduction data. By the way, the received data consists of two consecutive digits, the number of changes from "1" to "0" and "0" to "1".
Is formed so that the difference in the number of changes to the number of the codes is less than half the number of codes forming the parallel data. Utilizing this property,
The data change detecting unit compares and outputs the codes forming the continuous 2-digit parallel data bit by bit, and the change number difference detecting unit outputs the bit by bit from the data change detecting unit from "1" to "0". An alarm is generated when the difference between the number changing to "1" and the number changing from "0" to "1" is a majority of the number of codes forming the parallel data.
【0043】図11は、本発明の第七の実施の形態であ
る。図11において、21は反転部、26は符号数検出
部である。図11の構成においては、フラグが反転を示
す時には受信データの符号を反転して再生データとし、
フラグが反転を示さない時には受信データを再生データ
とする。ところで、受信データは各ディジットにおいて
特定符号の数が並列データを形成する符号数の半数以下
になるように形成されている。この性質を利用して、符
号数検出部において並列データを形成する符号の過半数
が特定符号であることを検出した場合にアラームを発生
する。FIG. 11 shows a seventh embodiment of the present invention. In FIG. 11, 21 is an inversion unit and 26 is a code number detection unit. In the configuration of FIG. 11, when the flag indicates inversion, the sign of the received data is inverted to be reproduction data,
When the flag does not indicate inversion, the received data is the reproduced data. By the way, the received data is formed such that the number of specific codes in each digit is less than half the number of codes forming the parallel data. Utilizing this property, an alarm is generated when the code number detecting unit detects that the majority of the codes forming the parallel data are specific codes.
【0044】図12は、本発明の第八の実施の形態であ
る。図12において、21は反転部、22は遅延部、2
7は符号数差検出部である。FIG. 12 shows the eighth embodiment of the present invention. In FIG. 12, 21 is an inversion unit, 22 is a delay unit, and 2
Reference numeral 7 is a code number difference detection unit.
【0045】図12の構成においては、フラグが反転を
示す時には受信データの符号を反転して再生データと
し、フラグが反転を示さない時には受信データを再生デ
ータとする。ところで、受信データは連続する2ディジ
ットの特定符号数の差が並列データを形成する符号数の
半数以下になるように形成されている。この性質を利用
して、符号数差検出部で連続する2ディジットの特定符
号数の差が並列データを形成する符号数の過半数である
ことを検出した場合にアラームを発生する。In the configuration of FIG. 12, when the flag indicates inversion, the sign of the received data is inverted to be reproduction data, and when the flag does not indicate inversion, the reception data is reproduction data. By the way, the received data is formed such that the difference between the specific code numbers of continuous two digits is less than half of the code numbers forming the parallel data. Utilizing this property, an alarm is generated when the difference between the specific code numbers of two consecutive digits is detected by the code number difference detection unit to be a majority of the code numbers forming the parallel data.
【0046】以上で本発明の基本的な実施の形態の説明
を終了し、以降では、各々の実施の形態におけるブロッ
クの構成を説明する。まず、反転部は並列データを形成
する符号数に等しい排他的論理和回路を備え、各々の排
他的論理和回路の一方の入力端子に入力データの各ビッ
トを、各々の排他的論理和回路のもう一方の入力端子に
同時変化数検出部の出力信号を供給すればよい。The description of the basic embodiments of the present invention is completed above, and the configuration of blocks in each embodiment will be described below. First, the inverting section is provided with an exclusive OR circuit equal to the number of codes forming the parallel data, and each bit of the input data is input to one input terminal of each exclusive OR circuit. The output signal of the simultaneous change number detection unit may be supplied to the other input terminal.
【0047】遅延部は並列データを形成する符号数に等
しいフリップ・フロップ又は遅延線で構成することがで
きるが、入力データと同期しているクロックで遅延させ
ることができるフリップ・フロップが有利である。The delay unit can be composed of flip-flops or delay lines equal in number of codes forming parallel data, but flip-flops which can be delayed by a clock synchronized with input data are advantageous. .
【0048】データ変化検出部は、並列データを形成す
る符号数に等しい排他的論理和回路を備え、各々の排他
的論理和回路の一方の入力端子に入力データの各ビット
を、各々の排他的論理和回路のもう一方の入力端子に遅
延部の出力の各ビットを入力データと同じ順序で供給す
ればよい。The data change detection unit is provided with an exclusive OR circuit equal to the number of codes forming the parallel data, and each bit of the input data is supplied to one exclusive input terminal of each exclusive OR circuit. Each bit of the output of the delay unit may be supplied to the other input terminal of the OR circuit in the same order as the input data.
【0049】図13は、図1における同時変化数検出部
の構成(その1)で、並列データが6ビットであるもの
として、4ビット以上の同時変化を検出する回路を示し
ている。FIG. 13 shows a circuit (No. 1) of the simultaneous change number detecting section in FIG. 1, showing a circuit for detecting a simultaneous change of 4 bits or more assuming that parallel data is 6 bits.
【0050】図13において、141−1乃至141−
9は2:1セレクタ、142−1乃至142−7は2入
力の論理積回路、143は4入力の論理積回路である。
ここで、2:1セレクタ141−1乃至141−5の
“1”入力端子(選択信号が“1”である時に選択され
る入力端子をこう呼ぶことにする。)にはデータ変化検
出部の出力の1ビット目から5ビット目が供給され、
2:1セレクタ141−1乃至141−5の“0”入力
端子(選択信号が“0”である時に選択される入力端子
をこう呼ぶことにする。)にはデータ変化検出部の出力
の2ビット目から6ビット目が供給されている。又、
2:1セレクタ141−1の選択信号としてデータ変化
検出部の出力の1ビット目が供給され、2:1セレクタ
141−2の選択信号としてデータ変化検出部の出力の
2ビット目と2:1セレクタ141−1の選択信号の論
理積が供給され、2:1セレクタ141−3の選択信号
としてデータ変化検出部の出力の3ビット目と2:1セ
レクタ141−2の選択信号の論理積が供給され、以降
同様にして、2:1セレクタ141−5の選択信号とし
てデータ変化検出部の出力の5ビット目と2:1セレク
タ141−4の選択信号の論理積が供給される。又、
2:1セレクタ141−6乃至141−9の“1”入力
端子には2:1セレクタ141−1乃至141−4の出
力が供給され、“0”入力端子には2:1セレクタ14
1−2乃至141−5の出力が供給される。そして、
2:1セレクタ141−6の選択信号として2:1セレ
クタ141−1の出力が供給され、2:1セレクタ14
1−7の選択信号として2:1セレクタ141−2の出
力と2:1セレクタ141−6の選択信号の論理積が供
給され、以降同様にして、2:1セレクタ141−9の
選択信号として2:1セレクタ141−4の出力と2:
1セレクタ141−8の選択信号の論理積が供給され
る。更に、2:1セレクタ141−6乃至141−9の
出力が論理積回路143に供給され、論理積回路の出力
が同時変化数の検出信号となる。In FIG. 13, 141-1 to 141-
Reference numeral 9 is a 2: 1 selector, 142-1 to 142-7 are 2-input AND circuits, and 143 is a 4-input AND circuit.
Here, the "1" input terminals (the input terminals selected when the selection signal is "1") of the 2: 1 selectors 141-1 to 141-5 are referred to as the data change detection units. The 1st to 5th bits of the output are supplied,
The "0" input terminals of the 2: 1 selectors 141-1 to 141-5 (the input terminals that are selected when the selection signal is "0" are referred to as follows) have two outputs of the data change detection unit. Bits 6 to 6 are supplied. or,
The 1st bit of the output of the data change detection section is supplied as the selection signal of the 2: 1 selector 141-1, and the 2nd bit of the output of the data change detection section and 2: 1 as the selection signal of the 2: 1 selector 141-2. The logical product of the selection signals of the selector 141-1 is supplied, and the logical product of the third bit of the output of the data change detector and the selection signal of the 2: 1 selector 141-2 is supplied as the selection signal of the 2: 1 selector 141-3. Similarly, the logical product of the 5th bit of the output of the data change detector and the selection signal of the 2: 1 selector 141-4 is supplied as the selection signal of the 2: 1 selector 141-5. or,
The outputs of the 2: 1 selectors 141-1 to 141-4 are supplied to the "1" input terminals of the 2: 1 selectors 141-6 to 141-9, and the 2: 1 selector 14 is supplied to the "0" input terminals.
The outputs 1-2 to 141-5 are supplied. And
The output of the 2: 1 selector 141-1 is supplied as the selection signal of the 2: 1 selector 141-6, and the 2: 1 selector 14
The logical product of the output of the 2: 1 selector 141-2 and the selection signal of the 2: 1 selector 141-6 is supplied as the selection signal of 1-7, and thereafter, similarly as the selection signal of the 2: 1 selector 141-9. 2: 1 output of selector 141-4 and 2:
The logical product of the selection signals of the 1-selector 141-8 is supplied. Further, the outputs of the 2: 1 selectors 141-6 to 141-9 are supplied to the logical product circuit 143, and the output of the logical product circuit becomes a detection signal of the number of simultaneous changes.
【0051】ここでは、入力データが“100111”
である場合を例に図13の構成の動作を説明する。ま
ず、2:1セレクタ141−1の選択信号は“1”であ
るので、2:1セレクタ141−1は“1”入力端子を
選択して出力する。従って、2:1セレクタ141−1
の出力は“1”である。次に、2:1セレクタ141−
2の選択信号は、データ変化検出部の出力の2ビット目
の“0”と2:1セレクタ141−1の選択信号の
“1”との論理積であるので“0”となり、2:1セレ
クタ141−2はデータ変化検出部の出力の3ビット目
の“0”を選択して出力する。同様に、2:1セレクタ
141−3はデータ変化検出部の出力の4ビット目の
“1”を選択し、2:1セレクタ141−4はデータ変
化検出部の出力の5ビット目の“1”を選択し、2:1
セレクタ141−5はデータ変化検出部の出力の6ビッ
ト目の“1”を選択して出力する。これと同様に、2:
1セレクタ141−6は2:1セレクタ141−1の出
力を選択し、2:1セレクタ141−7は2:1セレク
タ141−3の出力を選択し、2:1セレクタ141−
8は2:1セレクタ141−4の出力を選択し、2:1
セレクタ141−9は2:1セレクタ141−5の出力
を選択して出力する。従って、論理積回路143の入力
端子には全て“1”が供給され、論理積回路は“1”を
出力する。Here, the input data is "100111".
The operation of the configuration shown in FIG. First, since the selection signal of the 2: 1 selector 141-1 is "1", the 2: 1 selector 141-1 selects and outputs the "1" input terminal. Therefore, the 2: 1 selector 141-1
Output is "1". Next, the 2: 1 selector 141-
The selection signal No. 2 is a logical product of the second bit "0" of the output of the data change detection unit and the selection signal "1" of the 2: 1 selector 141-1. The selector 141-2 selects and outputs the third bit "0" of the output of the data change detection unit. Similarly, the 2: 1 selector 141-3 selects the fourth bit "1" of the output of the data change detection unit, and the 2: 1 selector 141-4 selects the fifth bit "1" of the output of the data change detection unit. Select "2: 1
The selector 141-5 selects and outputs the 6th bit "1" of the output of the data change detection unit. Similarly to this, 2:
The 1 selector 141-6 selects the output of the 2: 1 selector 141-1, the 2: 1 selector 141-7 selects the output of the 2: 1 selector 141-3, and the 2: 1 selector 141-.
8 selects the output of the 2: 1 selector 141-4 and selects 2: 1.
The selector 141-9 selects and outputs the output of the 2: 1 selector 141-5. Therefore, "1" is supplied to all the input terminals of the logical product circuit 143, and the logical product circuit outputs "1".
【0052】つまり、図13の構成によって、データ変
化検出部の出力“100111”から“0”が除かれた
“1111”が論理積回路143に供給される。もし、
データ変化検出部の出力が“100011”ならば、2
ビット目と3ビット目の“0”二つが除かれて“101
1”が出力されるから、論理積回路143の出力は
“0”となる。即ち、図13の構成は6ビットの入力の
過半数が“1”であることを検出する機能を有する。逆
に、6ビットの入力の過半数が“0”であることを検出
するには、全ての2:1セレクタの選択信号端子を反転
端子とし、全ての2入力論理積回路を2入力論理和回路
とし、4入力論理積回路の全ての入力端子を反転端子と
するか、該4入力論理積回路を4入力の反転出力の論理
和回路に置換すればよい。従って、図13の構成及びそ
の簡単な変形によって同時変化数が並列データを形成す
る符号数の過半数であることを検出することができる。
しかも、図13は“1”が過半数であることを検出する
回路であり、その変形は“0”が過半数であることを検
出する回路であるので、否定と論理積によって論理和を
表現できるというブール代数の基本定理を考慮すれば、
両者は等価である。That is, according to the configuration of FIG. 13, “1111” obtained by removing “0” from the output “100111” of the data change detection unit is supplied to the AND circuit 143. if,
If the output of the data change detection unit is “100011”, 2
The two “0” s of the bit and the third bit are removed and “101”
Since "1" is output, the output of the AND circuit 143 becomes "0". That is, the configuration of FIG. 13 has a function of detecting that the majority of 6-bit inputs is "1". , To detect that the majority of 6-bit inputs is "0", select signal terminals of all 2: 1 selectors are inverting terminals, and all 2-input AND circuits are 2-input logical sum circuits. All the input terminals of the 4-input AND circuit may be inverting terminals, or the 4-input AND circuit may be replaced with a logical OR circuit of 4-input inverting output, so that the configuration of FIG. It is possible to detect that the number of simultaneous changes is a majority of the number of codes forming the parallel data.
Moreover, FIG. 13 is a circuit for detecting that "1" is a majority, and its modification is a circuit for detecting that "0" is a majority, so that the logical sum can be expressed by negation and logical product. Considering the basic theorem of Boolean algebra,
Both are equivalent.
【0053】図14は、図1における同時変化数検出部
の構成(その2)である。図14において、144は読
み出し専用メモリ(図ではROMと標記している。)、
145は比較回路である。FIG. 14 shows the structure (No. 2) of the simultaneous change number detecting section in FIG. In FIG. 14, 144 is a read-only memory (denoted as ROM in the figure),
Reference numeral 145 is a comparison circuit.
【0054】図14の構成において、読み出し専用メモ
リはデータ変化検出部が出力しうる全ての符号の組合せ
をアドレスとし、データ変化検出部が出力しうる全ての
符号の組合せにおける特定符号の数をデータとして記憶
している。そこへデータ変化検出部の出力がアドレスと
して供給する。従って、読み出し専用メモリから読み出
されるのはデータ変化検出部の出力における特定符号の
数である。該特定符号の数を比較回路の一方の入力端子
に供給し、該比較回路のもう一方の入力端子には、並列
データを形成する符号数の過半数である基準数を入力し
て比較すれば、該データ変化検出部の出力における特定
符号の数が並列データを形成する符号数の過半数である
ことを検出できる。In the configuration shown in FIG. 14, the read-only memory uses all combinations of codes that can be output by the data change detection unit as addresses, and sets the number of specific codes in all combinations of codes that can be output by the data change detection unit as data. I remember as. The output of the data change detector supplies it as an address. Therefore, it is the number of specific codes in the output of the data change detection unit that is read from the read-only memory. If the number of the specific code is supplied to one input terminal of the comparison circuit and the reference number which is the majority of the number of codes forming the parallel data is input to the other input terminal of the comparison circuit and compared, It can be detected that the number of specific codes in the output of the data change detection unit is a majority of the number of codes forming the parallel data.
【0055】尚、読み出し専用メモリに、データ変化検
出部が出力する符号の組合せにおいて特定符号数が並列
データを形成する符号数の過半数である時に“1”を、
データ変化検出部が出力する符号の組合せにおいて特定
符号数が並列データを形成する符号数の過半数である時
に“0”を格納しておけば、比較回路を省略することが
可能である。In the read-only memory, "1" is set when the specific code number is the majority of the code numbers forming the parallel data in the combination of the codes output by the data change detecting section.
If "0" is stored when the specific code number is the majority of the code numbers forming the parallel data in the combination of codes output by the data change detection unit, the comparison circuit can be omitted.
【0056】ところで、図13及び図14の構成は本質
的には過半数検出回路であるので、図5及び図11の符
号数検出部としても使用できる。そして、勿論、図9に
おける同時変化数検出部としても使用できる。By the way, since the configurations of FIGS. 13 and 14 are essentially a majority detection circuit, they can also be used as the code number detection section of FIGS. 5 and 11. And, of course, it can also be used as the simultaneous change number detection unit in FIG.
【0057】図15は、図3における変化数差検出部の
構成である。図15において、151−1乃至151−
3は立ち上がり微分回路、152−1乃至152−3は
立ち下がり微分回路、153−1及び153−2は読み
出し専用メモリ(図ではROMと標記している。)、1
54は減算回路、155は比較回路である。FIG. 15 shows the configuration of the change number difference detection unit in FIG. In FIG. 15, 151-1 to 151-
Reference numeral 3 is a rising differentiating circuit, 152-1 to 152-3 are falling differentiating circuits, and 153-1 and 153-2 are read-only memories (denoted as ROM in the figure), 1
Reference numeral 54 is a subtraction circuit, and 155 is a comparison circuit.
【0058】図15の構成において、データ変化検出部
の出力の各ビットは一対の立ち上がり微分回路と立ち下
がり微分回路に供給される。そして、立ち上がり微分回
路の出力は全て読み出し専用メモリ153−1のアドレ
ス端子に、立ち下がり微分回路の出力は全て読み出し専
用メモリ153−2のアドレス端子に供給される。各々
の読み出し専用メモリは微分回路の出力パターンの全て
をアドレスとして微分回路の出力パターンの中の特定符
号数を格納している。従って、減算回路の出力は、デー
タ変化検出部の検出信号において“0”から“1”に変
化した符号数とデータ変化検出部の検出信号において
“1”から“0”に変化した符号数の差となる。これは
とりもなおさず、図3の構成における連続した2ディジ
ットの入力データにおいて“0”から“1”に変化した
符号数と“1”から“0”に変化した符号数の差であ
る。In the configuration of FIG. 15, each bit of the output of the data change detecting section is supplied to a pair of rising differential circuit and falling differential circuit. Then, all the outputs of the rising differentiating circuit are supplied to the address terminals of the read-only memory 153-1, and all the outputs of the falling differentiating circuit are supplied to the address terminals of the read-only memory 153-2. Each read-only memory stores the specific code number in the output pattern of the differentiating circuit with all the output patterns of the differentiating circuit as addresses. Therefore, the output of the subtraction circuit is the number of codes changed from "0" to "1" in the detection signal of the data change detection unit and the number of codes changed from "1" to "0" in the detection signal of the data change detection unit. It makes a difference. This is the difference between the code number changed from "0" to "1" and the code number changed from "1" to "0" in the continuous 2-digit input data in the configuration of FIG.
【0059】勿論、図15の構成は、図10における変
化数差検出部にも使用できる。図16は、図7における
符号数差検出部の構成(その1)である。図16におい
て、171−1及び171−2は読み出し専用メモリ
(図ではROMと標記している。)、172は減算回
路、173は比較回路である。Of course, the configuration of FIG. 15 can also be used for the change number difference detection unit in FIG. FIG. 16 shows the configuration (No. 1) of the code number difference detection unit in FIG. In FIG. 16, 171-1 and 171-2 are read-only memories (denoted as ROM in the figure), 172 is a subtraction circuit, and 173 is a comparison circuit.
【0060】図16の構成において、読み出し専用メモ
リは入力データの符号の組合せをアドレスとし、入力デ
ータの符号の組合せにおける特定符号の数を格納してい
る。そして、読み出し専用メモリ171−1のアドレス
端子には入力データを、読み出し専用メモリ171−2
のアドレス端子には遅延部の出力データを供給している
ので、読み出し専用メモリ171−1からは入力データ
における特定符号の数が読み出され、読み出し専用メモ
リ171−2からは遅延部の出力データにおける特定符
号の数が読み出される。該二の読み出し専用メモリから
読み出された数の差を求め、該差が並列データを形成す
る符号数の過半数である基準数と比較すれば、連続した
2ディジットの特定符号の数の差が並列データを形成す
る符号数の過半数であるか否かを判定できる。In the configuration of FIG. 16, the read-only memory uses the combination of codes of input data as an address and stores the number of specific codes in the combination of codes of input data. Then, input data is input to the address terminal of the read-only memory 171-1 and read-only memory 171-2.
Since the output data of the delay unit is supplied to the address terminal of, the number of specific codes in the input data is read from the read-only memory 171-1 and the output data of the delay unit is read from the read-only memory 171-2. The number of the specific code in is read. If the difference between the numbers read out from the two read-only memories is calculated and compared with a reference number that is the majority of the numbers of codes forming the parallel data, the difference between the numbers of consecutive two-digit specific codes is found. It can be determined whether or not it is a majority of the number of codes forming the parallel data.
【0061】図17は、図7における符号数差検出部の
構成(その2)である。図17において、174−1及
び174−2は加算回路、172は減算回路、173は
比較回路である。FIG. 17 shows the configuration (part 2) of the code number difference detection unit in FIG. In FIG. 17, 174-1 and 174-2 are addition circuits, 172 is a subtraction circuit, and 173 is a comparison circuit.
【0062】図17の構成において、各々の加算回路に
は、入力データと遅延部の出力データが供給される。各
々の加算回路は、入力されるデータの“0”を0とし、
“1”を1として加算するので、各々の加算回路からは
入力されるデータの中の“1”の数が出力される。従っ
て、二の加算回路が出力する数の差を求め、該差が並列
データを形成する符号数の過半数である基準数と比較す
れば、連続した2ディジットの特定符号の数の差が並列
データを形成する符号数の過半数であるか否かを判定で
きる。In the configuration of FIG. 17, input data and output data of the delay unit are supplied to each adder circuit. Each adder circuit sets “0” of input data to 0,
Since "1" is added as 1, the number of "1" in the input data is output from each adder circuit. Therefore, if the difference between the numbers output by the two adder circuits is calculated and compared with a reference number that is the majority of the numbers of codes forming the parallel data, the difference between the numbers of consecutive two-digit specific codes is calculated. It can be determined whether or not it is a majority of the number of codes forming
【0063】勿論、図16及び図17の構成は、図10
における変化数差検出部としても使用することが可能で
ある。これで、本発明の第一の実施の形態から第八の実
施の形態における各ブロックの構成の説明を終了し、以
降は、本発明の第一の実施の形態から第八の実施の形態
について、主なものを例にしてそれらを変形したもの
や、機能を拡張したものについて説明する。Of course, the configuration of FIGS. 16 and 17 is similar to that of FIG.
It is also possible to use it as a change number difference detector in. This is the end of the description of the configuration of each block in the first to eighth embodiments of the present invention, and hereinafter, the first to eighth embodiments of the present invention will be described. , The main ones will be described as modified examples and those with expanded functions.
【0064】図18は、図1の構成の変形(その1)で
ある。図18において、11は反転部、12−1及び1
2−2は遅延部、13はデータ変化検出部、14は同時
変化数検出部で、送信側に設けられる。21は反転部
で、受信側に設けられる。FIG. 18 is a modification (1) of the configuration of FIG. In FIG. 18, 11 is an inversion unit, 12-1 and 1
2-2 is a delay unit, 13 is a data change detection unit, and 14 is a simultaneous change number detection unit, which is provided on the transmission side. Reference numeral 21 denotes an inverting unit, which is provided on the receiving side.
【0065】図18の構成では、送信側で反転したデー
タを遅延部を介して出力しているので、位相を合わせる
ためにフラグにも遅延を与えるようになっている。従っ
て、送信部の出力が図1の構成に対して1ディジット遅
れるだけで、機能的には図1と全く同じである。In the configuration of FIG. 18, since the data inverted on the transmitting side is output through the delay section, the flag is also delayed to match the phase. Therefore, the output of the transmission unit is delayed by one digit from the configuration of FIG. 1 and is functionally the same as that of FIG.
【0066】そして、このような遅延部の使い方は、連
続した2ディジットの間の変化を検出する他の構成につ
いても同様に適用できる。図19は、図1の構成の変形
(その2)である。The use of such a delay section can be similarly applied to other configurations for detecting a change between two consecutive digits. FIG. 19 is a modification (2) of the configuration of FIG.
【0067】図19において、11aは反転部、12は
遅延部、13はデータ変化検出部、14は同時変化数検
出部で、送信側に設けられる。21は反転部で、受信側
に設けられる。In FIG. 19, 11a is an inverting section, 12 is a delay section, 13 is a data change detecting section, and 14 is a simultaneous change number detecting section, which are provided on the transmitting side. Reference numeral 21 denotes an inverting unit, which is provided on the receiving side.
【0068】図19の構成が図1の構成と異なるのは、
反転部に入力データの他に“0”が入力され、入力デー
タの連続した2ディジットでの符号の同時変化数が並列
データを形成する符号数の過半数である場合に、該
“0”も一緒に反転して出力し、該“0”の反転をフラ
グとしている点である。The configuration of FIG. 19 differs from that of FIG. 1 in that
When "0" is input to the inversion unit in addition to the input data and the number of simultaneous changes in the code of two consecutive digits of the input data is the majority of the numbers of codes forming the parallel data, the "0" is also included. Is inverted and output, and the inversion of "0" is used as a flag.
【0069】そして、このようなフラグの生成の仕方
は、他の構成についても同様に適用することができる。
図20は、図1の構成の拡張(その1)である。The method of generating such a flag can be similarly applied to other configurations.
FIG. 20 is an extension (part 1) of the configuration of FIG.
【0070】図20において、11は反転部、12−1
及び12−2は遅延部、13aはデータ変化検出部、1
4aは同時変化数検出部で、送信側に設けられる。21
は反転部で、受信側に設けられる。In FIG. 20, 11 is an inversion unit, 12-1
And 12-2 are delay units, 13a is a data change detection unit, 1
Reference numeral 4a is a simultaneous change number detection unit, which is provided on the transmission side. 21
Is a reversing unit and is provided on the receiving side.
【0071】図20の構成が図1の構成と異なるのは、
入力データに“0”を付加したデータと、送信データに
フラグを付加したデータとを比較して、両者の間で並列
データを形成する符号数に1を加算した数の過半数が同
時に変化したことを検出した場合に入力データを反転す
ると共に、両者の間で並列データを形成する符号数に1
を加算した数の過半数が同時に変化したことを検出した
信号をフラグとして送信する点である。The configuration of FIG. 20 differs from that of FIG. 1 in that
Comparison of the data in which "0" is added to the input data and the data in which a flag is added to the transmission data, and the majority of the number obtained by adding 1 to the number of codes forming parallel data between the two has changed at the same time. If the input data is detected, the input data is inverted and the number of codes forming parallel data between the two is 1
The point is that a signal that detects that a majority of the numbers obtained by adding is simultaneously changed is transmitted as a flag.
【0072】図21は、図20の構成の送信部における
データ変換の例である。図21において、データは6ビ
ットで、「変換前」の実線の下の“0”は付加された
“0”である。この都合7ビットの過半数、即ち4ビッ
ト以上で同時に符号の変化が生ずる場合には符号を反転
して送信する。従って、フラグを含めた全ての符号数の
過半数が同時に変化する場合に符号を反転するので、送
信データにおいて同時に変化する数はフラグを含めた全
ての符号数の半数以下にすることができる。例えば、図
2の「変換後」の(3)と(4)の間では、フラグを含
めると4ビットが同時に変化しているが、図21の「変
換後」の(3)と(4)の間ではフラグを含めても3ビ
ットの同時変化に止まっている。従って、図20の構成
は、図1の構成をより完全にしたものといえる。FIG. 21 is an example of data conversion in the transmitting section having the configuration of FIG. In FIG. 21, the data is 6 bits, and “0” below the solid line “before conversion” is an added “0”. For the sake of convenience, if the sign changes at the same time in a majority of 7 bits, that is, in 4 bits or more, the sign is inverted and transmitted. Therefore, since the code is inverted when the majority of all the codes including the flag change at the same time, the number of the codes simultaneously changing in the transmission data can be less than half of all the codes including the flag. For example, between (3) and (4) of "after conversion" in FIG. 2, 4 bits are changed at the same time when the flag is included, but (3) and (4) of "after conversion" in FIG. In the period, even if the flag is included, the simultaneous change of 3 bits is stopped. Therefore, it can be said that the configuration of FIG. 20 is a more complete version of the configuration of FIG.
【0073】図22は、図1の構成の拡張(その2)で
ある。図22において、12は遅延部、18は読み出し
専用メモリ(図ではROMと標記している。)で、送信
側に設けられる。22は読み出し専用メモリ(図ではR
OMと標記している。)で、受信側に設けられる。FIG. 22 is an extension (part 2) of the configuration of FIG. In FIG. 22, 12 is a delay unit, and 18 is a read-only memory (denoted as ROM in the figure), which is provided on the transmission side. 22 is a read-only memory (R in the figure
It is labeled as OM. ) Is provided on the receiving side.
【0074】図22の構成において、読み出し専用メモ
リ18に、入力データと遅延部で1ディジット遅延した
送信データの全ビットをアドレスとして、入力データと
遅延部で1ディジット遅延した送信データの間で同時に
変化するビット数が並列データを形成する符号数の過半
数になる場合には入力データを反転したデータと“1”
を格納しており、入力データと遅延部で1ディジット遅
延したデータの間で同時に変化するビット数が並列デー
タを形成する符号数の半数以下の場合には入力データと
“0”を格納しておけば、該読み出し専用メモリ18か
らは、入力データと遅延部で1ディジット遅延した送信
データの間で同時に変化するビット数が並列データを形
成する符号数の過半数になる場合には入力データを反転
したデータと“1”が読み出され、入力データと遅延部
で1ディジット遅延したデータの間で同時に変化するビ
ット数が並列データを形成する符号数の半数以下の場合
には入力データデータと“0”が読み出されて送信され
る。受信側では、受信データとフラグをアドレスとして
格納されているデータを読み出せばよい。この意味では
図22の構成は図1の構成と同じである。In the configuration of FIG. 22, all bits of the input data and the transmission data delayed by one digit in the delay section are used as addresses in the read-only memory 18 and the input data and the transmission data delayed by one digit in the delay section are simultaneously used. If the number of changing bits is the majority of the number of codes forming parallel data, the input data is inverted to "1".
If the number of bits that change simultaneously between the input data and the data delayed by one digit in the delay unit is less than half the number of codes forming the parallel data, the input data and “0” are stored. In other words, if the number of bits that simultaneously change between the input data and the transmission data delayed by one digit in the delay unit from the read-only memory 18 becomes the majority of the number of codes forming the parallel data, the input data is inverted. The read data and "1" are read, and when the number of bits that change simultaneously between the input data and the data delayed by one digit in the delay unit is less than half the number of codes forming the parallel data, 0 "is read and transmitted. On the receiving side, the stored data may be read using the received data and the flag as an address. In this sense, the configuration of FIG. 22 is the same as the configuration of FIG.
【0075】しかし、図22の構成は、符号の反転だけ
ではなくデータ変換の自由度が大きくできるのが特徴で
ある。即ち、入力データと遅延部で1ディジット遅延し
た送信データの全ビットをアドレスとして、入力データ
と遅延部で1ディジット遅延した送信データの間で同時
に変化するビット数が並列データを形成する符号数の過
半数になる場合には入力データを遅延部で1ディジット
遅延した送信データとの同時変化数が並列データを形成
する符号数の半数以下になるようなデータに変換したデ
ータと“1”を格納し、入力データと遅延部で1ディジ
ット遅延した送信データの間で同時に変化するビット数
が並列データを形成する符号数の半数以下の場合には入
力データと“0”とを格納しておくのである。そして、
このような変換が可能であることは容易に理解できる。
今、並列データを形成する符号数が偶数2n(nは正の
整数)であるとしてこの理由を説明する。入力データと
遅延部で1ディジット遅延した送信データの間で同時に
変化するビット数が並列データを形成する符号数の過半
数であるということは、2nビットのうち(n+1)ビ
ット以上が同時に変化することである。このような変化
をする場合の数は、2nビットの中で(n+1)ビット
以上を選択する場合の数を全て加算した数になる。一
方、変換後のデータの候補の数は2nビットの中からn
ビット以下を選択する場合の数の総和である。ところ
で、2nビットの中で(n+1)ビット以上を選択する
場合の数の総和と、2nビットの中から(n−1)ビッ
ト以下を選択する場合の数の総和は等しいことは組合せ
の理論が教えるところである。従って、この場合にはデ
ータ変換後のデータにおける組合せの数の方がデータ変
換前のデータにおける組合せの数より大きいので、入力
データと遅延部で1ディジット遅延した送信データの間
で同時に変化するビット数が並列データを形成する符号
数の半数以下になるように入力データを変換することが
可能である。同じことを並列データを形成する符号数が
奇数である場合について検証すれば、奇数の場合にも入
力データと遅延部で1ディジット遅延した送信データの
間で同時に変化するビット数が並列データを形成する符
号数の半数以下になるように入力データを変換すること
が可能であることが判る。即ち、上記のデータ変換は一
般的に可能である。即ち、図22の構成は図1の構成の
機能を拡張したものであるといえる。However, the structure of FIG. 22 is characterized in that not only the sign inversion but also the degree of freedom of data conversion can be increased. That is, all bits of the transmission data delayed by one digit in the input data and the delay unit are used as addresses, and the number of bits that change simultaneously between the input data and the transmission data delayed by one digit in the delay unit is the number of codes forming the parallel data. In the case of a majority, the input data is converted into data such that the number of simultaneous changes with the transmission data delayed by one digit in the delay unit is less than half the number of codes forming the parallel data and "1" is stored. If the number of bits that change simultaneously between the input data and the transmission data delayed by one digit in the delay unit is less than half the number of codes forming the parallel data, the input data and "0" are stored. . And
It is easy to understand that such a conversion is possible.
Now, the reason will be described assuming that the number of codes forming the parallel data is an even number 2n (n is a positive integer). The fact that the number of bits that change simultaneously between the input data and the transmission data delayed by one digit in the delay unit is the majority of the number of codes forming the parallel data means that (n + 1) bits or more of 2n bits change at the same time. Is. The number in the case of such a change is the number obtained by adding all the numbers in the case of selecting (n + 1) bits or more in 2n bits. On the other hand, the number of converted data candidates is n out of 2n bits.
It is the sum of the numbers when selecting less than or equal to bits. By the way, the theory of combination is that the sum of the numbers when selecting (n + 1) bits or more in 2n bits is equal to the sum of the numbers when selecting (n-1) bits or less from 2n bits. I am teaching. Therefore, in this case, since the number of combinations in the data after the data conversion is larger than the number of combinations in the data before the data conversion, bits that change simultaneously between the input data and the transmission data delayed by one digit in the delay unit. It is possible to transform the input data so that the number is less than half the number of codes forming the parallel data. If the same thing is verified for the case where the number of codes forming the parallel data is odd, the number of bits that change at the same time between the input data and the transmission data delayed by one digit in the delay unit forms the parallel data even when the number of codes is odd. It is understood that it is possible to convert the input data so that the number of codes becomes less than half. That is, the above data conversion is generally possible. That is, it can be said that the configuration of FIG. 22 is an extension of the function of the configuration of FIG.
【0076】図23は、図22の送信側におけるデータ
変換の例である。例えば、「変換前」の(3)のデータ
“010101”は、「変換後」には“101000”
に変換され、フラグの“1”が付加されるが、これは
「変換後」の(2)の“101010”と変換前の“0
10101”を組み合わせてアドレスとし、該アドレス
に格納されている“101000”と“1”を読み出し
た結果である。FIG. 23 shows an example of data conversion on the transmitting side of FIG. For example, the data “010101” of (3) in “before conversion” is “101000” in “after conversion”.
And the flag "1" is added, which is "101010" in (2) of "after conversion" and "0" before conversion.
This is the result of reading "101000" and "1" stored at the address by combining 10101 "as the address.
【0077】尚、図22の構成は、格納内容を“1”か
ら“0”への変化数と“0”から“1”への変化数との
差が並列データを形成する符号数の半数以下になるよう
に変換したデータとフラグにすれば図3の構成の拡張に
もなり、格納内容を連続する2ディジットの特定符号数
の差が並列データを形成する符号数の半数以下になるよ
うに変換したデータとフラグにすれば図7の構成の拡張
にもなる。In the configuration of FIG. 22, the difference between the number of changes in stored contents from "1" to "0" and the number of changes from "0" to "1" is half the number of codes forming parallel data. If the converted data and flags are used as described below, the configuration of FIG. 3 can be expanded, and the difference between the specific code numbers of consecutive two digits of the stored content is less than half of the code numbers forming the parallel data. If the data and the flag are converted into, the configuration of FIG. 7 can be expanded.
【0078】図24は、図5の構成の拡張である。図2
4において、18は読み出し専用メモリで送信側に設け
られ、28は読み出し専用メモリで受信側に設けられ
る。FIG. 24 is an extension of the configuration of FIG. FIG.
In FIG. 4, 18 is a read-only memory provided on the transmitting side, and 28 is a read-only memory provided on the receiving side.
【0079】図24の構成において、読み出し専用メモ
リ18に、入力データをアドレスとして該入力データの
中の特定符号の数が並列データを形成する符号数の過半
数である場合には入力データを反転したデータと“1”
を格納し、該入力データの中の特定符号の数が並列デー
タを形成する符号数の半数以下である場合には入力デー
タと“0”を格納しておけば、図5の構成と同じ機能を
実現できる。この意味では図24の構成は図5の構成と
同じである。In the configuration shown in FIG. 24, when the number of specific codes in the input data is the majority of the number of codes forming the parallel data, the input data is inverted in the read-only memory 18 with the input data as an address. Data and "1"
If the number of specific codes in the input data is less than half of the number of codes forming the parallel data, the input data and “0” are stored, the same function as the configuration of FIG. 5 is stored. Can be realized. In this sense, the configuration of FIG. 24 is the same as the configuration of FIG.
【0080】しかし、図24の構成は、符号の反転だけ
ではなくデータ変換の自由度が大きくできるのが特徴で
ある。即ち、入力データの中の特定符号の数が並列デー
タを形成する符号数の過半数である場合には、特定符号
の数が並列データを形成する符号数の半数以下になるよ
うな符号とフラグ“1”を格納しておき、入力データの
中の特定符号の数が並列データを形成する符号数の半数
以下である場合には、入力データとフラグ=0”を格納
しておけば、データ変換の自由度が上がる。このような
データ変換が可能であることは、図22の説明における
記述と同様に証明することができる。即ち、図24の構
成は図5の構成の機能を拡張したものであるといえる。However, the configuration of FIG. 24 is characterized in that not only the sign inversion but also the degree of freedom of data conversion can be increased. That is, when the number of specific codes in the input data is a majority of the number of codes forming the parallel data, a code and a flag "that the number of specific codes is less than half of the number of codes forming the parallel data" If 1 ”is stored and the number of specific codes in the input data is less than half of the number of codes forming the parallel data, the input data and the flag = 0” are stored, the data conversion is performed. That the data conversion is possible can be proved in the same manner as the description in the description of Fig. 22. That is, the configuration of Fig. 24 is an extension of the function of the configuration of Fig. 5. You can say that.
【0081】図25は、図9の構成の拡張である。図2
5において、22は遅延部、23はデータ変化検出部、
24は同時変化数検出部、28は読み出し専用メモリで
ある。FIG. 25 is an extension of the configuration of FIG. FIG.
In FIG. 5, 22 is a delay unit, 23 is a data change detection unit,
Reference numeral 24 is a simultaneous change number detection unit, and 28 is a read-only memory.
【0082】図25が図9の構成の拡張であることは、
既に行なった説明において明確にされているので、重複
説明は行なわない。尚、読み出し専用メモリの格納内容
を変えることで、図25の構成は図10及び図12の構
成の拡張にもなることも既に説明している。The fact that FIG. 25 is an extension of the configuration of FIG.
Since it has been clarified in the explanation already given, duplicate explanation will not be given. Note that it has already been described that the configuration of FIG. 25 can be expanded from the configurations of FIGS. 10 and 12 by changing the stored contents of the read-only memory.
【0083】図26は、図11の構成の拡張である。図
26おいて、26は符号数検出部、28は読み出し専用
メモリである。図26の構成が図11の構成の拡張であ
ることは、既に行なった説明において明確にされている
ので、重複説明は行なわない。FIG. 26 is an extension of the configuration of FIG. In FIG. 26, reference numeral 26 is a code number detection unit, and 28 is a read-only memory. The fact that the configuration of FIG. 26 is an extension of the configuration of FIG. 11 has been clarified in the description already given, and therefore duplicated description will not be given.
【0084】以上で、本発明の基本的な実施の形態の変
形と拡張の説明を終了し、既に説明した本発明の基本的
な実施の形態は全く独立なものではなく、互いに組み合
わせて使用することができることを説明する。With the above, the description of the modifications and extensions of the basic embodiment of the present invention is completed, and the basic embodiments of the present invention which have already been described are not completely independent, and are used in combination with each other. Explain what you can do.
【0085】図27は、図1の構成と図22の構成との
組合せ(その1)で、送信側には図22の構成を使用
し、受信側には図1の構成を使用した場合を示してい
る。図22の構成において、送信側の読み出し専用メモ
リに、入力データと1ディジット遅延した送信データと
の間の同時変化数が並列データを形成する符号数の過半
数の場合に、入力データの反転とフラグを格納しておけ
ば、受信側で受信データをフラグで反転することによっ
て再生データを得ることができるので、図27の構成を
適用することも可能である。FIG. 27 shows a combination (part 1) of the configuration of FIG. 1 and the configuration of FIG. 22, in which the configuration of FIG. 22 is used for the transmitting side and the configuration of FIG. 1 is used for the receiving side. Shows. In the configuration of FIG. 22, when the number of simultaneous changes between the input data and the transmission data delayed by one digit in the read-only memory on the transmission side is the majority of the codes forming the parallel data, the inversion of the input data and the flag are performed. Since the reproduced data can be obtained by inverting the received data by the flag on the receiving side, the configuration shown in FIG. 27 can be applied.
【0086】図28は、図1の構成と図22の構成の組
合せ(その2)で、送信側には図1の構成を、受信側に
は図22の構成を使用した場合を示している。図22の
構成において、受信側の読み出し専用メモリに、入力デ
ータとフラグをアドレスとして、フラグが“1”の場合
には入力データを反転させたデータを格納し、フラグが
“0”の場合には入力データを格納しておけば、図28
の構成にすることが可能である。FIG. 28 shows a combination (part 2) of the configuration of FIG. 1 and the configuration of FIG. 22, in which the configuration of FIG. 1 is used for the transmitting side and the configuration of FIG. 22 is used for the receiving side. . In the configuration of FIG. 22, in the read-only memory on the receiving side, the input data and the flag are used as addresses, the inverted data of the input data is stored when the flag is “1”, and the read data is stored when the flag is “0”. If input data is stored,
Can be configured.
【0087】図29は、図3と図22の構成の組合せ
で、送信側に図3の構成を、受信側に図22の構成を適
用した場合を示している。図29が有効である理由は、
図28の説明より容易に類推できるので、ここではこれ
以上の説明は省略する。尚、図22の送信側と図3の受
信側を組み合わせた構成は、図27と同じ形になるので
図示を省略した。FIG. 29 shows a combination of the configurations of FIGS. 3 and 22, in which the configuration of FIG. 3 is applied to the transmitting side and the configuration of FIG. 22 is applied to the receiving side. The reason why FIG. 29 is effective is
Since it can be easily inferred from the description of FIG. 28, further description is omitted here. The configuration in which the transmitting side of FIG. 22 and the receiving side of FIG. 3 are combined has the same shape as that of FIG.
【0088】図30は、図5の構成と図24の構成の組
合せ(その1)で、図24の送信側と図5の受信側を組
み合わせたものである。又、図31は、図5の構成と図
24の構成の組合せ(その2)で、図5の送信側と図2
4の受信側を組み合わせたものである。FIG. 30 shows a combination (part 1) of the configuration of FIG. 5 and the configuration of FIG. 24, which is a combination of the transmitting side of FIG. 24 and the receiving side of FIG. 31 is a combination (part 2) of the configuration of FIG. 5 and the configuration of FIG. 24.
It is a combination of four receiving sides.
【0089】図30及び図31が有効な理由も、図28
の説明より容易に類推できるので、ここではこれ以上の
説明は省略する。The reason why FIGS. 30 and 31 are effective is also shown in FIG.
Since it can be more easily inferred from the explanation above, further explanation is omitted here.
【0090】[0090]
【発明の効果】以上詳述した如く、本発明により、並列
データを形成する符号の変化数を抑制する並列データ伝
送方式、及び、並列データを形成する符号の中の特定符
号の数を抑制する並列データ伝送方式が実現できる。As described above in detail, according to the present invention, a parallel data transmission method that suppresses the number of changes in codes forming parallel data, and the number of specific codes in the codes forming parallel data are suppressed. A parallel data transmission system can be realized.
【0091】これによって、並列データを形成する符号
の変化数や並列データを形成する符号の中の特定符号の
数に上限が設けられた並列データ伝送方式において、並
列データを形成する符号数を該変化数や特定符号の数の
上限の約2倍にすることが可能になる。これは、大規模
集積回路の設計及び大規模集積回路を搭載したプリント
板の設計の自由度を大幅に改善するものである。As a result, in the parallel data transmission system in which the upper limit is set for the number of changes in the codes forming the parallel data and the number of the specific codes in the codes forming the parallel data, the number of codes forming the parallel data is It is possible to make the number of changes and the number of specific codes approximately twice the upper limit. This greatly improves the degree of freedom in designing a large-scale integrated circuit and a printed board on which the large-scale integrated circuit is mounted.
【図1】 本発明の第一の実施の形態。FIG. 1 shows a first embodiment of the present invention.
【図2】 図1の送信側におけるデータ変換の例。FIG. 2 is an example of data conversion on the transmission side in FIG.
【図3】 本発明の第二の実施の形態。FIG. 3 is a second embodiment of the present invention.
【図4】 図3の送信側におけるデータ変換の例。FIG. 4 is an example of data conversion on the transmission side in FIG.
【図5】 本発明の第三の実施の形態。FIG. 5 is a third embodiment of the present invention.
【図6】 図5の送信側におけるデータ変換の例。FIG. 6 is an example of data conversion on the transmission side in FIG.
【図7】 本発明の第四の実施の形態。FIG. 7 is a fourth embodiment of the present invention.
【図8】 図7の送信側におけるデータ変換の例。8 is an example of data conversion on the transmission side in FIG. 7.
【図9】 本発明の第五の実施の形態。FIG. 9 is a fifth embodiment of the present invention.
【図10】 本発明の第六の実施の形態。FIG. 10 shows a sixth embodiment of the present invention.
【図11】 本発明の第七の実施の形態。FIG. 11 is a seventh embodiment of the present invention.
【図12】 本発明の第八の実施の形態。FIG. 12 is an eighth embodiment of the present invention.
【図13】 同時変化数検出部の構成(その1)。FIG. 13 shows a configuration of a simultaneous change number detection unit (No. 1).
【図14】 同時変化数検出部の構成(その2)。FIG. 14 shows a configuration of a simultaneous change number detection unit (No. 2).
【図15】 変化数差検出部の構成。FIG. 15 is a configuration of a change number difference detection unit.
【図16】 符号数差検出部の構成(その1)。FIG. 16 shows a configuration of a code number difference detection unit (No. 1).
【図17】 符号数差検出部の構成(その2)。FIG. 17 shows a configuration of a code number difference detection unit (No. 2).
【図18】 図1の構成の変形(その1)。FIG. 18 is a modification (1) of the configuration of FIG. 1.
【図19】 図1の構成の変形(その2)。FIG. 19 is a modification of the configuration of FIG. 1 (No. 2).
【図20】 図1の構成の拡張(その1)。FIG. 20 is an extension (1) of the configuration of FIG.
【図21】 図20の送信側におけるデータ変換の例。FIG. 21 shows an example of data conversion on the transmission side in FIG.
【図22】 図1の構成の拡張(その2)。FIG. 22 is an extension of the configuration of FIG. 1 (No. 2).
【図23】 図22の送信側におけるデータ変換の例。FIG. 23 is an example of data conversion on the transmission side in FIG. 22.
【図24】 図5の構成の拡張。FIG. 24 is an extension of the configuration of FIG.
【図25】 図9の構成の拡張。FIG. 25 is an extension of the configuration of FIG.
【図26】 図11の構成の拡張。FIG. 26 is an extension of the configuration of FIG.
【図27】 図1の構成と図22の構成の組合せ(その
1)。FIG. 27 is a combination of the configuration of FIG. 1 and the configuration of FIG. 22 (No. 1).
【図28】 図1の構成と図22の構成の組合せ(その
2)。FIG. 28 is a combination of the configuration of FIG. 1 and the configuration of FIG. 22 (Part 2).
【図29】 図3の構成と図22の構成の組合せ。FIG. 29 is a combination of the configuration of FIG. 3 and the configuration of FIG. 22.
【図30】 図5の構成と図24の構成の組合せ(その
1)。FIG. 30 is a combination of the configuration of FIG. 5 and the configuration of FIG. 24 (No. 1).
【図31】 図5の構成と図24の構成の組合せ(その
2)。FIG. 31 is a combination of the configuration of FIG. 5 and the configuration of FIG. 24 (Part 2).
11 反転部 12 遅延部 13 データ変化検出部 14 同時変化数検出部 21 反転部 11 Inversion Unit 12 Delay Unit 13 Data Change Detection Unit 14 Simultaneous Change Number Detection Unit 21 Inversion Unit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桑原 隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 塩田 昌宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Takashi Kuwahara, 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa, within Fujitsu Limited
Claims (9)
入力データに対応する送信データの符号が同時に変化す
る数が並列データを形成する符号数の過半数である場合
に、該入力データを、該入力データより1ディジット先
行するデータの符号との間の同時変化数が並列データを
形成する符号数の半数以下になるように変換して送信デ
ータとすると共に、該変換を示すフラグとして特定の論
理レベルの符号を付加して送信し、 入力データと、該入力データより1ディジット先行する
入力データに対応する送信データの符号が同時に変化す
る数が並列データを形成する符号数の半数以下である場
合に、該入力データを、該入力データを変換せずに送信
データとし、該無変換を示すフラグとして該特定の論理
レベルの符号とは異なる論理レベルの符号をフラグとし
て付加して送信し、 受信側において、 受信したフラグが該特定の論理レベルの符号である場合
には、受信データを送信側における変換とは逆の変換を
して再生データとし、 受信したフラグが該特定の論理レベルの符号とは異なる
論理レベルの符号である場合には、受信データを再生デ
ータとすることを特徴とする並列データ伝送方式。1. On the transmitting side, when the number of simultaneously changing codes of the input data and the code of the transmission data corresponding to the input data preceding the input data by one digit is a majority of the number of codes forming the parallel data, The input data is converted so that the number of simultaneous changes between the input data and the code of the data that is one digit ahead of the input data is equal to or less than half the number of codes forming the parallel data, and the conversion is performed. The number of codes that forms parallel data when the code of a specific logical level is added as a flag to be transmitted, and the number of simultaneously changing the code of the input data and the code of the transmission data corresponding to the input data 1 digit ahead of the input data Is less than half, the input data is used as transmission data without converting the input data, and the specific logical level is set as a flag indicating the non-conversion. A code with a logical level different from that of the above is added as a flag and transmitted, and if the received flag is a code with the specific logical level, the reception data is the reverse of the conversion on the transmission side. A parallel data transmission method in which the received data is converted into reproduction data, and when the received flag is a code having a logic level different from the code of the specific logic level, the reception data is reproduction data.
いて、 受信側において、 受信データと、該受信データより1ディジット先行する
受信データの符号が同時に変化する数が並列データを形
成する符号数の過半数である場合にアラームを発生する
ことを特徴とする並列データ伝送方式。2. The parallel data transmission system according to claim 1, wherein the number of simultaneously changing codes of the received data and the received data which is one digit ahead of the received data is the number of codes forming the parallel data on the receiving side. A parallel data transmission method characterized by generating an alarm when the number is majority.
入力データに対応する送信データの符号が同時に“1”
から“0”に変化する数と“0”から“1”に変化する
数との差が並列データを形成する符号数の過半数である
場合に、該入力データを、該入力データより1ディジッ
ト先行するデータの符号との間で該差が並列データを形
成する符号数の半数以下になるように変換して送信デー
タとすると共に、該変換を示すフラグとして特定の論理
レベルの符号を付加して送信し、 入力データと、該入力データより1ディジット先行する
入力データに対応する送信データの符号が同時に“1”
から“0”に変化する数と“0”から“1”に変化する
数との差が並列データを形成する符号数の半数以下であ
る場合に、該入力データを変換せずに送信データとする
と共に、該無変換を示すフラグとして特定の論理レベル
とは異なる論理レベルの符号を付加して送信し、 受信側において、 受信したフラグが該特定の論理レベルの符号である場合
には、受信データを送信側における変換とは逆の変換を
して再生データとし、 受信したフラグが該特定の論理レベルの符号とは異なる
論理レベルの符号である場合には、受信データを再生デ
ータとすることを特徴とする並列データ伝送方式。3. On the transmitting side, the code of the input data and the code of the transmission data corresponding to the input data preceding by 1 digit from the input data are "1" at the same time.
If the difference between the number changing from "0" to "0" and the number changing from "0" to "1" is a majority of the number of codes forming the parallel data, the input data is preceded by one digit. Convert the data so that the difference is less than half of the number of codes forming the parallel data to be transmission data, and add a code of a specific logic level as a flag indicating the conversion. The code of transmission data that is transmitted and corresponds to the input data and the input data that precedes the input data by one digit is "1" at the same time.
If the difference between the number changing from "0" to "0" and the number changing from "0" to "1" is less than half of the number of codes forming the parallel data, the input data is converted into the transmission data without being converted. At the same time, a code of a logic level different from the specific logic level is added as a flag indicating the non-conversion and transmitted, and if the received flag is the code of the specific logic level, reception is performed. If the received flag is a code of a logic level different from the code of the specific logic level, the received data is made to be the reproduction data by performing the reverse conversion of the data on the transmission side to the reproduction data. Parallel data transmission method characterized by.
いて、 受信側において、 受信データと、該受信データより1ディジット先行する
受信データの符号が同時に“1”から“0”に変化する
数と“0”から“1”に変化する数との差が並列データ
を形成する符号数の過半数である場合にアラームを発生
することを特徴とする並列データ伝送方式。4. The parallel data transmission method according to claim 3, wherein at the receiving side, the received data and the number of codes of the received data that precedes the received data by one digit change from “1” to “0” at the same time. A parallel data transmission method, wherein an alarm is generated when the difference from the number changing from "0" to "1" is a majority of the number of codes forming parallel data.
符号数の過半数である場合に、該入力データを特定符号
の数が並列データを形成する符号数の半数以下になるよ
うに変換して送信データとすると共に、該変換を示すフ
ラグとして特定の論理レベルの符号を付加して送信し、 入力データの中の特定符号の数が並列データを形成する
符号数の半数以下である場合に、該入力データを変換せ
ずに送信データとすると共に、該無変換を示すフラグと
して特定の論理レベルの符号とは異なる論理レベルの符
号を付加して送信し、 受信側において、 受信したフラグが該特定の論理レベルの符号である場合
には、受信データを送信側における変換とは逆の変換を
して再生データとし、 受信したフラグが該特定の論理レベルの符号とは異なる
論理レベルの符号である場合には、受信データを再生デ
ータとすることを特徴とする並列データ伝送方式。5. On the transmitting side, when the number of specific codes in the input data is a majority of the number of codes forming the parallel data, the number of specific codes of the input data is set to the number of codes forming the parallel data. A code that is converted so that the number becomes half or less to be transmission data, and that a code having a specific logic level is added as a flag indicating the conversion and transmitted, and the number of specific codes in the input data forms parallel data. When it is less than half of the number, the input data is used as the transmission data without being converted, and a code of a logical level different from the code of a specific logical level is added as a flag indicating the non-conversion and transmitted. On the receiving side, when the received flag is the code of the specific logical level, the received data is converted into the reproduced data by performing the reverse conversion to the conversion on the transmitting side, and the received flag is the specific logical level. When the sign of the bell is a sign of a different logic level, parallel data transmission system, characterized in that the received data and reproduced data.
いて、 受信側において、 入力データの中の特定符号の数が並列データを形成する
符号数の過半数である場合にアラームを発生することを
特徴とする並列データ伝送方式。6. The parallel data transmission system according to claim 5, wherein an alarm is generated on the receiving side when the number of specific codes in the input data is a majority of the number of codes forming the parallel data. And parallel data transmission method.
ディジット先行する入力データに対応する送信データの
中の特定符号の数の差が並列データを形成する符号数の
過半数である場合に、該入力データを、該入力データよ
り1ディジット先行するデータとの間で特定符号の数の
差が並列データを形成する符号数の半数以下になるよう
に変換して送信データとすると共に、該変換を示すフラ
グとして特定の論理レベルの符号を付加して送信し、 入力データの中の特定符号の数と、該入力データより1
ディジット先行する入力データに対応する送信データの
中の特定符号の数の差が並列データを形成する符号数の
半数以下である場合には、該入力データを変換せずに送
信データとすると共に、該無変換を示すフラグとして特
定の論理レベルの符号とは異なる論理レベルの符号を付
加して送信し、 受信側において、 受信したフラグが該特定の論理レベルの符号である場合
には、受信データを送信側における変換とは逆の変換を
して再生データとし、 受信したフラグが該特定の論理レベルの符号とは異なる
論理レベルの符号である場合には、受信データを再生デ
ータとすることを特徴とする並列データ伝送方式。7. On the transmitting side, the number of specific codes in input data and 1 from the input data
When the difference in the number of specific codes in the transmission data corresponding to the input data digit-preceding is a majority of the number of codes forming the parallel data, the input data is compared with the data one digit preceding the input data. Is converted so that the difference in the number of specific codes between them is less than half of the number of codes forming parallel data, and the data is transmitted, and a code of a specific logical level is added as a flag indicating the conversion and transmitted. , The number of specific codes in the input data and 1 from the input data
If the difference in the number of specific codes in the transmission data corresponding to the digit preceding input data is less than half of the number of codes forming the parallel data, the input data is converted into the transmission data, and As a flag indicating the non-conversion, a code of a logic level different from the code of the specific logic level is added and transmitted, and when the received flag is the code of the specific logic level, the received data Is converted into reproduction data by performing conversion reverse to the conversion on the transmission side, and if the received flag is a code of a logic level different from the code of the specific logic level, the reception data is set to reproduction data. Characteristic parallel data transmission method.
いて、 受信側において、 受信データの中の特定符号の数と、該受信データより1
ディジット先行する受信データの中の特定符号の数の差
が並列データを形成する符号数の過半数である場合にア
ラームを発生することを特徴とする並列データ伝送方
式。8. The parallel data transmission system according to claim 7, wherein the number of specific codes in the received data and 1 from the received data at the receiving side.
Digit A parallel data transmission method, wherein an alarm is generated when a difference in the number of specific codes in preceding received data is a majority of the number of codes forming the parallel data.
ない数の2:1セレクタと、並列データを形成する符号
数より2少ない2入力の論理積回路とを設け、第i(i
は(n−1)以下の整数)の2:1セレクタの入力端子
には並列データの第iビット目と第(i+1)ビット目
を供給し、第1の2:1セレクタの選択信号端子には並
列データの第1ビット目を、第j(jは2以上(n−
1)以下の整数)の2:1セレクタの選択信号端子には
第(j−1)の2:1セレクタに供給した選択信号と並
列データの第jビット目の論理積を供給し、該(n−
1)の2:1セレクタの出力を2段目への並列データと
し、 2段目以降においては、直前の段より1少ない2:1セ
レクタと直前の段より1少ない二入力の論理積回路とを
設け、上記と同様な構成によって1段毎に並列データの
符号数を1ずつ減少させ、 該減少した符号数がnの過半数の最小値に等しい段にお
いて2:1セレクタの出力を入力数がnの過半数の最小
値に等しい論理積回路に供給し、 該入力数がnの過半数の最小値に等しい論理積回路の出
力を以て元の並列データの特定符号の数がnの過半数で
あるか否かを判定することを特徴とする過半数判定回
路。9. A 2: 1 selector, the number of which is one less than the code number n forming the parallel data, and a two-input AND circuit, which is two less than the code number forming the parallel data, are provided.
Is an integer less than or equal to (n-1) and supplies the i-th bit and the (i + 1) -th bit of the parallel data to the input terminal of the 2: 1 selector and supplies it to the selection signal terminal of the first 2: 1 selector. Is the first bit of the parallel data and the j-th (j is 2 or more (n-
1) The selection signal terminal of the 2: 1 selector (integer less than or equal to) is supplied with the logical product of the j-th bit of the parallel signal and the selection signal supplied to the (j-1) 2: 1 selector. n-
The output of the 2: 1 selector in 1) is used as parallel data to the second stage, and in the second and subsequent stages, a 2: 1 selector that is one less than the immediately preceding stage and a two-input AND circuit that is one less than the immediately preceding stage are used. And the number of codes of the parallel data is reduced by 1 in each stage by the same configuration as described above, and the number of inputs of the output of the 2: 1 selector is reduced in the stage where the reduced number of codes is equal to the minimum value of the majority of n. Whether the number of specific codes of the original parallel data is a majority of n by supplying the logical product circuit equal to the minimum value of the majority of n and the output of the AND circuit whose input number is equal to the minimum value of the majority of n. A majority determination circuit characterized by determining whether or not.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8012601A JPH09204293A (en) | 1996-01-29 | 1996-01-29 | Parallel data transmitting system and majority judging circuit |
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1996
- 1996-01-29 JP JP8012601A patent/JPH09204293A/en not_active Withdrawn
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