JP2008152870A - Memory test device - Google Patents
Memory test device Download PDFInfo
- Publication number
- JP2008152870A JP2008152870A JP2006340615A JP2006340615A JP2008152870A JP 2008152870 A JP2008152870 A JP 2008152870A JP 2006340615 A JP2006340615 A JP 2006340615A JP 2006340615 A JP2006340615 A JP 2006340615A JP 2008152870 A JP2008152870 A JP 2008152870A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- signal
- inverted
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
本発明は、メモリを被試験対象デバイス(以下、DUT(Device Under Test)という)とするメモリ試験装置に関し、DBI(Data Bus Inversion)機能を備えたメモリを試験することが可能なメモリ試験装置に関する。 The present invention relates to a memory test apparatus that uses a memory as a device under test (hereinafter referred to as a DUT (Device Under Test)), and relates to a memory test apparatus that can test a memory having a DBI (Data Bus Inversion) function. .
近年、メモリの高速化が進み、入出力データの転送速度が数Gbpsまで上がってきている。入出力データが数Gbpsになると消費電力が問題となってくる。 In recent years, the speed of memory has increased, and the transfer rate of input / output data has increased to several Gbps. When input / output data is several Gbps, power consumption becomes a problem.
一般に、CMOS(Complementary Metal Oxide Semiconductor)構造の半導体は入出力データが”0”(ローレベル)から”1”(ハイレベル)、若しくは、”1”(ハイレベル)から”0”(ローレベル)に変化することにより内部の消費電力が上がる。 Generally, semiconductors with a CMOS (Complementary Metal Oxide Semiconductor) structure have input / output data of “0” (low level) to “1” (high level), or “1” (high level) to “0” (low level). The internal power consumption increases by changing to.
そこで、入出力データの変化率を抑え、消費電力を下げるDBI方式が検討されている。DBI方式とは、ライトデータ及びリードデータにおいて、1サイクル前のデータと現在のデータをビット比較して、変化したビット数が半分より多い場合にデータを反転する(以下、反転制御という)方式である。 Therefore, a DBI method that suppresses the rate of change of input / output data and reduces power consumption has been studied. The DBI method is a method in which, in the write data and the read data, the data of the previous cycle and the current data are compared with each other and the data is inverted when the number of changed bits is more than half (hereinafter referred to as inversion control). is there.
従来のメモリ試験装置に関連する先行技術文献としては次のようなものがある。 Prior art documents related to the conventional memory test apparatus include the following.
図8はこのような従来のメモリ試験装置を示す構成ブロック図である。DUT80は、被試験対象デバイスである。シーケンス制御部1はプログラムカウンタ信号を出力する。
FIG. 8 is a block diagram showing the configuration of such a conventional memory test apparatus. The
インストラクションメモリ2は、プログラムカウンタ信号が入力され、このプログラムカウンタ信号が指し示すアドレスに格納されているインストラクションと呼ばれるデータを出力する。
The
アドレス発生部3は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80のアドレス信号を演算して出力する。データ発生部4は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80のデータ信号を演算して出力する。
The
制御信号発生部5は、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80の制御信号、すなわち、チップセレクト、ライトイネーブル、リードイネーブル等を出力する。
The control signal generator 5 receives an instruction from the
アドレス発生部3、データ発生部4及び制御信号発生部5は発生部50を構成している。
The
ピン出力選択部6は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ2からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部3からのアドレス信号、データ発生部4からのデータ信号、若しくは、制御信号発生部5からの制御信号の中から1ビットを選択して出力する(以下、この選択された1ビットの信号をパターン信号という)。
The pin output selection unit 6 is provided for each pin of the memory test apparatus, and receives instructions from the
シーケンス制御部1、インストラクションメモリ2、ピン出力選択部6及び発生部50はパターン発生器60を構成している。
The sequence control unit 1,
波形整形部7は、ピン出力選択部6からパターン信号が入力され、DUT80に信号を出力する。期待値判定部8は、ピン出力選択部6からパターン信号、並びに、DUT80からの出力信号がそれぞれ入力される。
The
波形整形部7及び期待値判定部8はピン毎に備えられ、ピンエレクトロニクス61を構成している。また、パターン発生器60及びピンエレクトロニクス61はメモリ試験装置70を構成している。
The
図8に示す従来例の動作を説明する。まず、テスト開始前にインストラクションメモリにNOP(No Operation)やJUMP等のインストラクションに対応したデータがロードされる。テストが開始されると、テストプログラムに従い、パターン発生器60及びピンエレクトロニクス61の各種設定が行われる。 The operation of the conventional example shown in FIG. 8 will be described. First, before starting the test, data corresponding to instructions such as NOP (No Operation) and JUMP is loaded into the instruction memory. When the test is started, various settings of the pattern generator 60 and the pin electronics 61 are performed according to the test program.
そして、シーケンス制御部からプログラムカウンタ信号が出力され、インストラクションメモリ2へ入力される。インストラクションメモリ2は、このプログラムカウンタ信号が指し示すアドレスに格納されているインストラクションを出力する。
Then, a program counter signal is output from the sequence control unit and input to the
このインストラクションに従って、アドレス発生部3でDUT80に印加するアドレスが演算され、データ発生部4でDUT80に印加するデータが演算される。同時に、制御信号発生部5でチップセレクト、ライトイネーブル、リードイネーブル等を発生する。
In accordance with this instruction, the
テストプログラムには、テスタピンとDUT80のピンの対応が予め定義されている。ピン出力選択部6は、この定義に従ってアドレス信号、データ信号及び制御信号をそれぞれ該当するピンエレクトロニクス61へ振り分ける。
In the test program, the correspondence between tester pins and
波形整形部7は、パターン信号をテストプログラムで設定されている電圧レベル、波形フォーマット、エッジタイミング等に基づいて波形整形し、DUT80に出力する。波形フォーマットとは、NRZ(Non Return to Zero)やRZ(Return to Zero)等をいう。
The
期待値判定部8は、DUT80からのデータ読み出し時に、テストプログラムで指定されたタイミングでパターン信号とDUT80の出力信号を比較して判定する。判定結果はメモリ試験装置70で内部処理される。
The expected
この結果、ピン出力選択部6がインストラクションメモリ2からのインストラクションに従ってアドレス発生部3から出力されるアドレス信号、データ発生部4から出力されるデータ信号及び制御信号発生部5から出力される制御信号の中から1ビットを選択し、波形整形部7がDUT80へ出力、若しくは、期待値判定部8がデータ信号とDUT80からの出力信号を比較判定することにより、予めパターンデータを持つことなく、DUT80に印加するパターンをテストプログラムに従って発生することができるので、大容量メモリ等のデバイスを試験することが可能になる。
As a result, the pin output selection unit 6 receives the address signal output from the
図9はDBI機能を備えたメモリの(A)データ入力回路と(B)データ出力回路の構成ブロック図である。 FIG. 9 is a block diagram showing the configuration of the (A) data input circuit and (B) data output circuit of the memory having the DBI function.
図9(A)においてフリップフロップ9はライトデータ(DQ)が入力され、フリップフロップ10はライトデータと共に送信されてくる反転信号(DBI)が入力される。排他的論理和回路11はフリップフロップ9の出力及びフリップフロップ10の出力がそれぞれ入力され、フリップフロップ12は排他的論理和回路11の出力が入力される。そして、フリップフロップ12の出力がライトデータとしてメモリのメモリセルに書き込まれる。
In FIG. 9A, write data (DQ) is input to the flip-flop 9, and an inverted signal (DBI) transmitted together with the write data is input to the flip-
実際は、ライトデータは複数ビット幅を持っており、フリップフロップ9もライトデータのビット幅に合わせて複数になる。また、排他的論理和回路11も各ビットに対して排他的論理和がとられ、フリップフロップ12もライトデータのビット幅に合わせて複数になる。
Actually, the write data has a plurality of bit widths, and the flip-flop 9 also has a plurality in accordance with the bit width of the write data. Further, the exclusive OR
また、図9(B)において比較判定部13はメモリのメモリセルから読み出されたリードデータ及び1サイクル前に出力されたリードデータ、すなわち、フリップフロップ15の出力がそれぞれ入力され、排他的論理和回路14はメモリのメモリセルから読み出されたリードデータ及び比較判定部13の出力がそれぞれ入力される。
In FIG. 9B, the comparison /
フリップフロップ15は排他的論理和回路14の出力が入力され、フリップフロップ15の出力はリードデータ(DQ)として出力される。フリップフロップ16は比較判定部13の出力が入力され、フリップフロップ16の出力は反転信号(DBI)として出力される。
The output of the
フリップフロップ9、フリップフロップ10、排他的論理和回路11、フリップフロップ12、比較判定部13、排他的論理和回路14、フリップフロップ15及びフリップフロップ16はメモリ90を構成している。
The flip-flop 9, the flip-
また、データ入力回路(A)と同様に、比較判定部13へ入力されるメモリセルから読み出されたリードデータ及び1サイクル前に出力されたリードデータは複数ビット幅を持っており、排他的論理和回路14も各ビットに対して排他的論理和がとられる。フリップフロップ15もリードデータのビット幅に合わせて複数になる。
Similarly to the data input circuit (A), the read data read from the memory cell input to the
図9に示すDBI機能を備えたメモリの動作を説明する。ライト時、DBI機能を備えたメモリコントローラ(図示せず)は1サイクル前に出力したライトデータと現在出力しようとしているライトデータをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。 The operation of the memory having the DBI function shown in FIG. 9 will be described. At the time of writing, a memory controller (not shown) having a DBI function compares the write data output one cycle before with the write data currently being output, and whether the number of changed bits is more than half of the bit width. Determine whether.
もし、変化したビット数がビット幅の半分より多い場合には、メモリコントローラは現在出力しようとしているライトデータをビット反転して出力すると共に反転信号”1”を出力する。 If the number of changed bits is greater than half the bit width, the memory controller inverts and outputs the write data currently being output and outputs the inverted signal “1”.
メモリ90の(A)データ入力回路は、ビット反転されたライトデータがDQ端子に入力され、反転信号がDBI端子に入力される。そして、排他的論理和回路11の一方の入力端子には反転信号の”1”が入力されるので、ライトデータはビット反転されてフリップフロップ12を介してメモリセルに書き込まれる。
In the (A) data input circuit of the memory 90, the bit-inverted write data is input to the DQ terminal, and the inverted signal is input to the DBI terminal. Since the inverted signal “1” is input to one input terminal of the exclusive OR
一方、変化したビット数がビット幅の半分より多くない場合には、メモリコントローラは現在出力しようとしているライトデータをビット反転せずに出力すると共に反転信号”0”を出力する。 On the other hand, if the number of changed bits is not more than half of the bit width, the memory controller outputs the write data that is currently output without performing bit inversion and also outputs the inverted signal “0”.
メモリ90の排他的論理和回路11の一方の入力端子には反転信号の”0”が入力されるので、ライトデータはビット反転されずにフリップフロップ12を介してメモリセルに書き込まれる。
Since the inverted signal “0” is input to one input terminal of the exclusive OR
次に、リード時の動作を説明する。比較判定部13は1サイクル前に出力したリードデータと現在出力しようとしているリードデータをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
Next, the operation at the time of reading will be described. The comparison /
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部13は”1”を出力し、排他的論理和回路14でリードデータがビット反転される。そして、フリップフロップ15を介してビット反転されたリードデータが出力されると共にフリップフロップ16を介して反転信号”1”が出力される。
If the changed number of bits is greater than half the bit width, the comparison /
メモリコントローラでは、リードデータと反転信号を受け取り、反転信号が”1”であるので、リードデータをビット反転して処理に用いる。 The memory controller receives the read data and the inverted signal, and the inverted signal is “1”, so the read data is bit-inverted and used for processing.
一方、変化したビット数がビット幅の半分より多くない場合には、比較判定部13は”0”を出力し、排他的論理和回路14でリードデータはビット反転されない。そして、フリップフロップ15を介してリードデータが出力されると共にフリップフロップ16を介して反転信号”0”が出力される。
On the other hand, when the number of changed bits is not more than half of the bit width, the comparison /
メモリコントローラでは、リードデータと反転信号を受け取り、反転信号が”0”であるので、リードデータをビット反転せずにそのまま処理に用いる。 The memory controller receives the read data and the inverted signal, and since the inverted signal is “0”, the read data is used as it is without being bit-inverted.
この結果、ライト時にはDBI機能を備えたメモリコントローラが1サイクル前に出力したライトデータと現在出力しようとしているライトデータをビット比較し、変化したビット数がビット幅の半分より多い場合には、現在出力しようとしているライトデータをビット反転して出力すると共に反転信号”1”を出力し、リード時にはメモリ90が1サイクル前に出力したリードデータと現在出力しようとしているリードデータをビット比較し、変化したビット数がビット幅の半分より多い場合には、現在出力しようとしているリードデータをビット反転して出力すると共に反転信号”1”を出力することにより、メモリ90へ入力されるデータ及びメモリ90から出力されるデータのレベル変化が低減されるので、メモリ90の消費電力を抑えることが可能になる。 As a result, when writing, the memory controller having the DBI function compares the write data output one cycle before with the write data currently being output, and if the number of changed bits is more than half of the bit width, The write data to be output is bit-inverted and output, and the inverted signal “1” is output. At the time of reading, the read data output by the memory 90 one cycle before is compared with the read data currently output, and changes If the number of bits is more than half of the bit width, the read data to be currently output is bit-inverted and output, and the inverted signal “1” is output, whereby the data input to the memory 90 and the memory 90 Since the level change of the data output from the memory is reduced, the power consumption of the memory 90 is reduced. Obtain it becomes possible.
しかし、図8に示す従来例では、DBI機能を備えていないため、DUT80に印加するデータ信号を反転制御することができないので、DBI機能を備えたメモリを試験することができないという問題があった。
従って本発明が解決しようとする課題は、DBI機能を備えたメモリを試験することが可能なメモリ試験装置を実現することにある。
However, since the conventional example shown in FIG. 8 does not have a DBI function, the data signal applied to the
Therefore, the problem to be solved by the present invention is to realize a memory test apparatus capable of testing a memory having a DBI function.
このような課題を達成するために、本発明のうち請求項1記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有することを特徴とする。
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In a memory test apparatus that selects an address signal from an address generation unit, a data signal from a data generation unit, and a control signal from a control signal generation unit by a pin output selection unit,
Between the data generation unit and the pin output selection unit, the data of the data signal is bit-compared with the data output one cycle before and the data signal is inverted based on the comparison result, and the output data and A DBI generation unit that outputs an inverted signal is provided.
請求項2記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による出力データ及び反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による出力データ及び反転信号のうちどちらか一方を選択してn側出力データ及びn側反転信号を出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することを特徴とする。
The invention according to
In a memory test apparatus for selecting an address signal from an address generation unit, a data signal from a data generation unit, and a control signal from a control signal generation unit by a pin output selection unit, between the data generation unit and the pin output selection unit Yes, the data signal is time-divided into a set of n input data (n is an integer of 2 or more), and the bit data is compared between the 1-side input data and the n-side output data output 1 cycle before Based on the comparison result, the 1-side input data signal is inverted and the 1-side output data and 1-side inverted signal are output, and the 1-side input data continues in time series (n−1). ) For each piece of input data, two types of DBI output data and inverted signal are generated for the case where the 1-side input data is not inverted and inverted, and the 1-side inverted signal is selectively controlled. It is composed of (n−1) second DBI circuits that select either one of the two DBI output data and inverted signal as signals and output n-side output data and n-side inverted signal. It is characterized by having a DBI generation unit.
請求項3記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による反転信号のうちどちらか一方を選択してn側反転信号を出力し、このn側反転信号の論理によってn側入力データを反転する若しくは反転しないを制御してn側出力データを出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することを特徴とする。
The invention described in
In a memory test apparatus for selecting an address signal from an address generation unit, a data signal from a data generation unit, and a control signal from a control signal generation unit by a pin output selection unit, between the data generation unit and the pin output selection unit Yes, the data signal is time-divided into a set of n input data (n is an integer of 2 or more), and the bit data is compared between the 1-side input data and the n-side output data output 1 cycle before Based on the comparison result, the 1-side input data signal is inverted and the 1-side output data and 1-side inverted signal are output, and the 1-side input data continues in time series (n−1). ) For each piece of input data, two types of inversion signals are generated by the DBI method when the one-side input data is not inverted and when it is inverted, and the one-side inversion signal is used as a selection control signal. Either one of the two inverted DBI signals is selected to output an n-side inverted signal, and the n-side output data is controlled by inverting or not inverting the n-side input data according to the logic of the n-side inverted signal. It has a DBI generating unit composed of (n−1) second DBI circuits that output data.
本発明によれば次のような効果がある。
請求項1の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
The present invention has the following effects.
According to the first aspect of the present invention, in the memory test apparatus for selecting the address signal from the address generation unit, the data signal from the data generation unit, and the control signal from the control signal generation unit by the pin output selection unit, the data generation unit And the pin output selection unit, bit-comparison the data of the data signal and the data output one cycle before, and inversion control of the data signal based on the comparison result to output the output data and the inversion signal By having the DBI generation unit that performs the process, data corresponding to the DBI method can be generated, so that a device having a DBI function can be tested.
請求項2の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による出力データ及び反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による出力データ及び反転信号のうちどちらか一方を選択してn側出力データ及びn側反転信号を出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。 According to a second aspect of the present invention, in the memory test apparatus for selecting the address signal from the address generator, the data signal from the data generator, and the control signal from the control signal generator by the pin output selector, the data generator And the pin output selection unit, the data signal is time-divisionally divided into n sets (n is an integer of 2 or more) of input data, and is input one side input data and one cycle before a first DBI circuit that performs bit comparison of the n-side output data and controls the inversion of the one-side input data signal based on the comparison result, and outputs the one-side output data and the one-side inverted signal; and the one-side input data For each of the (n-1) input data following in time series, two types of DBI output data and inverted signals are generated when the 1-side input data is not inverted and inverted, Using the 1 side inverted signal as a selection control signal, either one of the two DBI output data and the inverted signal is selected to output n side output data and n side inverted signal (n-1). By having the DBI generation unit configured with the second DBI circuit, data corresponding to the DBI method can be generated, so that a device having a DBI function can be tested.
請求項3の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による反転信号のうちどちらか一方を選択してn側反転信号を出力し、このn側反転信号の論理によってn側入力データを反転する若しくは反転しないを制御してn側出力データを出力する(n−1)個の第2のDBI回路とから構成されるDBI生成部を有することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。 According to a third aspect of the present invention, in the memory test apparatus for selecting the address signal from the address generation unit, the data signal from the data generation unit, and the control signal from the control signal generation unit by the pin output selection unit, the data generation unit And the pin output selection unit, the data signal is time-divisionally divided into n sets (n is an integer of 2 or more) of input data, and is input one side input data and one cycle before a first DBI circuit that performs bit comparison of the n-side output data and controls the inversion of the one-side input data signal based on the comparison result, and outputs the one-side output data and the one-side inverted signal; and the one-side input data For each of (n-1) input data that continues in time series, two types of inversion signals are generated by the DBI method when the one-side input data is not inverted and when it is inverted, and the one-side inversion signal is generated. As a selection control signal, one of the two inverted DBI signals is selected and an n-side inverted signal is output, and n-side input data is inverted or not inverted depending on the logic of the n-side inverted signal. Since it has a DBI generation unit composed of (n−1) second DBI circuits that control and output n-side output data, data corresponding to the DBI method can be generated. It is possible to test a device with functionality.
以下本発明を図面を用いて詳細に説明する。図1は本発明に係るメモリ試験装置の一実施例を示す構成ブロック図であり、図8と共通する部分には同一の符号を付けている。図1と図8の構成で異なる点は、データ発生部4とピン出力選択部6の間にDBI生成部17を設けたことである。
Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of a memory test apparatus according to the present invention. Components common to those in FIG. 1 and FIG. 8 is that a
シーケンス制御部1、インストラクションメモリ2、ピン出力選択部6、DBI生成部17及び発生部50はパターン発生器62を構成している。また、ピンエレクトロニクス61及びパターン発生器62はメモリ試験装置71を構成している。
The sequence control unit 1,
DBI生成部17はデータ発生部4からライトデータ、若しくは、期待値判定部8で使用される期待値となるリードデータが入力される。
The
図1に示す実施例の動作を図2を用いて説明する。図2はDBI生成部17の構成ブロック図である。
The operation of the embodiment shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a configuration block diagram of the
比較判定部18はデータ発生部4から入力されたデータ及び1サイクル前にピン出力選択部6へ出力されたデータ、すなわち、フリップフロップ20の出力がそれぞれ入力され、排他的論理和回路19はデータ発生部4から入力されたデータ及び比較判定部18の出力がそれぞれ入力される。
The
フリップフロップ20は排他的論理和回路19の出力が入力され、フリップフロップ20の出力はDUT80に印加するパターンデータ、若しくは、期待値データとしてピン出力選択部6へ出力される。フリップフロップ21は比較判定部18の出力が入力され、フリップフロップ21の出力は反転信号として出力される。
The output of the exclusive OR
比較判定部18、排他的論理和回路19、フリップフロップ20及びフリップフロップ21はDBI生成部17を構成している。
The
図2に示す実施例の動作を説明する。比較判定部18はデータ発生部4から入力されたデータと1サイクル前に出力したデータDQをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
The operation of the embodiment shown in FIG. 2 will be described. The
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部18は”1”を出力し、排他的論理和回路19でデータ発生部4から入力されたデータがビット反転される。そして、フリップフロップ20を介してビット反転されたデータ信号が出力されると共にフリップフロップ21を介して反転信号”1”が出力される。
If the changed number of bits is greater than half the bit width, the comparison /
一方、変化したビット数がビット幅の半分より多くない場合には、比較判定部18は”0”を出力し、排他的論理和回路19でデータ発生部4から入力されたデータはビット反転されない。そして、フリップフロップ20を介してデータ信号が出力されると共にフリップフロップ21を介して反転信号”0”が出力される。
On the other hand, when the number of changed bits is not more than half of the bit width, the
DBI生成部17から出力されたデータ信号及び反転信号はピン出力選択部6に入力される。ピン出力選択部6は、インストラクションメモリ2からのインストラクションに従い、アドレス発生部3からのアドレス信号、制御信号発生部5からの制御信号、若しくは、DBI生成部17からのデータ信号及び反転信号の中から1ビットを選択して出力する。その他の動作については、図8に示す従来例と同じため、説明を省略する。
The data signal and the inverted signal output from the
この結果、DBI生成部17がデータ発生部4から入力されたデータと1サイクル前に出力したデータDQをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断して反転制御し、ピン出力選択部6がアドレス発生部3から出力されるアドレス信号、DBI生成部17から出力される反転制御後のデータ信号及び反転信号、並びに、制御信号発生部5から出力される制御信号の中から1ビットを選択し、波形整形部7がDUT80へ出力、若しくは、期待値判定部8がデータ信号とDUT80からの出力信号を比較判定することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
As a result, the
図3は本発明に係るメモリ試験装置の他の実施例を示す構成ブロック図であり、図1と共通する部分には同一の符号を付けている。図3と図1の構成で異なる点は、データ発生部22、DBI生成部23及びピン出力選択部24が異なることである。
FIG. 3 is a block diagram showing the configuration of another embodiment of the memory test apparatus according to the present invention. The same reference numerals are given to the parts common to FIG. 3 and FIG. 1 is that the
アドレス発生部3、データ発生部22及び制御信号発生部5は発生部51を構成し、シーケンス制御部1、インストラクションメモリ2、DBI生成部23、ピン出力選択部24及び発生部51はパターン発生器63を構成している。また、ピンエレクトロニクス61及びパターン発生器63はメモリ試験装置72を構成している。
The
データ発生部22は、図1と同様に、インストラクションメモリ2からインストラクションが入力され、このインストラクションに従ってDUT80のデータ信号を演算して出力する。
As in FIG. 1, the
データ発生部22と図1のデータ発生部4で異なる点は、データ発生部22では時系列のデータ信号を2つ同時に出力するということである。すなわち、データ発生部4では”データ1”、”データ2”、・・・”データn”とデータ信号を時系列で1つ出力していたのに対して、データ発生部22ではデータ出力端子を2つ備え、”データ1とデータ2”、”データ3とデータ4”、・・・”データn−1とデータn”というようにデータ信号を時系列で2つ同時に出力する(以下、時系列のデータ信号を何個か1組として分けることを時系列分割するという)。
The difference between the
DBI生成部23は、データ発生部22から2つのデータ信号が入力され、これらのデータをビット反転するか否かを判断する。そして、反転制御を行い、反転制御後のデータをピン出力選択部6へ出力する。
The
ピン出力選択部24は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ2からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部3からのアドレス信号、制御信号発生部5からの制御信号、若しくは、DBI生成部23からの2つのデータ信号及び2つの反転信号の中から1ビットを選択して出力する。その他の動作については、図1に示す実施例と同じため、説明を省略する。
The pin output selection unit 24 is provided for each pin of the memory test apparatus, and receives an instruction from the
図4はDBI生成部23の構成ブロック図である。図4において、1側入力データ端子及び2側入力データ端子にはデータ発生部22から出力される2つのデータ信号がそれぞれ入力される。すなわち、”データn−1”(nは2以上の偶数)が1側入力データ端子へ入力され、”データn”が2側入力データ端子へ入力される。
FIG. 4 is a configuration block diagram of the
1側入力データ端子はインバータ25の入力端子、比較判定部26の一方の入力端子、比較判定部27の一方の入力端子及び排他的論理和回路29の一方の入力端子にそれぞれ接続される。
The 1-side input data terminal is connected to the input terminal of the
2側入力データ端子は比較判定部27の一方の入力端子、比較判定部28の一方の入力端子、排他的論理和回路30の一方の入力端子及び排他的論理和回路31の一方の入力端子にそれぞれ接続される。インバータ25の出力端子は比較判定部28の他方の入力端子に接続され、比較判定部26の出力端子は排他的論理和回路29の他方の入力端子、セレクタ32の制御端子、セレクタ33の制御端子及びフリップフロップ35のデータ入力端子にそれぞれ接続される。
The 2-side input data terminal is connected to one input terminal of the comparison /
比較判定部27の出力端子は排他的論理和回路30の他方の入力端子及びセレクタ33の一方の入力端子にそれぞれ接続され、比較判定部28の出力端子は排他的論理和回路31の他方の入力端子及びセレクタ33の他方の入力端子にそれぞれ接続される。
The output terminal of the
排他的論理和回路29の出力端子はフリップフロップ34のデータ入力端子に接続され、排他的論理和回路30の出力端子はセレクタ32の一方の入力端子に接続される。排他的論理和回路31の出力端子はセレクタ32の他方の入力端子に接続され、セレクタ32の出力端子はフリップフロップ36の入力端子に接続される。セレクタ33の出力端子はフリップフロップ37の入力端子に接続される。
The output terminal of the exclusive OR
フリップフロップ34の出力は1側出力データ(1側DQ)として出力され、フリップフロップ35の出力は1側反転信号(1側DBI)として出力される。フリップフロップ36の出力は比較判定部26の他方の入力端子に接続されると共に2側出力データ(2側DQ)として出力され、フリップフロップ37の出力は2側反転信号(2側DBI)として出力される。
The output of the flip-
また、フリップフロップ34〜37のクロック入力端子には、それぞれ同一のクロック信号が入力されるものとする。
In addition, the same clock signal is input to the clock input terminals of the flip-
比較判定部26、排他的論理和回路29、フリップフロップ34及びフリップフロップ35はDBI回路40を構成し、インバータ25、比較判定部27、比較判定部28、排他的論理和回路30、排他的論理和回路31、セレクタ32、セレクタ33、フリップフロップ36及びフリップフロップ37はDBI回路41を構成している。
The
図4に示す実施例の動作を説明する。比較判定部26は、1側入力データと1サイクル前に出力された2側出力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
The operation of the embodiment shown in FIG. 4 will be described. The comparison /
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部26は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部26は”0”を出力する。比較判定部26の出力をフリップフロップ35で1クロック遅らせた信号が1側反転信号となる。
If the changed number of bits is greater than half the bit width, the comparison /
排他的論理和回路29は、比較判定部26の出力が”1”の場合には、1側入力データを反転して出力し、比較判定部26の出力が”0”の場合には、1側入力データを反転せずにそのまま出力する。排他的論理和回路29の出力をフリップフロップ34で1クロック遅らせた信号が1側出力データとなる。
The exclusive OR
比較判定部27は、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
The
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部27は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部27は”0”を出力する。
If the changed number of bits is greater than half of the bit width, the comparison /
排他的論理和回路30は、比較判定部27の出力を受けて、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路30は、比較判定部27の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部27の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
The exclusive OR
比較判定部28は、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データの反転データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
The
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部28は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部28は”0”を出力する。
If the number of changed bits is greater than half of the bit width, the comparison /
排他的論理和回路31は、比較判定部28の出力を受けて、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路31は、比較判定部28の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部28の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
The exclusive OR
また、セレクタ32は、比較判定部26の出力が”0”の時には排他的論理和回路30の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを選択し、比較判定部26の出力が”1”の時には排他的論理和回路31の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを選択する。
The
セレクタ33は、比較判定部26の出力が”0”の時には比較判定部27の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を選択し、比較判定部26の出力が”1”の時には比較判定部28の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を選択する。
The
そして、セレクタ32の出力をフリップフロップ36で1クロック遅らせた信号が2側出力データ(2側DQ)となり、セレクタ33の出力をフリップフロップ37で1クロック遅らせた信号が2側反転信号(2側DBI)となる。
A signal obtained by delaying the output of the
図4に示す実施例の動作をより具体的に図5を用いて説明する。図5はDBI生成部23の動作を示すタイミングチャートであり、DUT80にD1〜D10までの10個のデータ(それぞれデータ幅を8ビットとする)を書き込む時の動作を示している。
The operation of the embodiment shown in FIG. 4 will be described more specifically with reference to FIG. FIG. 5 is a timing chart showing the operation of the
1側入力データはD1,D3,D5,D7,D9の奇数番号データであり、2側入力データはD2,D4,D6,D8,D10の偶数番号データである。図5に示すように、1側入力データD1と2側入力データD2は同じタイミングでDBI生成部23に入力される。同様に、D3とD4、D5とD6、D7とD8、D9とD10もそれぞれ同じタイミングで入力される。
The 1-side input data is odd-numbered data of D1, D3, D5, D7, and D9, and the 2-side input data is even-numbered data of D2, D4, D6, D8, and D10. As shown in FIG. 5, the 1-side input data D1 and the 2-side input data D2 are input to the
まず、1側入力データ端子にデータD1として”0x00”が入力され、2側入力データ端子にデータD2として”0xFF”が入力される。なお、フリップフロップ34〜37の初期値は”0”とする。
First, “0x00” is input as data D1 to the one-side input data terminal, and “0xFF” is input as data D2 to the two-side input data terminal. The initial values of the flip-
比較判定部26では、データD1”0x00”と2側DQの初期値である”0x00”が比較され、変化しているビット数が”0”で半分の4ビット以下なので、”0”(ローレベル)が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”0”であるため、データD1”0x00”は反転されずに出力される。
In the
また、比較判定部27では、データD1”0x00”とデータD2”0xFF”が比較され、変化しているビット数が”8”で半分の4ビットより多いので、”1”(ハイレベル)が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”1”であるため、データD2”0xFF”は反転され、”0x00”として出力される。
Further, the comparison /
同様に、比較判定部28では、データD1”0x00”の反転データ”0xFF”とデータD2”0xFF”が比較され、変化しているビット数が”0”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”0”であるため、データD2”0xFF”は反転されずに出力される。
Similarly, the comparison /
セレクタ32は、比較判定部26の出力である制御信号が”0”の時には排他的論理和回路30の出力を選択し、制御信号が”1”の時には排他的論理和回路31の出力を選択する。同様に、セレクタ33は、比較判定部26の出力である制御信号が”0”の時には比較判定部27の出力を選択し、制御信号が”1”の時には比較判定部28の出力を選択する。
The
データD1/D2のサイクルでは、比較判定部26の出力は”0”のため、セレクタ32は排他的論理和回路30の出力を選択し、セレクタ33は比較判定部27の出力を選択する。
In the cycle of data D1 / D2, since the output of the
従って、1側DQ(フリップフロップ34の出力)はデータD1”0x00”が出力され、1側DBI(フリップフロップ35の出力)は”0”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD2”0xFF”の反転データである”0x00”が出力され、2側DBI(フリップフロップ37の出力)は”1”が出力される。 Accordingly, the data D1 “0x00” is output from the 1-side DQ (output of the flip-flop 34), and “0” is output from the 1-side DBI (output of the flip-flop 35). Further, “0x00” that is the inverted data of the data D2 “0xFF” is output from the 2-side DQ (output of the flip-flop 36), and “1” is output from the 2-side DBI (output of the flip-flop 37).
次に、1側入力データ端子にデータD3として”0xFF”が入力され、2側入力データ端子にデータD4として”0x3F”が入力される。 Next, “0xFF” is input as data D3 to the 1 side input data terminal, and “0x3F” is input as data D4 to the 2 side input data terminal.
比較判定部26では、データD3”0xFF”と2側DQである”0x00”が比較され、変化しているビット数が”0”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”1”であるため、データD3”0xFF”は反転され、”0x00”として出力される。
The
また、比較判定部27では、データD3”0xFF”とデータD4”0x3F”が比較され、変化しているビット数が”2”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD4”0x3F”は反転されずに出力される。
Further, the comparison /
同様に、比較判定部28では、データD3”0xFF”の反転データ”0x00”とデータD4”0x3F”が比較され、変化しているビット数が”0”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”1”であるため、データD4”0x3F”は反転され、”0xC0”として出力される。
Similarly, the comparison /
データD3/D4のサイクルでは、比較判定部26の出力は”1”のため、セレクタ32は排他的論理和回路31の出力を選択し、セレクタ33は比較判定部28の出力を選択する。
In the cycle of data D3 / D4, since the output of the
従って、1側DQ(フリップフロップ34の出力)はデータD3”0xFF”の反転データである”0x00”が出力され、1側DBI(フリップフロップ35の出力)は”1”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD4”0x3F”の反転データである”0xC0”が出力され、2側DBI(フリップフロップ37の出力)は”1”が出力される。 Therefore, “0x00” which is the inverted data of the data D3 “0xFF” is output from the 1 side DQ (output of the flip-flop 34), and “1” is output from the 1 side DBI (output of the flip-flop 35). The 2-side DQ (output of the flip-flop 36) outputs “0xC0” which is the inverted data of the data D4 “0x3F”, and the 2-side DBI (output of the flip-flop 37) outputs “1”.
次に、1側入力データ端子にデータD5として”0x03”が入力され、2側入力データ端子にデータD6として”0x3F”が入力される。 Next, “0x03” is input as data D5 to the 1 side input data terminal, and “0x3F” is input as data D6 to the 2 side input data terminal.
比較判定部26では、データD5”0x03”と2側DQである”0xC0”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”0”であるため、データD5”0x03”は反転されずに出力される。
The comparison /
また、比較判定部27では、データD5”0x03”とデータD6”0x3F”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD6”0x3F”は反転されずに出力される。
Further, the comparison /
同様に、比較判定部28では、データD5”0x03”の反転データ”0xFC”とデータD6”0x3F”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”0”であるため、データD6”0x3F”は反転されずに出力される。
Similarly, the comparison /
データD5/D6のサイクルでは、比較判定部26の出力は”0”のため、セレクタ32は排他的論理和回路30の出力を選択し、セレクタ33は比較判定部27の出力を選択する。
In the cycle of data D5 / D6, since the output of the
従って、1側DQ(フリップフロップ34の出力)はデータD5”0x03”が出力され、1側DBI(フリップフロップ35の出力)は”0”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD6”0x3F”が出力され、2側DBI(フリップフロップ37の出力)は”0”が出力される。 Accordingly, the data D5 “0x03” is output from the 1-side DQ (output of the flip-flop 34), and “0” is output from the 1-side DBI (output of the flip-flop 35). Further, the data D6 “0x3F” is output from the 2-side DQ (output of the flip-flop 36), and “0” is output from the 2-side DBI (output of the flip-flop 37).
次に、1側入力データ端子にデータD7として”0xC0”が入力され、2側入力データ端子にデータD8として”0x0C”が入力される。 Next, “0xC0” is input as data D7 to the 1 side input data terminal, and “0x0C” is input as data D8 to the 2 side input data terminal.
比較判定部26では、データD7”0xC0”と2側DQ出力の”0x3F”が比較され、変化しているビット数が”8”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”1”であるため、データD7”0xC0”は反転され、”0x3F”として出力される。
The
また、比較判定部27では、データD7”0xC0”とデータD8”0x0C”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD8”0x0C”は反転されずに出力される。
Further, the comparison /
同様に、比較判定部28では、データD7”0xC0”の反転データ”0x3F”とデータD8”0x0C”が比較され、変化しているビット数が”4”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”0”であるため、データD8”0x0C”は反転されずに出力される。
Similarly, the comparison /
データD7/D8のサイクルでは、比較判定部26の出力は”1”のため、セレクタ32は排他的論理和回路31の出力を選択し、セレクタ33は比較判定部28の出力を選択する。
In the cycle of data D7 / D8, since the output of the
従って、1側DQ(フリップフロップ34の出力)はデータD7”0xC0”の反転データである”0x3F”が出力され、1側DBI(フリップフロップ35の出力)は”1”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD8”0x0C”が出力され、2側DBI(フリップフロップ37の出力)は”0”が出力される。 Accordingly, “0x3F” which is the inverted data of the data D7 “0xC0” is output from the 1 side DQ (output of the flip-flop 34), and “1” is output from the 1 side DBI (output of the flip-flop 35). Further, the data D8 “0x0C” is output from the 2-side DQ (output of the flip-flop 36), and “0” is output from the 2-side DBI (output of the flip-flop 37).
最後に、1側入力データ端子にデータD9として”0xFF”が入力され、2側入力データ端子にデータD10として”0xFF”が入力される。 Finally, “0xFF” is input as data D9 to the 1 side input data terminal, and “0xFF” is input as data D10 to the 2 side input data terminal.
比較判定部26では、データD9”0xFF”と2側DQ出力の”0x0C”が比較され、変化しているビット数が”6”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路29では、比較判定部26の出力が”1”であるため、データD9”0xFF”は反転され、”0x00”として出力される。
The comparison /
また、比較判定部27では、データD9”0xFF”とデータD10”0xFF”が比較され、変化しているビット数が”0”で半分の4ビット以下なので、”0”が出力される。さらに、排他的論理和回路30では、比較判定部27の出力が”0”であるため、データD10”0xFF”は反転されずに出力される。
Further, the comparison /
同様に、比較判定部28では、データD9”0xFF”の反転データ”0x00”とデータD10”0xFF”が比較され、変化しているビット数が”8”で半分の4ビットより多いので、”1”が出力される。さらに、排他的論理和回路31では、比較判定部28の出力が”1”であるため、データD10”0xFF”は反転され、”0x00”として出力される。
Similarly, the comparison /
データD9/D10のサイクルでは、比較判定部26の出力は”1”のため、セレクタ32は排他的論理和回路31の出力を選択し、セレクタ33は比較判定部28の出力を選択する。
In the cycle of data D9 / D10, since the output of the
従って、1側DQ(フリップフロップ34の出力)はデータD9”0xFF”の反転データである”0x00”が出力され、1側DBI(フリップフロップ35の出力)は”1”が出力される。また、2側DQ(フリップフロップ36の出力)はデータD10”0xFF”の反転データである”0x00”が出力され、2側DBI(フリップフロップ37の出力)は”1”が出力される。 Accordingly, “0x00” that is the inverted data of the data D9 “0xFF” is output from the 1 side DQ (output of the flip-flop 34), and “1” is output from the 1 side DBI (output of the flip-flop 35). The 2-side DQ (output of the flip-flop 36) outputs “0x00”, which is the inverted data of the data D10 “0xFF”, and the 2-side DBI (output of the flip-flop 37) outputs “1”.
この結果、データ発生部22から時系列データを2つ1組にしたデータ、すなわち、1側入力データ及び2側入力データを発生し、DBI生成部23の一方のDBI回路40が1側入力データと他方のDBI回路41のDQ出力を比較判定して反転制御を行って出力し、DBI生成部23の他方のDBI回路41が1側入力データと2側入力データ、若しくは、1側入力データの反転データと2側入力データをそれぞれ比較判定して反転制御を行うと共にこの2つの反転制御されたデータのうちどちらか一方をDBI回路40のDBI出力で選択して出力することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
As a result, two sets of time-series data are generated from the
図6は他のDBI生成部の構成ブロック図である。図6において、1側入力データ端子、2側入力データ端子、3側入力データ端子及び4側入力データ端子にはデータ発生部からデータがそれぞれ入力される。1側入力データ端子はインバータ101の入力端子、比較判定部102の一方の入力端子及びフリップフロップ106のデータ入力端子にそれぞれ接続され、2側入力データ端子は比較判定部102の他方の入力端子、比較判定部103の一方の入力端子、排他的論理和回路104の一方の入力端子及び排他的論理和回路105の一方の入力端子にそれぞれ接続される。
FIG. 6 is a configuration block diagram of another DBI generation unit. In FIG. 6, data is input from the data generation unit to the 1 side input data terminal, 2 side input data terminal, 3 side input data terminal, and 4 side input data terminal. The 1 side input data terminal is connected to the input terminal of the
3側入力データ端子はフリップフロップ111のデータ入力端子に接続され、4側入力データ端子はフリップフロップ112のデータ入力端子に接続される。インバータ101の出力端子は比較判定部103の他方の入力端子に接続され、比較判定部102の出力端子は排他的論理和回路104の他方の入力端子及びフリップフロップ108のデータ入力端子にそれぞれ接続される。
The 3-side input data terminal is connected to the data input terminal of the flip-flop 111, and the 4-side input data terminal is connected to the data input terminal of the flip-
比較判定部103の出力端子は排他的論理和回路105の他方の入力端子及びフリップフロップ110のデータ入力端子にそれぞれ接続され、排他的論理和回路104の出力端子はフリップフロップ107のデータ入力端子に接続される。排他的論理和回路105の出力端子はフリップフロップ109のデータ入力端子に接続され、フリップフロップ106の出力端子はフリップフロップ117のデータ入力端子に接続される。
The output terminal of the
フリップフロップ107の出力端子は比較判定部113の一方の入力端子及びフリップフロップ118のデータ入力端子にそれぞれ接続され、フリップフロップ108の出力端子はフリップフロップ119のデータ入力端子に接続される。フリップフロップ109の出力端子は比較判定部114の一方の入力端子及びフリップフロップ120のデータ入力端子にそれぞれ接続され、フリップフロップ110の出力端子はフリップフロップ121のデータ入力端子に接続される。
The output terminal of the flip-
フリップフロップ111の出力端子は比較判定部113の他方の入力端子、比較判定部114の他方の入力端子、排他的論理和回路115の一方の入力端子及び排他的論理和回路116の一方の入力端子にそれぞれ接続され、フリップフロップ112の出力端子はフリップフロップ126のデータ入力端子に接続される。比較判定部113の出力端子は排他的論理和回路115の他方の入力端子及びフリップフロップ123のデータ入力端子にそれぞれ接続され、比較判定部114の出力端子は排他的論理和回路116の他方の入力端子及びフリップフロップ125のデータ入力端子にそれぞれ接続される。
The output terminal of the flip-flop 111 is the other input terminal of the
排他的論理和回路115の出力端子はフリップフロップ122のデータ入力端子に接続され、排他的論理和回路116の出力端子はフリップフロップ124のデータ入力端子に接続される。フリップフロップ117の出力端子はフリップフロップ131のデータ入力端子に接続され、フリップフロップ118の出力端子はフリップフロップ132のデータ入力端子に接続される。
The output terminal of the exclusive OR
フリップフロップ119の出力端子はフリップフロップ133のデータ入力端子に接続され、フリップフロップ120の出力端子はフリップフロップ134のデータ入力端子に接続される。フリップフロップ121の出力端子はフリップフロップ135のデータ入力端子に接続され、フリップフロップ122の出力端子は比較判定部127の一方の入力端子及びフリップフロップ136のデータ入力端子にそれぞれ接続される。
The output terminal of the flip-flop 119 is connected to the data input terminal of the flip-flop 133, and the output terminal of the flip-
フリップフロップ123の出力端子はフリップフロップ137のデータ入力端子に接続され、フリップフロップ124の出力端子は比較判定部128の一方の入力端子及びフリップフロップ138のデータ入力端子にそれぞれ接続される。フリップフロップ125の出力端子はフリップフロップ139のデータ入力端子に接続され、フリップフロップ126の出力端子は比較判定部127の他方の入力端子、比較判定部128の他方の入力端子、排他的論理和回路129の一方の入力端子及び排他的論理和回路130の一方の入力端子にそれぞれ接続される。
The output terminal of the flip-flop 123 is connected to the data input terminal of the flip-flop 137, and the output terminal of the flip-flop 124 is connected to one input terminal of the comparison determination unit 128 and the data input terminal of the flip-
比較判定部127の出力端子は排他的論理和回路129の他方の入力端子及びフリップフロップ141のデータ入力端子にそれぞれ接続され、比較判定部128の出力端子は排他的論理和回路130の他方の入力端子及びフリップフロップ143のデータ入力端子にそれぞれ接続される。排他的論理和回路129の出力端子はフリップフロップ140のデータ入力端子に接続され、排他的論理和回路130の出力端子はフリップフロップ142のデータ入力端子に接続される。
The output terminal of the
フリップフロップ131の出力端子は比較判定部144の一方の入力端子及び排他的論理和回路145の一方の入力端子にそれぞれ接続され、フリップフロップ132の出力端子はセレクタ146の一方の入力端子に接続される。フリップフロップ133の出力端子はセレクタ147の一方の入力端子に接続され、フリップフロップ134の出力端子はセレクタ146の他方の入力端子に接続される。
The output terminal of the flip-flop 131 is connected to one input terminal of the comparison /
フリップフロップ135の出力端子はセレクタ147の他方の入力端子に接続され、フリップフロップ136の出力端子はセレクタ148の一方の入力端子に接続される。フリップフロップ137の出力端子はセレクタ149の一方の入力端子に接続され、フリップフロップ138の出力端子はセレクタ148の他方の入力端子に接続される。
The output terminal of the flip-
フリップフロップ139の出力端子はセレクタ149の他方の入力端子に接続され、フリップフロップ140の出力端子はセレクタ150の一方の入力端子に接続される。フリップフロップ140の出力端子はセレクタ151の一方の入力端子に接続され、フリップフロップ142の出力端子はセレクタ150の他方の入力端子に接続される。
The output terminal of the flip-
フリップフロップ143の出力端子はセレクタ151の他方の入力端子に接続され、比較判定部144の出力端子は排他的論理和回路145の他方の入力端子、セレクタ146の制御端子、セレクタ147の制御端子、セレクタ148の制御端子、セレクタ149の制御端子、セレクタ150の制御端子、セレクタ151の制御端子及びフリップフロップ153のデータ入力端子にそれぞれ接続される。
The output terminal of the flip-
排他的論理和回路145の出力端子はフリップフロップ152のデータ入力端子に接続され、セレクタ146の出力端子はフリップフロップ154のデータ入力端子に接続される。セレクタ147の出力端子はフリップフロップ155のデータ入力端子に接続され、セレクタ148の出力端子はフリップフロップ156のデータ入力端子に接続される。
The output terminal of the exclusive OR
セレクタ149の出力端子はフリップフロップ157のデータ入力端子に接続され、セレクタ150の出力端子はフリップフロップ158のデータ入力端子に接続される。セレクタ151の出力端子はフリップフロップ159のデータ入力端子に接続される。
The output terminal of the
フリップフロップ152の出力は1側DQとして出力され、フリップフロップ153の出力は1側DBIとして出力される。フリップフロップ154の出力は2側DQとして出力され、フリップフロップ155の出力は2側DBIとして出力される。
The output of the flip-
フリップフロップ156の出力は3側DQとして出力され、フリップフロップ157の出力は3側DBIとして出力される。フリップフロップ158の出力は比較判定部144の他方の入力端子に接続されると共に4側DQとして出力され、フリップフロップ159の出力は4側DBIとして出力される。
The output of the flip-
また、フリップフロップ106〜112,117〜126,131〜143,152〜159のクロック入力端子には、それぞれ同一のクロック信号が入力されるものとする。 In addition, the same clock signal is input to the clock input terminals of the flip-flops 106 to 112, 117 to 126, 131 to 143, and 152 to 159, respectively.
フリップフロップ106、フリップフロップ117、フリップフロップ131、比較判定部144、排他的論理和回路145、フリップフロップ152及びフリップフロップ153はDBI回路200を構成する。
The flip-flop 106, the flip-flop 117, the flip-flop 131, the
インバータ101、比較判定部102〜103、排他的論理和回路104〜105、フリップフロップ107〜110、フリップフロップ118〜121、フリップフロップ132〜135、セレクタ146〜147及びフリップフロップ154〜155はDBI回路201を構成する。
The
フリップフロップ111、比較判定部113〜114、排他的論理和回路115〜116、フリップフロップ122〜125、フリップフロップ136〜139、セレクタ148〜149及びフリップフロップ156〜157はDBI回路202を構成する。
The flip-flop 111, the
フリップフロップ112、フリップフロップ126、比較判定部127〜128、排他的論理和回路129〜130、フリップフロップ140〜143、セレクタ150〜151及びフリップフロップ158〜159はDBI回路203を構成する。
The flip-
図6に示す実施例の動作を説明する。基本的な動作は、図4に示す実施例と同じであるが、異なる点は、入力されるデータが時系列分割され、データ4つで1組であり、4つのデータを順次処理することである。 The operation of the embodiment shown in FIG. 6 will be described. The basic operation is the same as that of the embodiment shown in FIG. 4 except that the input data is time-series divided into a set of four data, and the four data are sequentially processed. is there.
比較判定部102は、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
The
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部102は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部102は”0”を出力する。
If the changed number of bits is greater than half the bit width, the comparison /
排他的論理和回路104は、比較判定部102の出力を受けて、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路104は、比較判定部102の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部102の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
The exclusive OR
比較判定部103は、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を生成する。すなわち、1側入力データの反転データと2側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
The
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部103は”1”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部103は”0”を出力する。
If the changed number of bits is more than half the bit width, the comparison /
排他的論理和回路105は、比較判定部103の出力を受けて、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを生成する。すなわち、排他的論理和回路105は、比較判定部103の出力が”1”の場合には、2側入力データを反転して出力し、比較判定部103の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
The exclusive OR
以下、同様に、比較判定部113は、1側入力データが反転制御で反転しない場合の3側入力データに対する反転信号を生成する。排他的論理和回路115は、比較判定部113の出力を受けて、1側入力データが反転制御で反転しない場合の3側入力データに対する出力データを生成する。
Similarly, the comparison /
比較判定部114は、1側入力データが反転制御で反転した場合の3側入力データに対する反転信号を生成する。排他的論理和回路116は、比較判定部114の出力を受けて、1側入力データが反転制御で反転した場合の3側入力データに対する出力データを生成する。 The comparison determination unit 114 generates an inverted signal for the 3 side input data when the 1 side input data is inverted by the inversion control. The exclusive OR circuit 116 receives the output of the comparison determination unit 114 and generates output data for the 3 side input data when the 1 side input data is inverted by the inversion control.
比較判定部127は、1側入力データが反転制御で反転しない場合の4側入力データに対する反転信号を生成する。排他的論理和回路129は、比較判定部127の出力を受けて、1側入力データが反転制御で反転しない場合の4側入力データに対する出力データを生成する。
The
比較判定部128は、1側入力データが反転制御で反転した場合の4側入力データに対する反転信号を生成する。排他的論理和回路130は、比較判定部128の出力を受けて、1側入力データが反転制御で反転した場合の4側入力データに対する出力データを生成する。
The comparison determination unit 128 generates an inverted signal for the 4-side input data when the 1-side input data is inverted by the inversion control. The exclusive OR
比較判定部144は、4側出力データ(4側DQ)に基づいて1側入力データに対する反転信号を生成する。排他的論理和回路145は、比較判定部144の出力を受けて、1側入力データに対する出力データを生成する。
The
また、セレクタ146は、比較判定部144の出力が”0”の時にはフリップフロップ132の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する出力データを選択し、比較判定部144の出力が”1”の時にはフリップフロップ134の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する出力データを選択する。
The
セレクタ147は、比較判定部144の出力が”0”の時にはフリップフロップ133の出力、すなわち、1側入力データが反転制御で反転しない場合の2側入力データに対する反転信号を選択し、比較判定部144の出力が”1”の時にはフリップフロップ135の出力、すなわち、1側入力データが反転制御で反転した場合の2側入力データに対する反転信号を選択する。
The
セレクタ148は、比較判定部144の出力が”0”の時にはフリップフロップ136の出力、すなわち、1側入力データが反転制御で反転しない場合の3側入力データに対する出力データを選択し、比較判定部144の出力が”1”の時にはフリップフロップ138の出力、すなわち、1側入力データが反転制御で反転した場合の3側入力データに対する出力データを選択する。
The
セレクタ149は、比較判定部144の出力が”0”の時にはフリップフロップ137の出力、すなわち、1側入力データが反転制御で反転しない場合の3側入力データに対する反転信号を選択し、比較判定部144の出力が”1”の時にはフリップフロップ139の出力、すなわち、1側入力データが反転制御で反転した場合の3側入力データに対する反転信号を選択する。
The
セレクタ150は、比較判定部144の出力が”0”の時にはフリップフロップ140の出力、すなわち、1側入力データが反転制御で反転しない場合の4側入力データに対する出力データを選択し、比較判定部144の出力が”1”の時にはフリップフロップ142の出力、すなわち、1側入力データが反転制御で反転した場合の4側入力データに対する出力データを選択する。
The
セレクタ151は、比較判定部144の出力が”0”の時にはフリップフロップ141の出力、すなわち、1側入力データが反転制御で反転しない場合の4側入力データに対する反転信号を選択し、比較判定部144の出力が”1”の時にはフリップフロップ143の出力、すなわち、1側入力データが反転制御で反転した場合の4側入力データに対する反転信号を選択する。
The selector 151 selects the output of the flip-
この結果、データ発生部から時系列データを4つ1組にしたデータ、すなわち、1側入力データ、2側入力データ、3側入力データ及び4側入力データを発生し、DBI回路200が1側DQ及び1側DBIを生成し、DBI回路201が2側DQ及び2側DBIを生成し、DBI回路202が3側DQ及び3側DBIを生成し、DBI回路203が4側DQ及び4側DBIを生成することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
As a result, four sets of time-series data are generated from the data generation unit, that is, one-side input data, two-side input data, three-side input data, and four-side input data are generated.
図7は他のDBI生成部の構成ブロック図であり、図4と共通する部分には同一の符号を付けている。図7と図4の構成で異なる点は、2側DQを生成するDBI回路において、1側入力データが反転した時及び反転しない時の2通りの2側DQを生成せずに、選択された後の2側反転信号で2側入力データの反転制御を行っていることである。 FIG. 7 is a configuration block diagram of another DBI generation unit, and the same reference numerals are given to portions common to FIG. The difference between the configurations of FIG. 7 and FIG. 4 is that the DBI circuit that generates the 2-side DQ is selected without generating the two 2-side DQs when the 1-side input data is inverted and not inverted. That is, the inversion control of the 2-side input data is performed by the later 2-side inversion signal.
図7において、1側入力データ端子及び2側入力データ端子には図4の実施例と同様に、データ発生部22から出力される2つのデータ信号がそれぞれ入力される。すなわち、”データn−1”(nは2以上の偶数)が1側入力データ端子へ入力され、”データn”が2側入力データ端子へ入力される。
In FIG. 7, two data signals output from the
2側入力データ端子は比較判定部27の一方の入力端子、比較判定部28の一方の入力端子及び排他的論理和回路38の一方の入力端子にそれぞれ接続される。比較判定部26の出力端子は排他的論理和回路29の他方の入力端子、セレクタ33の制御端子及びフリップフロップ35のデータ入力端子にそれぞれ接続される。
The 2-side input data terminal is connected to one input terminal of the
比較判定部27の出力端子はセレクタ33の一方の入力端子に接続され、比較判定部28の出力端子はセレクタ33の他方の入力端子に接続される。セレクタ33の出力端子はフリップフロップ37の入力端子及び排他的論理和回路38の他方の入力端子にそれぞれ接続される。排他的論理和回路38の出力端子はフリップフロップ36の入力端子に接続される。その他の接続に関しては、図4の実施例と同じため、説明を省略する。
An output terminal of the
インバータ25、比較判定部27、比較判定部28、セレクタ33、フリップフロップ36、フリップフロップ37及び排他的論理和回路38はDBI回路42を構成している。
The
図7に示す実施例の動作を説明する。図4に示す実施例の動作とほぼ同じため、異なる部分のみを説明する。 The operation of the embodiment shown in FIG. 7 will be described. Since the operation is almost the same as that of the embodiment shown in FIG. 4, only different portions will be described.
排他的論理和回路38は、セレクタ33の出力を受けて、2側入力データに対する出力データを生成する。すなわち、排他的論理和回路38は、セレクタ33の出力が”1”の場合には、2側入力データを反転して出力し、セレクタ33の出力が”0”の場合には、2側入力データを反転せずにそのまま出力する。
The exclusive OR
そして、排他的論理和回路38の出力をフリップフロップ36で1クロック遅らせた信号が2側出力データ(2側DQ)となる。
Then, a signal obtained by delaying the output of the exclusive OR
この結果、データ発生部22から時系列データを2つ1組にしたデータ、すなわち、1側入力データ及び2側入力データを発生し、DBI生成部23の一方のDBI回路40が1側入力データと他方のDBI回路42のDQ出力を比較判定して反転制御を行って出力し、DBI生成部23の他方のDBI回路42が1側入力データと2側入力データ、若しくは、1側入力データの反転データと2側入力データをそれぞれ比較判定し、どちらか一方をDBI回路40のDBI出力で選択すると共にこの選択された信号で2側入力データを反転制御して出力することにより、DBI方式に対応したデータを発生することができるので、DBI機能を備えたデバイスを試験することが可能になる。
As a result, two sets of time-series data are generated from the
なお、図1及び図3に示す実施例においてピンエレクトロニクス61は波形整形部7及び期待値判定部8で構成されているが、必ずしもこのようにする必要はなく、ピンによっては波形整形部7のみとしてもよい。
In the embodiment shown in FIGS. 1 and 3, the pin electronics 61 is composed of the
また、図4、図6及び図7に示す実施例において回路中にフリップフロップを配置しているが、必ずしもこのようにする必要はなく、タイミングが許容できる範囲であれば、フリップフロップの数を減らしたり、若しくは、全て削除しても構わない。 In the embodiments shown in FIGS. 4, 6, and 7, flip-flops are arranged in the circuit. However, this is not always necessary, and the number of flip-flops can be set as long as the timing is acceptable. You can reduce them or delete them all.
また、図1から図7に示す実施例において各比較判定部では変化したビット数がビット幅の半分より多いか否かを判断しているが、必ずしもビット幅の半分に限定されるものではなく、判断するビット数は適宜変更してもよい。 Further, in each of the embodiments shown in FIGS. 1 to 7, each comparison / determination unit determines whether or not the number of changed bits is larger than half the bit width, but is not necessarily limited to half the bit width. The number of bits to be determined may be changed as appropriate.
例えば、データ幅が8ビットのメモリの場合には、変化したビットが5ビットより多いか否かで判断してもよいし、変化したビットが3ビットより多いか否かで判断してもよい。 For example, in the case of a memory having a data width of 8 bits, it may be determined whether or not the number of changed bits is greater than 5 bits, or may be determined based on whether or not the number of changed bits is greater than 3 bits. .
1 シーケンス制御部
2 インストラクションメモリ
3 アドレス発生部
4,22 データ発生部
5 制御信号発生部
6,24 ピン出力選択部
7 波形整形部
8 期待値判定部
9,10,12,15,16,20,21,34〜37,106〜112,117〜126,131〜143,152〜159 フリップフロップ
11,14,19,29〜31,38,104,105,115,116,129,130,145 排他的論理和回路
13,18,26〜28,102,103,113,114,127,128,144 比較判定部
17,23 DBI生成部
25,101 インバータ
32,33,146〜151 セレクタ
40,41,42,200〜203 DBI回路
50,51 発生部
60,62,63 パターン発生器
61 ピンエレクトロニクス
70,71,72 メモリ試験装置
80 DUT
90 メモリ
DESCRIPTION OF SYMBOLS 1
90 memory
Claims (3)
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号のデータと1サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するDBI生成部を有することを特徴とするメモリ試験装置。 In a memory test apparatus that selects an address signal from an address generation unit, a data signal from a data generation unit, and a control signal from a control signal generation unit by a pin output selection unit,
Between the data generator and the pin output selector,
A DBI generating unit that performs bit comparison between the data of the data signal and data output one cycle before, controls the inversion of the data signal based on the comparison result, and outputs the output data and the inverted signal is provided. Memory testing device.
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、
1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、
前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による出力データ及び反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による出力データ及び反転信号のうちどちらか一方を選択してn側出力データ及びn側反転信号を出力する(n−1)個の第2のDBI回路と
から構成されるDBI生成部を有することを特徴とするメモリ試験装置。 In a memory test apparatus that selects an address signal from an address generation unit, a data signal from a data generation unit, and a control signal from a control signal generation unit by a pin output selection unit,
Between the data generator and the pin output selector,
The data signals are time-divisionally divided into n sets of input data (n is an integer of 2 or more), and input.
A bit comparison is made between the 1-side input data and the n-side output data output 1 cycle before, and the 1-side input data signal is inverted based on the comparison result to output the 1-side output data and the 1-side inverted signal. 1 DBI circuit;
For each (n-1) pieces of input data that follow the 1-side input data in time series, two types of DBI output data and inverted signals are generated when the 1-side input data is not inverted and inverted. Then, using the one-side inverted signal as a selection control signal, one of the two DBI output data and the inverted signal is selected to output the n-side output data and the n-side inverted signal (n-1). A memory test apparatus comprising a DBI generation unit configured with a plurality of second DBI circuits.
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号がn個1組(nは2以上の整数)の入力データに時系列分割されて入力され、
1側入力データと1サイクル前に出力したn側出力データをビット比較すると共にこの比較結果に基づいて前記1側入力データ信号を反転制御し、1側出力データ及び1側反転信号を出力する第1のDBI回路と、
前記1側入力データに時系列で続く(n−1)個の入力データ各々に対し、前記1側入力データが反転しない場合と反転した場合の2通りのDBI方式による反転信号を生成し、前記1側反転信号を選択制御信号として前記2通りのDBI方式による反転信号のうちどちらか一方を選択してn側反転信号を出力し、このn側反転信号の論理によってn側入力データを反転する若しくは反転しないを制御してn側出力データを出力する(n−1)個の第2のDBI回路と
から構成されるDBI生成部を有することを特徴とするメモリ試験装置。 In a memory test apparatus that selects an address signal from an address generation unit, a data signal from a data generation unit, and a control signal from a control signal generation unit by a pin output selection unit,
Between the data generator and the pin output selector,
The data signals are time-divisionally divided into n sets of input data (n is an integer of 2 or more), and input.
A bit comparison is made between the 1-side input data and the n-side output data output 1 cycle before, and the 1-side input data signal is inverted based on the comparison result to output the 1-side output data and the 1-side inverted signal. 1 DBI circuit;
For each (n-1) pieces of input data that follow the one-side input data in time series, two inverted signals are generated by the DBI method when the one-side input data is not inverted and inverted. One of the two DBI inversion signals is selected using the 1-side inversion signal as a selection control signal, an n-side inversion signal is output, and the n-side input data is inverted by the logic of the n-side inversion signal. Alternatively, a memory test apparatus comprising: a DBI generation unit configured by (n−1) second DBI circuits that control not to invert and output n-side output data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006340615A JP5077806B2 (en) | 2006-12-19 | 2006-12-19 | Memory test equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006340615A JP5077806B2 (en) | 2006-12-19 | 2006-12-19 | Memory test equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008152870A true JP2008152870A (en) | 2008-07-03 |
JP5077806B2 JP5077806B2 (en) | 2012-11-21 |
Family
ID=39654874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006340615A Expired - Fee Related JP5077806B2 (en) | 2006-12-19 | 2006-12-19 | Memory test equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5077806B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010118137A (en) * | 2008-11-11 | 2010-05-27 | Hynix Semiconductor Inc | Semiconductor memory device and operating method thereof |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150099928A (en) | 2014-02-24 | 2015-09-02 | 삼성전자주식회사 | Semiconductor memory device and memory system including the same |
JP2021043909A (en) | 2019-09-13 | 2021-03-18 | キオクシア株式会社 | Memory system, controller, and data transfer method |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05334206A (en) * | 1992-05-29 | 1993-12-17 | Toshiba Corp | Interface controller |
JPH096500A (en) * | 1995-06-16 | 1997-01-10 | Nec Corp | Interface circuit |
JPH09204293A (en) * | 1996-01-29 | 1997-08-05 | Fujitsu Ltd | Parallel data transmitting system and majority judging circuit |
JP2002032997A (en) * | 2000-07-17 | 2002-01-31 | Advantest Corp | Test method for semiconductor memory, and test device for semiconductor memory |
JP2002150792A (en) * | 2000-11-14 | 2002-05-24 | Advantest Corp | Memory test device |
JP2004080553A (en) * | 2002-08-21 | 2004-03-11 | Nec Corp | Circuit and method for data output |
JP2006191567A (en) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | On-chip data transmission control apparatus and method |
-
2006
- 2006-12-19 JP JP2006340615A patent/JP5077806B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05334206A (en) * | 1992-05-29 | 1993-12-17 | Toshiba Corp | Interface controller |
JPH096500A (en) * | 1995-06-16 | 1997-01-10 | Nec Corp | Interface circuit |
JPH09204293A (en) * | 1996-01-29 | 1997-08-05 | Fujitsu Ltd | Parallel data transmitting system and majority judging circuit |
JP2002032997A (en) * | 2000-07-17 | 2002-01-31 | Advantest Corp | Test method for semiconductor memory, and test device for semiconductor memory |
JP2002150792A (en) * | 2000-11-14 | 2002-05-24 | Advantest Corp | Memory test device |
JP2004080553A (en) * | 2002-08-21 | 2004-03-11 | Nec Corp | Circuit and method for data output |
JP2006191567A (en) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | On-chip data transmission control apparatus and method |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010118137A (en) * | 2008-11-11 | 2010-05-27 | Hynix Semiconductor Inc | Semiconductor memory device and operating method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP5077806B2 (en) | 2012-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5073193B2 (en) | Semiconductor device | |
US7911861B2 (en) | Semiconductor memory device and method of testing semiconductor memory device | |
JP2004095028A (en) | Memory test circuit | |
KR100557517B1 (en) | Method for testing semiconductor memory device and test circuit for semiconductor memory device | |
JP2008047243A (en) | Integrated circuit | |
US7971116B2 (en) | Semiconductor storage device and test method therefor | |
JP5186587B1 (en) | Test apparatus and test method | |
JP5077806B2 (en) | Memory test equipment | |
JP2005267673A (en) | Testing device and method | |
JP2005209333A (en) | Method and circuit for sampling data in semiconductor memory device | |
JPH11329000A (en) | Test method of built-in memory, and bus interface unit and command decoder used therefor | |
JP5145844B2 (en) | Semiconductor device and memory system | |
JP2003316566A (en) | Pipeline processor | |
JP2003346498A (en) | Bist circuit | |
US10068627B2 (en) | Semiconductor integrated circuit including CAS latency setting circuit | |
KR100389038B1 (en) | Synchronous sram device with late write function | |
US7948912B2 (en) | Semiconductor integrated circuit with test mode | |
JP2005222682A (en) | Semiconductor memory device, and method of writing and reading data of the same | |
JP2006317178A (en) | SEMICONDUCTOR UNIT OF SiP TYPE | |
JP2005141794A (en) | Address generation circuit, and semiconductor integrated circuit | |
JP2008157860A (en) | Logic bist circuit and modulo circuit | |
KR20080100559A (en) | Circuit for receiving address of semiconductor apparatus | |
JP2000155157A (en) | Semiconductor device and its testing method | |
JP2004053438A (en) | Semi-conductor integrated circuit | |
JP2006196060A (en) | Semiconductor integrated circuit and testing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091110 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120306 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120424 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120612 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120718 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120806 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150907 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120819 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150907 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
LAPS | Cancellation because of no payment of annual fees |