JPH09198363A - Connection system for micro processor system - Google Patents
Connection system for micro processor systemInfo
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- JPH09198363A JPH09198363A JP668296A JP668296A JPH09198363A JP H09198363 A JPH09198363 A JP H09198363A JP 668296 A JP668296 A JP 668296A JP 668296 A JP668296 A JP 668296A JP H09198363 A JPH09198363 A JP H09198363A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、複数の要素プロセ
ッサが互いにデータの授受をしながら動作するマイクロ
プロセッサ・システムの結合方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a coupling system of a microprocessor system in which a plurality of element processors operate while exchanging data with each other.
【0002】[0002]
【従来の技術】従来のマイクロプロセッサ・システムの
結合方式としては、図3に示すようにデータ入出力回路
IOCを配置した複数の要素プロセッサPEを要素プロ
セッサPE数の二乗個のスイッチSWにより相互に結合
したクロスバー結合方式がある。図3は、4つの要素プ
ロセッサPE1〜PE4を使用した場合の例を示したも
ので、16個のスイッチSW11〜SW14、SW21
〜SW24、SW31〜SW34、SW41〜SW44
により結合している。2. Description of the Related Art As a conventional coupling system for a microprocessor system, a plurality of element processors PE each having a data input / output circuit IOC as shown in FIG. There is a crossbar coupling method. FIG. 3 shows an example in which four element processors PE1 to PE4 are used, and 16 switches SW11 to SW14 and SW21 are provided.
~ SW24, SW31 to SW34, SW41 to SW44
Are connected by
【0003】この結合方式において要素プロセッサPE
1からPE2にデータ転送する場合、スイッチSW11
とSW21をオンとしてデータ入出力回路IOC1とI
OC2の間に接続ラインを構成し、データ入出力回路I
OC1が出力するデータをデータ入出力回路IOC2が
受信する。この転送が行なわれている間、要素プロセッ
サPE3は、スイッチSW34とSW44をオンとして
要素プロセッサPE4に対してデータ転送を行なえる
が、要素プロセッサPE1に対するデータ転送は要素プ
ロセッサPE1,PE2間のデータ転送が終了するまで
待たなければならない。In this coupling system, the element processor PE
For data transfer from 1 to PE2, switch SW11
And SW21 are turned on and the data input / output circuits IOC1 and I
A connection line is formed between OC2 and the data input / output circuit I
The data input / output circuit IOC2 receives the data output by the OC1. While this transfer is being performed, the element processor PE3 can turn on the switches SW34 and SW44 to transfer data to the element processor PE4, but the data transfer to the element processor PE1 is the data transfer between the element processors PE1 and PE2. I have to wait until the end.
【0004】[0004]
【発明が解決しようとする課題】マイクロプロセッサ・
システムの場合、1つの要素プロセッサPEは、通常、
入力されたデータを処理して出力するという動作を行な
っているが、上記従来のクロスバー結合方式では、次の
ような欠点がある。Problem to be Solved by the Invention
In the case of a system, one element processor PE is usually
Although the input data is processed and output, the above-mentioned conventional crossbar coupling method has the following drawbacks.
【0005】(a)1つの要素プロセッサPEは、同時
にデータの入出力ができないため、1つの処理を行なう
のに、データ入力、データ処理、データ出力の順で行な
わなければならず、要素プロセッサPEの処理能力を上
げるのが難しく、また、データ転送待ちが発生してシス
テム全体の処理能力を上げるのが難しい。(A) Since one element processor PE cannot input / output data at the same time, in order to perform one processing, data input, data processing, and data output must be performed in this order. It is difficult to increase the processing capacity of the system, and it is difficult to increase the processing capacity of the entire system due to waiting for data transfer.
【0006】(b)結合用スイッチが要素プロセッサP
E数の二乗個必要でハードウェア規模が大きくなってし
まう。 (c)データ転送経路に結合用スイッチが2個入るた
め、伝搬遅延が大きい。(B) The coupling switch is the element processor P
The square of the number E is required, and the hardware scale becomes large. (C) Since two coupling switches are included in the data transfer path, the propagation delay is large.
【0007】本発明は上記の課題を解決するためになさ
れたもので、要素プロセッサの処理能力とデータ転送能
力を向上できると共に結合用スイッチの個数を少なくで
き、更に、データ転送経路における伝搬遅延を小さくで
きるマイクロプロセッサ・システムの結合方式を提供す
ることを目的とする。The present invention has been made to solve the above problems, and can improve the processing capacity and data transfer capacity of element processors, reduce the number of coupling switches, and further reduce the propagation delay in the data transfer path. It is an object of the present invention to provide a coupling system of a microprocessor system which can be downsized.
【0008】[0008]
【課題を解決するための手段】本発明は、複数の要素プ
ロセッサが互いにデータの授受をしながら動作するマイ
クロプロセッサ・システムにおいて、上記各要素プロセ
ッサに設けられ、互いに独立して同時に動作が可能なデ
ータ入力回路及びデータ出力回路と、上記各1つの要素
プロセッサのデータ入力回路と他の1つの要素プロセッ
サのデータ出力回路とをそれぞれ接続する結合用スイッ
チからなる要素プロセッサ間の相互データ転送手段とを
具備したことを特徴とする。SUMMARY OF THE INVENTION The present invention is a microprocessor system in which a plurality of element processors operate while exchanging data with each other. A data input circuit and a data output circuit, and mutual data transfer means between the element processors, each of which is composed of a coupling switch for connecting the data input circuit of each one element processor and the data output circuit of the other one element processor. It is characterized by having.
【0009】上記構成によれば、各要素プロセッサは処
理したデータを出力しながら次に処理するデータを入力
することができるので、各要素プロセッサの処理能力を
上げることができる上に転送待ち時間も無くすことがで
き、データ転送能力も上げることができる。また、結合
用スイッチの数は「要素プロセッサPE数の二乗−PE
数」となり、クロスバー結合方式に比較し、スイッチ数
を要素プロセッサと同じ個数だけ少なくできる。更に、
データ転送経路に結合用スイッチが1個しか入らないの
で、クロスバー結合方式より伝搬遅延を少なくすること
ができる。According to the above configuration, each element processor can input the data to be processed next while outputting the processed data, so that the processing capacity of each element processor can be increased and the transfer waiting time can be increased. It can be eliminated and the data transfer capability can be improved. Also, the number of coupling switches is “square of the number of element processors PE−PE.
The number of switches can be reduced by the same number as the number of element processors as compared with the crossbar coupling method. Furthermore,
Since only one coupling switch is inserted in the data transfer path, the propagation delay can be reduced as compared with the crossbar coupling method.
【0010】[0010]
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を説明する。図1は本発明の実施形態に係るマ
イクロプロセッサ・システムの結合方式を示すブロック
図、図2は各スイッチSW部分の拡大図を示したもので
ある。この実施形態では4つの要素プロセッサPE1,
PE2,PE3,PE4があり、それぞれの要素プロセ
ッサPE1〜PE4は、互いに独立し同時に動作が可能
なデータ入力回路IC1,IC2,IC3,IC4とデ
ータ出力回路OC1,OC2,OC3,OC4を備えて
いる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a coupling system of a microprocessor system according to an embodiment of the present invention, and FIG. 2 is an enlarged view of each switch SW portion. In this embodiment, four element processors PE1,
There are PE2, PE3, PE4, and the respective element processors PE1 to PE4 are provided with data input circuits IC1, IC2, IC3, IC4 and data output circuits OC1, OC2, OC3, OC4 that are independent of each other and can operate simultaneously. .
【0011】そして、各データ入力回路IC1〜IC4
とデータ出力回路OC1〜OC4の接続は、1つの要素
プロセッサPEのデータ入力回路ICと他の3つの要素
プロセッサPEのデータ出力回路OC1,OC2,OC
3,OC4とをスイッチSW12,SW13,SW1
4,SW21,SW23,SW24,SW31,SW3
2,SW34,SW41,SW42,SW43を介して
接続されるようになっている。すなわち、要素プロセッ
サPE1は、データ入力回路IC1をスイッチSW1
2,SW13,SW14を介してバスラインDB2,D
B3,DB4に接続し、データ出力回路OC1をバスラ
インDB1に接続している。要素プロセッサPE2は、
データ入力回路IC2をスイッチSW21,SW23,
SW24を介してバスラインDB1,DB3,DB4に
接続し、データ出力回路OC2をバスラインDB2に接
続している。要素プロセッサPE3は、データ入力回路
IC3をスイッチSW31,SW32,SW34を介し
てバスラインDB1,DB2,DB4に接続し、データ
出力回路OC3をバスラインDB3に接続している。要
素プロセッサPE4は、データ入力回路IC4をスイッ
チSW41,SW42,SW43を介してバスラインD
B1,DB2,DB3に接続し、データ出力回路OC4
をバスラインDB4に接続している。Then, each of the data input circuits IC1 to IC4
And the data output circuits OC1 to OC4 are connected to each other by the data input circuit IC of one element processor PE and the data output circuits OC1, OC2 and OC of the other three element processors PE.
3, OC4 and switches SW12, SW13, SW1
4, SW21, SW23, SW24, SW31, SW3
2, SW34, SW41, SW42, and SW43 are connected. That is, the element processor PE1 switches the data input circuit IC1 to the switch SW1.
2, bus lines DB2, D via SW13, SW14
The data output circuit OC1 is connected to B3 and DB4 and the bus line DB1. The element processor PE2 is
The data input circuit IC2 is connected to the switches SW21, SW23,
The data output circuit OC2 is connected to the bus line DB2 via the SW24 and the bus lines DB1, DB3, DB4. The element processor PE3 connects the data input circuit IC3 to the bus lines DB1, DB2, DB4 via the switches SW31, SW32, SW34, and connects the data output circuit OC3 to the bus line DB3. The element processor PE4 connects the data input circuit IC4 to the bus line D via the switches SW41, SW42 and SW43.
Data output circuit OC4 connected to B1, DB2, DB3
Is connected to the bus line DB4.
【0012】次に上記実施形態の動作を説明する。動作
例とし、要素プロセッサPE1からPE2へのデータ転
送中に要素プロセッサPE3からPE1へのデータ転送
を同時に行なう場合を説明する。要素プロセッサPE1
からPE2へのデータ転送は、スイッチSW21をオン
としてデータ出力回路OC1とデータ入力回路IC2の
間に接続ラインを構成してデータ出力回路OC1が出力
するデータをデータ入力回路IC2が受信することで行
なわれる。Next, the operation of the above embodiment will be described. As an operation example, a case where data transfer from the element processors PE3 to PE1 is simultaneously performed during data transfer from the element processors PE1 to PE2 will be described. Element processor PE1
Data is transferred from PE to PE2 by turning on the switch SW21 to form a connection line between the data output circuit OC1 and the data input circuit IC2 and the data input circuit IC2 receiving the data output from the data output circuit OC1. Be done.
【0013】要素プロセッサPE3から要素プロセッサ
PE1へのデータ転送は、スイッチSW13をオンとし
てデータ出力回路OC3とデータ入力回路IC1の間に
接続ラインを構成してデータ出力回路OC3が出力する
データをデータ入力回路IC1が受信することで行なわ
れる。データ入力回路IC1とデータ出力回路OC1は
独立しており、同時に動作が可能であるため、要素プロ
セッサPE1からPE2へのデータ転送と要素プロセッ
サPE3からPE1へのデータ転送を同時に行なうこと
ができる。この例では要素プロセッサPE1は、転送先
と送信元が違う要素プロセッサPEであったが、転送先
と転送元が同じ要素プロセッサPEであっても同様に送
受信を同時に行なうことができる。For data transfer from the element processor PE3 to the element processor PE1, the switch SW13 is turned on to form a connection line between the data output circuit OC3 and the data input circuit IC1 and the data output from the data output circuit OC3 is input as data. This is performed by the reception by the circuit IC1. Since the data input circuit IC1 and the data output circuit OC1 are independent and can operate simultaneously, data transfer from the element processors PE1 to PE2 and data transfer from the element processors PE3 to PE1 can be performed simultaneously. In this example, although the element processor PE1 is an element processor PE having a different transfer destination and transmission source, even if the transfer destination and the transfer source are the same element processor PE, transmission / reception can be performed at the same time.
【0014】このことから各要素プロセッサPEが、入
力されたデータを処理して出力するという動作を行なう
とき、処理したデータを出力しながら次に処理を行なう
データの入力が行なえる。従って、各要素プロセッサP
Eの処理能力を上げることができるうえに、転送待ち時
間も無くすことができ、データ転送能力も上げることが
できる。Therefore, when each element processor PE performs an operation of processing and outputting the input data, it is possible to input the data to be processed next while outputting the processed data. Therefore, each element processor P
The processing capacity of E can be increased, the transfer waiting time can be eliminated, and the data transfer capacity can be increased.
【0015】また、本発明の構成にすれば、スイッチ数
は「要素プロセッサPE数の二乗−PE数」となり、ク
ロスバー結合方式よりスイッチ数を要素プロセッサPE
個分だけ少なくできる。更に、データ転送経路にスイッ
チSWが1個しか入らないので、クロスバー結合方式よ
り伝搬遅延を少なくすることができる。Further, according to the configuration of the present invention, the number of switches is "the square of the number of element processors PE-the number of PEs", and the number of switches can be changed by the crossbar coupling method.
It can be reduced by the number of pieces. Further, since only one switch SW is included in the data transfer path, the propagation delay can be reduced as compared with the crossbar coupling method.
【0016】[0016]
【発明の効果】以上詳記したように本発明によれば、各
要素プロセッサに互いに独立し同時に動作が可能なデー
タ入力回路とデータ出力回路を設け、1つの要素プロセ
ッサのデータ入力回路と他の1つの要素プロセッサのデ
ータ出力回路とをスイッチにより接続するようにしたの
で、要素プロセッサの処理能力とデータ転送能力を向上
できると共に結合用スイッチの個数を少なくでき、更
に、データ転送経路における伝搬遅延を小さくすること
ができる。As described above in detail, according to the present invention, each element processor is provided with a data input circuit and a data output circuit that can operate independently of each other and at the same time. Since the data output circuit of one element processor is connected by a switch, the processing capacity and the data transfer capacity of the element processor can be improved, the number of coupling switches can be reduced, and the propagation delay in the data transfer path can be reduced. Can be made smaller.
【図1】本発明の一実施形態に係るマイクロプロセッサ
・システムの結合方式を示すブロック図。FIG. 1 is a block diagram showing a combination method of a microprocessor system according to an embodiment of the present invention.
【図2】同実施形態における結合用スイッチの拡大図。FIG. 2 is an enlarged view of a coupling switch according to the same embodiment.
【図3】従来のマイクロプロセッサ・システムのクロス
バー結合方式のブロック図。FIG. 3 is a block diagram of a crossbar coupling system of a conventional microprocessor system.
PE1〜PE4 要素プロセッサ IC1〜IC4 データ入力回路 OC1〜OC4 データ出力回路 SW11〜SW44 結合用スイッチ DB1〜DB4 バスライン PE1 to PE4 element processors IC1 to IC4 data input circuits OC1 to OC4 data output circuits SW11 to SW44 coupling switches DB1 to DB4 bus lines
Claims (1)
授受をしながら動作するマイクロプロセッサ・システム
において、上記各要素プロセッサに設けられ、互いに独
立して同時に動作が可能なデータ入力回路及びデータ出
力回路と、上記各1つの要素プロセッサのデータ入力回
路と他の1つの要素プロセッサのデータ出力回路とをそ
れぞれ接続する結合用スイッチからなる要素プロセッサ
間の相互データ転送手段とを具備したことを特徴とする
マイクロプロセッサ・システムの結合方式。1. In a microprocessor system in which a plurality of element processors operate while exchanging data with each other, a data input circuit and a data output circuit provided in each of the element processors and capable of operating independently of each other at the same time. And a mutual data transfer means between the element processors, which comprises a coupling switch for connecting the data input circuit of each one element processor and the data output circuit of the other one element processor. Coupling method of processor systems.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP668296A JPH09198363A (en) | 1996-01-18 | 1996-01-18 | Connection system for micro processor system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP668296A JPH09198363A (en) | 1996-01-18 | 1996-01-18 | Connection system for micro processor system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09198363A true JPH09198363A (en) | 1997-07-31 |
Family
ID=11645142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP668296A Withdrawn JPH09198363A (en) | 1996-01-18 | 1996-01-18 | Connection system for micro processor system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09198363A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ES2156766A1 (en) * | 1999-11-16 | 2001-07-01 | Iglesias Angel Sa | Automatic direction system for bus connected devices |
-
1996
- 1996-01-18 JP JP668296A patent/JPH09198363A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ES2156766A1 (en) * | 1999-11-16 | 2001-07-01 | Iglesias Angel Sa | Automatic direction system for bus connected devices |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |