JPH09186706A - パケットの間におけるスケジューリングの衝突を解決するための方法 - Google Patents
パケットの間におけるスケジューリングの衝突を解決するための方法Info
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- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5679—Arbitration or scheduling
Abstract
(57)【要約】
【課題】 複数の入力から複数の出力へパケットをルー
ティングする非ブロッキング式交換網において、前記出
力の指定のものに対するアクセスを求めて競合する入力
の間における衝突を解決する予約リング機構を提供す
る。 【解決手段】 この予約リング機構は、少なくとも１つ
のアービトレーションサイクルにおいて頂部から底部へ
のリング状順序でステップのシーケンス及び比較オペレ
ーションを実行する手段を含んでおり、自己刻時加重式
の公正な待ち行列によって又は二者択一的に仮想時計に
よって要求される順序とこれもまた首尾一貫する頂部か
ら底部への順序で前記指定の出力にアクセスする競合的
な入力を許諾する。予め定められて許容された最大多数
の競合者が、各々のアービトレーション・サイクルにお
いて各々の出力に対するアクセスを付与される。
ティングする非ブロッキング式交換網において、前記出
力の指定のものに対するアクセスを求めて競合する入力
の間における衝突を解決する予約リング機構を提供す
る。 【解決手段】 この予約リング機構は、少なくとも１つ
のアービトレーションサイクルにおいて頂部から底部へ
のリング状順序でステップのシーケンス及び比較オペレ
ーションを実行する手段を含んでおり、自己刻時加重式
の公正な待ち行列によって又は二者択一的に仮想時計に
よって要求される順序とこれもまた首尾一貫する頂部か
ら底部への順序で前記指定の出力にアクセスする競合的
な入力を許諾する。予め定められて許容された最大多数
の競合者が、各々のアービトレーション・サイクルにお
いて各々の出力に対するアクセスを付与される。
Description
【０００１】
【発明の属する技術分野】本発明は、高速の広帯域通信
網に関するものである。
網に関するものである。
【０００２】
【従来の技術】研究プロジェクト及び現今のシステム製
品は、既存のコンピュータネットワークの能力を超過す
る帯域幅、応答性、及び／又はリアルタイムに関する要
求を有するものである。例えば、個人的な用紙から技術
的なライブラリーにまで及ぶ文書に関する紙から電子フ
ォーマットへという進行しつつある移行は、進歩的な電
子的走査装置及び印刷装置の開発に至っており、これら
の装置は、これらの装置の速度及び解像度が増大するに
つれて、加えてこれらの装置のカラー及びグレースケー
ル能力が拡大されるにつれて、増大し続けるであろう帯
域幅の要求を有する。
品は、既存のコンピュータネットワークの能力を超過す
る帯域幅、応答性、及び／又はリアルタイムに関する要
求を有するものである。例えば、個人的な用紙から技術
的なライブラリーにまで及ぶ文書に関する紙から電子フ
ォーマットへという進行しつつある移行は、進歩的な電
子的走査装置及び印刷装置の開発に至っており、これら
の装置は、これらの装置の速度及び解像度が増大するに
つれて、加えてこれらの装置のカラー及びグレースケー
ル能力が拡大されるにつれて、増大し続けるであろう帯
域幅の要求を有する。
【０００３】多くのアプリケーションは、それらにどの
ような帯域幅が与えられるのか、それらが獲得し得た帯
域幅をどの程度有益に利用し得るのかに応じて存続が可
能である。これらのアプリケーションは弾力的な帯域幅
要求を有するものである。コンピュータネットワークに
おいて現在運用されているアプリケーションの殆どは弾
力的な帯域幅要求を有するのである。これらのアプリケ
ーションを維持するサービス等級（ｃｌａｓｓ）は、イ
ンターネット・コミューニティにおける「ベスト・エフ
ァット（ｂｅｓｔ ｅｆｆｏｒｔ）」及び広帯域ＩＳＤ
Ｎ／ＡＴＭコミューニティにおける利用可能なビット速
度（ＡＢＲ）として知られている。帯域幅がこのサービ
ス等級のアプリケーションの間で「公正に（ｆａｉｒｌ
ｙ）」分割されないと、様々の不都合な現象が生じる可
能性があることが知られている。
ような帯域幅が与えられるのか、それらが獲得し得た帯
域幅をどの程度有益に利用し得るのかに応じて存続が可
能である。これらのアプリケーションは弾力的な帯域幅
要求を有するものである。コンピュータネットワークに
おいて現在運用されているアプリケーションの殆どは弾
力的な帯域幅要求を有するのである。これらのアプリケ
ーションを維持するサービス等級（ｃｌａｓｓ）は、イ
ンターネット・コミューニティにおける「ベスト・エフ
ァット（ｂｅｓｔ ｅｆｆｏｒｔ）」及び広帯域ＩＳＤ
Ｎ／ＡＴＭコミューニティにおける利用可能なビット速
度（ＡＢＲ）として知られている。帯域幅がこのサービ
ス等級のアプリケーションの間で「公正に（ｆａｉｒｌ
ｙ）」分割されないと、様々の不都合な現象が生じる可
能性があることが知られている。
【０００４】非同期伝達モード（ＡＴＭ）交換は、現
在、多数のサービス等級を維持するだけでなく前述のア
プリケーションをも維持するに足る十分なピーク帯域幅
及び統合帯域幅を提供するものとして受け入れられた機
構になりつつある。多くのＡＴＭ交換器は、現在は、Ｆ
ＩＦＯ待ち行列によって実現されている。ＦＩＦＯ待ち
行列は、ＡＢＲトラフィックのために使用されるとき異
常な行動を示すものである（「パケット交換式ゲートウ
ェイにおけるオン・トラフィック位相効果（ＯｎＴｒａ
ｆｆｉｃ Ｐｈａｓｅ Ｅｆｆｅｃｔｓ ｉｎ Ｐａｃ
ｋｅｔ−Ｓｗｉｔｃｈｅｄ Ｇａｔｅｗａｙｓ）」サリ
ー・フロイド及びヴァン・ヤコブソン（Ｓａｌｌｙ Ｆ
ｌｏｙｄ ａｎｄ Ｖａｎ Ｊａｃｏｂｓｏｎ）著、イ
ンターネットワーキング：研究と体験（Ｉｎｔｅｒｎｅ
ｔｗｏｒｋｉｎｇ： Ｒｅｓｅａｒｃｈ ａｎｄ Ｅｘ
ｐｅｒｉｅｎｃｅ）、第３巻１１５から１５６頁（１９
９２年）、及び「輻輳制御アルゴリズムの動力学におけ
る観察： 二方向トラフィックの影響（Ｏｂｓｅｒｖａ
ｔｉｏｎｓ ｏｎ ｔｈｅ Ｄｙｎａｍｉｃｓ ｏｆ
ａ Ｃｏｎｇｅｓｔｉｏｎ Ｃｏｎｔｒｏｌ Ａｌｇｏ
ｒｉｔｈｍ： Ｔｈｅ ｅｆｆｅｃｔｓ ｏｆ Ｔｗｏ
−Ｗａｙ Ｔｒａｆｆｉｃ）」リシィア・チャン、スコ
ット・シェンカー及びデビッド・クラーク（Ｌｉｘｉａ
Ｚｈａｎｇ， Ｓｃｏｔｔ Ｓｈｅｎｋｅｒ， ａｎ
ｄ Ｄａｖｉｄ Ｃｌａｒｋ）著、ＡＣＭシグコム９１
協議会（ＡＣＭ Ｓｉｇｃｏｍｍ ９１ Ｃｏｎｆｅｒ
ｅｎｃｅ）、９月３−６、１９９１年、スイス、チュー
リッヒ（Ｚｕｒｉｃｈ， Ｓｗｉｔｚｅｒｌａｎｄ）、
１３３から１４８頁を参照すること）。ＦＩＦＯは、正
しく行動するユーザーを異常に行動するユーザーから保
護することも不可能である（それは隔離を提供しな
い）。これらの欠陥の結果として、加重される公正な待
ち行列のような非ＦＩＦＯ待ち行列機構（例えば、Ａ．
デマーズ、Ｓ．ケシェイブ及びＳ．シェンカー（Ａ．
Ｄｅｍｅｒｓ， Ｓ． Ｋｅｓｈａｖｅ， ａｎｄ
Ｓ． Ｓｈｅｎｋｅｒ）著、「公正な待ち行列アルゴリ
ズムの分析及びシミュレーション（Ａｎａｌｙｓｉｓ
ａｎｄ Ｓｉｍｕｌａｔｉｏｎ ｏｆ ａＦａｉｒ Ｑ
ｕｅｕｉｎｇ Ａｌｇｏｒｉｔｈｍ）」、ＡＣＭシグコ
ムの会報における１から１２頁、１９８９年９月、及び
Ａ．Ｋ．パレク（Ａ．Ｋ． Ｐａｒｅｋｈ）著、「統合
サービスネットワークにおけるフロー制御に対する一般
化プロセッサ・シェアリング・アプローチ（Ａ Ｇｅｎ
ｅｒａｌｉｚｅｄ Ｐｒｏｃｅｓｓｏｒ Ｓｈａｒｉｎ
ｇ Ａｐｐｒｏａｃｈ ｔｏ Ｆｌｏｗ Ｃｏｎｔｒｏ
ｌ ｉｎ Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅ Ｎ
ｅｔｗｏｒｋｓ）」博士論文、電子工学及びコンピュー
タ科学部門、ＭＩＴ、１９９２年を参照すること）、或
いはラウンドロビンのような公正な待ち行列への近似化
（エレン・Ｌ．ハーネ（Ｅｌｌｅｎ Ｌ． Ｈａｈｎ
ｅ）著、「データネットワークにおける最大−最小の公
正さに関するラウンドロビン・スケジューリング（Ｒｏ
ｕｎｄ−ｒｏｂｉｎ Ｓｃｈｅｄｕｌｉｎｇ ｆｏｒ
Ｍａｘ−Ｍｉｎ Ｆａｉｒｎｅｓｓ ｉｎ Ｄａｔａ
Ｎｅｔｗｏｒｋｓ）」、通信の選択エリアにおけるＩＥ
ＥＥジャーナル（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｎ Ｓ
ｅｌｅｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍｕｎｉｃ
ａｔｉｏｎｓ）、第９巻１０２４から１０３９頁、１９
９１年９月）が、しばしば提案されている。
在、多数のサービス等級を維持するだけでなく前述のア
プリケーションをも維持するに足る十分なピーク帯域幅
及び統合帯域幅を提供するものとして受け入れられた機
構になりつつある。多くのＡＴＭ交換器は、現在は、Ｆ
ＩＦＯ待ち行列によって実現されている。ＦＩＦＯ待ち
行列は、ＡＢＲトラフィックのために使用されるとき異
常な行動を示すものである（「パケット交換式ゲートウ
ェイにおけるオン・トラフィック位相効果（ＯｎＴｒａ
ｆｆｉｃ Ｐｈａｓｅ Ｅｆｆｅｃｔｓ ｉｎ Ｐａｃ
ｋｅｔ−Ｓｗｉｔｃｈｅｄ Ｇａｔｅｗａｙｓ）」サリ
ー・フロイド及びヴァン・ヤコブソン（Ｓａｌｌｙ Ｆ
ｌｏｙｄ ａｎｄ Ｖａｎ Ｊａｃｏｂｓｏｎ）著、イ
ンターネットワーキング：研究と体験（Ｉｎｔｅｒｎｅ
ｔｗｏｒｋｉｎｇ： Ｒｅｓｅａｒｃｈ ａｎｄ Ｅｘ
ｐｅｒｉｅｎｃｅ）、第３巻１１５から１５６頁（１９
９２年）、及び「輻輳制御アルゴリズムの動力学におけ
る観察： 二方向トラフィックの影響（Ｏｂｓｅｒｖａ
ｔｉｏｎｓ ｏｎ ｔｈｅ Ｄｙｎａｍｉｃｓ ｏｆ
ａ Ｃｏｎｇｅｓｔｉｏｎ Ｃｏｎｔｒｏｌ Ａｌｇｏ
ｒｉｔｈｍ： Ｔｈｅ ｅｆｆｅｃｔｓ ｏｆ Ｔｗｏ
−Ｗａｙ Ｔｒａｆｆｉｃ）」リシィア・チャン、スコ
ット・シェンカー及びデビッド・クラーク（Ｌｉｘｉａ
Ｚｈａｎｇ， Ｓｃｏｔｔ Ｓｈｅｎｋｅｒ， ａｎ
ｄ Ｄａｖｉｄ Ｃｌａｒｋ）著、ＡＣＭシグコム９１
協議会（ＡＣＭ Ｓｉｇｃｏｍｍ ９１ Ｃｏｎｆｅｒ
ｅｎｃｅ）、９月３−６、１９９１年、スイス、チュー
リッヒ（Ｚｕｒｉｃｈ， Ｓｗｉｔｚｅｒｌａｎｄ）、
１３３から１４８頁を参照すること）。ＦＩＦＯは、正
しく行動するユーザーを異常に行動するユーザーから保
護することも不可能である（それは隔離を提供しな
い）。これらの欠陥の結果として、加重される公正な待
ち行列のような非ＦＩＦＯ待ち行列機構（例えば、Ａ．
デマーズ、Ｓ．ケシェイブ及びＳ．シェンカー（Ａ．
Ｄｅｍｅｒｓ， Ｓ． Ｋｅｓｈａｖｅ， ａｎｄ
Ｓ． Ｓｈｅｎｋｅｒ）著、「公正な待ち行列アルゴリ
ズムの分析及びシミュレーション（Ａｎａｌｙｓｉｓ
ａｎｄ Ｓｉｍｕｌａｔｉｏｎ ｏｆ ａＦａｉｒ Ｑ
ｕｅｕｉｎｇ Ａｌｇｏｒｉｔｈｍ）」、ＡＣＭシグコ
ムの会報における１から１２頁、１９８９年９月、及び
Ａ．Ｋ．パレク（Ａ．Ｋ． Ｐａｒｅｋｈ）著、「統合
サービスネットワークにおけるフロー制御に対する一般
化プロセッサ・シェアリング・アプローチ（Ａ Ｇｅｎ
ｅｒａｌｉｚｅｄ Ｐｒｏｃｅｓｓｏｒ Ｓｈａｒｉｎ
ｇ Ａｐｐｒｏａｃｈ ｔｏ Ｆｌｏｗ Ｃｏｎｔｒｏ
ｌ ｉｎ Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅ Ｎ
ｅｔｗｏｒｋｓ）」博士論文、電子工学及びコンピュー
タ科学部門、ＭＩＴ、１９９２年を参照すること）、或
いはラウンドロビンのような公正な待ち行列への近似化
（エレン・Ｌ．ハーネ（Ｅｌｌｅｎ Ｌ． Ｈａｈｎ
ｅ）著、「データネットワークにおける最大−最小の公
正さに関するラウンドロビン・スケジューリング（Ｒｏ
ｕｎｄ−ｒｏｂｉｎ Ｓｃｈｅｄｕｌｉｎｇ ｆｏｒ
Ｍａｘ−Ｍｉｎ Ｆａｉｒｎｅｓｓ ｉｎ Ｄａｔａ
Ｎｅｔｗｏｒｋｓ）」、通信の選択エリアにおけるＩＥ
ＥＥジャーナル（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｎ Ｓ
ｅｌｅｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍｕｎｉｃ
ａｔｉｏｎｓ）、第９巻１０２４から１０３９頁、１９
９１年９月）が、しばしば提案されている。
【０００５】もう１つのサービス等級（即ちサービス等
級の集合）が存在する：回路エミュレーション及びビデ
オのようなリアルタイムのアプリケーションを維持する
ものである。これらのアプリケーションは、データが限
定的ジッタ（即ちパケット遅延変動）によってネットワ
ークを通じて送信されることを要求するかもしれない。
Ａ．パレクによる先に引用した文書で示されていたよう
に、加重される公正な待ち行列は、リアルタイムストリ
ームに有界ジッタを提供するために使用されることが可
能である。パレクの成果は、近頃になって（ポワン・ゴ
ヤル、サイモン・Ｓ．ラム及びハリック・Ｍ．ヴァン
（Ｐａｗａｎ Ｇｏｙａｌ， ＳｉｍｏｎＳ． Ｌａｍ
ａｎｄ Ｈａｒｒｉｃｋ Ｍ． Ｖｉｎ）著、「異質
のネットワークにおける端末間遅延限界の決定（Ｄｅｔ
ｅｒｍｉｎｉｎｇ Ｅｎｄ−ｔｏＥｎｄ Ｄｅｌａｙ
Ｂｏｕｎｄｓ ｉｎ Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｎ
ｅｔｗｏｒｋｓ）」、デジタルオーディオ及びビデオの
ためのネットワーク及びオペレーティングシステムサポ
ート（ＮＯＳＳＤＡＶ）に関する第５回国際ワークショ
ップの会報において、ニューハンプシャー、ダーラム
（Ｄｕｒｈａｍ，Ｎ．Ｈ．）、４月１８−２２、１９９
５年）、仮想時計（リシィア・チャン著、「仮想時計：
パケット交換網のための新しいトラフィック制御アルゴ
リズム（Ｖｉｒｔｕａｌ Ｃｌｏｃｋ： Ａ Ｎｅｗ
Ｔｒａｆｆｉｃ ＣｏｎｔｒｏｌＡｌｇｏｒｉｔｈｍ
ｆｏｒ Ｐａｃｋｅｔ Ｓｗｉｔｃｈｉｎｇ Ｎｅｔｗ
ｏｒｋｓ）」、ＡＣＭシグコムの会報における１９から
２９頁、１９９０年８月）及び自己刻時式の公正な待ち
行列（Ｓ．Ｊ．ゴールスタニ（Ｓ．Ｊ． Ｇｏｌｅｓｔ
ａｎｉ）著、「高速アプリケーションのための自己刻時
式の公正な待ち行列機構（Ａ Ｓｅｌｆ−Ｃｌｏｃｋｅ
ｄ Ｆａｉｒ Ｑｕｅｕｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ
Ｈｉｇｈ Ｓｐｅｅｄ Ａｐｐｌｉｃａｔｉｏｎ
ｓ）」、インフォコム（ＩＮＦＯＣＯＭ）の会報におけ
る６３６から６４６頁、１９９４年）に密接に関連する
機構を使用するシステムのための遅延境界を証明するよ
うに拡張された。
級の集合）が存在する：回路エミュレーション及びビデ
オのようなリアルタイムのアプリケーションを維持する
ものである。これらのアプリケーションは、データが限
定的ジッタ（即ちパケット遅延変動）によってネットワ
ークを通じて送信されることを要求するかもしれない。
Ａ．パレクによる先に引用した文書で示されていたよう
に、加重される公正な待ち行列は、リアルタイムストリ
ームに有界ジッタを提供するために使用されることが可
能である。パレクの成果は、近頃になって（ポワン・ゴ
ヤル、サイモン・Ｓ．ラム及びハリック・Ｍ．ヴァン
（Ｐａｗａｎ Ｇｏｙａｌ， ＳｉｍｏｎＳ． Ｌａｍ
ａｎｄ Ｈａｒｒｉｃｋ Ｍ． Ｖｉｎ）著、「異質
のネットワークにおける端末間遅延限界の決定（Ｄｅｔ
ｅｒｍｉｎｉｎｇ Ｅｎｄ−ｔｏＥｎｄ Ｄｅｌａｙ
Ｂｏｕｎｄｓ ｉｎ Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｎ
ｅｔｗｏｒｋｓ）」、デジタルオーディオ及びビデオの
ためのネットワーク及びオペレーティングシステムサポ
ート（ＮＯＳＳＤＡＶ）に関する第５回国際ワークショ
ップの会報において、ニューハンプシャー、ダーラム
（Ｄｕｒｈａｍ，Ｎ．Ｈ．）、４月１８−２２、１９９
５年）、仮想時計（リシィア・チャン著、「仮想時計：
パケット交換網のための新しいトラフィック制御アルゴ
リズム（Ｖｉｒｔｕａｌ Ｃｌｏｃｋ： Ａ Ｎｅｗ
Ｔｒａｆｆｉｃ ＣｏｎｔｒｏｌＡｌｇｏｒｉｔｈｍ
ｆｏｒ Ｐａｃｋｅｔ Ｓｗｉｔｃｈｉｎｇ Ｎｅｔｗ
ｏｒｋｓ）」、ＡＣＭシグコムの会報における１９から
２９頁、１９９０年８月）及び自己刻時式の公正な待ち
行列（Ｓ．Ｊ．ゴールスタニ（Ｓ．Ｊ． Ｇｏｌｅｓｔ
ａｎｉ）著、「高速アプリケーションのための自己刻時
式の公正な待ち行列機構（Ａ Ｓｅｌｆ−Ｃｌｏｃｋｅ
ｄ Ｆａｉｒ Ｑｕｅｕｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ
Ｈｉｇｈ Ｓｐｅｅｄ Ａｐｐｌｉｃａｔｉｏｎ
ｓ）」、インフォコム（ＩＮＦＯＣＯＭ）の会報におけ
る６３６から６４６頁、１９９４年）に密接に関連する
機構を使用するシステムのための遅延境界を証明するよ
うに拡張された。
【０００６】
【発明が解決しようとする課題】従って、弾力的な両者
（ベスト・エファット／ＡＢＲ）及び非弾力的な（即ち
リアルタイム）サービスは、公正な待ち行列及び関連す
るアルゴリズムの使用から利益を得ることが可能であ
る。しかし、そのような機構は、待ち行列が発生する各
々の多重化ポイントにおいて実現されなければならな
い。
（ベスト・エファット／ＡＢＲ）及び非弾力的な（即ち
リアルタイム）サービスは、公正な待ち行列及び関連す
るアルゴリズムの使用から利益を得ることが可能であ
る。しかし、そのような機構は、待ち行列が発生する各
々の多重化ポイントにおいて実現されなければならな
い。
【０００７】公正な待ち行列及び関連するアルゴリズム
は、パケットのシーケンスにおいて機能する（ＡＴＭセ
ルがこの議論のためのパケットである）。ＡＴＭの場
合、これらのシーケンスは、ＶＣＩ又はＶＰＩのいずれ
かによって識別され、一方、インターネットのプロトコ
ルの組では、識別は、＜ＩＰアドレス、プロトコル、ポ
ート＞３つの部分から成る（ＩＰｖ４）又はフロー識別
子（ＩＰｖ６）を根拠としている。自己刻時加重式の公
正な待ち行列及び仮想時計の両者において、パケット
は、タイムスタンプによって順序付け（ソート）される
（ラウンドロビンのような機構はタイムスタンプによる
パケットの順序付けへの近似化を提供する）。これらの
タイムスタンプは、パケットに関する仮想終了時間（ｖ
ｉｒｔｕａｌｆｉｎｉｓｈｉｎｇ ｔｉｍｅ）を表現す
るものであり、開始時間値を取って、固有のパケットシ
ーケンスの帯域幅の持ち分を表現する加重をパケットの
長さに乗算することによって得られるオフセットを加算
することによって計算される。
は、パケットのシーケンスにおいて機能する（ＡＴＭセ
ルがこの議論のためのパケットである）。ＡＴＭの場
合、これらのシーケンスは、ＶＣＩ又はＶＰＩのいずれ
かによって識別され、一方、インターネットのプロトコ
ルの組では、識別は、＜ＩＰアドレス、プロトコル、ポ
ート＞３つの部分から成る（ＩＰｖ４）又はフロー識別
子（ＩＰｖ６）を根拠としている。自己刻時加重式の公
正な待ち行列及び仮想時計の両者において、パケット
は、タイムスタンプによって順序付け（ソート）される
（ラウンドロビンのような機構はタイムスタンプによる
パケットの順序付けへの近似化を提供する）。これらの
タイムスタンプは、パケットに関する仮想終了時間（ｖ
ｉｒｔｕａｌｆｉｎｉｓｈｉｎｇ ｔｉｍｅ）を表現す
るものであり、開始時間値を取って、固有のパケットシ
ーケンスの帯域幅の持ち分を表現する加重をパケットの
長さに乗算することによって得られるオフセットを加算
することによって計算される。
【０００８】仮想時計の場合、仮想終了時間は、次のよ
うに計算される： ＶＴ（ｆ，０）＝０ ＶＴ（ｆ，Ｊ＋１）＝ｍａｘ｛到着（ｆ，Ｊ＋１），Ｖ
Ｔ（ｆ，Ｊ）｝＋長さ（ｆ，Ｊ＋１）／速度（ｆ） ここで、ＶＴ（ｆ，Ｊ）はフロー（仮想回路）ｆのパケ
ットｊに関連する仮想終了時間、到着（ｆ，Ｊ）はフロ
ーｆのパケットｊの到着時間、長さ（ｆ，Ｊ）はフロー
ｆのパケットｊの長さである。自己刻時加重式の公正な
待ち行列は、次の公式に従って仮想終了時間を割り当て
る： ＶＴ（ｆ，０）＝０ ＶＴ（ｆ，Ｊ＋１）＝ｍａｘ｛システム仮想時間，ＶＴ
（ｆ，Ｊ）｝＋長さ（ｆ，Ｊ＋１）＊加重（ｆ） ここで、システム仮想時間は、パケット（ｆ，Ｊ＋１）
が到着する時点でサービス（出力）されるパケットに関
連する仮想時間であると規定される。ＡＴＭの場合、パ
ケット長さは、セルが一定寸法のものであり、従って両
者の式における最も右側の項がフローについて一定であ
るので、不変である。仮想時計の場合、簡略化された式
は次の通りである： ＶＴ（ｆ，Ｊ＋１）＝ｍａｘ｛到着（ｆ，Ｊ＋１），Ｖ
Ｔ（ｆ，Ｊ）｝＋定数（ｆ） そして、自己刻時加重式の公正な待ち行列も類似の簡略
化を有する。結果として、仮想時計又は自己刻時加重式
の公正な待ち行列のいずれかを実現するＡＴＭ待ち行列
ポイントは、以下のステップを実行しなければならな
い： １） ＶＣに関する現行の仮想時間の最大値と、ａ）セ
ルの到着時間か又はｂ）システム仮想時間のいずれかを
計算せよ。 ２） ステップ１の結果に、帯域幅のＶＣの持ち分を表
現するＶＣについての定数を加算せよ。 ３） ステップ１及び２によって割り当てられた仮想の
タイムスタンプの増大する値の順序でセルをサービス
（それらを送信）せよ。
うに計算される： ＶＴ（ｆ，０）＝０ ＶＴ（ｆ，Ｊ＋１）＝ｍａｘ｛到着（ｆ，Ｊ＋１），Ｖ
Ｔ（ｆ，Ｊ）｝＋長さ（ｆ，Ｊ＋１）／速度（ｆ） ここで、ＶＴ（ｆ，Ｊ）はフロー（仮想回路）ｆのパケ
ットｊに関連する仮想終了時間、到着（ｆ，Ｊ）はフロ
ーｆのパケットｊの到着時間、長さ（ｆ，Ｊ）はフロー
ｆのパケットｊの長さである。自己刻時加重式の公正な
待ち行列は、次の公式に従って仮想終了時間を割り当て
る： ＶＴ（ｆ，０）＝０ ＶＴ（ｆ，Ｊ＋１）＝ｍａｘ｛システム仮想時間，ＶＴ
（ｆ，Ｊ）｝＋長さ（ｆ，Ｊ＋１）＊加重（ｆ） ここで、システム仮想時間は、パケット（ｆ，Ｊ＋１）
が到着する時点でサービス（出力）されるパケットに関
連する仮想時間であると規定される。ＡＴＭの場合、パ
ケット長さは、セルが一定寸法のものであり、従って両
者の式における最も右側の項がフローについて一定であ
るので、不変である。仮想時計の場合、簡略化された式
は次の通りである： ＶＴ（ｆ，Ｊ＋１）＝ｍａｘ｛到着（ｆ，Ｊ＋１），Ｖ
Ｔ（ｆ，Ｊ）｝＋定数（ｆ） そして、自己刻時加重式の公正な待ち行列も類似の簡略
化を有する。結果として、仮想時計又は自己刻時加重式
の公正な待ち行列のいずれかを実現するＡＴＭ待ち行列
ポイントは、以下のステップを実行しなければならな
い： １） ＶＣに関する現行の仮想時間の最大値と、ａ）セ
ルの到着時間か又はｂ）システム仮想時間のいずれかを
計算せよ。 ２） ステップ１の結果に、帯域幅のＶＣの持ち分を表
現するＶＣについての定数を加算せよ。 ３） ステップ１及び２によって割り当てられた仮想の
タイムスタンプの増大する値の順序でセルをサービス
（それらを送信）せよ。
【０００９】
【課題を解決するための手段】本発明によれば、複数の
入力から複数の出力へパケットをルーティングする非ブ
ロッキング式交換網は、前記出力の指定のものに対する
アクセスを求めて競合する入力の間における衝突を解決
する予約リング機構を包含する。この予約リング機構
は、少なくとも１つのアービトレーションサイクルにお
いて頂部から底部へのリング状順序でステップのシーケ
ンス及び比較オペレーションを実行する手段を含んでお
り、自己刻時加重式の公正な待ち行列によって又は二者
択一的に仮想時計によって要求される順序とこれもまた
首尾一貫する頂部から底部への順序で前記指定の出力に
アクセスする競合的な入力を許諾する。予め定められて
許容された最大多数の競合者が、各々のアービトレーシ
ョン・サイクルにおいて各々の出力に対するアクセスを
付与される。
入力から複数の出力へパケットをルーティングする非ブ
ロッキング式交換網は、前記出力の指定のものに対する
アクセスを求めて競合する入力の間における衝突を解決
する予約リング機構を包含する。この予約リング機構
は、少なくとも１つのアービトレーションサイクルにお
いて頂部から底部へのリング状順序でステップのシーケ
ンス及び比較オペレーションを実行する手段を含んでお
り、自己刻時加重式の公正な待ち行列によって又は二者
択一的に仮想時計によって要求される順序とこれもまた
首尾一貫する頂部から底部への順序で前記指定の出力に
アクセスする競合的な入力を許諾する。予め定められて
許容された最大多数の競合者が、各々のアービトレーシ
ョン・サイクルにおいて各々の出力に対するアクセスを
付与される。
【００１０】
【発明の実施の形態】図１は、階層的なＡＴＭネットワ
ークを概略的に示している。図２は、ＡＴＭ交換器を概
略的に示している。図３Ａは、ＡＴＭセルのための通常
のフォーマットを示している。図３Ｂは、ＡＴＭセルの
典型的な交換器ヘッダを示している。図４は、バッチャ
・ソーティング要素を概略的に示している。図５は、バ
ッチャ・ソーティング要素のオペレーションを示す有限
状態機械である。図６は、図４で示された形式のソーテ
ィング要素の再帰的な組合せから構成されるバッチャ・
ソーティング・ネットワークを概略的に示している。図
７は、バニヤン・ルーティング・ネットワークを概略的
に示している。図８は、本発明を実行するものとして適
切である予約リングの簡略化された概略図である。
ークを概略的に示している。図２は、ＡＴＭ交換器を概
略的に示している。図３Ａは、ＡＴＭセルのための通常
のフォーマットを示している。図３Ｂは、ＡＴＭセルの
典型的な交換器ヘッダを示している。図４は、バッチャ
・ソーティング要素を概略的に示している。図５は、バ
ッチャ・ソーティング要素のオペレーションを示す有限
状態機械である。図６は、図４で示された形式のソーテ
ィング要素の再帰的な組合せから構成されるバッチャ・
ソーティング・ネットワークを概略的に示している。図
７は、バニヤン・ルーティング・ネットワークを概略的
に示している。図８は、本発明を実行するものとして適
切である予約リングの簡略化された概略図である。
【００１１】Ｉ．定義 本文において使用される以下の用語は、以下の意味を有
する：「チャネル速度（ｃｈａｎｎｅｌ ｒａｔｅ）」
は、例えば、単一のテレビジョン送信、ファイル転送、
データベーストランザクションのような特定のストリー
ム、チャネルなどのビット速度である。「リンク速度
（ｌｉｎｋ ｒａｔｅ）」は、ネットワーク装置（ホス
ト、ルータ、交換器）が個々のリンク（ワイヤ対、同軸
ケーブル、光ファイバー）に関して持続可能であるか又
は持続しなければならないビット速度である。この速度
は、チャネル速度の上限である。それは、インターフェ
ース・ハードウェアのコスト、及びネットワークプロト
コルのハードウェア及びソフトウェアのコストに対して
主要な影響を有するものでもある。「統合速度（ａｇｇ
ｒｅｇａｔｅ ｒａｔｅ）」は、同時に送信され得るリ
ンクの最大数に関するリンク速度の和として表現される
最大の総計ネットワーク能力である。バス又はリングと
して実現されるか又は単一周波数の無線放送を使用する
ネットワークの場合、リンク速度は、統合速度と同一で
ある。逆に、従来型の電話交換システムは、いかなるリ
ンクの速度よりも遥かに高い統合速度を提供する。
する：「チャネル速度（ｃｈａｎｎｅｌ ｒａｔｅ）」
は、例えば、単一のテレビジョン送信、ファイル転送、
データベーストランザクションのような特定のストリー
ム、チャネルなどのビット速度である。「リンク速度
（ｌｉｎｋ ｒａｔｅ）」は、ネットワーク装置（ホス
ト、ルータ、交換器）が個々のリンク（ワイヤ対、同軸
ケーブル、光ファイバー）に関して持続可能であるか又
は持続しなければならないビット速度である。この速度
は、チャネル速度の上限である。それは、インターフェ
ース・ハードウェアのコスト、及びネットワークプロト
コルのハードウェア及びソフトウェアのコストに対して
主要な影響を有するものでもある。「統合速度（ａｇｇ
ｒｅｇａｔｅ ｒａｔｅ）」は、同時に送信され得るリ
ンクの最大数に関するリンク速度の和として表現される
最大の総計ネットワーク能力である。バス又はリングと
して実現されるか又は単一周波数の無線放送を使用する
ネットワークの場合、リンク速度は、統合速度と同一で
ある。逆に、従来型の電話交換システムは、いかなるリ
ンクの速度よりも遥かに高い統合速度を提供する。
【００１２】ＩＩ．基本的アーキテクチャ 本発明のＡＴＭ交換器は、様々なスイッチング構造、中
でもＶＬＳＩベースの「バッチャ／バニヤン（Ｂａｔｃ
ｈｅｒ／ｂａｎｙａｎ）」スイッチング構造、自動ルー
ティング・クロスバー、或いは補足的なロジックユニッ
トを備えた既製のクロスバーを使用して実現されること
が可能である。後続の議論では、バッチャ／バニヤン構
造が想定されることになる。
でもＶＬＳＩベースの「バッチャ／バニヤン（Ｂａｔｃ
ｈｅｒ／ｂａｎｙａｎ）」スイッチング構造、自動ルー
ティング・クロスバー、或いは補足的なロジックユニッ
トを備えた既製のクロスバーを使用して実現されること
が可能である。後続の議論では、バッチャ／バニヤン構
造が想定されることになる。
【００１３】ＡＴＭ交換のアピールの１つは、実質的な
標準化が起こったことである。この形式のネットワーク
の基本的なコンセプトは、すべての通信が小型で一定寸
法の「セル」と呼ばれるデータパケットの送信及び交換
によって成し遂げられることである。各々のパケットの
オーバーヘッドは、仮想回路技術を使用することによっ
て低減され、それにより、各々のセルのヘッダは、前も
って供給元と宛先の間のすべての交換器を介して設定さ
れた通路を識別し、セルとその所望のルーティングを識
別するために要求される情報が、従来型のＸＮＳ又はＴ
ＣＰ／ＩＰデータグラムにおけるヘッダ情報よりも遥か
に小さくなる。
標準化が起こったことである。この形式のネットワーク
の基本的なコンセプトは、すべての通信が小型で一定寸
法の「セル」と呼ばれるデータパケットの送信及び交換
によって成し遂げられることである。各々のパケットの
オーバーヘッドは、仮想回路技術を使用することによっ
て低減され、それにより、各々のセルのヘッダは、前も
って供給元と宛先の間のすべての交換器を介して設定さ
れた通路を識別し、セルとその所望のルーティングを識
別するために要求される情報が、従来型のＸＮＳ又はＴ
ＣＰ／ＩＰデータグラムにおけるヘッダ情報よりも遥か
に小さくなる。
【００１４】開発されたＡＴＭ標準に従えば、セルは、
そのヘッダが、宛先仮想回路インデックス、ＶＣＩとし
て知られる宛先アドレス情報を包含する小型で一定寸法
（５３バイト）のパケットである。仮想通路インデック
スも存在するが、仮想通路における交換は、仮想回路に
おける交換と本質的に同一であるので、その主題が本文
において更に議論される必要はない。セルがスイッチン
グ構造に入る前に、供給元ホストは、「仮想回路」とし
て知られた固定ルートがセルをその供給元からその宛先
へ送信するものとして決定されるようにする。この仮想
回路内における各々の交換リンク（交換器から交換器へ
の各々のリンク及び宛先リンクへの各々の交換器）は、
交換器の固有仮想回路識別子（ＶＣＩ’）によって一意
に識別される。従って、１つの仮想回路は、多数の名称
を有する。セルは、仮想回路に沿ったいかなるポイント
においても再度順序付けされないかもしれないので、セ
ルは送られた順序で到着しなければならない。
そのヘッダが、宛先仮想回路インデックス、ＶＣＩとし
て知られる宛先アドレス情報を包含する小型で一定寸法
（５３バイト）のパケットである。仮想通路インデック
スも存在するが、仮想通路における交換は、仮想回路に
おける交換と本質的に同一であるので、その主題が本文
において更に議論される必要はない。セルがスイッチン
グ構造に入る前に、供給元ホストは、「仮想回路」とし
て知られた固定ルートがセルをその供給元からその宛先
へ送信するものとして決定されるようにする。この仮想
回路内における各々の交換リンク（交換器から交換器へ
の各々のリンク及び宛先リンクへの各々の交換器）は、
交換器の固有仮想回路識別子（ＶＣＩ’）によって一意
に識別される。従って、１つの仮想回路は、多数の名称
を有する。セルは、仮想回路に沿ったいかなるポイント
においても再度順序付けされないかもしれないので、セ
ルは送られた順序で到着しなければならない。
【００１５】前述のことを心に留めて図１を参照する
と、ＡＴＭセル２７のようなセルを１つ又はそれ以上の
供給元３１及び３２から１つ又はそれ以上の宛先３３へ
送信する多数の自動ルーティング、非ブロッキング式交
換器２２−２５から構成される階層的なネットワーク２
１が存在することが理解されるであろう。例えば、ＬＡ
Ｎ（ローカル・エリア・ネットワーク）の場合、供給元
３１及び３２はワークステーションであるかもしれず、
一方、宛先３３はファイルサーバであるかもしれない。
図示されたように、ネットワーク２１は２レベルの階層
を有するが、その階層が、メトロポリタン・エリア・ネ
ットワーク（ＭＡＮ）及びワイド・エリア・ネットワー
ク（ＷＡＮ）さえも包含する遥かに長い通路を介するパ
ケット搬送及び交換を提供するように拡張され得ること
は明白であろう。
と、ＡＴＭセル２７のようなセルを１つ又はそれ以上の
供給元３１及び３２から１つ又はそれ以上の宛先３３へ
送信する多数の自動ルーティング、非ブロッキング式交
換器２２−２５から構成される階層的なネットワーク２
１が存在することが理解されるであろう。例えば、ＬＡ
Ｎ（ローカル・エリア・ネットワーク）の場合、供給元
３１及び３２はワークステーションであるかもしれず、
一方、宛先３３はファイルサーバであるかもしれない。
図示されたように、ネットワーク２１は２レベルの階層
を有するが、その階層が、メトロポリタン・エリア・ネ
ットワーク（ＭＡＮ）及びワイド・エリア・ネットワー
ク（ＷＡＮ）さえも包含する遥かに長い通路を介するパ
ケット搬送及び交換を提供するように拡張され得ること
は明白であろう。
【００１６】図２を参照すると、交換器２２−２５は、
適切には、それぞれバッチャ／バニヤン・ネットワーク
４１から構成される。交換器２２に関して図示されたよ
うに、単一ｎポートのバッチャ・ソーティング・ネット
ワーク４２は、ｋ個と同じほど多くのセルが同じセルの
交換サイクルの間にそれらのセルの中のいずれのものも
失うことなく同じ出力ポート番号にルーティングされ得
るようにして、接続されるｋ個（典型的には２又は３）
のバニヤン・ルーティング交換器４３及び４４を供給す
る。この並行処理を調整するため、各々の出力ポートに
は比較的大きな（数千個のセル）バッファ４５が存在
し、このバッファは、出力バニヤン４３及び４４からサ
イクル毎にｋ個まで達するセルを受け入れるように構成
される。リアルタイム・トラフィック（確定的ビット速
度、即ちＤＢＲ）及び「ベスト・エファット」（利用可
能なビット速度、即ちＡＢＲ）トラフィックの両者を処
理するため、バッファ４５は、異なる寸法の２つ又はそ
れ以上のサブ・バッファ（図示略）から有益に構成さ
れ：速度が限定されるか又は予約されたトラフィックの
ための数百セルの小さなバッファと、予約されないトラ
フィックのための遥かに大きなバッファとを包含する。
数学的な成果は、加重される公正な待ち行列交換器の場
合には、ＶＣによって経験される最大遅延が、従って、
そのＶＣのトラフィックのために要求され、かつ深さｂ
及び速度ｒのトークン・バケットに適合するように形成
される最大バッファ割当てもまた、ｂとサービス速度の
関数であることを示している。交換ノードにおけるバッ
ファ割当ての総計は、そのとき、ＶＣの各々のためのバ
ッファ要求の和である。バケット寸法がセル遅延変動
（ＣＤＶ）を決定し、ＤＢＲサービス等級が小さなセル
遅延変動を予測するので、そのとき（関連する速度のた
めに）これはＤＢＲトラフィックのためのバッファが比
較的小さいものでなければならないことを暗示する（例
えば、各々の能動ＶＣについて１つ又は２つのセルとい
うオーダー）。厳密な速度限界で限定されない現行のデ
ータネットワークで発生するような「爆発的なトラフィ
ック」の場合、関連する仮想回路は、大きなバッファ
（ベスト・エファット／ＡＢＲトラフィック）において
待ち行列に入れられる。ＡＢＲサービスのための制御ル
ープは、緩衝に値する少なくとも１回の往復を必要とす
る。単一の出力ポートの上を走るＡＢＲのＶＣに割り当
てられた帯域幅の和が出力ポートのリンク速度より大き
くなることは決してあり得ないので、要求される緩衝の
総計は、リンク速度掛ける最大往復時間に比例する。北
米大陸の合衆国内におけるサービスの場合、これは約３
０ミリセカンドであり、従って１５０メガビット／秒の
交換器は、出力線について凡そ１／２メガバイトの緩衝
を必要とする。周知のように、これらの寸法のバッファ
は、ＳＲＡＭから容易に構築される。より速い速度及び
より長い往復時間は、同期ＤＲＡＭ（ＳＤＲＡＭ）のよ
うな先進的なＤＲＡＭ技術を使用することによって、或
いは緩衝記憶装置へのデータ通路の並行処理を増大させ
ることによって容易に調整される。
適切には、それぞれバッチャ／バニヤン・ネットワーク
４１から構成される。交換器２２に関して図示されたよ
うに、単一ｎポートのバッチャ・ソーティング・ネット
ワーク４２は、ｋ個と同じほど多くのセルが同じセルの
交換サイクルの間にそれらのセルの中のいずれのものも
失うことなく同じ出力ポート番号にルーティングされ得
るようにして、接続されるｋ個（典型的には２又は３）
のバニヤン・ルーティング交換器４３及び４４を供給す
る。この並行処理を調整するため、各々の出力ポートに
は比較的大きな（数千個のセル）バッファ４５が存在
し、このバッファは、出力バニヤン４３及び４４からサ
イクル毎にｋ個まで達するセルを受け入れるように構成
される。リアルタイム・トラフィック（確定的ビット速
度、即ちＤＢＲ）及び「ベスト・エファット」（利用可
能なビット速度、即ちＡＢＲ）トラフィックの両者を処
理するため、バッファ４５は、異なる寸法の２つ又はそ
れ以上のサブ・バッファ（図示略）から有益に構成さ
れ：速度が限定されるか又は予約されたトラフィックの
ための数百セルの小さなバッファと、予約されないトラ
フィックのための遥かに大きなバッファとを包含する。
数学的な成果は、加重される公正な待ち行列交換器の場
合には、ＶＣによって経験される最大遅延が、従って、
そのＶＣのトラフィックのために要求され、かつ深さｂ
及び速度ｒのトークン・バケットに適合するように形成
される最大バッファ割当てもまた、ｂとサービス速度の
関数であることを示している。交換ノードにおけるバッ
ファ割当ての総計は、そのとき、ＶＣの各々のためのバ
ッファ要求の和である。バケット寸法がセル遅延変動
（ＣＤＶ）を決定し、ＤＢＲサービス等級が小さなセル
遅延変動を予測するので、そのとき（関連する速度のた
めに）これはＤＢＲトラフィックのためのバッファが比
較的小さいものでなければならないことを暗示する（例
えば、各々の能動ＶＣについて１つ又は２つのセルとい
うオーダー）。厳密な速度限界で限定されない現行のデ
ータネットワークで発生するような「爆発的なトラフィ
ック」の場合、関連する仮想回路は、大きなバッファ
（ベスト・エファット／ＡＢＲトラフィック）において
待ち行列に入れられる。ＡＢＲサービスのための制御ル
ープは、緩衝に値する少なくとも１回の往復を必要とす
る。単一の出力ポートの上を走るＡＢＲのＶＣに割り当
てられた帯域幅の和が出力ポートのリンク速度より大き
くなることは決してあり得ないので、要求される緩衝の
総計は、リンク速度掛ける最大往復時間に比例する。北
米大陸の合衆国内におけるサービスの場合、これは約３
０ミリセカンドであり、従って１５０メガビット／秒の
交換器は、出力線について凡そ１／２メガバイトの緩衝
を必要とする。周知のように、これらの寸法のバッファ
は、ＳＲＡＭから容易に構築される。より速い速度及び
より長い往復時間は、同期ＤＲＡＭ（ＳＤＲＡＭ）のよ
うな先進的なＤＲＡＭ技術を使用することによって、或
いは緩衝記憶装置へのデータ通路の並行処理を増大させ
ることによって容易に調整される。
【００１７】理解されるであろうが、ｋ個以上のセルが
単一の交換器サイクルの間に同じ出力ポート番号にルー
ティングされるとしたら、交換器は過剰なセルを単純に
脱落させるのではなく、期待されたようには機能できな
いことになる。それ故、この状況は、回避されなければ
ならない。そのため、受け入れられている慣例に従っ
て、それらの中の最大でもｋ個のものがいずれのサイク
ルにおいても交換器に提供されることを許容しつつ、そ
のように衝突するセルの間の競合を公正に裁く予約リン
グ４６が準備される。
単一の交換器サイクルの間に同じ出力ポート番号にルー
ティングされるとしたら、交換器は過剰なセルを単純に
脱落させるのではなく、期待されたようには機能できな
いことになる。それ故、この状況は、回避されなければ
ならない。そのため、受け入れられている慣例に従っ
て、それらの中の最大でもｋ個のものがいずれのサイク
ルにおいても交換器に提供されることを許容しつつ、そ
のように衝突するセルの間の競合を公正に裁く予約リン
グ４６が準備される。
【００１８】スイッチング構造４１の入力側へ接続さ
れ、そこで予約リング４６へ適切に接続されるのは、既
製品又は注文品のいずれかのクロスバー交換器構成要素
を使用して構成され得るｎ×ｎのコピーネットワーク４
８である。すべてのセルは、ポイント・トゥー・ポイン
ト方式で、或いはそれらの交換器ヘッダにおけるマルチ
キャスト・ビットの状態によってマルチキャスト・セル
として詳細にマークされる。理解されるであろうが、交
換器ヘッダは、ＡＴＭセルに対して前部に付録され、ス
イッチング構造４１を介してそれらのセルをルーティン
グさせ、参照番号４５の所でそれらを適切な出力待ち行
列へ入れる。図示された実施例において、入ってくるマ
ルチキャスト・セルは、ユニキャスト・セルと全く同じ
ようにスイッチング構造４１をルーティングされるが、
その後、出線へルーティングされるのではなく、スイッ
チング構造の出力において中断され、コピーネットワー
ク４８へ戻される。
れ、そこで予約リング４６へ適切に接続されるのは、既
製品又は注文品のいずれかのクロスバー交換器構成要素
を使用して構成され得るｎ×ｎのコピーネットワーク４
８である。すべてのセルは、ポイント・トゥー・ポイン
ト方式で、或いはそれらの交換器ヘッダにおけるマルチ
キャスト・ビットの状態によってマルチキャスト・セル
として詳細にマークされる。理解されるであろうが、交
換器ヘッダは、ＡＴＭセルに対して前部に付録され、ス
イッチング構造４１を介してそれらのセルをルーティン
グさせ、参照番号４５の所でそれらを適切な出力待ち行
列へ入れる。図示された実施例において、入ってくるマ
ルチキャスト・セルは、ユニキャスト・セルと全く同じ
ようにスイッチング構造４１をルーティングされるが、
その後、出線へルーティングされるのではなく、スイッ
チング構造の出力において中断され、コピーネットワー
ク４８へ戻される。
【００１９】更に、交換器４１の入力ポートの各々には
記憶装置５０も存在し、入ってくるセルとコピーネット
ワーク４８によって供給されたセルのそれぞれを緩衝す
る。この記憶装置は、入力ポートに到着したセルを競合
なしで交換器４１を介してルーティングされ得るまで保
持する２つのバッファ５１及び５２に分割される（所望
されるならば、これらのバッファの１つ又は両方は、多
数の優先権集合を支持するためにサブ・バッファに細分
されても良い）。所望されるならば、緩衝記憶装置５０
は、よりコンパクトな実行を達成するために、ＶＣＩ変
換機構参照用テーブル５４と組み合わされることも可能
である。
記憶装置５０も存在し、入ってくるセルとコピーネット
ワーク４８によって供給されたセルのそれぞれを緩衝す
る。この記憶装置は、入力ポートに到着したセルを競合
なしで交換器４１を介してルーティングされ得るまで保
持する２つのバッファ５１及び５２に分割される（所望
されるならば、これらのバッファの１つ又は両方は、多
数の優先権集合を支持するためにサブ・バッファに細分
されても良い）。所望されるならば、緩衝記憶装置５０
は、よりコンパクトな実行を達成するために、ＶＣＩ変
換機構参照用テーブル５４と組み合わされることも可能
である。
【００２０】交換ネットワーク４１を介するセルのルー
ティングは、交換器の入力ポートにおいてＶＣＩ変換機
構５３によって制御される。これらの変換機構５３は、
関連する入力ポートのための待ち行列の先頭においてセ
ルのヘッダによって担持される宛先仮想回路インデック
ス（ＶＣＩ）及び入力ポートアドレスの３値関数、即
ち、［ＶＣＩｉ、出力ポート、マルチキャストフラッ
グ］ルーティング関数［ｉＶＣＩ］を計算する、ホスト
・プロセッサ（図示略）によって維持され更新されるＶ
ＣＩテーブル参照用記憶装置５４を使用する。認識され
るであろうが、従来型のマイクロプロセッサなど（図示
略）へのインターフェースは、主として様々なルーティ
ング及びマッピング・テーブルをそのＶＣＩ参照用テー
ブル５４へロードすることによって、交換器２２を制御
するために要求される。
ティングは、交換器の入力ポートにおいてＶＣＩ変換機
構５３によって制御される。これらの変換機構５３は、
関連する入力ポートのための待ち行列の先頭においてセ
ルのヘッダによって担持される宛先仮想回路インデック
ス（ＶＣＩ）及び入力ポートアドレスの３値関数、即
ち、［ＶＣＩｉ、出力ポート、マルチキャストフラッ
グ］ルーティング関数［ｉＶＣＩ］を計算する、ホスト
・プロセッサ（図示略）によって維持され更新されるＶ
ＣＩテーブル参照用記憶装置５４を使用する。認識され
るであろうが、従来型のマイクロプロセッサなど（図示
略）へのインターフェースは、主として様々なルーティ
ング及びマッピング・テーブルをそのＶＣＩ参照用テー
ブル５４へロードすることによって、交換器２２を制御
するために要求される。
【００２１】ＩＩＩ．交換器の構成要素に関する更に詳
細な説明 Ａ．仮想回路変換機構 スイッチング構造４１の入力ポートにおけるアドレス・
マッピングを実行するために準備される変換機構５３
は、以下のものを包含する幾つかの機能を有している：
所望の宛先へのルートの途上にある構造４１から出力
ポートを（入力待ち行列の先頭においてＡＴＭセルのヘ
ッダに包含される宛先ＶＣＩ／ＶＰＩアドレスに基づい
て）選択すること；入ってくるＶＣＩ／ＶＰＩアドレス
を出リンクのための適切な値に書き直すこと（思い出さ
れるであろうが、ＶＣＩ／ＶＰＩのものは端末間の重要
性を有するものではない）；及び、以下でより詳細に説
明されるように、マルチキャスト送信のために要求され
る特殊なマッピングを処理することである。これらの変
換機構は、ビリング及びロード監視目的などのために仮
想回路について交換されるＡＴＭセルの個数の計数を維
持することも可能である。図３Ａは典型的なＡＴＭセル
のフォーマットを示し、図３Ｂはそのようなセルのため
の典型的な交換器ヘッダのフォーマットを示す。セルヘ
ッダにおける大域的フロー制御（ＧＦＣ）フィールド
は、通常、空白の値を包含していることが留意されるべ
きである。
細な説明 Ａ．仮想回路変換機構 スイッチング構造４１の入力ポートにおけるアドレス・
マッピングを実行するために準備される変換機構５３
は、以下のものを包含する幾つかの機能を有している：
所望の宛先へのルートの途上にある構造４１から出力
ポートを（入力待ち行列の先頭においてＡＴＭセルのヘ
ッダに包含される宛先ＶＣＩ／ＶＰＩアドレスに基づい
て）選択すること；入ってくるＶＣＩ／ＶＰＩアドレス
を出リンクのための適切な値に書き直すこと（思い出さ
れるであろうが、ＶＣＩ／ＶＰＩのものは端末間の重要
性を有するものではない）；及び、以下でより詳細に説
明されるように、マルチキャスト送信のために要求され
る特殊なマッピングを処理することである。これらの変
換機構は、ビリング及びロード監視目的などのために仮
想回路について交換されるＡＴＭセルの個数の計数を維
持することも可能である。図３Ａは典型的なＡＴＭセル
のフォーマットを示し、図３Ｂはそのようなセルのため
の典型的な交換器ヘッダのフォーマットを示す。セルヘ
ッダにおける大域的フロー制御（ＧＦＣ）フィールド
は、通常、空白の値を包含していることが留意されるべ
きである。
【００２２】Ｂ．バッチャ／バニヤン・ネットワーク スイッチング・ネットワークは、いかなる交換サイクル
においても、その入力に関して任意順列又は部分的な順
列を生成することが可能であるならば、「非ブロッキン
グ」であると呼ばれる。言い換えれば、非ブロッキング
式交換器は、単一の交換サイクルにおいてすべての可能
な１対１の入力／出力マッピングを生成することが可能
なのである。
においても、その入力に関して任意順列又は部分的な順
列を生成することが可能であるならば、「非ブロッキン
グ」であると呼ばれる。言い換えれば、非ブロッキング
式交換器は、単一の交換サイクルにおいてすべての可能
な１対１の入力／出力マッピングを生成することが可能
なのである。
【００２３】スイッチング・ネットワークは、典型的に
は、単純な交換器又はステージの階段状ネットワークか
ら構成される。そのようなネットワークを介するルート
は、所定の入力から所定の出力への交換器ステージを横
断する通路である。スイッチング・ネットワークは、ネ
ットにおける各々のステージに関して、ルーティング
が、交換器のステージへ進入するセルの中に包含された
情報のみによって、即ち位置的に利用可能な情報によっ
て決定され得るならば、「自動ルーティング」であると
分類される。
は、単純な交換器又はステージの階段状ネットワークか
ら構成される。そのようなネットワークを介するルート
は、所定の入力から所定の出力への交換器ステージを横
断する通路である。スイッチング・ネットワークは、ネ
ットにおける各々のステージに関して、ルーティング
が、交換器のステージへ進入するセルの中に包含された
情報のみによって、即ち位置的に利用可能な情報によっ
て決定され得るならば、「自動ルーティング」であると
分類される。
【００２４】バッチャ／バニヤン・ネットワークは、非
ブロッキング、自動ルーティング式スイッチング構造の
既知の具体例である。周知のように、バッチャ・ネット
ワークは、典型的には深さ（ｌｏｇ2Ｎ）2のネットワー
クによってＮデータストリームを分類する並行ソーティ
ング・ネットワークであり、このことは、Ｎ（ｌｏｇ2
Ｎ）2のソーティング要素が要求されることを意味す
る。図４で示されたように、各々のソーティング要素６
２は、２つの入力（「Ａ」及び「Ｂ」）を受け入れ、そ
れらの最小値と最大値の両方を計算し、それによってそ
れらの入力を分類する。従って、入力が最も重要なビッ
トを初めに備えた２ビット連続データストリームの形態
であるとき、ソーティング要素は、図５の参照番号６４
のように、非常に簡単な有限状態機械として機能する。
これらのソーティング要素６２は、従来的には、４個、
８個、又はそれ以上の入力のためのソーターを構築する
ために、再帰的に組み合わされている（図６を参照）。
ブロッキング、自動ルーティング式スイッチング構造の
既知の具体例である。周知のように、バッチャ・ネット
ワークは、典型的には深さ（ｌｏｇ2Ｎ）2のネットワー
クによってＮデータストリームを分類する並行ソーティ
ング・ネットワークであり、このことは、Ｎ（ｌｏｇ2
Ｎ）2のソーティング要素が要求されることを意味す
る。図４で示されたように、各々のソーティング要素６
２は、２つの入力（「Ａ」及び「Ｂ」）を受け入れ、そ
れらの最小値と最大値の両方を計算し、それによってそ
れらの入力を分類する。従って、入力が最も重要なビッ
トを初めに備えた２ビット連続データストリームの形態
であるとき、ソーティング要素は、図５の参照番号６４
のように、非常に簡単な有限状態機械として機能する。
これらのソーティング要素６２は、従来的には、４個、
８個、又はそれ以上の入力のためのソーターを構築する
ために、再帰的に組み合わされている（図６を参照）。
【００２５】図７で示されたように、標準的なバニヤン
・ルーティング・ネットワーク６５は、深さｌｏｇ2Ｎ
のマルチステージ・ネットワークであり、ここで、Ｎは
ネットワークに対する入力の個数である。バッチャ・ソ
ーティング・ネットワーク６５と同様に、バニヤン・ル
ーティング・ネットワーク７１は、各々が２つの入力と
２つの出力を有する基本的なスイッチング要素７２から
再帰的に構成される。従って、バニヤン・ネットワーク
７１にはＯ（ＮｌｏｇＮ）の基本的なスイッチング要素
７２が存在する。データシーケンスがバニヤン・ネット
ワーク７１を介して流れるとき、ネットワーク７１の各
々のステージにおける基本的要素７２は、出力アドレス
の１つのビットを検査し、そのビット及びその特定のシ
ーケンスにおけるすべての後続のビットを、そのビット
の値に依存して、その出力の１つ又はその他にルーティ
ングする。標準的な慣習に従って、アドレスビットは各
々のステージに関して変化し、それによって、第１のス
テージは最高順位のビットの値に基づき、第２のステー
ジは２番目に高い順位のアドレスビットの値に基づき、
Ｎ番目のステージは最下位の順位のビットの値に基づい
てルーティングする。Ｎ個のアドレスビットが処理され
た後、シーケンスの残りのものは、交換器出力に対して
確立された通路をたどることになる。これは、１つのシ
ーケンスの終了と次のものの始まりが外部要因によって
決定されなければならないことを意味する。従って、こ
の事例では、各々のシーケンスは一定寸法のＡＴＭセル
・プラスその一定寸法の交換器ヘッダであることが思い
出されるべきである。
・ルーティング・ネットワーク６５は、深さｌｏｇ2Ｎ
のマルチステージ・ネットワークであり、ここで、Ｎは
ネットワークに対する入力の個数である。バッチャ・ソ
ーティング・ネットワーク６５と同様に、バニヤン・ル
ーティング・ネットワーク７１は、各々が２つの入力と
２つの出力を有する基本的なスイッチング要素７２から
再帰的に構成される。従って、バニヤン・ネットワーク
７１にはＯ（ＮｌｏｇＮ）の基本的なスイッチング要素
７２が存在する。データシーケンスがバニヤン・ネット
ワーク７１を介して流れるとき、ネットワーク７１の各
々のステージにおける基本的要素７２は、出力アドレス
の１つのビットを検査し、そのビット及びその特定のシ
ーケンスにおけるすべての後続のビットを、そのビット
の値に依存して、その出力の１つ又はその他にルーティ
ングする。標準的な慣習に従って、アドレスビットは各
々のステージに関して変化し、それによって、第１のス
テージは最高順位のビットの値に基づき、第２のステー
ジは２番目に高い順位のアドレスビットの値に基づき、
Ｎ番目のステージは最下位の順位のビットの値に基づい
てルーティングする。Ｎ個のアドレスビットが処理され
た後、シーケンスの残りのものは、交換器出力に対して
確立された通路をたどることになる。これは、１つのシ
ーケンスの終了と次のものの始まりが外部要因によって
決定されなければならないことを意味する。従って、こ
の事例では、各々のシーケンスは一定寸法のＡＴＭセル
・プラスその一定寸法の交換器ヘッダであることが思い
出されるべきである。
【００２６】バニヤン・ネットワーク７１のいかなるス
テージにおいても、両方の入力は同じ出力を選択するこ
とが可能である。それが生じると、バニヤン・ネットワ
ークは「ブロック」するので、それは不確定な結果を産
み出す。言い換えれば、バニヤン・ネットワーク７１
は、その入力の任意順列を計算することができないが、
順列の集合が存在し、それ故に、それは「非ブロッキン
グ」なのである。これらの集合の中の１つは、入力がそ
れらの出力によって順序付けされるものである。その理
由のため、図２で示されたように、バッチャ・ソーティ
ング・ネットワーク４２はバニヤン・ルーティング・ネ
ットワーク４３及び４４に先行し、それによって、非ブ
ロッキング式かつ自動ルーティング式であるスイッチン
グ構造４１を提供するのである。
テージにおいても、両方の入力は同じ出力を選択するこ
とが可能である。それが生じると、バニヤン・ネットワ
ークは「ブロック」するので、それは不確定な結果を産
み出す。言い換えれば、バニヤン・ネットワーク７１
は、その入力の任意順列を計算することができないが、
順列の集合が存在し、それ故に、それは「非ブロッキン
グ」なのである。これらの集合の中の１つは、入力がそ
れらの出力によって順序付けされるものである。その理
由のため、図２で示されたように、バッチャ・ソーティ
ング・ネットワーク４２はバニヤン・ルーティング・ネ
ットワーク４３及び４４に先行し、それによって、非ブ
ロッキング式かつ自動ルーティング式であるスイッチン
グ構造４１を提供するのである。
【００２７】図２で示されたように、複数のバニヤン４
３及び４４（典型的には２つ又は３つ）は、出力競合を
低減させるために有益に使用される。例えば、図示の実
施例では、バッチャ・ソーティング・ネットワーク４２
の後に続く２つのバニヤン・スイッチング・ネットワー
ク４３及び４４が存在し、ｋ＝２のスピードアップ要因
を提供する。バニヤン４３及び４４の各々はその入力の
１／ｋのみを使用するので、その他の入力は途中で切り
上げられる。バッチャ４２の出力は、続いて、バニヤン
４３及び４４の入力に接続されるので、バッチャ４２の
ｋ番目毎の出力はバニヤン４３又はバニヤン４４のｋ番
目の入力に接続される（示されたように、これは、バニ
ヤン４３及び４４がバッチャ４２の奇数及び偶数に番号
付けされた出力をそれぞれにルーティングすることを意
味する）。結果として、同じ出力ポートにアドレスされ
たｋ個までの明確なセルは、バッチャ４２のｋ個の連続
的な出力において出現することが可能であり、その後、
ｋ個の明確なバニヤン４３及び４４を介してスイッチン
グ構造４１の所望の出力ポートにルーティングされ得る
のである。
３及び４４（典型的には２つ又は３つ）は、出力競合を
低減させるために有益に使用される。例えば、図示の実
施例では、バッチャ・ソーティング・ネットワーク４２
の後に続く２つのバニヤン・スイッチング・ネットワー
ク４３及び４４が存在し、ｋ＝２のスピードアップ要因
を提供する。バニヤン４３及び４４の各々はその入力の
１／ｋのみを使用するので、その他の入力は途中で切り
上げられる。バッチャ４２の出力は、続いて、バニヤン
４３及び４４の入力に接続されるので、バッチャ４２の
ｋ番目毎の出力はバニヤン４３又はバニヤン４４のｋ番
目の入力に接続される（示されたように、これは、バニ
ヤン４３及び４４がバッチャ４２の奇数及び偶数に番号
付けされた出力をそれぞれにルーティングすることを意
味する）。結果として、同じ出力ポートにアドレスされ
たｋ個までの明確なセルは、バッチャ４２のｋ個の連続
的な出力において出現することが可能であり、その後、
ｋ個の明確なバニヤン４３及び４４を介してスイッチン
グ構造４１の所望の出力ポートにルーティングされ得る
のである。
【００２８】Ｃ．予約リング 予約リング４６（図２）は、単一の出力ポート宛のセル
の個数が「ｋ」を超過するとき、スイッチング構造４１
の出力ポートへの「公正な」アクセスを実現しつつ、出
力競合を解決するアービタである。「公正さ」には多く
の異なった定義が存在するが、自己刻時加重式の公正な
待ち行列によって指定された順序でスイッチング構造に
セルを入れるアービタは、弾力的なサービスを支持する
トラフィック集合のために好適であり、更に自己刻時加
重式の公正な待ち行列又は仮想時計のいずれかが、リア
ルタイムのサービスを支持するトラフィック集合のため
に好適である。
の個数が「ｋ」を超過するとき、スイッチング構造４１
の出力ポートへの「公正な」アクセスを実現しつつ、出
力競合を解決するアービタである。「公正さ」には多く
の異なった定義が存在するが、自己刻時加重式の公正な
待ち行列によって指定された順序でスイッチング構造に
セルを入れるアービタは、弾力的なサービスを支持する
トラフィック集合のために好適であり、更に自己刻時加
重式の公正な待ち行列又は仮想時計のいずれかが、リア
ルタイムのサービスを支持するトラフィック集合のため
に好適である。
【００２９】より詳細には、予約リング４６は、リング
状の形状に互いに接続される有限状態機械７６ａ−７６
ｎの線形収縮配列（ｌｉｎｅａｒ ｓｙｓｔｏｒｉｃ
ａｒｒａｙ）７５（図８）として実現される。本文では
以下において「評価機構」と呼ばれることもあるこれら
の有限状態機械の各々は、スイッチング構造４１の入力
ポートのそれぞれの１つと連絡する。理解されるであろ
うが、この予約リングは、同じ明快な優先権を備え、所
定のアービトレーション・セッションの間に同じ出力宛
先に仕向けられていると判明した、すべてのセル即ち
「パケット」に、その所定のセッションに参加している
セルのすべてがそれらの共通の出力宛先へルーティング
されてしまうまで後続の到着分に対する閉集合を適切に
形成させる。これは、各々の出力宛先に関する各々のア
ービトレーション・セッションが、その同じ宛先に関す
るもう１つのセッションが開始される前に、順序正しく
決定されることを保証する。配列７５のような線形収縮
配列を使用することの利点の中でもとりわけ、すべての
連絡が局所的であって、電気的な負荷が配列の寸法と共
に大きくならないことは有益である。これは、システム
の線形スケーリングを可能にする。
状の形状に互いに接続される有限状態機械７６ａ−７６
ｎの線形収縮配列（ｌｉｎｅａｒ ｓｙｓｔｏｒｉｃ
ａｒｒａｙ）７５（図８）として実現される。本文では
以下において「評価機構」と呼ばれることもあるこれら
の有限状態機械の各々は、スイッチング構造４１の入力
ポートのそれぞれの１つと連絡する。理解されるであろ
うが、この予約リングは、同じ明快な優先権を備え、所
定のアービトレーション・セッションの間に同じ出力宛
先に仕向けられていると判明した、すべてのセル即ち
「パケット」に、その所定のセッションに参加している
セルのすべてがそれらの共通の出力宛先へルーティング
されてしまうまで後続の到着分に対する閉集合を適切に
形成させる。これは、各々の出力宛先に関する各々のア
ービトレーション・セッションが、その同じ宛先に関す
るもう１つのセッションが開始される前に、順序正しく
決定されることを保証する。配列７５のような線形収縮
配列を使用することの利点の中でもとりわけ、すべての
連絡が局所的であって、電気的な負荷が配列の寸法と共
に大きくならないことは有益である。これは、システム
の線形スケーリングを可能にする。
【００３０】予約リングは、複数のルーティング・ネッ
トワーク４３及び４４（即ち、スピードアップ要因、ｋ
≧２を有するネットワーク）を有する交換器４１のよう
なスイッチング構造のための競合の解決を実行すると
き、タイムスタンプの値の順序でセルのサービスを提供
する（先に列挙した、自己刻時加重式の公正な待ち行列
又は仮想時計アルゴリズムのステップ３）ように修正さ
れ得るものであると判明した。言い換えれば、予約リン
グ４６は、各々のアービトレーション・サイクルの間に
存在するいかなる競合をも解決する（即ち、予約リング
４６の廻りを１周以上伝搬することを変数に要求するこ
となく）。従って、各々の交換器サイクルに関して、た
だ１回のアービトレーション・サイクルが要求される。
それ故、ルーティング・ネットワーク４３又は４４のオ
ペレーションに時間差を設けたり、交換に先立って１回
のアービトレーション・サイクル以上のアービトレーシ
ョン・プロセスを開始したりすることは必要でなくな
る。その代わり、アービトレーション及び交換のプロセ
スは、各々のアービトレーション・サイクルの終結にお
いて交換サイクル及びもう１回のアービトレーション・
サイクルを起動させることによって、直接的に同期され
ることが可能である。
トワーク４３及び４４（即ち、スピードアップ要因、ｋ
≧２を有するネットワーク）を有する交換器４１のよう
なスイッチング構造のための競合の解決を実行すると
き、タイムスタンプの値の順序でセルのサービスを提供
する（先に列挙した、自己刻時加重式の公正な待ち行列
又は仮想時計アルゴリズムのステップ３）ように修正さ
れ得るものであると判明した。言い換えれば、予約リン
グ４６は、各々のアービトレーション・サイクルの間に
存在するいかなる競合をも解決する（即ち、予約リング
４６の廻りを１周以上伝搬することを変数に要求するこ
となく）。従って、各々の交換器サイクルに関して、た
だ１回のアービトレーション・サイクルが要求される。
それ故、ルーティング・ネットワーク４３又は４４のオ
ペレーションに時間差を設けたり、交換に先立って１回
のアービトレーション・サイクル以上のアービトレーシ
ョン・プロセスを開始したりすることは必要でなくな
る。その代わり、アービトレーション及び交換のプロセ
スは、各々のアービトレーション・サイクルの終結にお
いて交換サイクル及びもう１回のアービトレーション・
サイクルを起動させることによって、直接的に同期され
ることが可能である。
【００３１】受け入れられている慣例に従って、有限状
態機械（ＦＳＭ）７６ａ−７６ｎの各々は、スイッチン
グ構造４１の入力ポートのそれぞれの１つに関して入力
待ち行列の先頭に出現するパケット（ＨＯＱパケット）
がその他の入力ポートのいずれかのＨＯＱパケットと同
じ出力ポート（例えば、出力ポート番号によって）にア
ドレスされるかどうかを決定するための評価機構として
機能する。この目的のため、評価機構７６ａ−７６ｎの
各々は、１対のアドレス・レジスタＲＡｘ及びＳＡｘを
包含する（ここで、ｘは関連する入力ポートの番号であ
る）。これらのレジスタＲＡｘ及びＳＡｘの各々は、関
連する入力ポートに関するＨＯＱパケット（もしあれ
ば）の出力ポートアドレスを記憶するために各々のアー
ビトレーション・サイクルの最初に初期化される。入力
ポートのいずれかに関する待ち行列がアービトレーショ
ン・サイクルの最初からたまたま空であるならば、その
ポートにおける評価機構のための状態ロジックは、その
ポートに関するビット位置Ｔｘを１ビット幅の競合ベク
トルに従って真（「１」）状態へセットする。更に、ア
ービトレーション・セッションの始まりの後に到着する
パケットが進行中のセッションに参加することを防止す
るために厳格な「インセッション」制限がアービトレー
ション・プロセスに賦課されることになるならば、入力
ポートｘに関する待ち行列がアービトレーション・サイ
クルの最初から空であるときには必ず、インセッション
ｘフラッグ・ビットが偽（「０」）状態へリセットされ
ることも可能である。
態機械（ＦＳＭ）７６ａ−７６ｎの各々は、スイッチン
グ構造４１の入力ポートのそれぞれの１つに関して入力
待ち行列の先頭に出現するパケット（ＨＯＱパケット）
がその他の入力ポートのいずれかのＨＯＱパケットと同
じ出力ポート（例えば、出力ポート番号によって）にア
ドレスされるかどうかを決定するための評価機構として
機能する。この目的のため、評価機構７６ａ−７６ｎの
各々は、１対のアドレス・レジスタＲＡｘ及びＳＡｘを
包含する（ここで、ｘは関連する入力ポートの番号であ
る）。これらのレジスタＲＡｘ及びＳＡｘの各々は、関
連する入力ポートに関するＨＯＱパケット（もしあれ
ば）の出力ポートアドレスを記憶するために各々のアー
ビトレーション・サイクルの最初に初期化される。入力
ポートのいずれかに関する待ち行列がアービトレーショ
ン・サイクルの最初からたまたま空であるならば、その
ポートにおける評価機構のための状態ロジックは、その
ポートに関するビット位置Ｔｘを１ビット幅の競合ベク
トルに従って真（「１」）状態へセットする。更に、ア
ービトレーション・セッションの始まりの後に到着する
パケットが進行中のセッションに参加することを防止す
るために厳格な「インセッション」制限がアービトレー
ション・プロセスに賦課されることになるならば、入力
ポートｘに関する待ち行列がアービトレーション・サイ
クルの最初から空であるときには必ず、インセッション
ｘフラッグ・ビットが偽（「０」）状態へリセットされ
ることも可能である。
【００３２】レジスタＲＡｘにロードされる要求された
アドレスＲＡは、位置的な変数である。しかし、レジス
タＳＡｘにロードされるそのアドレスのコピーＳＡは、
伝搬する変数である。詳細には、アドレスＳＡは、内部
に記憶される要求された位置的なアドレス変数によって
その他の評価機構の各々と比較する制御装置７８の制御
を受けて、頂部から底部への閉ループ順序で予約リング
４６の廻りをシフトされる。同様に、インセッションｘ
フラッグは、関連する入力ポートがアービトレーション
・セッションにおける潜在的な参加者であるかどうかを
示す位置的な変数である。他方、競合ベクトルの値Ｔ
は、評価機構を介して下向きに伝搬して、問題の評価機
構によってサービスされたポートの上か又は下に配置さ
れた入力ポートに配置される等しい優先権の競合者の間
を評価機構の各々（最上部の評価機構７６ａ以外のも
の）に関して識別し、そればかりでなく、現行のアービ
トレーション・セッションに参加していない入力ポート
をも識別する。
アドレスＲＡは、位置的な変数である。しかし、レジス
タＳＡｘにロードされるそのアドレスのコピーＳＡは、
伝搬する変数である。詳細には、アドレスＳＡは、内部
に記憶される要求された位置的なアドレス変数によって
その他の評価機構の各々と比較する制御装置７８の制御
を受けて、頂部から底部への閉ループ順序で予約リング
４６の廻りをシフトされる。同様に、インセッションｘ
フラッグは、関連する入力ポートがアービトレーション
・セッションにおける潜在的な参加者であるかどうかを
示す位置的な変数である。他方、競合ベクトルの値Ｔ
は、評価機構を介して下向きに伝搬して、問題の評価機
構によってサービスされたポートの上か又は下に配置さ
れた入力ポートに配置される等しい優先権の競合者の間
を評価機構の各々（最上部の評価機構７６ａ以外のも
の）に関して識別し、そればかりでなく、現行のアービ
トレーション・セッションに参加していない入力ポート
をも識別する。
【００３３】パケット優先権の多数のレベルを評価プロ
セスに付け加えることも可能である。この目的のため、
評価機構７６ａ−７６ｎの各々は、１対のアドレスレジ
スタＲＰｘ及びＳＰｘを包含する（ここで、ｘは関連す
る入力ポートの番号である）。これらのレジスタＲＰｘ
及びＳＰｘの各々は、関連する入力ポートに関するＨＯ
Ｑパケットの優先権（もしあれば）を記憶するために各
々のアービトレーション・サイクルの最初に初期化され
る。最上位の優先権は優先権レジスタの最小値又はその
最大値のいずれかに対して割り当てられることが可能で
あり；いずれの値が最上位の優先権（即ち、出力への最
初のアクセスを付与される）を表現するものであるのか
は、以下に説明される優先権比較が比較演算として「小
さいか又は等しい」或いは「大きいか又は等しい」のい
ずれを使用するのかに関する関数である。
セスに付け加えることも可能である。この目的のため、
評価機構７６ａ−７６ｎの各々は、１対のアドレスレジ
スタＲＰｘ及びＳＰｘを包含する（ここで、ｘは関連す
る入力ポートの番号である）。これらのレジスタＲＰｘ
及びＳＰｘの各々は、関連する入力ポートに関するＨＯ
Ｑパケットの優先権（もしあれば）を記憶するために各
々のアービトレーション・サイクルの最初に初期化され
る。最上位の優先権は優先権レジスタの最小値又はその
最大値のいずれかに対して割り当てられることが可能で
あり；いずれの値が最上位の優先権（即ち、出力への最
初のアクセスを付与される）を表現するものであるのか
は、以下に説明される優先権比較が比較演算として「小
さいか又は等しい」或いは「大きいか又は等しい」のい
ずれを使用するのかに関する関数である。
【００３４】ｋパケットを越えるものは除いて、ｋパケ
ットまでのものは、いずれの１回の交換サイクルの間に
おいてもスイッチング構造４１の所定の出力ポートへ交
換されることが可能である。結果として、評価機構がア
ービトレーションを失ったときには必ず、公正さは、影
響されたパケットがまだアービトレーション・プロセス
を受けていないパケットに対して優先権を付与されるこ
とを要求する。この理由のため、評価機構７６ａ−７６
ｎの各々は、それがアービトレーションを失ったときに
は必ず、競合フラッグビットＦＣｘ及び留保競合フラッ
グビットＦｘを真（「１」）状態へセットする。競合留
保フラッグビットＦｘの真（「１」）状態が、不首尾の
評価機構に信号を送って、影響されたパケットをその入
力待ち行列の先頭に保持するので、進行中のアービトレ
ーション・セッションは、１回又はそれ以上の追加の交
換サイクルに渡って延長されることが可能である。他
方、競合フラッグビットＦＣｘは、位置的な競合フラッ
グＲＣに関する１ビットレジスタＲＣと、伝搬する競合
フラッグＳＣに関する１ビットレジスタＳＣｘとにコピ
ーされる。評価機構は、参加するか否かに関する決定が
為される時点で、その内部における位置的な競合フラッ
グＲＣと伝搬する競合フラッグＳＣとが一致している場
合に限って、アービトレーション・セッションに参加す
る。フラッグＲＣ及びＳＣは、ＲＰ及びＳＰと共に働
き、１回又はそれ以上の交換サイクルの過程に渡って、
所定の出力ポートを求めるすべての競合者に優先化され
た頂部から底部へのラウンドロビン順序でその出力への
アクセスを付与する。
ットまでのものは、いずれの１回の交換サイクルの間に
おいてもスイッチング構造４１の所定の出力ポートへ交
換されることが可能である。結果として、評価機構がア
ービトレーションを失ったときには必ず、公正さは、影
響されたパケットがまだアービトレーション・プロセス
を受けていないパケットに対して優先権を付与されるこ
とを要求する。この理由のため、評価機構７６ａ−７６
ｎの各々は、それがアービトレーションを失ったときに
は必ず、競合フラッグビットＦＣｘ及び留保競合フラッ
グビットＦｘを真（「１」）状態へセットする。競合留
保フラッグビットＦｘの真（「１」）状態が、不首尾の
評価機構に信号を送って、影響されたパケットをその入
力待ち行列の先頭に保持するので、進行中のアービトレ
ーション・セッションは、１回又はそれ以上の追加の交
換サイクルに渡って延長されることが可能である。他
方、競合フラッグビットＦＣｘは、位置的な競合フラッ
グＲＣに関する１ビットレジスタＲＣと、伝搬する競合
フラッグＳＣに関する１ビットレジスタＳＣｘとにコピ
ーされる。評価機構は、参加するか否かに関する決定が
為される時点で、その内部における位置的な競合フラッ
グＲＣと伝搬する競合フラッグＳＣとが一致している場
合に限って、アービトレーション・セッションに参加す
る。フラッグＲＣ及びＳＣは、ＲＰ及びＳＰと共に働
き、１回又はそれ以上の交換サイクルの過程に渡って、
所定の出力ポートを求めるすべての競合者に優先化され
た頂部から底部へのラウンドロビン順序でその出力への
アクセスを付与する。
【００３５】評価機構７６ａ−７６ｎの各々は、予め定
められた開始値からｋ−１までの範囲に渡って計数する
整数カウンタＣＮＴＲｘを包含する。このカウンタは、
各々のアービトレーション・サイクルの最初にその開始
値（例えば０）へクリアされ、その後、その入力ポート
におけるパケットがより上位の入力ポートにおけるパケ
ットと競合していることをそのホスト評価機構が決定し
たときには必ず、増分される。評価機構がその位置的な
アドレス変数ＲＡに等しいシフトされたアドレスＳＡを
受け取り、その位置的な優先権変数ＲＰの値がシフトさ
れた優先権ＳＰより小さいか又は等しい（大きいか又は
等しい）場合には、評価機構は、そのときのその現行の
競合ベクトルビットＴの状態とその留保競合フラッグＦ
の状態をチェックする。評価機構が真（「１」）の競合
ベクトルビットＴを有し、その留保競合フラッグＦがま
だ偽（「０」）であるならば、評価機構は、それがアー
ビトレーションに勝利したものと結論する。従って、ア
ービトレーション・サイクルの終結において、評価機構
は、真（「１」）の許諾を、そのＣＮＴＲｘによって累
積された計数（いわゆる「ポート・カウンタ」値）をプ
ラスして、その入力バッファに戻し、それによって、入
力待ち行列の先頭におけるセルをそのポートに解放し、
仕向け先の出力ポートへ交換することになる。他方、そ
のＣＮＴＲｘが偽（「０」）競合ベクトルビット値の存
在であふれたことを評価機構が発見したならば、それは
最終的にアービトレーションを一巡したものと結論する
ので、それは、その競合フラッグビットＦＣｘ及びその
留保競合フラッグビットＦｘを真（「１」）状態へセッ
トして、上述したように進行中のアービトレーション・
セッションを延長する。
められた開始値からｋ−１までの範囲に渡って計数する
整数カウンタＣＮＴＲｘを包含する。このカウンタは、
各々のアービトレーション・サイクルの最初にその開始
値（例えば０）へクリアされ、その後、その入力ポート
におけるパケットがより上位の入力ポートにおけるパケ
ットと競合していることをそのホスト評価機構が決定し
たときには必ず、増分される。評価機構がその位置的な
アドレス変数ＲＡに等しいシフトされたアドレスＳＡを
受け取り、その位置的な優先権変数ＲＰの値がシフトさ
れた優先権ＳＰより小さいか又は等しい（大きいか又は
等しい）場合には、評価機構は、そのときのその現行の
競合ベクトルビットＴの状態とその留保競合フラッグＦ
の状態をチェックする。評価機構が真（「１」）の競合
ベクトルビットＴを有し、その留保競合フラッグＦがま
だ偽（「０」）であるならば、評価機構は、それがアー
ビトレーションに勝利したものと結論する。従って、ア
ービトレーション・サイクルの終結において、評価機構
は、真（「１」）の許諾を、そのＣＮＴＲｘによって累
積された計数（いわゆる「ポート・カウンタ」値）をプ
ラスして、その入力バッファに戻し、それによって、入
力待ち行列の先頭におけるセルをそのポートに解放し、
仕向け先の出力ポートへ交換することになる。他方、そ
のＣＮＴＲｘが偽（「０」）競合ベクトルビット値の存
在であふれたことを評価機構が発見したならば、それは
最終的にアービトレーションを一巡したものと結論する
ので、それは、その競合フラッグビットＦＣｘ及びその
留保競合フラッグビットＦｘを真（「１」）状態へセッ
トして、上述したように進行中のアービトレーション・
セッションを延長する。
【００３６】上述のものは、以下のように、より正確に
擬似コードで要約されることが可能である： 定数： Ｔ-1＝１（Ｔ-1はステージ０へのＴインプットである） ポート評価機構についての位置的な変数： ＲＡ：ＩＮＴ［０．．ポート数−１］； ＲＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＲＣ：ＢＯＯＬ； ＦＣ，Ｆ：ＢＯＯＬ；（Ｆ＝１＝＞アービトレーション
は喪失） インセッション：ＢＯＯＬ； カウンタ：ＩＮＴ［０．．ｋ−１］； ポート評価機構についてのシフトされた変数： ＳＡ：ＩＮＴ［０．．ポート数−１］； ＳＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＳＣ：ＢＯＯＬ； Ｔ：ＢＯＯＬ；（Ｔ＝０＝＞ポートは上にある） システムリセット： ＲＡ←ＳＡ←０； ＲＣ←ＳＰ←ＲＰ←ＳＣ←ＦＣ←Ｆ←Ｔ←インセッショ
ン←０； カウンタ←０； アービトレーションの開始： １）パケットがアービトレーションを求めて新たに提出
されたなら、ＦＣ←０； ２）ＲＡ←ＳＡ←要求されたポート；ＳＰ←ＲＰ←要求
された優先権； ＲＣ←ＳＣ←ＦＣ； Ｆ←Ｔ←０； インセッション←１； カウンタ←０； ３）このポートがこのサイクルを活動中でないならば、
［Ｔ←１；インセッション←０］ アービトレーション・ステップ： インセッション＝１かつ（ＲＡ＝ＳＡ）ならば、 ｛ 事例： −− 上位の優先権レベルのもう１つのポートが存在す
る。 ＳＰ＞ＲＰ：カウンタ＋＋；カウンタのあふれにおい
て，Ｆ←ＦＣ←１； −− 予約リング内においてこの上に、同じ優先権を有
し同じ出力を欲するもう１つのポートが存在する。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（Ｔ＝０）：カ
ウンタ＋＋； カウンタのあふれにおいて，Ｆ←ＦＣ←１； −− 明白な競合者が、予約リング内におけるこの下の
ポート、即ち非活動ポートにあって、同じ優先権を有し
ている。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（Ｔ＝１）：空
白； −− 明白な競合者が下位の優先権を有する、それは無
視せよ。 ＳＰ＜ＲＰ：空白 −− 明白な競合者がこのアービトレーション・セッシ
ョンの一部ではない。 （ＲＣ＝１）かつ（ＳＣ＝０）かつ（ＳＰ＝ＲＰ）：空
白； −− このポートはこのアービトレーション・セッショ
ンにおける有効な参加者ではない。出ていけ！ （ＲＣ＝０）かつ（ＳＣ＝１）かつ（ＳＰ＝ＲＰ）： ｛Ｆ←１；ＦＣ←０；インセッション←０；｝； 事例終了； ｝； 仕上げ： ＦＣ←インセッション及びＦ； ［Ｆ＝０かつインセッション＝１］ならば、パケット
（許諾＝１）を送れ。
擬似コードで要約されることが可能である： 定数： Ｔ-1＝１（Ｔ-1はステージ０へのＴインプットである） ポート評価機構についての位置的な変数： ＲＡ：ＩＮＴ［０．．ポート数−１］； ＲＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＲＣ：ＢＯＯＬ； ＦＣ，Ｆ：ＢＯＯＬ；（Ｆ＝１＝＞アービトレーション
は喪失） インセッション：ＢＯＯＬ； カウンタ：ＩＮＴ［０．．ｋ−１］； ポート評価機構についてのシフトされた変数： ＳＡ：ＩＮＴ［０．．ポート数−１］； ＳＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＳＣ：ＢＯＯＬ； Ｔ：ＢＯＯＬ；（Ｔ＝０＝＞ポートは上にある） システムリセット： ＲＡ←ＳＡ←０； ＲＣ←ＳＰ←ＲＰ←ＳＣ←ＦＣ←Ｆ←Ｔ←インセッショ
ン←０； カウンタ←０； アービトレーションの開始： １）パケットがアービトレーションを求めて新たに提出
されたなら、ＦＣ←０； ２）ＲＡ←ＳＡ←要求されたポート；ＳＰ←ＲＰ←要求
された優先権； ＲＣ←ＳＣ←ＦＣ； Ｆ←Ｔ←０； インセッション←１； カウンタ←０； ３）このポートがこのサイクルを活動中でないならば、
［Ｔ←１；インセッション←０］ アービトレーション・ステップ： インセッション＝１かつ（ＲＡ＝ＳＡ）ならば、 ｛ 事例： −− 上位の優先権レベルのもう１つのポートが存在す
る。 ＳＰ＞ＲＰ：カウンタ＋＋；カウンタのあふれにおい
て，Ｆ←ＦＣ←１； −− 予約リング内においてこの上に、同じ優先権を有
し同じ出力を欲するもう１つのポートが存在する。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（Ｔ＝０）：カ
ウンタ＋＋； カウンタのあふれにおいて，Ｆ←ＦＣ←１； −− 明白な競合者が、予約リング内におけるこの下の
ポート、即ち非活動ポートにあって、同じ優先権を有し
ている。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（Ｔ＝１）：空
白； −− 明白な競合者が下位の優先権を有する、それは無
視せよ。 ＳＰ＜ＲＰ：空白 −− 明白な競合者がこのアービトレーション・セッシ
ョンの一部ではない。 （ＲＣ＝１）かつ（ＳＣ＝０）かつ（ＳＰ＝ＲＰ）：空
白； −− このポートはこのアービトレーション・セッショ
ンにおける有効な参加者ではない。出ていけ！ （ＲＣ＝０）かつ（ＳＣ＝１）かつ（ＳＰ＝ＲＰ）： ｛Ｆ←１；ＦＣ←０；インセッション←０；｝； 事例終了； ｝； 仕上げ： ＦＣ←インセッション及びＦ； ［Ｆ＝０かつインセッション＝１］ならば、パケット
（許諾＝１）を送れ。
【００３７】所望されるならば、前述の予約リング機構
４６に関するインセッション制限は、それが厳密に現行
のセッションの中にあるか否かに関わらず、有効なアー
ビトレーション要求がアービトレーション・セッション
に参加することを許容するように緩和されても良い。こ
のより緩和されたアプローチの利点は、空の交換器サイ
クルの個数を低減させ、それによって交換器の処理能力
を増大させることである。この緩和されたバージョンに
関する擬似コード記述は、以下の通りである： 定数： Ｔ-1＝１ ポート評価機構についての位置的な変数： ＲＡ：ＩＮＴ［０．．ポート数−１］； ＲＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＲＣ：ＢＯＯＬ； ＳＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＦＣ，Ｆ：ＢＯＯＬ；（Ｆ＝１＝＞アービトレーション
は喪失） インセッション：ＢＯＯＬ； カウンタ：ＩＮＴ［０．．ｋ−１］； アクティブ：ＢＯＯＬ ポート評価機構についてのシフトされた変数： ＳＡ：ＩＮＴ［０．．ポート数−１］； ＳＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＳＣ：ＢＯＯＬ； Ｔ：ＢＯＯＬ；（Ｔ＝０＝＞ポートは上にある） システムリセット： ＲＡ←ＳＡ←０； ＲＣ←ＳＣ←ＦＣ←Ｆ←Ｔ←インセッション←０； カウンタ←０； アクティブ←０； アービトレーションの開始： １）パケットがアービトレーションを求めて新たに提出
されたなら、［ＦＣ←０； アクティブ←１；］ ２）ＲＡ←ＳＡ←要求されたポート； ＳＰ←ＲＰ←要求された優先権； ＲＣ←ＳＣ←ＦＣ； Ｆ←Ｔ←０； インセッション←１； カウンタ←０； ３）このポートがこのサイクルを活動中でないならば、
Ｔ←１； アービトレーション・ステップ： （ＲＡ＝ＳＡ）ならば、 ｛ 事例： −− 上位の優先権レベルのもう１つのポートが存在す
る。 ＳＰ＞ＲＰ：カウンタ＋＋；カウンタのあふれにおい
て，Ｆ←ＦＣ←１； −− 予約リング内においてこの上に、同じ優先権を有
し同じ出力を欲するもう１つのポートが存在する。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（Ｔ＝０）：カ
ウンタ＋＋； カウンタのあふれにおいて，Ｆ←ＦＣ←１； −− 明白な競合者が、予約リング内におけるこの下の
ポート、即ち非活動ポートにあって、同じ優先権を有し
ている。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（Ｔ＝１）：空
白； −− 明白な競合者が下位の優先権を有する、それは無
視せよ。 ＳＰ＜ＲＰ：空白 −− 明白な競合者がこのアービトレーション・セッシ
ョンの一部ではない。 （ＲＣ＝１）かつ（ＳＣ＝０）かつ（ＳＰ＝ＲＰ）：空
白； −− このポートはこのアービトレーション・セッショ
ンにおける参加者ではない。このセッション内にｋ以上
の有効な参加者が存在するならばチェックせよ。 （ＲＣ＝０）かつ（ＳＣ＝１）かつ（ＳＰ＝ＲＰ）： ｛インセッション←０；カウンタ＋＋；カウンタのあふ
れにおいて，Ｆ←１｝；事例終了； ＦＣ←インセッション及びＦ （（ａ）セッションに
おける参加者の＃、プラス（ｂ）セッションの一部では
ないがアービトレーションされた出力ポートを要求して
いて評価機構の上にある入力ポートの＃の和がｋより大
きいならば、Ｆは「１」へセットされたことに留意せ
よ）。 ｝； 仕上げ： Ｆ＝０かつアクティブ＝１ならば、ポートカウンタにお
けるパケット（許諾＝１）を送れ； 一旦、許諾が送られてしまうと、アクティブ←０。
４６に関するインセッション制限は、それが厳密に現行
のセッションの中にあるか否かに関わらず、有効なアー
ビトレーション要求がアービトレーション・セッション
に参加することを許容するように緩和されても良い。こ
のより緩和されたアプローチの利点は、空の交換器サイ
クルの個数を低減させ、それによって交換器の処理能力
を増大させることである。この緩和されたバージョンに
関する擬似コード記述は、以下の通りである： 定数： Ｔ-1＝１ ポート評価機構についての位置的な変数： ＲＡ：ＩＮＴ［０．．ポート数−１］； ＲＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＲＣ：ＢＯＯＬ； ＳＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＦＣ，Ｆ：ＢＯＯＬ；（Ｆ＝１＝＞アービトレーション
は喪失） インセッション：ＢＯＯＬ； カウンタ：ＩＮＴ［０．．ｋ−１］； アクティブ：ＢＯＯＬ ポート評価機構についてのシフトされた変数： ＳＡ：ＩＮＴ［０．．ポート数−１］； ＳＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＳＣ：ＢＯＯＬ； Ｔ：ＢＯＯＬ；（Ｔ＝０＝＞ポートは上にある） システムリセット： ＲＡ←ＳＡ←０； ＲＣ←ＳＣ←ＦＣ←Ｆ←Ｔ←インセッション←０； カウンタ←０； アクティブ←０； アービトレーションの開始： １）パケットがアービトレーションを求めて新たに提出
されたなら、［ＦＣ←０； アクティブ←１；］ ２）ＲＡ←ＳＡ←要求されたポート； ＳＰ←ＲＰ←要求された優先権； ＲＣ←ＳＣ←ＦＣ； Ｆ←Ｔ←０； インセッション←１； カウンタ←０； ３）このポートがこのサイクルを活動中でないならば、
Ｔ←１； アービトレーション・ステップ： （ＲＡ＝ＳＡ）ならば、 ｛ 事例： −− 上位の優先権レベルのもう１つのポートが存在す
る。 ＳＰ＞ＲＰ：カウンタ＋＋；カウンタのあふれにおい
て，Ｆ←ＦＣ←１； −− 予約リング内においてこの上に、同じ優先権を有
し同じ出力を欲するもう１つのポートが存在する。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（Ｔ＝０）：カ
ウンタ＋＋； カウンタのあふれにおいて，Ｆ←ＦＣ←１； −− 明白な競合者が、予約リング内におけるこの下の
ポート、即ち非活動ポートにあって、同じ優先権を有し
ている。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（Ｔ＝１）：空
白； −− 明白な競合者が下位の優先権を有する、それは無
視せよ。 ＳＰ＜ＲＰ：空白 −− 明白な競合者がこのアービトレーション・セッシ
ョンの一部ではない。 （ＲＣ＝１）かつ（ＳＣ＝０）かつ（ＳＰ＝ＲＰ）：空
白； −− このポートはこのアービトレーション・セッショ
ンにおける参加者ではない。このセッション内にｋ以上
の有効な参加者が存在するならばチェックせよ。 （ＲＣ＝０）かつ（ＳＣ＝１）かつ（ＳＰ＝ＲＰ）： ｛インセッション←０；カウンタ＋＋；カウンタのあふ
れにおいて，Ｆ←１｝；事例終了； ＦＣ←インセッション及びＦ （（ａ）セッションに
おける参加者の＃、プラス（ｂ）セッションの一部では
ないがアービトレーションされた出力ポートを要求して
いて評価機構の上にある入力ポートの＃の和がｋより大
きいならば、Ｆは「１」へセットされたことに留意せ
よ）。 ｝； 仕上げ： Ｆ＝０かつアクティブ＝１ならば、ポートカウンタにお
けるパケット（許諾＝１）を送れ； 一旦、許諾が送られてしまうと、アクティブ←０。
【００３８】Ｅ．入力及び出力緩衝方式−待ち行列戦略 スイッチング機構４１は、すべての入力線及び出力線の
間で待ち行列資源を共用するのではなく、分散された待
ち行列、即ち、各々の入力線及び出力線に関して１つ又
はそれ以上の専用の待ち行列、を使用する。周知のよう
に、共用される待ち行列は、すべての線を横断するバッ
ファ空間のダイナミック再配分のために有益である；
公正さの保証と帯域幅の予約が要求されるときには増大
した実現の複雑性を犠牲にして緩衝記憶装置をより効率
的に使用する傾向があるアプローチである。しかし、こ
の場合は、設計の明快さがバッファ利用の最適化よりも
重要であり、交換器に公正なサービス秩序を賦課しつ
つ、入力線及び出力線を互いに絶縁するための装備が形
成される。結果として、数個の入力がトラフィックを担
持する出力の能力を実質的に超過する速度で単一の出力
に伝搬するならば、セルはそれらの入力線のためのバッ
ファか又はその特定の出力のためのバッファのいずれか
において交換器によって失われてしまうことになる。公
正さは、入力と出力の両者の待ち行列ポイントにおいて
考慮されなければならない。
間で待ち行列資源を共用するのではなく、分散された待
ち行列、即ち、各々の入力線及び出力線に関して１つ又
はそれ以上の専用の待ち行列、を使用する。周知のよう
に、共用される待ち行列は、すべての線を横断するバッ
ファ空間のダイナミック再配分のために有益である；
公正さの保証と帯域幅の予約が要求されるときには増大
した実現の複雑性を犠牲にして緩衝記憶装置をより効率
的に使用する傾向があるアプローチである。しかし、こ
の場合は、設計の明快さがバッファ利用の最適化よりも
重要であり、交換器に公正なサービス秩序を賦課しつ
つ、入力線及び出力線を互いに絶縁するための装備が形
成される。結果として、数個の入力がトラフィックを担
持する出力の能力を実質的に超過する速度で単一の出力
に伝搬するならば、セルはそれらの入力線のためのバッ
ファか又はその特定の出力のためのバッファのいずれか
において交換器によって失われてしまうことになる。公
正さは、入力と出力の両者の待ち行列ポイントにおいて
考慮されなければならない。
【００３９】ネットワーク２１（図１）は、保証された
トラフィックが接続部のトラフィック制限によって規定
される速度を超過しないことをチェックする直接的なト
ークン・バケット機構を適切に採用している。詳細に
は、ネットワークによってサービスされるコンピュータ
のネットワーク・インターフェースのハードウェア／ソ
フトウェア（図示略）が、保証されたトラフィックの速
度をそのトラフィック制限によって規定されるものに限
定するのである。標準的な慣例に従って、ＶＣＩテーブ
ル内におけるフィールドは、トラフィックの異なった集
合の間の差異を識別する。図示された実施例では、ＶＣ
Ｉテーブル内におけるトラフィック予約（ＲｅｓＴｒａ
ｆ）ビット（交換器ヘッダにコピーされる）が、前もっ
て資源の予約を為した保証されたトラフィック・ストリ
ームを表示するために使用される。従って、各々の交換
器２２−２５の各々の入力ポートに関しては、少なくと
も２つの入力待ち行列、保証されたトラフィックのため
の１つと保証されないトラフィックのためのもう１つと
が存在する。トラフィック制限に従う保証されたトラフ
ィックは、自己刻時加重式の公正な待ち行列又は仮想時
計のいずれかによって規定される順序でサービスされ、
セル遅延変動（ＣＤＶ）に大きな制限がある保証なしの
トラフィックに対して優先権を付与される。
トラフィックが接続部のトラフィック制限によって規定
される速度を超過しないことをチェックする直接的なト
ークン・バケット機構を適切に採用している。詳細に
は、ネットワークによってサービスされるコンピュータ
のネットワーク・インターフェースのハードウェア／ソ
フトウェア（図示略）が、保証されたトラフィックの速
度をそのトラフィック制限によって規定されるものに限
定するのである。標準的な慣例に従って、ＶＣＩテーブ
ル内におけるフィールドは、トラフィックの異なった集
合の間の差異を識別する。図示された実施例では、ＶＣ
Ｉテーブル内におけるトラフィック予約（ＲｅｓＴｒａ
ｆ）ビット（交換器ヘッダにコピーされる）が、前もっ
て資源の予約を為した保証されたトラフィック・ストリ
ームを表示するために使用される。従って、各々の交換
器２２−２５の各々の入力ポートに関しては、少なくと
も２つの入力待ち行列、保証されたトラフィックのため
の１つと保証されないトラフィックのためのもう１つと
が存在する。トラフィック制限に従う保証されたトラフ
ィックは、自己刻時加重式の公正な待ち行列又は仮想時
計のいずれかによって規定される順序でサービスされ、
セル遅延変動（ＣＤＶ）に大きな制限がある保証なしの
トラフィックに対して優先権を付与される。
【００４０】保証なしのトラフィックに関して、交換器
は、トラフィックをスケジュールするために自己刻時加
重式の公正な待ち行列を適切に採用している。保証なし
のトラフィックは、供給源が送信する速度を制御するた
めにネットワークからのフィードバックが使用される閉
ループ制御（輻輳回避制御ループ）を採用する。交換器
が自己刻時加重式の公正な待ち行列によって規定される
順序でセルをスケジュールするとき、ネットワーク安定
性のような特性が立証され得ることは周知である。
は、トラフィックをスケジュールするために自己刻時加
重式の公正な待ち行列を適切に採用している。保証なし
のトラフィックは、供給源が送信する速度を制御するた
めにネットワークからのフィードバックが使用される閉
ループ制御（輻輳回避制御ループ）を採用する。交換器
が自己刻時加重式の公正な待ち行列によって規定される
順序でセルをスケジュールするとき、ネットワーク安定
性のような特性が立証され得ることは周知である。
【００４１】出力待ち行列において、次のセルを選択す
るために必要とされるすべての情報は、位置的に利用可
能である。しかし、本発明に従えば、入力待ち行列ポイ
ントにおいて、競合者は、多数の評価装置を横断して展
開される。自己刻時加重式の公正な待ち行列のステップ
を実現するため、各々の評価装置は、要求された出力ポ
ートに関連するシステム仮想時間を知ることが必要であ
り、同じ出力を要求する入力評価装置は、それらの関連
する入力待ち行列の先頭におけるパケットに関連する仮
想時間の順序でサービスされなければならない。同様
に、仮想時計の場合、仮想時間に関する仮想時計アルゴ
リズムの計算は評価装置に対して位置的であるデータの
みに依存するが、多数の評価装置からのパケットは、そ
れらのパケットが同じ出力に仕向けられているならば、
それらの仮想時間の順序でサービスされなければならな
い。
るために必要とされるすべての情報は、位置的に利用可
能である。しかし、本発明に従えば、入力待ち行列ポイ
ントにおいて、競合者は、多数の評価装置を横断して展
開される。自己刻時加重式の公正な待ち行列のステップ
を実現するため、各々の評価装置は、要求された出力ポ
ートに関連するシステム仮想時間を知ることが必要であ
り、同じ出力を要求する入力評価装置は、それらの関連
する入力待ち行列の先頭におけるパケットに関連する仮
想時間の順序でサービスされなければならない。同様
に、仮想時計の場合、仮想時間に関する仮想時計アルゴ
リズムの計算は評価装置に対して位置的であるデータの
みに依存するが、多数の評価装置からのパケットは、そ
れらのパケットが同じ出力に仕向けられているならば、
それらの仮想時間の順序でサービスされなければならな
い。
【００４２】優先権を備えた予約リングは、自己刻時加
重式の公正な待ち行列のために必要とされるシステム仮
想時間と通信するために、更に各々の評価装置の関連す
る待ち行列の先頭におけるパケットの仮想時間のベース
で評価装置を優先化するためにも必要とされる相関性を
提供することが可能であると判明している。鍵となる理
解は、優先権ビットの個数が十分に大きくなるとき、優
先権とタイムスタンプの間には僅かしか違いがないとい
うことである。各々の評価機構がその待ち行列の先頭に
おけるパケットに関する仮想終了時間を優先権フィール
ドに入力すると、優先権が増加された予約リングは最下
位の仮想終了時間を備えたｋパケットを選択することに
なる。このステップは、仮想時計と自己刻時加重式の公
正な待ち行列の両者におけるソーティング・ステップと
同等である。すべての評価機構がすべての要求をアービ
トレーション・プロセスの間に見るので、いずれの評価
機構もが、特定の出力に関連するシステム仮想時間（＝
先のサイクルにおいてその出力へのアクセスを許諾され
た最大仮想時間）を容易に発見することが可能であり、
それによって自己刻時加重式の公正な待ち行列のその他
の構成要素をも可能とするのである。
重式の公正な待ち行列のために必要とされるシステム仮
想時間と通信するために、更に各々の評価装置の関連す
る待ち行列の先頭におけるパケットの仮想時間のベース
で評価装置を優先化するためにも必要とされる相関性を
提供することが可能であると判明している。鍵となる理
解は、優先権ビットの個数が十分に大きくなるとき、優
先権とタイムスタンプの間には僅かしか違いがないとい
うことである。各々の評価機構がその待ち行列の先頭に
おけるパケットに関する仮想終了時間を優先権フィール
ドに入力すると、優先権が増加された予約リングは最下
位の仮想終了時間を備えたｋパケットを選択することに
なる。このステップは、仮想時計と自己刻時加重式の公
正な待ち行列の両者におけるソーティング・ステップと
同等である。すべての評価機構がすべての要求をアービ
トレーション・プロセスの間に見るので、いずれの評価
機構もが、特定の出力に関連するシステム仮想時間（＝
先のサイクルにおいてその出力へのアクセスを許諾され
た最大仮想時間）を容易に発見することが可能であり、
それによって自己刻時加重式の公正な待ち行列のその他
の構成要素をも可能とするのである。
【００４３】優先権ビットの個数が限定されているとす
れば、優先権へのタイムスタンプのマッピングは、タイ
ムスタンプが利用可能な優先権の個数よりも大きくなる
ことを理解しなければならない。実現可能なタイムスタ
ンプの範囲（最小から最大まで）が限定されているとす
れば、ＴＣＰデータ通信プロトコルにおけるシーケンス
数の循環のために使用される周知の技術が良好に機能す
る。特に、その実現可能な値が最大の実現可能な優先権
値の半分以下だけ異なる２つの優先権値がａ及びｂであ
るならば、２の補数計算が正しい答えを与える。
れば、優先権へのタイムスタンプのマッピングは、タイ
ムスタンプが利用可能な優先権の個数よりも大きくなる
ことを理解しなければならない。実現可能なタイムスタ
ンプの範囲（最小から最大まで）が限定されているとす
れば、ＴＣＰデータ通信プロトコルにおけるシーケンス
数の循環のために使用される周知の技術が良好に機能す
る。特に、その実現可能な値が最大の実現可能な優先権
値の半分以下だけ異なる２つの優先権値がａ及びｂであ
るならば、２の補数計算が正しい答えを与える。
【００４４】我々は、優先権空間を最大の相違の２倍に
形成し、即ち１ビット大きくすることによって、実現可
能な値が最大の実現可能な優先権の半分以下だけ異なる
ことを保証することができる。
形成し、即ち１ビット大きくすることによって、実現可
能な値が最大の実現可能な優先権の半分以下だけ異なる
ことを保証することができる。
【００４５】そのとき、各々の出力ポートに関しては、
ｔ最初がサービスされるべき次のパケットの時間であ
り、ｔ最終がサービスされることになる最後のパケット
に関連する時間である、２つの関連する時間： ｔ最初
及びｔ最終が存在する。ｔ最初とｔ最終の間の相違は、
ｂが優先権ビットの個数である場合に２ｂの半分より大
きいものではあり得ない。これは、その時間をモジュー
ロ２ｂに維持されるものとして見ることによって保証さ
れることが可能であり、更に続いて、いかなるオフセッ
ト（仮想時計又は加重される公正な待ち行列のそれぞれ
における時間速度又は時間加重のいずれかのパケット長
さ）も２ｂ−１より大きくないことを保証する。ＯＣ−
３速度（１４９．７６ｍｂｐｓ−ＳＯＮＥＴペイロード
速度）で稼働するＡＴＭリンクの場合、このリンクに
は、ほぼ３５３２０８セル／秒が存在する。６４Ｋｂｐ
ｓ（音声電話速度）回路（ＡＡＬタイプ１が使用される
ときほぼ１７４セル／秒）が維持されることを要する最
低の速度であるならば、最低速度に対する最高速度の比
率は２０２９、即ち１１ビットである。この比率は、仮
想時間の計算の間に付け加えられることになる最大のオ
フセットである。従って、１２ビットの優先権フィール
ドは、速度が６４Ｋｂｐｓからフルライン速度にまで及
ぶ回路に関連する仮想時間をコード化するために足る十
分なものである。
ｔ最初がサービスされるべき次のパケットの時間であ
り、ｔ最終がサービスされることになる最後のパケット
に関連する時間である、２つの関連する時間： ｔ最初
及びｔ最終が存在する。ｔ最初とｔ最終の間の相違は、
ｂが優先権ビットの個数である場合に２ｂの半分より大
きいものではあり得ない。これは、その時間をモジュー
ロ２ｂに維持されるものとして見ることによって保証さ
れることが可能であり、更に続いて、いかなるオフセッ
ト（仮想時計又は加重される公正な待ち行列のそれぞれ
における時間速度又は時間加重のいずれかのパケット長
さ）も２ｂ−１より大きくないことを保証する。ＯＣ−
３速度（１４９．７６ｍｂｐｓ−ＳＯＮＥＴペイロード
速度）で稼働するＡＴＭリンクの場合、このリンクに
は、ほぼ３５３２０８セル／秒が存在する。６４Ｋｂｐ
ｓ（音声電話速度）回路（ＡＡＬタイプ１が使用される
ときほぼ１７４セル／秒）が維持されることを要する最
低の速度であるならば、最低速度に対する最高速度の比
率は２０２９、即ち１１ビットである。この比率は、仮
想時間の計算の間に付け加えられることになる最大のオ
フセットである。従って、１２ビットの優先権フィール
ドは、速度が６４Ｋｂｐｓからフルライン速度にまで及
ぶ回路に関連する仮想時間をコード化するために足る十
分なものである。
【００４６】入力／出力待ち行列式交換器の場合、入力
待ち行列は、スピードアップ要因ｋによって乗算される
同等のライン速度を経験する。典型的には、入力におい
て待ち行列に入れられるセルの個数は、出力において待
ち行列に入れられるものよりも遥かに小さく、従って、
入力待ち行列におけるより少ない待機時間という結果に
なる。我々は、優先権ビットを僅かしか要求しないが最
悪でもジッタのための限定的な成果を産み出すことにな
るソーティング・ステップに対しての近似的な解決を説
明する。項目の収集物がキー空間の部分集合に基づいて
それらをバケットへ分割することによってソーティング
され得ることは周知である。完全なソーティングのため
には、この分割プロセスは、バケットにおいて再帰的に
実行されることを必要とする。この形態におけるソーテ
ィング・プロセスは、基数法分類として知られている。
レコードが完全にソーティングされることが必要とされ
ないならば、再帰的な基数法分類は、ほぼ同一の値であ
るがソーティングされた順序ではない項目をバケットに
包含させておいて、完了の前に終了されることも可能で
ある。一般的に、仮想的なパケット・スケジューリング
時間の近似的な順序付けは、サービス保証に関する従来
的な等級を満足させるに足る十分なものである。
待ち行列は、スピードアップ要因ｋによって乗算される
同等のライン速度を経験する。典型的には、入力におい
て待ち行列に入れられるセルの個数は、出力において待
ち行列に入れられるものよりも遥かに小さく、従って、
入力待ち行列におけるより少ない待機時間という結果に
なる。我々は、優先権ビットを僅かしか要求しないが最
悪でもジッタのための限定的な成果を産み出すことにな
るソーティング・ステップに対しての近似的な解決を説
明する。項目の収集物がキー空間の部分集合に基づいて
それらをバケットへ分割することによってソーティング
され得ることは周知である。完全なソーティングのため
には、この分割プロセスは、バケットにおいて再帰的に
実行されることを必要とする。この形態におけるソーテ
ィング・プロセスは、基数法分類として知られている。
レコードが完全にソーティングされることが必要とされ
ないならば、再帰的な基数法分類は、ほぼ同一の値であ
るがソーティングされた順序ではない項目をバケットに
包含させておいて、完了の前に終了されることも可能で
ある。一般的に、仮想的なパケット・スケジューリング
時間の近似的な順序付けは、サービス保証に関する従来
的な等級を満足させるに足る十分なものである。
【００４７】維持されることを要するタイムスタンプの
範囲は、仮想スケジューリング時間の計算が入力待ち行
列において所定のＶＣのために現在待機している第１の
セル即ちパケットに関してのみ為されることを必要とし
ていることを、注目することによって更に制限され得
る。これは、これがそうなることを以下の通りに論証す
る： 仮想時計の場合、仮想スケジューリング時間は、
既に待機しているこのＶＣのためのセルが存在しないな
らば、接続仮想時間（ＶＣＩ変換テーブルからの）と到
着時間の関数である。待機しているセルが存在するなら
ば、問題のセルの直前を先行するセルの仮想スケジュー
リング時間のみが関係する。リンクが過剰に予約を申し
込まれて（予約されたトラフィックに関しては不可能）
いない限り、仮想時間は、リアルタイムよりも大きいか
又は等しくなければならない。同様に、加重される公正
な待ち行列の場合も、多数のセルが単一のＶＣのために
待機しているとき、システム仮想時間は現在送信されて
いるセルの仮想時間にセットされるので、セルのための
仮想スケジューリング時間は、到着時間よりも大きいか
又は等しくなければならない。従って、それは、待ち行
列ポイントにおいて現在待機しているＶＣの最も古いセ
ルの仮想スケジューリング時間のみを維持することで十
分なのである。
範囲は、仮想スケジューリング時間の計算が入力待ち行
列において所定のＶＣのために現在待機している第１の
セル即ちパケットに関してのみ為されることを必要とし
ていることを、注目することによって更に制限され得
る。これは、これがそうなることを以下の通りに論証す
る： 仮想時計の場合、仮想スケジューリング時間は、
既に待機しているこのＶＣのためのセルが存在しないな
らば、接続仮想時間（ＶＣＩ変換テーブルからの）と到
着時間の関数である。待機しているセルが存在するなら
ば、問題のセルの直前を先行するセルの仮想スケジュー
リング時間のみが関係する。リンクが過剰に予約を申し
込まれて（予約されたトラフィックに関しては不可能）
いない限り、仮想時間は、リアルタイムよりも大きいか
又は等しくなければならない。同様に、加重される公正
な待ち行列の場合も、多数のセルが単一のＶＣのために
待機しているとき、システム仮想時間は現在送信されて
いるセルの仮想時間にセットされるので、セルのための
仮想スケジューリング時間は、到着時間よりも大きいか
又は等しくなければならない。従って、それは、待ち行
列ポイントにおいて現在待機しているＶＣの最も古いセ
ルの仮想スケジューリング時間のみを維持することで十
分なのである。
【００４８】自己刻時加重式の公正な待ち行列の場合、
各々の入力ポートは、各々の出力に関連するシステム仮
想時間を維持しなければならない。しかし、幸いなこと
に、所定の出力へのアクセスを許諾された最大の優先権
が、その出力に関連するシステム仮想時間の妥当な近似
値である。（この優先権は、バケット・ソーティングの
故に、即ち多数の時間が１つのバケットにマッピングさ
れるので、その仮想時間の推定値である）。従って、各
々の入力ポートは、上記の擬似コードで説明された比較
によって決定されるように、勝利するポートに関する最
大の優先権値が維持される、出力ポート番号によってイ
ンデックスされる配列を維持する。このようにして、こ
の優先権値は、優先権値への仮想時間のマッピングを決
定するためと、自己刻時式の公正な待ち行列のアルゴリ
ズムのためのシステム仮想時間を導き出すための両方に
使用される。
各々の入力ポートは、各々の出力に関連するシステム仮
想時間を維持しなければならない。しかし、幸いなこと
に、所定の出力へのアクセスを許諾された最大の優先権
が、その出力に関連するシステム仮想時間の妥当な近似
値である。（この優先権は、バケット・ソーティングの
故に、即ち多数の時間が１つのバケットにマッピングさ
れるので、その仮想時間の推定値である）。従って、各
々の入力ポートは、上記の擬似コードで説明された比較
によって決定されるように、勝利するポートに関する最
大の優先権値が維持される、出力ポート番号によってイ
ンデックスされる配列を維持する。このようにして、こ
の優先権値は、優先権値への仮想時間のマッピングを決
定するためと、自己刻時式の公正な待ち行列のアルゴリ
ズムのためのシステム仮想時間を導き出すための両方に
使用される。
【００４９】仮想時計の場合、接続仮想時間は、セル到
着時間と先の仮想スケジューリング時間のみに依存す
る。我々は、セル到着時間（インターフェースに対して
位置的である）と先の仮想スケジューリング時間（ＶＣ
情報についての一部として記憶される）を比較し、ＶＣ
の割当て速度によって決定される定数値を付け加えるこ
とによって、接続の仮想時間を計算する。優先権値は、
続いて、仮想スケジューリング時間割る２（基数）を取
り、関連する出力へのアクセスを先に許諾された最大の
優先権を付け加えることによって計算される。
着時間と先の仮想スケジューリング時間のみに依存す
る。我々は、セル到着時間（インターフェースに対して
位置的である）と先の仮想スケジューリング時間（ＶＣ
情報についての一部として記憶される）を比較し、ＶＣ
の割当て速度によって決定される定数値を付け加えるこ
とによって、接続の仮想時間を計算する。優先権値は、
続いて、仮想スケジューリング時間割る２（基数）を取
り、関連する出力へのアクセスを先に許諾された最大の
優先権を付け加えることによって計算される。
【００５０】自己刻時式の公正な待ち行列の場合、シス
テム仮想時間は、接続の仮想スケジューリング時間を計
算するように要求される。我々は、その出力ポートに関
するシステム仮想時間の推定値として、関連する出力へ
のアクセスを先に許諾された最大の優先権掛ける２（基
数）を使用する。ＶＣについて、ＶＣ情報についての一
部として記憶される、この接続における先のセルに関す
る仮想スケジューリング時間が与えられると、アービト
レーション・プロセスの残りは、上述したように進行す
る。
テム仮想時間は、接続の仮想スケジューリング時間を計
算するように要求される。我々は、その出力ポートに関
するシステム仮想時間の推定値として、関連する出力へ
のアクセスを先に許諾された最大の優先権掛ける２（基
数）を使用する。ＶＣについて、ＶＣ情報についての一
部として記憶される、この接続における先のセルに関す
る仮想スケジューリング時間が与えられると、アービト
レーション・プロセスの残りは、上述したように進行す
る。
【００５１】上記の関数は、ＶＣ毎のベースで入力待ち
行列へ出入りするようにセルを挿入しかつ取り出すため
の装備が形成されることを要求する。通常の熟練技術者
は、各々のリストが、処理されるべき次のセルであるリ
ストの先頭と、このＶＣに受け取られた次のセルにリン
クされることになる末尾とを有する（即ち、ＶＣ上をル
ーティングされる新しいセルは、リンクされたリストに
追加される）ようにした、ＶＣ毎にリンクされたセルの
リストをどのように維持するのか理解するであろう。
行列へ出入りするようにセルを挿入しかつ取り出すため
の装備が形成されることを要求する。通常の熟練技術者
は、各々のリストが、処理されるべき次のセルであるリ
ストの先頭と、このＶＣに受け取られた次のセルにリン
クされることになる末尾とを有する（即ち、ＶＣ上をル
ーティングされる新しいセルは、リンクされたリストに
追加される）ようにした、ＶＣ毎にリンクされたセルの
リストをどのように維持するのか理解するであろう。
【００５２】代替的に、入力／出力待ち行列式交換器の
目的のためには、完全にリンクされたリスト構造を維持
することは過剰であるかもしれない。これは２つの理由
で正しい： 第１に、我々は、ＶＣリストについてその
先頭にある１つのセル（最初の仮想スケジューリング時
間）のみを必要とし、第２に、入力待ち行列の寸法は、
おそらく小さいものであることになるからである。完全
にリンクされたリストを維持することに対する代替的な
アプローチは、入力待ち行列を２つの区域：セルがラン
ダムアクセスのためにロードされ記憶され得る待ち行列
の前部、及びＦＩＦＯ待ち行列として機能する後部に、
分割することによって結果を推定することである。限定
された前部区域は、その後、各々のセル時間を走査さ
れ、最小の仮想スケジューリング時間によってセルのた
めの線形時間走査を付与する；限定された前部区域の寸
法は、区域全体を走査するためにセル時間において十分
なクロックサイクルが存在するようにして選択される。
各々のセルに対するシーケンス番号の付加及び比較の中
への前記シーケンス番号の算入は、仮想回路のセルを順
序正しく維持するに足る十分なものである。通常の熟練
者は、そのようなアルゴリズムをどのように実現するの
か理解するであろう。
目的のためには、完全にリンクされたリスト構造を維持
することは過剰であるかもしれない。これは２つの理由
で正しい： 第１に、我々は、ＶＣリストについてその
先頭にある１つのセル（最初の仮想スケジューリング時
間）のみを必要とし、第２に、入力待ち行列の寸法は、
おそらく小さいものであることになるからである。完全
にリンクされたリストを維持することに対する代替的な
アプローチは、入力待ち行列を２つの区域：セルがラン
ダムアクセスのためにロードされ記憶され得る待ち行列
の前部、及びＦＩＦＯ待ち行列として機能する後部に、
分割することによって結果を推定することである。限定
された前部区域は、その後、各々のセル時間を走査さ
れ、最小の仮想スケジューリング時間によってセルのた
めの線形時間走査を付与する；限定された前部区域の寸
法は、区域全体を走査するためにセル時間において十分
なクロックサイクルが存在するようにして選択される。
各々のセルに対するシーケンス番号の付加及び比較の中
への前記シーケンス番号の算入は、仮想回路のセルを順
序正しく維持するに足る十分なものである。通常の熟練
者は、そのようなアルゴリズムをどのように実現するの
か理解するであろう。
【００５３】予約されたトラフィックに上位の優先権を
付与するために、我々は、仮想時間から独立しているロ
グ（優先権等級の数）ビットの優先権フィールドを有し
ている。先に説明した優先権ベースの予約リングをマル
チキー・ソーティングに拡大するためには余分のフィー
ルドが使用される。その方法は、当該分野における通常
の熟練者には熟知されているであろう。支持される２つ
の優先権等級が存在する場合、このフィールドは、１ビ
ットであり、ＳＲＢ及びＲＲＢと呼ばれることになる。
付与するために、我々は、仮想時間から独立しているロ
グ（優先権等級の数）ビットの優先権フィールドを有し
ている。先に説明した優先権ベースの予約リングをマル
チキー・ソーティングに拡大するためには余分のフィー
ルドが使用される。その方法は、当該分野における通常
の熟練者には熟知されているであろう。支持される２つ
の優先権等級が存在する場合、このフィールドは、１ビ
ットであり、ＳＲＢ及びＲＲＢと呼ばれることになる。
【００５４】出力のためのシステム仮想時間を計算する
ため、各々の入力は、予約リングを監視して、所定の出
力に関するｋ番目の最小の優先権を見つけなければなら
ない（その出力のためにｋと同じほど多くの要求が存在
するとしたならば）。我々は、各々のアービトレーショ
ン・ステップにおいて更新され得るｋ個の最小値の集合
としてこれを実現することが可能である： 最小優先権：ＩＮＴの配列［０．．ポート数−１，
０．．ｋ−１］； 更新されたこのサイクル：ＢＯＯＬの配列［０．．ポー
ト数−１，０．．ｋ−１］；−−へクリアされる−−各
々のアービトレーション・サイクルの開始において偽
（アービトレーションの初期設定） 各々のアービトレーション・ステップにおいて手順を遂
行せよ： ｋ番目の最小優先権（ＳＡ，ＳＰ）を計算せよ； 最小優先権の配列及び更新されたこのサイクルの配列を
更新するためである。自己刻時加重式の公正な待ち行列
が予約と予約なしの両方のトラフィックのために使用さ
れるならば、ｋ番目の最小優先権が予約と予約なしの両
方のトラフィック等級に関して計算されなければならな
い。しかし、我々は、予約されたトラフィック等級に関
する仮想時計を使用し、予約されたｋ番目の最小優先権
を計算する必要性を回避することになる。
ため、各々の入力は、予約リングを監視して、所定の出
力に関するｋ番目の最小の優先権を見つけなければなら
ない（その出力のためにｋと同じほど多くの要求が存在
するとしたならば）。我々は、各々のアービトレーショ
ン・ステップにおいて更新され得るｋ個の最小値の集合
としてこれを実現することが可能である： 最小優先権：ＩＮＴの配列［０．．ポート数−１，
０．．ｋ−１］； 更新されたこのサイクル：ＢＯＯＬの配列［０．．ポー
ト数−１，０．．ｋ−１］；−−へクリアされる−−各
々のアービトレーション・サイクルの開始において偽
（アービトレーションの初期設定） 各々のアービトレーション・ステップにおいて手順を遂
行せよ： ｋ番目の最小優先権（ＳＡ，ＳＰ）を計算せよ； 最小優先権の配列及び更新されたこのサイクルの配列を
更新するためである。自己刻時加重式の公正な待ち行列
が予約と予約なしの両方のトラフィックのために使用さ
れるならば、ｋ番目の最小優先権が予約と予約なしの両
方のトラフィック等級に関して計算されなければならな
い。しかし、我々は、予約されたトラフィック等級に関
する仮想時計を使用し、予約されたｋ番目の最小優先権
を計算する必要性を回避することになる。
【００５５】ｋ＝２の具体例の場合、ｋ番目の最小優先
権の計算の手順の具体例実行は： ｋ番目の最小優先権を計算せよ：手順（ＳＡ：ＩＮＴ
［０．．ポート数−１］），ＳＰ：ＩＮＴ［０．．優先
権レベル数−１］； ｛ 更新されたこのサイクルが［ＳＡ，０］でないならば、 ｛最小優先権［ＳＡ，０］←ＳＰ；更新されたこのサイ
クル［ＳＡ，０］←真；｝ほかに、更新されたこのサイ
クルが［ＳＡ，１］でないならば、 ｛最小優先権［ＳＡ，１］←ＳＰ；更新されたこのサイ
クル［ＳＡ，１］←真；｝ほかに、ＳＰ＜最小優先権
［ＳＡ，０］ならば、 最小優先権［ＳＡ，０］←ＳＰ ほかに、ＳＰ＜最小優先権［ＳＡ，１］ならば、 最小優先権［ＳＡ，１］←ＳＰ； ｝；−−ｋ番目の最小優先権の計算の具体例実行の終了 出力のためのシステム仮想時間ｊは、そのとき、以下に
よって与えられる： ｍａｘ（最小優先権［ｊ，０］，最小優先権［ｊ，
１］） 各々の評価装置において遂行される予約リング・アルゴ
リズムは、そのとき： 定数： Ｔ-1＝１； 予約トラフィック＝１を規定せよ；−−最上位の優先権
のトラフィック等級 予約なしトラフィック＝０を規定せよ； トラフィック等級数＝２を規定せよ；−−この具体例の
場合、我々は予約及び予約なしのみを支持する。 ポート評価機構についての位置的な変数： 最小優先権：ＩＮＴの配列［０．．ポート数−１，
０．．ｋ−１］； 更新されたこのサイクル：ＢＯＯＬ配列［０．．ポート
数−１，０．．ｋ−１］ ；ＲＡ：ＩＮＴ［０．．ポート数−１］； ＲＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＲＣ：ＢＯＯＬ； ＲＲＢ：ＩＮＴ［０．．．トラフィック等級数−１］； ＦＣ，Ｆ：ＢＯＯＬ；（Ｆ＝１＝＞アービトレーション
は喪失） インセッション：ＢＯＯＬ； カウンタ：ＩＮＴ［０．．ｋ−１］； アクティブ：ＢＯＯＬ ポート評価機構についてのシフトされた変数： ＳＡ：ＩＮＴ［０．．ポート数−１］； ＳＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＳＣ：ＢＯＯＬ； ＳＲＢ：ＩＮＴ［０．．．トラフィック等級数−１］； Ｔ：ＢＯＯＬ；（Ｔ＝０＝＞ポートは上にある） システムリセット： ＲＡ←ＳＡ←０； ＲＣ←ＳＣ←ＦＣ←Ｆ←Ｔ←インセッション←０； カウンタ←０； アクティブ←０； 最小優先権［＊，＊］←０； アービトレーションの開始： 予約された待ち行列にセルが存在するならば、最下位の
仮想スケジューリング時間を備えたセルを選択し、予約
された待ち行列からそれを取り除き、ほかに、予約なし
の待ち行列にセルが存在するならば、最下位の仮想スケ
ジューリング時間を備えたセルを選択し、予約なしの待
ち行列からそれを取り除くこと。予約された待ち行列に
関する仮想スケジューリング時間は、仮想時計アルゴリ
ズムに従って計算され得る。以下のアルゴリズムにおい
て、仮想時計は、各々の出力に関するシステム仮想時間
を維持する必要性を回避するために、予約されたトラフ
ィックに関するものと想定されている。予約なしの待ち
行列に関する仮想スケジューリング時間は自己刻時加重
式の公正な待ち行列に従って計算されるべきであり、出
力についての予約なしのトラフィックに関するシステム
仮想時間も計算されなければならない。 １）パケットがアービトレーションを求めて新たに提出
されたなら、［ＦＣ←０； アクティブ←１；］ ２）ＲＡ←ＳＡ←要求されたポート； ＳＰ←ＲＰ←要求された優先権；−−仮想時間から導き
出される。 ＲＣ←ＳＣ←ＦＣ； Ｆ←Ｔ←０； インセッション←１； カウンタ←０； 更新されたこのサイクル［＊，＊］←偽； ３）このポートがこのサイクルを活動中でないならば、
Ｔ←１； ４）ＳＲＢ←ＲＲＢ←セルが予約されたトラフィックな
らば予約トラフィック、 でなければ予約なしトラ
フィック； アービトレーション・ステップ： ＳＲＢでなければ、ｋ番目の最小優先権（ＳＡ，ＳＰ）
を計算せよ； （ＲＡ＝ＳＡ）ならば、 ｛ 事例： −− 上位の優先権トラフィック等級にあるか又はより
小さな優先権を備えているいずれかのもう１つのポート
が存在する。 （ＳＲＢ＞ＲＲＢ）又は（ＳＰ＜ＲＰ）：｛カウンタ＋
＋；カウンタのあふれにおいて，Ｆ←１；｝ −− 我々のアービトレーション・セッションの一部で
あり、同じ優先権を有し、同じトラフィック等級に所属
し、予約リングにおいてこのポートの上にある、もう１
つのポートが存在する。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（ＲＲＢ＝ＳＲ
Ｂ）かつ（Ｔ＝０）： ｛カウンタ＋＋；カウンタのあふれにおいて，Ｆ←
１；｝ −− 明白な競合者が、スイッチング構造内の下位レベ
ルにおけるポート、即ち非活動ポートにおいて、我々の
アービトレーション・セッションの一部であって、我々
と同じトラフィック等級及び同じ優先権にある。 （ＳＣ＝ＲＣ）かつ（Ｔ＝１）かつ（ＳＰ＝ＲＰ）かつ
（ＳＲＢ＝ＲＲＢ）： 空白； −− 明白な競合者が、我々より下位の優先権トラフィ
ック等級にあるか又は上位の優先権を有する。 （ＳＲＢ＜ＲＲＢ）又は（ＳＰ＞ＲＰ）：空白； −− 明白な競合者がこのアービトレーション・セッシ
ョンの一部ではない。 （ＲＣ＝１）かつ（ＳＣ＝０）かつ（ＳＰ＝ＲＰ）かつ
（ＳＲＢ＝ＲＲＢ）： 空白； −− このポートはこのアービトレーション・セッショ
ンにおける参加者ではない。このセッション内にｋ以上
の有効な参加者が存在するならばチェックせよ。（ＲＣ
＝０）かつ（ＳＣ＝１）かつ（ＳＰ＝ＲＰ）かつ（ＳＲ
Ｂ＝ＲＲＢ）： ｛インセッション←０；カウンタ＋＋；カウンタのあふ
れにおいて，Ｆ←１｝； 事例終了； ＦＣ←インセッション及びＦ （（ａ）セッションにお
ける参加者の＃、プラス（ｂ）セッションの一部ではな
いがアービトレーションされた出力ポートを要求してい
て評価機構の上にある入力ポートの＃の和がｋより大き
いならば、Ｆは「１」へセットされたことに留意せ
よ）。 ｝； 仕上げ： Ｆ＝０かつアクティブ＝１ならば、ポートカウンタにお
けるパケット（許諾＝１）を送れ； 一旦、許諾が送られてしまうと、アクティブ←０。
権の計算の手順の具体例実行は： ｋ番目の最小優先権を計算せよ：手順（ＳＡ：ＩＮＴ
［０．．ポート数−１］），ＳＰ：ＩＮＴ［０．．優先
権レベル数−１］； ｛ 更新されたこのサイクルが［ＳＡ，０］でないならば、 ｛最小優先権［ＳＡ，０］←ＳＰ；更新されたこのサイ
クル［ＳＡ，０］←真；｝ほかに、更新されたこのサイ
クルが［ＳＡ，１］でないならば、 ｛最小優先権［ＳＡ，１］←ＳＰ；更新されたこのサイ
クル［ＳＡ，１］←真；｝ほかに、ＳＰ＜最小優先権
［ＳＡ，０］ならば、 最小優先権［ＳＡ，０］←ＳＰ ほかに、ＳＰ＜最小優先権［ＳＡ，１］ならば、 最小優先権［ＳＡ，１］←ＳＰ； ｝；−−ｋ番目の最小優先権の計算の具体例実行の終了 出力のためのシステム仮想時間ｊは、そのとき、以下に
よって与えられる： ｍａｘ（最小優先権［ｊ，０］，最小優先権［ｊ，
１］） 各々の評価装置において遂行される予約リング・アルゴ
リズムは、そのとき： 定数： Ｔ-1＝１； 予約トラフィック＝１を規定せよ；−−最上位の優先権
のトラフィック等級 予約なしトラフィック＝０を規定せよ； トラフィック等級数＝２を規定せよ；−−この具体例の
場合、我々は予約及び予約なしのみを支持する。 ポート評価機構についての位置的な変数： 最小優先権：ＩＮＴの配列［０．．ポート数−１，
０．．ｋ−１］； 更新されたこのサイクル：ＢＯＯＬ配列［０．．ポート
数−１，０．．ｋ−１］ ；ＲＡ：ＩＮＴ［０．．ポート数−１］； ＲＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＲＣ：ＢＯＯＬ； ＲＲＢ：ＩＮＴ［０．．．トラフィック等級数−１］； ＦＣ，Ｆ：ＢＯＯＬ；（Ｆ＝１＝＞アービトレーション
は喪失） インセッション：ＢＯＯＬ； カウンタ：ＩＮＴ［０．．ｋ−１］； アクティブ：ＢＯＯＬ ポート評価機構についてのシフトされた変数： ＳＡ：ＩＮＴ［０．．ポート数−１］； ＳＰ：ＩＮＴ［０．．．優先権レベル数−１］； ＳＣ：ＢＯＯＬ； ＳＲＢ：ＩＮＴ［０．．．トラフィック等級数−１］； Ｔ：ＢＯＯＬ；（Ｔ＝０＝＞ポートは上にある） システムリセット： ＲＡ←ＳＡ←０； ＲＣ←ＳＣ←ＦＣ←Ｆ←Ｔ←インセッション←０； カウンタ←０； アクティブ←０； 最小優先権［＊，＊］←０； アービトレーションの開始： 予約された待ち行列にセルが存在するならば、最下位の
仮想スケジューリング時間を備えたセルを選択し、予約
された待ち行列からそれを取り除き、ほかに、予約なし
の待ち行列にセルが存在するならば、最下位の仮想スケ
ジューリング時間を備えたセルを選択し、予約なしの待
ち行列からそれを取り除くこと。予約された待ち行列に
関する仮想スケジューリング時間は、仮想時計アルゴリ
ズムに従って計算され得る。以下のアルゴリズムにおい
て、仮想時計は、各々の出力に関するシステム仮想時間
を維持する必要性を回避するために、予約されたトラフ
ィックに関するものと想定されている。予約なしの待ち
行列に関する仮想スケジューリング時間は自己刻時加重
式の公正な待ち行列に従って計算されるべきであり、出
力についての予約なしのトラフィックに関するシステム
仮想時間も計算されなければならない。 １）パケットがアービトレーションを求めて新たに提出
されたなら、［ＦＣ←０； アクティブ←１；］ ２）ＲＡ←ＳＡ←要求されたポート； ＳＰ←ＲＰ←要求された優先権；−−仮想時間から導き
出される。 ＲＣ←ＳＣ←ＦＣ； Ｆ←Ｔ←０； インセッション←１； カウンタ←０； 更新されたこのサイクル［＊，＊］←偽； ３）このポートがこのサイクルを活動中でないならば、
Ｔ←１； ４）ＳＲＢ←ＲＲＢ←セルが予約されたトラフィックな
らば予約トラフィック、 でなければ予約なしトラ
フィック； アービトレーション・ステップ： ＳＲＢでなければ、ｋ番目の最小優先権（ＳＡ，ＳＰ）
を計算せよ； （ＲＡ＝ＳＡ）ならば、 ｛ 事例： −− 上位の優先権トラフィック等級にあるか又はより
小さな優先権を備えているいずれかのもう１つのポート
が存在する。 （ＳＲＢ＞ＲＲＢ）又は（ＳＰ＜ＲＰ）：｛カウンタ＋
＋；カウンタのあふれにおいて，Ｆ←１；｝ −− 我々のアービトレーション・セッションの一部で
あり、同じ優先権を有し、同じトラフィック等級に所属
し、予約リングにおいてこのポートの上にある、もう１
つのポートが存在する。 （ＳＣ＝ＲＣ）かつ（ＳＰ＝ＲＰ）かつ（ＲＲＢ＝ＳＲ
Ｂ）かつ（Ｔ＝０）： ｛カウンタ＋＋；カウンタのあふれにおいて，Ｆ←
１；｝ −− 明白な競合者が、スイッチング構造内の下位レベ
ルにおけるポート、即ち非活動ポートにおいて、我々の
アービトレーション・セッションの一部であって、我々
と同じトラフィック等級及び同じ優先権にある。 （ＳＣ＝ＲＣ）かつ（Ｔ＝１）かつ（ＳＰ＝ＲＰ）かつ
（ＳＲＢ＝ＲＲＢ）： 空白； −− 明白な競合者が、我々より下位の優先権トラフィ
ック等級にあるか又は上位の優先権を有する。 （ＳＲＢ＜ＲＲＢ）又は（ＳＰ＞ＲＰ）：空白； −− 明白な競合者がこのアービトレーション・セッシ
ョンの一部ではない。 （ＲＣ＝１）かつ（ＳＣ＝０）かつ（ＳＰ＝ＲＰ）かつ
（ＳＲＢ＝ＲＲＢ）： 空白； −− このポートはこのアービトレーション・セッショ
ンにおける参加者ではない。このセッション内にｋ以上
の有効な参加者が存在するならばチェックせよ。（ＲＣ
＝０）かつ（ＳＣ＝１）かつ（ＳＰ＝ＲＰ）かつ（ＳＲ
Ｂ＝ＲＲＢ）： ｛インセッション←０；カウンタ＋＋；カウンタのあふ
れにおいて，Ｆ←１｝； 事例終了； ＦＣ←インセッション及びＦ （（ａ）セッションにお
ける参加者の＃、プラス（ｂ）セッションの一部ではな
いがアービトレーションされた出力ポートを要求してい
て評価機構の上にある入力ポートの＃の和がｋより大き
いならば、Ｆは「１」へセットされたことに留意せ
よ）。 ｝； 仕上げ： Ｆ＝０かつアクティブ＝１ならば、ポートカウンタにお
けるパケット（許諾＝１）を送れ； 一旦、許諾が送られてしまうと、アクティブ←０。
【００５６】図８は、その２つのバニヤン・ネットワー
ク４３及び４４を図２で示されたように備えた構造４１
のように、２つのルーティング・ネットワーク（ｋ＝
２）を有する自動ルーティング・非ブロッキング式スイ
ッチング構造に関して、参照番号４６で示されたような
形式の予約リングによって実行されるアービトレーショ
ンを概略的に示している。この簡略化された具体例で
は、スイッチング構造は、パケットヘッダに包含される
出力ポートアドレス即ち宛先をベースとして、４つの入
力ポート、ＩｎＰｏｒｔ０−ＩｎＰｏｒｔ３からのパケ
ットを、４つの出力ポート、ＯｕｔＰｏｒｔ０−Ｏｕｔ
Ｐｏｒｔ３の中の指定されたものへルーティングする。
予約リングは、各々のアービトレーション・サイクルの
間に、スイッチング構造の入力ポートのすべてをアービ
トレーションして、同じ出力ポートにアドレスされたパ
ケットの間において発生するいかなる競合をも解決す
る。競合を完全に解決するためにマルチサイクル・アー
ビトレーション・セッションが求められるかもしれない
が、ｋ個までの競合するパケットのために競合が解決さ
れるときには、アービトレーション・セッションの最後
のサイクルを例外として（即ち残留する競合者）、競合
は、ｋ個の競合するパケットのために各々のアービトレ
ーション・サイクルにおいて解決される。従って、予約
リングは、アービトレーションされたパケットを各々の
アービトレーション・サイクルの終結時にスイッチング
構造の中へ解放し、各々のアービトレーション・サイク
ルの直後には交換サイクルが随伴される。
ク４３及び４４を図２で示されたように備えた構造４１
のように、２つのルーティング・ネットワーク（ｋ＝
２）を有する自動ルーティング・非ブロッキング式スイ
ッチング構造に関して、参照番号４６で示されたような
形式の予約リングによって実行されるアービトレーショ
ンを概略的に示している。この簡略化された具体例で
は、スイッチング構造は、パケットヘッダに包含される
出力ポートアドレス即ち宛先をベースとして、４つの入
力ポート、ＩｎＰｏｒｔ０−ＩｎＰｏｒｔ３からのパケ
ットを、４つの出力ポート、ＯｕｔＰｏｒｔ０−Ｏｕｔ
Ｐｏｒｔ３の中の指定されたものへルーティングする。
予約リングは、各々のアービトレーション・サイクルの
間に、スイッチング構造の入力ポートのすべてをアービ
トレーションして、同じ出力ポートにアドレスされたパ
ケットの間において発生するいかなる競合をも解決す
る。競合を完全に解決するためにマルチサイクル・アー
ビトレーション・セッションが求められるかもしれない
が、ｋ個までの競合するパケットのために競合が解決さ
れるときには、アービトレーション・セッションの最後
のサイクルを例外として（即ち残留する競合者）、競合
は、ｋ個の競合するパケットのために各々のアービトレ
ーション・サイクルにおいて解決される。従って、予約
リングは、アービトレーションされたパケットを各々の
アービトレーション・サイクルの終結時にスイッチング
構造の中へ解放し、各々のアービトレーション・サイク
ルの直後には交換サイクルが随伴される。
【００５７】より詳細には、アービトレーション・セッ
ションは、ＯｕｔＰｏｒｔ３にアドレスされるＩｎＰｏ
ｒｔ０、ＩｎＰｏｒｔ１、及びＩｎＰｏｒｔ３のための
ＨＯＱパケットによって、更にはＯｕｔＰｏｒｔ０にア
ドレスされるＩｎＰｏｒｔ０のためのＨＯＱパケットに
よって開始されるかもしれない。これは新しいアービト
レーション・セッションであると想定されることになる
（即ち、いずれのパケットも進行中のアービトレーショ
ン・セッションを受けていない）。従って、予約リング
の評価機構は、すべてが、アービトレーション・セッシ
ョンのためにそれらの状態制御ロジックによって初期化
される。この初期設定プロセスの結果として、スイッチ
ング構造の入力ポートの各々に関する評価機構は、その
特定の入力ポートにおけるＨＯＱパケットがその要求さ
れたアドレスレジスタＲＡｘの中へ更にそのシフトされ
たアドレスレジスタＳＡｘの中へルーティングされコピ
ーされることになる、出力ポートのアドレスを有する。
更に、各々の評価機構は、その要求された優先権ＲＰｘ
及びシフトされた優先権ＳＰｘのレジスタにパケットの
優先権（仮想タイムスタンプに等しい）をロードし、そ
の要求された予約ビットＲＲＢｘ及びシフトされた予約
ビットＳＲＢｘにパケットのトラフィック等級をロード
する。入力ポートのすべては、このアービトレーション
・セッションの間たまたま活動的であるので、各々の評
価機構のインセッション・ビットは、真（「１」）状態
へセットされる。更になお、これが新しいアービトレー
ション・セッションであるので、各々の評価機構は、そ
のカウンタＣＮＴＲをクリアさせ、その競合に関係する
すべてのビットＦ，ＦＣ，ＲＣ及びＳＣを、その競合ベ
クトルビットＴと共に偽（「０」）状態へリセットす
る。
ションは、ＯｕｔＰｏｒｔ３にアドレスされるＩｎＰｏ
ｒｔ０、ＩｎＰｏｒｔ１、及びＩｎＰｏｒｔ３のための
ＨＯＱパケットによって、更にはＯｕｔＰｏｒｔ０にア
ドレスされるＩｎＰｏｒｔ０のためのＨＯＱパケットに
よって開始されるかもしれない。これは新しいアービト
レーション・セッションであると想定されることになる
（即ち、いずれのパケットも進行中のアービトレーショ
ン・セッションを受けていない）。従って、予約リング
の評価機構は、すべてが、アービトレーション・セッシ
ョンのためにそれらの状態制御ロジックによって初期化
される。この初期設定プロセスの結果として、スイッチ
ング構造の入力ポートの各々に関する評価機構は、その
特定の入力ポートにおけるＨＯＱパケットがその要求さ
れたアドレスレジスタＲＡｘの中へ更にそのシフトされ
たアドレスレジスタＳＡｘの中へルーティングされコピ
ーされることになる、出力ポートのアドレスを有する。
更に、各々の評価機構は、その要求された優先権ＲＰｘ
及びシフトされた優先権ＳＰｘのレジスタにパケットの
優先権（仮想タイムスタンプに等しい）をロードし、そ
の要求された予約ビットＲＲＢｘ及びシフトされた予約
ビットＳＲＢｘにパケットのトラフィック等級をロード
する。入力ポートのすべては、このアービトレーション
・セッションの間たまたま活動的であるので、各々の評
価機構のインセッション・ビットは、真（「１」）状態
へセットされる。更になお、これが新しいアービトレー
ション・セッションであるので、各々の評価機構は、そ
のカウンタＣＮＴＲをクリアさせ、その競合に関係する
すべてのビットＦ，ＦＣ，ＲＣ及びＳＣを、その競合ベ
クトルビットＴと共に偽（「０」）状態へリセットす
る。
【００５８】アービトレーション・プロセスのステップ
０において、各々の評価機構は、そのシフトされたアド
レスレジスタＳＡｘに記憶されたアドレス、そのシフト
された競合フラッグビットＳＣ、そのシフトされた優先
権ＳＰｘ、及びそのシフトされた予約ビットＳＲＢｘ
を、下方へ閉ループ・ラウンドロビン順序で、予約リン
グの次の下位の評価機構の中へシフトする。これが閉ル
ープ・シフトであるので、最下位の評価機構（即ちＩｎ
Ｐｏｒｔ３のための評価機構）に関するシフトされたア
ドレス、シフトされた競合フラッグビット、シフトされ
た優先権及びシフトされた予約ビットは、最上位の評価
機構（即ちＩｎＰｏｒｔ０のための評価機構）の中へシ
フトされる。同時に、真（「１」）の競合ベクトルビッ
トはその最上位の評価機構の中へシフトされ、既存の競
合ベクトルビットは次の下位の隣接する評価機構の中へ
開ループ様式で下方にシフトされる（即ち、最下位の評
価機構からの競合ベクトルビットは落される）。
０において、各々の評価機構は、そのシフトされたアド
レスレジスタＳＡｘに記憶されたアドレス、そのシフト
された競合フラッグビットＳＣ、そのシフトされた優先
権ＳＰｘ、及びそのシフトされた予約ビットＳＲＢｘ
を、下方へ閉ループ・ラウンドロビン順序で、予約リン
グの次の下位の評価機構の中へシフトする。これが閉ル
ープ・シフトであるので、最下位の評価機構（即ちＩｎ
Ｐｏｒｔ３のための評価機構）に関するシフトされたア
ドレス、シフトされた競合フラッグビット、シフトされ
た優先権及びシフトされた予約ビットは、最上位の評価
機構（即ちＩｎＰｏｒｔ０のための評価機構）の中へシ
フトされる。同時に、真（「１」）の競合ベクトルビッ
トはその最上位の評価機構の中へシフトされ、既存の競
合ベクトルビットは次の下位の隣接する評価機構の中へ
開ループ様式で下方にシフトされる（即ち、最下位の評
価機構からの競合ベクトルビットは落される）。
【００５９】シフトオペレーションに続いて、各々の評
価機構は、その要求されたアドレスレジスタＲＡｘ内の
アドレスを、そのシフトされたアドレスレジスタＳＡｘ
内のアドレスとの同等性で比較する。それらの２つのア
ドレスが異なっていると評価機構が決定するならば、そ
れはこれ以上の処置を取らない（ＩｎＰｏｒｔ２及びＩ
ｎＰｏｒｔ３に関する評価機構の状態を参照するこ
と）。他方、その要求されたアドレスとその中へシフト
されたアドレスとが同じであると評価機構が決定するな
らば、それは、その入力ポートにおけるパケットがもう
１つの入力ポートにおけるパケットと競合しているかも
しれないと結論する。産物の優先権値及びトラフィック
形式は、競合するパケットのレベルを増大させる。我々
は、ＲＰｘ及びＳＰｘ及びＲＲＢｘ及びＳＲＢｘを比較
して、シフトされた要求が下位であるか、上位である
か、それとも同じ優先権であるかを決定する。優先権が
同じであれば、それらのパケットの間に実際的な競合が
存在することを確認するために、評価機構は、その要求
された競合ビットＲＣ及びシフトされた競合ビットＳＣ
の状態を同等性に関して比較する。それらの２つのビッ
トが同じ状態（両方ともが偽（「０」）又は真
（「１」））を有するならば、評価機構は、その競合ベ
クトルビットＴの状態をチェックして、評価機構がサー
ビスしている入力ポートの上又は下のいずれの入力ポー
トに競合するパケットが存在しているのかを決定する。
競合者が下位の入力ポートにあるならば（真（「１」）
状態にある競合ベクトルビット）、評価機構に直接的な
処置は何も要求されない。他方、競合者が上位の入力ポ
ートにあると評価機構が結論するならば（まだ偽
（「０」）状態にある競合ベクトルビット）、評価機構
は、そのカウンタＣＮＴＲを増分し、競合が解決された
という事実を競合者に報告する。
価機構は、その要求されたアドレスレジスタＲＡｘ内の
アドレスを、そのシフトされたアドレスレジスタＳＡｘ
内のアドレスとの同等性で比較する。それらの２つのア
ドレスが異なっていると評価機構が決定するならば、そ
れはこれ以上の処置を取らない（ＩｎＰｏｒｔ２及びＩ
ｎＰｏｒｔ３に関する評価機構の状態を参照するこ
と）。他方、その要求されたアドレスとその中へシフト
されたアドレスとが同じであると評価機構が決定するな
らば、それは、その入力ポートにおけるパケットがもう
１つの入力ポートにおけるパケットと競合しているかも
しれないと結論する。産物の優先権値及びトラフィック
形式は、競合するパケットのレベルを増大させる。我々
は、ＲＰｘ及びＳＰｘ及びＲＲＢｘ及びＳＲＢｘを比較
して、シフトされた要求が下位であるか、上位である
か、それとも同じ優先権であるかを決定する。優先権が
同じであれば、それらのパケットの間に実際的な競合が
存在することを確認するために、評価機構は、その要求
された競合ビットＲＣ及びシフトされた競合ビットＳＣ
の状態を同等性に関して比較する。それらの２つのビッ
トが同じ状態（両方ともが偽（「０」）又は真
（「１」））を有するならば、評価機構は、その競合ベ
クトルビットＴの状態をチェックして、評価機構がサー
ビスしている入力ポートの上又は下のいずれの入力ポー
トに競合するパケットが存在しているのかを決定する。
競合者が下位の入力ポートにあるならば（真（「１」）
状態にある競合ベクトルビット）、評価機構に直接的な
処置は何も要求されない。他方、競合者が上位の入力ポ
ートにあると評価機構が結論するならば（まだ偽
（「０」）状態にある競合ベクトルビット）、評価機構
は、そのカウンタＣＮＴＲを増分し、競合が解決された
という事実を競合者に報告する。
【００６０】このステップ及び比較プロセスは、各々の
アービトレーション・サイクルに関して少なくともＮ−
１回（ここで、Ｎは入力ポートの数である）繰り返され
る。いずれかの評価機構のカウンタＣＮＴＲがそのプロ
セスのいずれかのステップの間にあふれるならば、その
評価機構に関する留保競合フラッグビットＦは、真
（「１」）状態へセットされ、それによって、その評価
機構の競合フラッグビットＦＣをも真（「１」）状態へ
セットすることになる。
アービトレーション・サイクルに関して少なくともＮ−
１回（ここで、Ｎは入力ポートの数である）繰り返され
る。いずれかの評価機構のカウンタＣＮＴＲがそのプロ
セスのいずれかのステップの間にあふれるならば、その
評価機構に関する留保競合フラッグビットＦは、真
（「１」）状態へセットされ、それによって、その評価
機構の競合フラッグビットＦＣをも真（「１」）状態へ
セットすることになる。
【００６１】所望されるならば、アービトレーション・
サイクルの終結の信号を送るために補足的なステップ・
オペレーションが実行されても構わない。アービトレー
ション・サイクルの終結において、評価機構は、それら
の留保競合ビットＦがまだ偽である場合に限って、真
（「１」）許諾信号をそれらのそれぞれの入力ポートに
返還する。そのような許諾を受け取ったいずれの入力ポ
ートも、そのＨＯＱパケットをスイッチング構造の中へ
解放し、指定された出力ポートへルーティングさせる。
理解されるであろうが、各々の評価機構は、その留保競
合ビットＦをもその関連する入力ポートに返還する。従
って、入力ポートが偽（「０」）の許諾及び真
（「１」）の留保状態ビットを同時に受け取るならば、
入力ポートは、その現行のＨＯＱパケットを次のアービ
トレーション・サイクルのために保持する。
サイクルの終結の信号を送るために補足的なステップ・
オペレーションが実行されても構わない。アービトレー
ション・サイクルの終結において、評価機構は、それら
の留保競合ビットＦがまだ偽である場合に限って、真
（「１」）許諾信号をそれらのそれぞれの入力ポートに
返還する。そのような許諾を受け取ったいずれの入力ポ
ートも、そのＨＯＱパケットをスイッチング構造の中へ
解放し、指定された出力ポートへルーティングさせる。
理解されるであろうが、各々の評価機構は、その留保競
合ビットＦをもその関連する入力ポートに返還する。従
って、入力ポートが偽（「０」）の許諾及び真
（「１」）の留保状態ビットを同時に受け取るならば、
入力ポートは、その現行のＨＯＱパケットを次のアービ
トレーション・サイクルのために保持する。
【００６２】アービトレーション・セッションの第２及
び後続のアービトレーション・サイクルは、第１のもの
と同様である。即ち、評価機構内に記憶される要求され
たアドレス及び要求された競合フラッグビットは、アド
レス及び競合状態データの２次元配列を提供し、これに
対して、循環するシフトされたアドレス及びシフトされ
た競合フラッグビットによって提供されるアドレス及び
状態データが入力ポートのあらゆる対に関して同等性を
比較されるのである。しかし、アービトレーション・セ
ッションを完了させるために補足的なアービトレーショ
ン・サイクルが要求されるときには必ず、そのカウンタ
ＣＮＴＲをあふれさせた（図８を参照）いずれかの評価
機構における先行するアービトレーション・サイクルの
完了に先立って、競合フラッグビットＦＣが真
（「１」）状態へセットされる。このフラッグビットＦ
Ｃは、続いて、次のアービトレーション・サイクルのた
めのその初期設定（図を参照）の間に、その評価機構の
要求された競合ビットＲＣ及びシフトされた競合ビット
ＳＣの中へコピーされ、それによって、未解決の競合が
アービトレーション・セッションの後続のサイクルの間
に頂部から底部へのラウンドロビン順序で解決され続け
ることを保証することになる。
び後続のアービトレーション・サイクルは、第１のもの
と同様である。即ち、評価機構内に記憶される要求され
たアドレス及び要求された競合フラッグビットは、アド
レス及び競合状態データの２次元配列を提供し、これに
対して、循環するシフトされたアドレス及びシフトされ
た競合フラッグビットによって提供されるアドレス及び
状態データが入力ポートのあらゆる対に関して同等性を
比較されるのである。しかし、アービトレーション・セ
ッションを完了させるために補足的なアービトレーショ
ン・サイクルが要求されるときには必ず、そのカウンタ
ＣＮＴＲをあふれさせた（図８を参照）いずれかの評価
機構における先行するアービトレーション・サイクルの
完了に先立って、競合フラッグビットＦＣが真
（「１」）状態へセットされる。このフラッグビットＦ
Ｃは、続いて、次のアービトレーション・サイクルのた
めのその初期設定（図を参照）の間に、その評価機構の
要求された競合ビットＲＣ及びシフトされた競合ビット
ＳＣの中へコピーされ、それによって、未解決の競合が
アービトレーション・セッションの後続のサイクルの間
に頂部から底部へのラウンドロビン順序で解決され続け
ることを保証することになる。
【００６３】要求されたアドレスとその中へシフトされ
たアドレスの間に同等性が存在することを発見する評価
機構は、それが、シフトされたアドレスには真
（「１」）のシフトされた競合フラッグビットＳＣが随
伴されていることと、それ自体の要求された競合フラッ
グビットＲＣが偽であることを発見するならば、そのイ
ンセッション・ビットを偽（「０」）状態へリセットす
る。
たアドレスの間に同等性が存在することを発見する評価
機構は、それが、シフトされたアドレスには真
（「１」）のシフトされた競合フラッグビットＳＣが随
伴されていることと、それ自体の要求された競合フラッ
グビットＲＣが偽であることを発見するならば、そのイ
ンセッション・ビットを偽（「０」）状態へリセットす
る。
【００６４】本発明はバッチャ／バニヤンＡＴＭスイッ
チング構造のためのアービトレーション・プロセスを特
に参照して説明されてきたが、それがクロスバー・アー
キテクチャを有するもののようなＡＴＭスイッチング構
造のその他の形式のためのアービタにおいて採用され得
ることは明白であろう。幾つかのＡＴＭスイッチング用
途に関しては、クロスバー・アーキテクチャの交換器構
造が好適である。
チング構造のためのアービトレーション・プロセスを特
に参照して説明されてきたが、それがクロスバー・アー
キテクチャを有するもののようなＡＴＭスイッチング構
造のその他の形式のためのアービタにおいて採用され得
ることは明白であろう。幾つかのＡＴＭスイッチング用
途に関しては、クロスバー・アーキテクチャの交換器構
造が好適である。
【００６５】更に一般的に、熟練技能者は、本発明の多
くの機構がＩＰ（インターネット・プロトコル）ネット
ワーク及びフレームリレー・ネットワークのようなパケ
ット交換式ネットワークのその他の形式に関するアービ
トレーション分散型多重化に対して適用可能であること
を認識するであろう。従って、「アービトレーション分
散型多重化ポイント」を、アービタの制御を受けて１つ
又はそれ以上の出力に対して複数の入力の多重化された
アクセスを提供し、このアービタが、続いて、入力を横
断して分散される入力待ち行列の中に存在するアクセス
要求の間をアービトレーションするようにしたシステム
又はサブシステム（本文では、集合的に「システム」と
呼ばれた）であると定義することが適切である。
くの機構がＩＰ（インターネット・プロトコル）ネット
ワーク及びフレームリレー・ネットワークのようなパケ
ット交換式ネットワークのその他の形式に関するアービ
トレーション分散型多重化に対して適用可能であること
を認識するであろう。従って、「アービトレーション分
散型多重化ポイント」を、アービタの制御を受けて１つ
又はそれ以上の出力に対して複数の入力の多重化された
アクセスを提供し、このアービタが、続いて、入力を横
断して分散される入力待ち行列の中に存在するアクセス
要求の間をアービトレーションするようにしたシステム
又はサブシステム（本文では、集合的に「システム」と
呼ばれた）であると定義することが適切である。
【図１】 階層的なＡＴＭネットワークを概略的に示し
ている。
ている。
【図２】 ＡＴＭ交換器を概略的に示している。
【図３】 ＡはＡＴＭセルのための通常のフォーマット
を示している。ＢはＡＴＭセルの典型的な交換器ヘッダ
を示している。
を示している。ＢはＡＴＭセルの典型的な交換器ヘッダ
を示している。
【図４】 バッチャ・ソーティング要素を概略的に示し
ている。
ている。
【図５】 バッチャ・ソーティング要素のオペレーショ
ンを示す有限状態機械である。
ンを示す有限状態機械である。
【図６】 図４で示された形式のソーティング要素の再
帰的な組合せから構成されるバッチャ・ソーティング・
ネットワークを概略的に示している。
帰的な組合せから構成されるバッチャ・ソーティング・
ネットワークを概略的に示している。
【図７】 バニヤン・ルーティング・ネットワークを概
略的に示している。
略的に示している。
【図８】 本発明を実行するものとして適切である予約
リングの簡略化された概略図である。
リングの簡略化された概略図である。
２１ ネットワーク、２２ 交換器、２３ 交換器、２
４ 交換器、２５ 交換器、２７ ＡＴＭセル、３１
供給元、３２ 供給元、３３ 宛先、４１ バッチャ／
バニヤン・ネットワーク、４２ バッチャ・ソーテイン
グ・ネットワーク、４３ バニヤン・ルーテイング交換
器、４４ バニヤン・ルーテイング交換器、４５ バッ
ファ、４６ 予約リング、４８ コピーネットワーク、
５０ 記憶装置、５１ バッファ、５２ バッファ、５
３ ＶＣＩ交換機構、５４ ＶＣＩテーブル参照用記憶
装置、６２ ソーテイング要素、６５ バッチャ・ソー
テイング・ネットワーク、７１ バニヤン・ルーテイン
グ・ネットワーク、７２ スイッチング要素、７５ 線
形収縮配列
４ 交換器、２５ 交換器、２７ ＡＴＭセル、３１
供給元、３２ 供給元、３３ 宛先、４１ バッチャ／
バニヤン・ネットワーク、４２ バッチャ・ソーテイン
グ・ネットワーク、４３ バニヤン・ルーテイング交換
器、４４ バニヤン・ルーテイング交換器、４５ バッ
ファ、４６ 予約リング、４８ コピーネットワーク、
５０ 記憶装置、５１ バッファ、５２ バッファ、５
３ ＶＣＩ交換機構、５４ ＶＣＩテーブル参照用記憶
装置、６２ ソーテイング要素、６５ バッチャ・ソー
テイング・ネットワーク、７１ バニヤン・ルーテイン
グ・ネットワーク、７２ スイッチング要素、７５ 線
形収縮配列
Claims (1)
- 【請求項１】 ｋ≧１であるｋ個にまで達する異なった
入力への所定等級のサービスに関するパケットを、前記
入力におけるパケットのために潜在的に多数である入力
によって作られたサービス要求に答えて、所定の出力へ
同時にルーティングするように構成された有限帯域幅分
散型多重化システムであって；各々の前記入力は、前記
出力へパケットを供給するために前記帯域幅の予め定め
られた持ち分を割り当てられ、かつサービス許諾を留保
されている前記パケットに関して少なくとも１つの記憶
待ち行列を有するようにした前記多重化システムにおい
て：前記パケットの間におけるスケジューリングの衝突
を解決するための、次のステップを含む方法：前記入力
によってそれらの受領の際に作られた各々のサービス要
求に、（ｉ）要求を作る入力を一意に識別する識別子に
よって、更に（ｉｉ）仮想終了時間によってラベル付け
し、前記仮想終了時間は、要求を作る入力に割り当てら
れた帯域幅の持ち分に従って加重されるオフセットを加
算することによって現行の仮想時間から計算されるよう
にし；ラベル付けされたサービス要求を分散型待ち行列
に入力し；新しい要求が前記待ち行列へ入力される度
に、それらのそれぞれの仮想終了時間に従って、ラベル
付けされた要求を前記待ち行列内においてソーティング
し、ラベル付けされた要求を仮想終了時間の昇順で組織
化するようにし；前記多重化システムの各々のサイクル
の間に、サービスに関する前記待ち行列から初めのｋ個
までのラベル付けされた要求を取り出すようにする。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US576099 | 1984-02-01 | ||
| US08/576,099 US5689508A (en) | 1995-12-21 | 1995-12-21 | Reservation ring mechanism for providing fair queued access in a fast packet switch networks |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186706A true JPH09186706A (ja) | 1997-07-15 |
| JP3787011B2 JP3787011B2 (ja) | 2006-06-21 |
Family
ID=24302985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33132096A Expired - Fee Related JP3787011B2 (ja) | 1995-12-21 | 1996-12-11 | パケットの間におけるスケジューリングの衝突を解決するための方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5689508A (ja) |
| JP (1) | JP3787011B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8085784B2 (en) | 2003-01-21 | 2011-12-27 | Sony Corporation | Data transmitting apparatus and data transmitting method |
| CN112573074A (zh) * | 2019-09-30 | 2021-03-30 | 坎德拉（深圳）科技创新有限公司 | 一种分拣设备的调度方法、主控设备以及货物分拣系统 |
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|---|---|---|---|---|
| JP3435244B2 (ja) * | 1995-02-03 | 2003-08-11 | 株式会社東芝 | 通信制御装置 |
| KR0175486B1 (ko) * | 1995-12-22 | 1999-04-01 | 양승택 | 비동기전달모드 간격제어기의 재방출간격 제어방법 |
| GB2308959A (en) * | 1995-12-29 | 1997-07-09 | Ericsson Telefon Ab L M | Data switching apparatus with fair queuing |
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| US6128278A (en) * | 1996-08-30 | 2000-10-03 | Mmc Networks, Inc. | Cell queuing in ATM switches |
| JP3742481B2 (ja) * | 1996-11-18 | 2006-02-01 | 富士通株式会社 | 固定長セル取扱式交換機及び固定長セルの読み出し速度制御方法 |
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