JPH0918014A - Semiconductor dynamic quantity sensor and manufacture thereof - Google Patents

Semiconductor dynamic quantity sensor and manufacture thereof

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JPH0918014A
JPH0918014A JP7161064A JP16106495A JPH0918014A JP H0918014 A JPH0918014 A JP H0918014A JP 7161064 A JP7161064 A JP 7161064A JP 16106495 A JP16106495 A JP 16106495A JP H0918014 A JPH0918014 A JP H0918014A
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JP
Japan
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thin film
semiconductor
movable part
movable
forming
Prior art date
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Application number
JP7161064A
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Japanese (ja)
Inventor
Kazuhiro Tsuruta
和弘 鶴田
Toshimasa Yamamoto
山本  敏雅
Nobuyuki Kato
信之 加藤
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Denso Corp
Original Assignee
NipponDenso Co Ltd
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Publication date
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Publication of JPH0918014A publication Critical patent/JPH0918014A/en
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Abstract

PURPOSE: To provide a manufacturing method of a semiconductor dynamic quantity sensor which can improve the step coverage, etc. CONSTITUTION: A recessed part 2 is formed on the surface of a silicon substrate 1, a silicon oxide film 34 is formed on the bottom face of the recessed part 2 as a sacrificial layer, and at the same time, a polysilicon thin film 36, which is a thin film for formation of a movable part, is formed thereon. A microscopic process is conducted using a resist 39 which is arranged on the whole surface of the silicon substrate 1, and the silicon oxide film 34 located under the polysilicon thin film 36 is removed. A movable part is arranged in the recessed part 2 provided on the surface of the silicon substrate 1, a movable part of beam construction is arranged on the upper part of the silicon substrate 1 in the recessed part 2 leaving the prescribed interval, and the movable part is deformed by the action of dynamic quantity.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、加速度、ヨーレー
ト、振動等の力学量を検出する半導体力学量センサに係
り、より詳しくは、基板上に梁構造の可動部を有する半
導体力学量センサ及びその製造方法に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor dynamic quantity sensor for detecting a mechanical quantity such as acceleration, yaw rate, vibration, and more particularly, to a semiconductor dynamic quantity sensor having a beam-structure movable part on a substrate and the same. The present invention relates to a manufacturing method.

【0002】[0002]

【従来の技術】近年、半導体加速度センサの小型化、低
価格化の要望が高まっている。このために特表平4−5
04003号公報にポリシリコンを電極として用いた差
動容量式半導体加速度センサが示されている。この種の
センサを図18,19を用いて説明する。図18にセン
サの平面図を示すとともに、図19に図18のI−I断
面図を示す。
2. Description of the Related Art In recent years, there has been an increasing demand for downsizing and cost reduction of semiconductor acceleration sensors. For this purpose, special table 4-5
JP 04003 discloses a differential capacitance type semiconductor acceleration sensor using polysilicon as electrodes. This type of sensor will be described with reference to FIGS. FIG. 18 shows a plan view of the sensor, and FIG. 19 shows a sectional view taken along line I-I of FIG.

【0003】シリコン基板115の上方には所定間隔を
隔てて梁構造の可動部116が配置されている。ポリシ
リコン薄膜よりなる可動部116は、梁部121,12
2と重り部123と可動電極部124とからなる。可動
部116はアンカー部117,118,119,120
によりシリコン基板115の上面に固定されている。つ
まり、アンカー部117,118,119,120から
梁部121,122が延設され、この梁部121,12
2に重り部123が支持されている。この重り部123
には可動電極部124が突設されている。一方、シリコ
ン基坂115上には、1つの可動電極部124に対し固
定電極125が2つ対向するように配置されている。そ
して、シリコン基板115の表面に平行な方向(図29
にYで示す)に加速度が加わった場合、可動電極部12
4と固定電極125との間の静電容量において片側の静
電容量は増え、もう一方は減る構造となっている。
A movable part 116 having a beam structure is arranged above the silicon substrate 115 at a predetermined interval. The movable part 116 made of a polysilicon thin film has the beam parts 121, 12
2, the weight portion 123, and the movable electrode portion 124. The movable part 116 is an anchor part 117, 118, 119, 120.
Is fixed on the upper surface of the silicon substrate 115. That is, the beam portions 121, 122 are extended from the anchor portions 117, 118, 119, 120, and the beam portions 121, 12
The weight portion 123 is supported by the second portion. This weight portion 123
A movable electrode portion 124 is provided so as to project. On the other hand, on the silicon substrate 115, two fixed electrodes 125 are arranged so as to face one movable electrode portion 124. Then, the direction parallel to the surface of the silicon substrate 115 (see FIG.
When the acceleration is applied to the movable electrode section 12
The capacitance between the fixed electrode 125 and the fixed electrode 125 increases on one side and decreases on the other side.

【0004】このセンサの製造は、図20に示すよう
に、シリコン基板115の上にシリコン酸化膜等の犠牲
層126を形成するとともに犠牲層126におけるアン
カー部となる箇所に開口部127を形成する。その後、
図21に示すように、犠牲層126の上に可動部116
となるポリシリコン薄膜128を成膜し、所望のパター
ン形状にする。引き続き、エッチング液にてポリシリコ
ン薄膜128の下の犠牲層126を除去し、図22に示
すように、可動部116をシリコン基板115の上方に
所定間隔を隔てて配置する。
In the manufacture of this sensor, as shown in FIG. 20, a sacrifice layer 126 such as a silicon oxide film is formed on a silicon substrate 115, and an opening 127 is formed in the sacrifice layer 126 at a location to be an anchor portion. . afterwards,
As shown in FIG. 21, the movable portion 116 is formed on the sacrificial layer 126.
Then, a polysilicon thin film 128 is formed to have a desired pattern shape. Subsequently, the sacrificial layer 126 under the polysilicon thin film 128 is removed with an etching solution, and the movable portions 116 are arranged above the silicon substrate 115 with a predetermined space therebetween, as shown in FIG.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、このよ
うな構成の半導体加速度センサにおいては、図19に示
すように、梁構造体の機械的強度を維持するため、及
び、可動部116とシリコン基板115とで所定の間隔
(エアギャップ)Laを維持するため、可動部116の
膜厚taと前記間隔Laとを合わせた厚さは2μm以上
に達し、特に検出した電流を処理する回路が同一半導体
基板上に形成されている場合には、可動部116の形成
領域と周辺回路形成領域には大きな段差が発生する。そ
して、図23に示すように、基板115上にレジストを
配置すると、ポリシリコン薄膜128(可動部形成用薄
膜)と犠牲層126との合計値だけレジストに段差がで
き、その段差として許容されるのは2μm以下であり、
本センサのように2μm以上の段差がある場合には所望
の微細パターンが形成できない。つまり、半導体装置を
形成するには通常、半導体集積回路を形成する、いわゆ
る半導体微細加工技術が用いられ、微細パターン形成に
はフォトリソグラフィ技術が使われる。しかし、この微
細パターン形成にマスク材料として用いられるレジスト
の厚さは通常2μm以下であり、半導体表面にこのレジ
スト以上の厚さの段差が存在すると、このレジストが半
導体基板上に均一に塗布できず所望の微細パターンが形
成できない問題があった。尚、図23には、周辺回路に
おけるMOSトランジスタに配線をパターニングする場
合を示す。
However, in the semiconductor acceleration sensor having such a configuration, as shown in FIG. 19, in order to maintain the mechanical strength of the beam structure, the movable portion 116 and the silicon substrate 115. In order to maintain a predetermined interval (air gap) La at, the total thickness of the film thickness ta of the movable portion 116 and the interval La reaches 2 μm or more, and in particular, a semiconductor substrate having the same circuit for processing the detected current is the same. When it is formed on the upper side, a large step is generated between the formation region of the movable portion 116 and the peripheral circuit formation region. Then, as shown in FIG. 23, when a resist is arranged on the substrate 115, a step difference is formed in the resist by the total value of the polysilicon thin film 128 (movable part forming thin film) and the sacrifice layer 126, and the step is allowed. Is less than 2 μm,
When there is a step of 2 μm or more like this sensor, a desired fine pattern cannot be formed. That is, a so-called semiconductor fine processing technique for forming a semiconductor integrated circuit is usually used for forming a semiconductor device, and a photolithography technique is used for forming a fine pattern. However, the thickness of the resist used as a mask material for forming this fine pattern is usually 2 μm or less, and if there is a step with a thickness greater than this resist on the semiconductor surface, this resist cannot be applied uniformly on the semiconductor substrate. There is a problem that a desired fine pattern cannot be formed. Note that FIG. 23 shows a case where a wiring is patterned in the MOS transistor in the peripheral circuit.

【0006】このための対策として、レジストを厚くす
る方法もあるが、この時にはμmオーダーの微細なパタ
ーンが形成できない。このように、前記半導体加速度セ
ンサの製造工程において2μm以上の段差が発生すると
所望の微細なパターンが形成できず、小型で安価な加速
度センサが実現できない。
As a countermeasure for this, there is a method of thickening the resist, but at this time, a fine pattern of the order of μm cannot be formed. Thus, if a step of 2 μm or more occurs in the manufacturing process of the semiconductor acceleration sensor, a desired fine pattern cannot be formed, and a small and inexpensive acceleration sensor cannot be realized.

【0007】そこで、この発明の目的は、製造プロセス
でのステップカバレッジの向上等を図ることができる半
導体力学量センサ及びその製造方法を提供することにあ
る。
Therefore, an object of the present invention is to provide a semiconductor dynamic quantity sensor and a method of manufacturing the same, which can improve step coverage in the manufacturing process.

【0008】[0008]

【課題を解決するための手段】請求項1に記載の発明
は、半導体基板と、前記半導体基板の上方に所定の間隔
を隔てて配置され、力学量の作用に伴い変位する、薄膜
よりなる梁構造の可動部とを備えた半導体力学量センサ
であって、前記半導体基板の表面に凹部を設け、この凹
部内に前記可動部を配置した半導体力学量センサをその
要旨とする。
According to a first aspect of the present invention, there is provided a beam composed of a semiconductor substrate and a thin film beam which is disposed above the semiconductor substrate with a predetermined distance and which is displaced by the action of a mechanical quantity. A semiconductor dynamic quantity sensor having a movable part having a structure, in which a concave part is provided on a surface of the semiconductor substrate, and the movable part is arranged in the concave part.

【0009】請求項2に記載の発明は、半導体基板と、
前記半導体基板の上方に所定の間隔を隔てて配置され、
力学量の作用に伴い変位する、薄膜よりなる梁構造の可
動部とを備えた半導体力学量センサの製造方法であっ
て、半導体基板の表面に凹部を形成する第1工程と、前
記凹部の底面に犠牲層を形成するとともにその上に可動
部形成用薄膜を形成する第2工程と、前記凹部内にのみ
前記犠牲層および可動部形成用薄膜を残した状態で、半
導体基板の全面に配置したレジストを用いた微細加工を
施す第3工程と、前記可動部形成用薄膜の下の犠牲層を
除去する第4工程とを備えた半導体力学量センサの製造
方法をその要旨とする。
The invention according to claim 2 is a semiconductor substrate,
Disposed above the semiconductor substrate at a predetermined interval,
A method for manufacturing a semiconductor mechanical quantity sensor, comprising: a movable part having a beam structure made of a thin film, which is displaced by the action of a mechanical quantity; a first step of forming a concave part on a surface of a semiconductor substrate; and a bottom surface of the concave part. A second step of forming a sacrificial layer on the substrate and forming a thin film for forming a movable portion thereon; and disposing the sacrificial layer and the thin film for forming a movable portion only in the recess, and disposing the sacrificial layer on the entire surface of the semiconductor substrate. The gist is a method for manufacturing a semiconductor dynamical amount sensor, which includes a third step of performing fine processing using a resist and a fourth step of removing a sacrificial layer under the thin film for forming a movable portion.

【0010】請求項3に記載の発明は、請求項2に記載
の発明において、前記凹部の深さをDμmとし、前記犠
牲層の厚さをt1μmとし、前記可動部形成用薄膜の厚
さをt2μmとしたとき、 t1+t2−C≦D≦t1+t2+C ただし、Cは2μm を満足するようにした半導体力学量センサの製造方法を
その要旨とする。
According to a third aspect of the present invention, in the second aspect of the invention, the depth of the recess is D μm, the thickness of the sacrificial layer is t1 μm, and the thickness of the thin film for forming the movable portion is When t2 μm is set, t1 + t2−C ≦ D ≦ t1 + t2 + C However, the gist is a method of manufacturing a semiconductor mechanical quantity sensor in which C satisfies 2 μm.

【0011】請求項4に記載の発明は、請求項2に記載
の発明において、前記凹部の深さをDμmとし、前記犠
牲層の厚さをt1μmとし、前記可動部形成用薄膜の厚
さをt2μmとしたとき、 (t1+t2)/2≦D を満足するようにした半導体力学量センサの製造方法を
その要旨とする。
According to a fourth aspect of the present invention, in the second aspect of the present invention, the depth of the concave portion is D μm, the thickness of the sacrificial layer is t1 μm, and the thickness of the movable portion forming thin film is The gist is a method of manufacturing a semiconductor dynamical quantity sensor that satisfies (t1 + t2) / 2 ≦ D 2 when t2 μm.

【0012】請求項5に記載の発明は、請求項2に記載
の発明において、前記凹部の側壁を斜状とした半導体力
学量センサの製造方法をその要旨とする。
A fifth aspect of the present invention is, in the second aspect, a gist of a method of manufacturing a semiconductor dynamical quantity sensor in which a side wall of the recess is inclined.

【0013】[0013]

【作用】請求項1に記載の発明によれば、凹部内に可動
部が配置され、その深さ分だけ可動部の上面が低くな
り、可動部の高さと凹部以外の基板表面の高さとが近づ
く。つまり、より高さが接近して平坦化が図られる。そ
の結果、製造プロセスでのステップカバレッジの向上等
が図られる。
According to the invention as set forth in claim 1, the movable portion is arranged in the concave portion, and the upper surface of the movable portion is lowered by the depth thereof, so that the height of the movable portion and the height of the substrate surface other than the concave portion are Get closer. That is, the heights are closer to each other and flattening is achieved. As a result, step coverage in the manufacturing process can be improved.

【0014】請求項2に記載の発明によれば、第1工程
により、半導体基板の表面に凹部が形成され、第2工程
により、凹部の底面に犠牲層が形成されるとともにその
上に可動部形成用薄膜が形成され、第3工程により、凹
部内にのみ犠牲層および可動部形成用薄膜を残した状態
で、半導体基板の全面に配置したレジストを用いた微細
加工が施される。このとき、凹部内に犠牲層と可動部形
成用薄膜とが配置されているので、凹部が無い場合に比
べ、凹部の深さ分だけ犠牲層と可動部形成用薄膜とが下
方に位置し、可動部形成領域とそれ以外の領域との間の
段差は小さくなっており、レジストの段差も小さくて済
む。よって、薄いレジストを使用して高精度なフォト工
程にて高精度な配線等を行うことができる。
According to the second aspect of the present invention, the concave portion is formed on the surface of the semiconductor substrate by the first step, and the sacrificial layer is formed on the bottom surface of the concave portion by the second step, and the movable portion is formed thereon. A thin film for formation is formed, and in the third step, fine processing is performed using a resist arranged on the entire surface of the semiconductor substrate with the sacrificial layer and the thin film for forming the movable portion left only in the recess. At this time, since the sacrificial layer and the movable portion forming thin film are arranged in the concave portion, the sacrificial layer and the movable portion forming thin film are positioned below by the depth of the concave portion as compared with the case where there is no concave portion, Since the step between the movable portion forming area and the other area is small, the step of the resist can be small. Therefore, it is possible to perform highly accurate wiring and the like in a highly accurate photo process using a thin resist.

【0015】第4工程により、可動部形成用薄膜の下の
犠牲層が除去され、半導体基板の上方に所定の間隔を隔
てて梁構造の可動部が配置される。請求項3に記載の発
明によれば、請求項2に記載の発明の作用に加え、凹部
の深さをDμmとし、犠牲層の厚さをt1μmとし、可
動部形成用薄膜の厚さをt2μmとしたとき、 t1+t2−C≦D≦t1+t2+C ただし、Cは2μm を満足させることにより、凹部内での可動部形成用薄膜
の上面と、凹部以外の領域との段差が2μm以内とな
り、レジストの段差も2μm以内となり、容易に所望の
微細パターニングを行うことができる。
In the fourth step, the sacrificial layer under the movable portion forming thin film is removed, and the movable portion having the beam structure is arranged above the semiconductor substrate with a predetermined space. According to the invention described in claim 3, in addition to the effect of the invention described in claim 2, the depth of the concave portion is D μm, the thickness of the sacrificial layer is t 1 μm, and the thickness of the thin film for forming the movable portion is t 2 μm. Then, t1 + t2-C ≦ D ≦ t1 + t2 + C However, if C satisfies 2 μm, the step between the upper surface of the thin film for forming the movable part and the area other than the recess in the recess is within 2 μm, and the step of the resist is Is within 2 μm, and desired fine patterning can be easily performed.

【0016】請求項4に記載の発明によれば、請求項2
に記載の発明の作用に加え、凹部の深さをDμmとし、
犠牲層の厚さをt1μmとし、可動部形成用薄膜の厚さ
をt2μmとしたとき、 (t1+t2)/2≦D を満足させることにより、凹部を含めた基板の表面に犠
牲層を成膜する際の段差Dを、より小さくでき、かつ、
可動部形成領域において犠牲層および可動部形成用薄膜
を配置したことによる段差(t1+t2)を、より小さ
くできる。
According to the invention described in claim 4, claim 2 is provided.
In addition to the effect of the invention described in (1), the depth of the recess is Dμm,
When the thickness of the sacrificial layer is t1 μm and the thickness of the movable part forming thin film is t2 μm, the sacrificial layer is formed on the surface of the substrate including the recesses by satisfying (t1 + t2) / 2 ≦ D. The step D at that time can be made smaller, and
The step (t1 + t2) due to the disposition of the sacrificial layer and the thin film for forming the movable part in the movable part formation region can be further reduced.

【0017】請求項5に記載の発明によれば、請求項2
に記載の発明の作用に加え、基板の表面に犠牲層を成膜
するとき、及び、その上に可動部形成用薄膜を成膜する
ときに、凹部の側壁が斜状となっているのでステップカ
バレッジの向上が図られる。
According to the invention of claim 5, claim 2
In addition to the function of the invention described in step 1, when the sacrificial layer is formed on the surface of the substrate and when the thin film for forming the movable portion is formed on the sacrificial layer, the side wall of the concave portion is inclined. The coverage is improved.

【0018】[0018]

【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。本実施例の半導体加速度センサは、
エアギャップ型のMISトランジスタ構造となってい
る。図1は、本実施例の半導体加速度センサの平面図を
示す。又、図2には図1のA−A断面を示す。図1にお
いて、シリコン基板1上に可動部形成領域(センサエレ
メント形成領域)Z1と信号処理等を行う周辺回路形成
領域Z2とを有しており、図2においては、可動部形成
領域Z1の断面と周辺回路形成領域Z2のMOSトラン
ジスタの断面を併せて模式的に示している。
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. The semiconductor acceleration sensor of this embodiment is
It has an air gap type MIS transistor structure. FIG. 1 shows a plan view of the semiconductor acceleration sensor of this embodiment. Further, FIG. 2 shows a cross section taken along the line AA of FIG. In FIG. 1, a movable portion forming region (sensor element forming region) Z1 and a peripheral circuit forming region Z2 for performing signal processing and the like are provided on a silicon substrate 1. In FIG. 2, a cross section of the movable portion forming region Z1 is shown. And a cross section of the MOS transistor in the peripheral circuit formation region Z2 are also schematically shown.

【0019】半導体基板としてのP型シリコン基板1の
表面において可動部形成領域Z1には凹部2が形成され
ている。この凹部2は図1に示すように平面的には四角
形状をなし、図2に示すようにその深さはDとなってい
る。本実施例では、凹部2の深さDは1.5μmとなっ
ている。又、凹部2の側壁は斜状となっている。そし
て、このシリコン基板1での凹部2の周辺領域が周辺回
路形成領域Z2となっている。
A recess 2 is formed in the movable portion forming region Z1 on the surface of the P-type silicon substrate 1 as a semiconductor substrate. The recess 2 has a quadrangular shape in plan view as shown in FIG. 1 and has a depth D as shown in FIG. In this embodiment, the depth D of the recess 2 is 1.5 μm. Moreover, the side wall of the recess 2 is inclined. The peripheral region of the recess 2 in the silicon substrate 1 is the peripheral circuit formation region Z2.

【0020】P型シリコン基板1上の可動部形成領域Z
1には絶縁膜3,4,5が形成され、絶縁膜3,4,5
はSiO2 、Si3 4 等よりなる。凹部2の底面にお
けるシリコン基板1(絶縁膜5)上には、ポリシリコン
薄膜よりなる可動部6が設けられている。本実施例では
可動部6の厚さが2μmとなっている。可動部6は、梁
部7,8,9,10と重り部11と可動ゲート電極部1
2,13を備えている。可動部6は、アンカー部14,
15,16,17にて基板1と固定され、基板1の上方
において所定の間隔(エアギャップ)を隔てて配置され
ている。本実施例では、間隔(エアギャップ)は0.5
μmとなっている。
A movable part forming region Z on the P-type silicon substrate 1.
Insulating films 3, 4, and 5 are formed on
Is made of SiO 2 , Si 3 N 4 or the like. A movable part 6 made of a polysilicon thin film is provided on the silicon substrate 1 (insulating film 5) on the bottom surface of the recess 2. In this embodiment, the thickness of the movable portion 6 is 2 μm. The movable portion 6 includes beams 7, 8, 9, 10, a weight portion 11, and a movable gate electrode portion 1.
2 and 13 are provided. The movable part 6 includes an anchor part 14,
It is fixed to the substrate 1 at 15, 16 and 17, and is arranged above the substrate 1 with a predetermined gap (air gap). In this embodiment, the interval (air gap) is 0.5.
μm.

【0021】この可動部6(薄膜)は、下側に配置した
犠牲層を除去することによりシリコン基板1の上方に犠
牲層の厚さ分だけの間隔を隔てて配置されたものであ
る。より詳しくは、可動部形成領域Z1において絶縁膜
4の上にはポリシリコン層18が配置され、そのポリシ
リコン層18上にアンカー部14,15,16,17が
設けられている。このアンカー部14,15,16,1
7から帯状の梁部7,8,9,10が延び、この梁部
7,8,9,10に四角形状の重り部11が支持されて
いる。重り部11には相反する方向に可動ゲート電極部
12,13が突設されている。可動部6(可動ゲート電
極部12,13)は基板1の表面に垂直および平行な方
向にそれぞれ変位できるようになっている。そして、図
1において、X+ ,X- で示す方向(基板表面に平行な
方向)と、図2でZで示す方向(基板表面に垂直な方
向)が加速度検出方向となる。
The movable part 6 (thin film) is arranged above the silicon substrate 1 by removing the sacrifice layer arranged on the lower side with a gap corresponding to the thickness of the sacrifice layer. More specifically, the polysilicon layer 18 is disposed on the insulating film 4 in the movable portion formation region Z1, and the anchor portions 14, 15, 16, 17 are provided on the polysilicon layer 18. This anchor part 14, 15, 16, 1
Band-shaped beam parts 7, 8, 9, 10 extend from 7, and square-shaped weight parts 11 are supported by the beam parts 7, 8, 9, 10. The weight portion 11 is provided with movable gate electrode portions 12 and 13 in opposite directions. The movable portion 6 (movable gate electrode portions 12 and 13) can be displaced in directions perpendicular to and parallel to the surface of the substrate 1. Then, the directions indicated by X + and X in FIG. 1 (directions parallel to the substrate surface) and the direction indicated by Z in FIG. 2 (directions perpendicular to the substrate surface) are acceleration detection directions.

【0022】又、ポリシリコン層18は、可動部形成領
域Z1の外へ引き出されている。一方、図2に示すよう
に、可動部6の可動ゲート電極部13の下方におけるシ
リコン基板1には、可動ゲート電極部13の両側にN型
不純物拡散層よりなる第1のソース電極19と第1のド
レイン電極20とが形成されている。この電極19,2
0は長方形状をなし、加速度検出方向X+ ,X- に延び
ている。同様に、可動部6の可動ゲート電極部12の下
方におけるシリコン基板1には、可動ゲート電極部12
の両側にN型不純物拡散層よりなる第2のソース電極2
1と第2のドレイン電極22とが形成されている。この
電極21,22は長方形状をなし、加速度検出方向
+ ,X- に延びている。尚、電極19〜22は、例え
ば砒素等を注入することにより形成したものである。
Further, the polysilicon layer 18 is drawn out of the movable portion forming region Z1. On the other hand, as shown in FIG. 2, in the silicon substrate 1 below the movable gate electrode portion 13 of the movable portion 6, the first source electrode 19 and the first source electrode 19 made of an N-type impurity diffusion layer are formed on both sides of the movable gate electrode portion 13. One drain electrode 20 is formed. This electrode 19,2
0 has a rectangular shape and extends in the acceleration detection directions X + and X . Similarly, the movable gate electrode portion 12 is formed on the silicon substrate 1 below the movable gate electrode portion 12 of the movable portion 6.
The second source electrode 2 made of an N-type impurity diffusion layer on both sides of the
1 and a second drain electrode 22 are formed. The electrodes 21 and 22 have a rectangular shape and extend in the acceleration detection directions X + and X . The electrodes 19 to 22 are formed by implanting arsenic, for example.

【0023】周辺回路形成領域Z2には、MOSFET
等を含む複数のトランジスタ等からなる回路が形成され
ている。図2においては、ソース電極23とドレイン電
極24とゲート酸化膜25を介したポリシリコンゲート
電極26とを有するMOSFETを示す。周辺回路形成
領域Z2においては、微細なアルミ配線(金属配線)4
0のパターンが形成され、このアルミ配線40によりソ
ース電極23、ドレイン電極24、ポリシリコン層18
等の配線がなされている。
In the peripheral circuit formation region Z2, MOSFETs are provided.
A circuit including a plurality of transistors including the above is formed. FIG. 2 shows a MOSFET having a source electrode 23, a drain electrode 24, and a polysilicon gate electrode 26 with a gate oxide film 25 interposed therebetween. In the peripheral circuit formation region Z2, fine aluminum wiring (metal wiring) 4
0 pattern is formed, and the aluminum wiring 40 causes the source electrode 23, the drain electrode 24, and the polysilicon layer 18 to be formed.
Etc. are wired.

【0024】図1に示すように、各ソース・ドレイン電
極19〜22はそれぞれ周辺回路形成領域Z2まで拡散
層として延びており、周辺回路形成領域Z2内の回路に
接続されている。
As shown in FIG. 1, each of the source / drain electrodes 19 to 22 extends as a diffusion layer to the peripheral circuit forming region Z2 and is connected to a circuit in the peripheral circuit forming region Z2.

【0025】又、図2に示すように、基板1の表面は、
シリコン窒化膜よりなる表面保護膜(パッシベーション
膜)27にて覆われている。ただし、可動部形成領域Z
1においては表面保護膜27は無く可動部6が変位可能
となっている。又、可動部6の上面は表面保護膜27の
上面よりも下方に位置している。表面保護膜27の上に
は、可動部形成領域Z1での開口部を塞ぐように保護キ
ャップ28が設けられている。保護キャップ28はガラ
ス板材等よりなり、表面保護膜27の上面と保護キャッ
プ28の下面とは密着した状態で固定されている。この
保護キャップ28によりダイシングの際に可動部6が水
流や水圧から保護される。又、保護キャップ28により
基板1全体を樹脂モールドできるようになっている。
Further, as shown in FIG. 2, the surface of the substrate 1 is
It is covered with a surface protection film (passivation film) 27 made of a silicon nitride film. However, the movable part forming area Z
In No. 1, the surface protection film 27 is not provided and the movable portion 6 can be displaced. Further, the upper surface of the movable portion 6 is located below the upper surface of the surface protective film 27. A protective cap 28 is provided on the surface protective film 27 so as to close the opening in the movable portion forming region Z1. The protective cap 28 is made of a glass plate material or the like, and the upper surface of the surface protective film 27 and the lower surface of the protective cap 28 are fixed in close contact with each other. The protective cap 28 protects the movable portion 6 from water flow and water pressure during dicing. Further, the protective cap 28 allows the entire substrate 1 to be resin-molded.

【0026】次に、本加速度センサの作動を説明する。
可動ゲート電極部12,13と、シリコン基板1上のソ
ース電極19,21およびドレイン電極20,22とに
より、いわゆる電界効果型トランジスタ(FET)を構
成している。ソース電極とドレイン電極との間および可
動ゲート電極部12,13とシリコン基板1との間に電
圧を印加すると、ソース電極とドレイン電極との間のシ
リコン基板1の表面にチャネル領域が形成され、第1の
ソース電極19と第1のドレイン電極20との間に電流
(第1ドレイン電流)が流れ、又、第2のソース電極2
1と第2のドレイン電極22との間に電流(第2ドレイ
ン電流)が流れる。
Next, the operation of this acceleration sensor will be described.
The movable gate electrode portions 12 and 13 and the source electrodes 19 and 21 and the drain electrodes 20 and 22 on the silicon substrate 1 constitute a so-called field effect transistor (FET). When a voltage is applied between the source electrode and the drain electrode and between the movable gate electrode portions 12 and 13 and the silicon substrate 1, a channel region is formed on the surface of the silicon substrate 1 between the source electrode and the drain electrode, A current (first drain current) flows between the first source electrode 19 and the first drain electrode 20, and the second source electrode 2
A current (second drain current) flows between 1 and the second drain electrode 22.

【0027】本加速度センサは加速度を受けて、図1の
+ 方向(基板1の表面に平行な方向)に可動ゲート電
極部12,13(可動部6)が変位した場合には、第1
のソース電極19と第1のドレイン電極20との間のチ
ャネル領域の面積(トランジスタでいうチャネル幅)が
減少し、両電極間に流れる第1ドレイン電流は減少す
る。一方、第2のソース電極21と第2のドレイン電極
22との間のチャネル領域の面積(トランジスタでいう
チャネル幅)が増加し、両電極間に流れる第2ドレイン
電流は増加する。同様に、図1のX- 方向(基板1の表
面に平行な方向)に可動ゲート電極部12,13(可動
部6)が変位した場合には、第1ドレイン電流が増加
し、第2ドレイン電流が減少する。このように、加速度
検出方向X+,X- への可動ゲート電極部12,13の
変位によりソース・ドレイン電極19,20に流れる電
流とソース・ドレイン電極21,22に流れる電流とが
互いに逆相にて変化する。
When the movable gate electrode portions 12 and 13 (movable portion 6) are displaced in the X + direction (direction parallel to the surface of the substrate 1) of FIG.
The area of the channel region between the source electrode 19 and the first drain electrode 20 (channel width in the transistor) is reduced, and the first drain current flowing between both electrodes is reduced. On the other hand, the area of the channel region between the second source electrode 21 and the second drain electrode 22 (channel width referred to as a transistor) increases, and the second drain current flowing between both electrodes increases. Similarly, when the movable gate electrode portions 12 and 13 (movable portion 6) are displaced in the X direction (direction parallel to the surface of the substrate 1) of FIG. 1, the first drain current increases and the second drain current increases. The current decreases. As described above, the currents flowing through the source / drain electrodes 19, 20 and the currents flowing through the source / drain electrodes 21, 22 are in opposite phases to each other due to the displacement of the movable gate electrode portions 12, 13 in the acceleration detection directions X + , X . Will change.

【0028】又、本加速度センサが加速度を受けて、図
2においてZ方向(基板1の表面に垂直な方向)に可動
ゲート電極部12,13が変位した場合には、電界強度
の変化によってチャネル領域のキャリア濃度が増加する
ため、両トランジスタのドレイン電流は同時に増加す
る。このように、本センサは電流量の増減により加速度
を検出することができ、その電流変化は図1に示すよう
に、ソース・ドレイン電極19〜22を形成している拡
散層を通して周囲の周辺回路形成領域Z2に伝えられ、
処理される。
When the movable gate electrode portions 12 and 13 are displaced in the Z direction (direction perpendicular to the surface of the substrate 1) in FIG. Since the carrier concentration in the region increases, the drain currents of both transistors simultaneously increase. As described above, the present sensor can detect the acceleration by increasing / decreasing the amount of current, and the current change is caused by the surrounding peripheral circuit through the diffusion layer forming the source / drain electrodes 19 to 22, as shown in FIG. Transmitted to the formation area Z2,
It is processed.

【0029】次に、本加速度センサの製造工程を図3〜
図17を用いて説明する。まず、図3に示すように、ウ
ェハ状態のシリコン基板1を用意し、表面に約50nm
のシリコン酸化膜29を形成するとともにその上に約1
50nmのシリコン窒化膜30を形成する。その後、フ
ォトリソ工程を経て、可動部形成領域Z1における酸化
膜29、窒化膜30をエッチング除去する。
Next, the manufacturing process of this acceleration sensor will be described with reference to FIGS.
This will be described with reference to FIG. First, as shown in FIG. 3, a silicon substrate 1 in a wafer state is prepared, and the surface of the silicon substrate 1 is about 50 nm.
The silicon oxide film 29 of
A 50 nm silicon nitride film 30 is formed. After that, through a photolithography process, the oxide film 29 and the nitride film 30 in the movable portion formation region Z1 are removed by etching.

【0030】そして、図4に示すように、熱酸化工程に
より可動部形成領域Z1に選択的に約2μmのシリコン
酸化膜31(LOCOS酸化膜)を形成する。その結
果、シリコン基板1のシリコン表面が酸化されて窪んだ
形となり、かつ、窪みの側壁は斜状となる。
Then, as shown in FIG. 4, a silicon oxide film 31 (LOCOS oxide film) of about 2 μm is selectively formed in the movable portion forming region Z1 by a thermal oxidation process. As a result, the silicon surface of the silicon substrate 1 is oxidized to have a dented shape, and the sidewall of the dented shape becomes oblique.

【0031】引き続き、図5に示すように、酸化膜2
9,31、窒化膜30を全て除去する。その結果、酸化
膜31の形成領域、即ち、可動部形成領域Z1に凹部2
が形成される。この凹部2の深さDは1.5μmとなる
とともに凹部2の側壁は斜状となる。尚、この凹部2の
形成方法は熱酸化以外にも、反応性イオンエッチングを
用いたドライエッチングや弗酸・硝酸の混合溶液やアル
カリ溶液などによるウエットエッチングによって形成し
てもよい。
Subsequently, as shown in FIG. 5, the oxide film 2
All 9, 31 and nitride film 30 are removed. As a result, the concave portion 2 is formed in the formation region of the oxide film 31, that is, the movable portion formation region Z1.
Is formed. The depth D of the recess 2 is 1.5 μm and the side wall of the recess 2 is oblique. In addition to the thermal oxidation, the recess 2 may be formed by dry etching using reactive ion etching or wet etching using a mixed solution of hydrofluoric acid / nitric acid or an alkaline solution.

【0032】その後、基板1の全面に約20nmのシリ
コン酸化膜3、約50nmのシリコン窒化膜4を形成
し、さらに後でソース・ドレイン電極となる所望の領域
にフォトリソ工程を経て不純物層19,20,21,2
2を砒素などのイオン注入等により形成する。
Thereafter, a silicon oxide film 3 having a thickness of about 20 nm and a silicon nitride film 4 having a thickness of about 50 nm are formed on the entire surface of the substrate 1, and a desired region to be a source / drain electrode later is subjected to a photolithography process to form an impurity layer 19, 20, 21, 2
2 is formed by ion implantation of arsenic or the like.

【0033】さらに、図6に示すように、周辺回路形成
領域Z2の窒化膜4を除去した後、全面に厚さ約350
nmのポリシリコン層32を減圧CVD法などにより成
膜する。このポリシリコン層32はリンなどの不純物が
ドープされ低抵抗化されている。
Further, as shown in FIG. 6, after the nitride film 4 in the peripheral circuit forming region Z2 is removed, a thickness of about 350 is formed on the entire surface.
A polysilicon layer 32 having a thickness of nm is formed by a low pressure CVD method or the like. The polysilicon layer 32 is doped with impurities such as phosphorus to reduce its resistance.

【0034】そして、図7に示すように、ポリシリコン
層32に対し、フォトリソ工程を経てドライエッチ等で
パターニングして、周辺回路形成領域Z2のトランジス
タのポリシリコンゲート電極26および可動ゲート電極
12,13の可動部形成領域Z1外への配線引き出し用
の電極(ポリシリコン層18)を形成する。
Then, as shown in FIG. 7, the polysilicon layer 32 is patterned by dry etching or the like through a photolithography process to form the polysilicon gate electrode 26 and the movable gate electrode 12 of the transistor in the peripheral circuit formation region Z2. An electrode (polysilicon layer 18) for drawing out the wiring is formed outside the movable portion forming region Z1 of 13.

【0035】次に、図8に示すように、周辺回路形成領
域Z2の所望の領域にフォトリソ工程を経てソース・ド
レイン不純物層23,24をボロン、砒素などのイオン
注入等により形成する。その後、例えばボロン・リンガ
ラス(BPSG)などの厚さ約500nmの層間絶縁膜
33を全面に例えばプラズマCVD法により成膜する。
Next, as shown in FIG. 8, source / drain impurity layers 23 and 24 are formed in a desired region of the peripheral circuit formation region Z2 by a photolithography process by ion implantation of boron, arsenic or the like. Then, an interlayer insulating film 33 having a thickness of about 500 nm, such as boron-phosphorus glass (BPSG), is formed on the entire surface by, for example, a plasma CVD method.

【0036】さらに、図9に示すように、可動部形成領
域Z1の層間絶縁膜33を除去する。その後、全面に厚
さ約50nmシリコン窒化膜5を成膜するとともに、そ
の上に犠牲層としてのシリコン酸化膜34を成膜する。
このシリコン酸化膜34の厚さt1は500nm(=
0.5μm)である。
Further, as shown in FIG. 9, the interlayer insulating film 33 in the movable portion forming region Z1 is removed. Then, a silicon nitride film 5 having a thickness of about 50 nm is formed on the entire surface, and a silicon oxide film 34 as a sacrifice layer is formed on the silicon nitride film 5.
The thickness t1 of the silicon oxide film 34 is 500 nm (=
0.5 μm).

【0037】次に、図10に示すように、シリコン酸化
膜34に対し引き出し電極(ポリシリコン層18)への
コンタクトホール35をフォトリソ工程を経てドライエ
ッチングなどにより形成する。その後、全面に後で可動
部6となるポリシリコン薄膜36を減圧CVD法などに
より成膜する。このポリシリコン薄膜36の厚さt2は
2μmである。尚、このポリシリコン薄膜36の少なく
ともシリコン酸化膜34に接する面側近傍にはリンなど
の不純物がドープされ低抵抗化されている。
Next, as shown in FIG. 10, a contact hole 35 to the extraction electrode (polysilicon layer 18) is formed in the silicon oxide film 34 by a dry etching process through a photolithography process. After that, a polysilicon thin film 36 to be the movable portion 6 later is formed on the entire surface by a low pressure CVD method or the like. The thickness t2 of the polysilicon thin film 36 is 2 μm. Incidentally, at least the vicinity of the surface of the polysilicon thin film 36 in contact with the silicon oxide film 34 is doped with impurities such as phosphorus to reduce the resistance.

【0038】シリコン酸化膜34やポリシリコン薄膜3
6を成膜するとき、凹部2の側壁が斜状となっているの
で、ステップカバレッジの向上が図られる。ここで、凹
部2の深さDと、シリコン酸化膜34(犠牲層)の厚さ
t1と、ポリシリコン薄膜36(可動部形成用薄膜)の
厚さt2との関係を説明する。凹部2の深さをDμmと
し、シリコン酸化膜34の厚さをt1μmとし、ポリシ
リコン薄膜36の厚さをt2μmとしたとき、 t1+t2−C≦D≦t1+t2+C・・・(1) ただし、Cは2μm を満足している。つまり、本実施例では、D=1.5、
t1=0.5、t2=2であり、 0.5≦1.5≦4.5 となり、(1)式を満足している。(1)式は、凹部2
内でのポリシリコン薄膜36(可動部形成用薄膜)の上
面と、凹部2以外の領域との段差を、2μm以内とする
ための条件を規定したものであり、レジストの段差も2
μm以内となり、容易に所望の微細パターニングを行う
ことができる。
The silicon oxide film 34 and the polysilicon thin film 3
Since the side wall of the recess 2 is inclined when the film 6 is formed, the step coverage can be improved. Here, the relationship between the depth D of the recess 2, the thickness t1 of the silicon oxide film 34 (sacrificial layer), and the thickness t2 of the polysilicon thin film 36 (movable part forming thin film) will be described. When the depth of the recess 2 is D μm, the thickness of the silicon oxide film 34 is t1 μm, and the thickness of the polysilicon thin film 36 is t2 μm, t1 + t2-C ≦ D ≦ t1 + t2 + C (1) where C is 2 μm is satisfied. That is, in this embodiment, D = 1.5,
t1 = 0.5 and t2 = 2, and 0.5 ≦ 1.5 ≦ 4.5, which satisfies the expression (1). The formula (1) is the recess 2
It defines the conditions for keeping the step between the upper surface of the polysilicon thin film 36 (movable part forming thin film) and the region other than the recess 2 within 2 μm.
Since it is within μm, desired fine patterning can be easily performed.

【0039】又、凹部2の深さDは、工程中で使用する
フォトレジストの厚さ(通常2μm以下)よりも浅く設
定し、シリコン酸化膜34の厚さt1とポリシリコン薄
膜36の厚さt2とを加えた値(t1+t2)に対し、
1/2以下としている(t1+t2)/2≦D)。
The depth D of the recess 2 is set to be shallower than the thickness of the photoresist used in the process (usually 2 μm or less), and the thickness t1 of the silicon oxide film 34 and the thickness of the polysilicon thin film 36 are set. For the value (t1 + t2) that is obtained by adding t2,
It is set to 1/2 or less (t1 + t2) / 2 ≦ D).

【0040】つまり、本実施例では、D=1.5μm、
t1=0.5μm、t2=2μmであり、1.25≦
1.5となり上式を満足している。この条件式は、凹部
2を含めた基板の表面にシリコン酸化膜34(犠牲層)
を成膜する際の段差Dを、より小さくし、かつ、可動部
形成領域Z1においてシリコン酸化膜34およびポリシ
リコン薄膜36を配置したことによる段差(t1+t
2)を、より小さくするものである。これにより、凹部
2に対し成膜する場合と、凹部2内にシリコン酸化膜3
4およびポリシリコン薄膜36を配置した状態でその上
に成膜する場合とでステップカバレッジの向上を図るこ
とができる。
That is, in this embodiment, D = 1.5 μm,
t1 = 0.5 μm, t2 = 2 μm, and 1.25 ≦
It is 1.5, which satisfies the above formula. This conditional expression is that the silicon oxide film 34 (sacrificial layer) is formed on the surface of the substrate including the recess 2.
The step difference (D1) during the film formation is further reduced and the step difference (t1 + t) due to the arrangement of the silicon oxide film 34 and the polysilicon thin film 36 in the movable portion forming region Z1.
2) is made smaller. As a result, when the film is formed on the recess 2 and when the silicon oxide film 3 is formed in the recess 2.
It is possible to improve the step coverage in the case where 4 and the polysilicon thin film 36 are arranged and the film is formed thereon.

【0041】製造工程の説明に戻り、図11に示すよう
に、可動部形成領域Z1以外の領域のポリシリコン薄膜
36およびシリコン酸化膜34をフォトリソ工程を経て
エッチング除去する。この時、2μmのポリシリコン薄
膜36がエッチングされるが、ポリシリコン薄膜36の
側壁の位置は、凹部2の傾斜した側壁部の上方となり、
ポリシリコン薄膜36の側壁がテーパー加工により斜状
にされる。これにより、基板全面に形成される段差をよ
り小さくできる。
Returning to the description of the manufacturing process, as shown in FIG. 11, the polysilicon thin film 36 and the silicon oxide film 34 in regions other than the movable portion forming region Z1 are removed by etching through a photolithography process. At this time, the 2 μm thick polysilicon thin film 36 is etched, but the side wall of the polysilicon thin film 36 is located above the inclined side wall of the recess 2,
The side wall of the polysilicon thin film 36 is made into an inclined shape by tapering. Thereby, the step formed on the entire surface of the substrate can be made smaller.

【0042】そして、図12に示すように、周辺回路形
成領域Z2上の窒化膜5を除去した後、層間絶縁膜33
の所望の領域にフォトリソ工程を経てコンタクトホール
37をドライエッチングなどにより形成する。
Then, as shown in FIG. 12, after the nitride film 5 on the peripheral circuit formation region Z2 is removed, the interlayer insulating film 33 is formed.
Then, a contact hole 37 is formed in a desired region of the above through a photolithography process by dry etching or the like.

【0043】さらに、図13に示すように、金属電極材
料であるアルミニウム38を約600nm成膜する。さ
らに、図14に示すように、レジスト39を用いてフォ
トリソ工程、エッチング工程を行う。その結果、図15
に示すように、所望の領域にアルミ配線(金属配線)4
0がパターニングされる。
Further, as shown in FIG. 13, aluminum 38, which is a metal electrode material, is deposited to a thickness of about 600 nm. Further, as shown in FIG. 14, a photolithography process and an etching process are performed using the resist 39. As a result, FIG.
Aluminum wiring (metal wiring) 4 in the desired area
0 is patterned.

【0044】次に、図16に示すように、全面に表面保
護膜(シリコン窒化膜)27を約1.5μm、例えばプ
ラズマCVD法により成膜する。その後、可動部形成領
域Z1の表面保護膜(シリコン窒化膜)27をフォトリ
ソ工程を経てエッチング除去する。
Next, as shown in FIG. 16, a surface protection film (silicon nitride film) 27 is formed on the entire surface by about 1.5 μm, for example, by a plasma CVD method. After that, the surface protection film (silicon nitride film) 27 in the movable portion formation region Z1 is removed by etching through a photolithography process.

【0045】そして、図17に示すようにフォトリソ工
程を経た後、ポリシリコン薄膜36を所望のパターンに
エッチングする。即ち、図1に示す梁部7〜10と重り
部11と可動ゲート電極部12,13を一括して形成す
る。
Then, as shown in FIG. 17, after the photolithography process, the polysilicon thin film 36 is etched into a desired pattern. That is, the beam portions 7 to 10, the weight portion 11 and the movable gate electrode portions 12 and 13 shown in FIG. 1 are collectively formed.

【0046】そして、例えば弗酸水溶液などにより犠牲
層であるシリコン酸化膜34をエッチングする。その結
果、図2に示すように、基板1の上に所定の間隔を隔て
て梁構造の可動部6が配置される。その後、保護キャッ
プ28を設け、可動部6を封止する。さらに、各チップ
にダイシングする。この際、保護キャップ28により可
動部6が水流や水圧から保護される。さらに、樹脂モー
ルドすることにより、本センサの製作が終了する。
Then, the silicon oxide film 34, which is a sacrificial layer, is etched with, for example, an aqueous solution of hydrofluoric acid. As a result, as shown in FIG. 2, the movable parts 6 having a beam structure are arranged on the substrate 1 at a predetermined interval. After that, the protective cap 28 is provided to seal the movable portion 6. Furthermore, each chip is diced. At this time, the protective cap 28 protects the movable portion 6 from water flow and water pressure. Further, the production of this sensor is completed by resin molding.

【0047】上記の一連の工程において基板1上に発生
する段差は2μm以下でフォトリソ工程で使用されるレ
ジスト膜厚よりも薄いため、所望の微細パターンの半導
体装置(周辺回路)を形成できる。
Since the step generated on the substrate 1 in the above series of steps is 2 μm or less and thinner than the resist film thickness used in the photolithography process, a semiconductor device (peripheral circuit) having a desired fine pattern can be formed.

【0048】このように本実施例では、シリコン基板1
の表面に凹部2を形成し(第1工程)、凹部2の底面に
シリコン酸化膜34(犠牲層)を形成するとともにその
上にポリシリコン薄膜36(可動部形成用薄膜)を形成
し(第2工程)、凹部2内にのみシリコン酸化膜34お
よびポリシリコン薄膜36を残した状態で、シリコン基
板1の全面に配置したレジスト39を用いた配線のため
の微細加工を施し(第3工程)、ポリシリコン薄膜36
の下のシリコン酸化膜34を除去した(第4工程)。そ
の結果、シリコン基板1の表面に設けられた凹部2内に
可動部6が配置される。この構造においては、凹部2の
深さ分だけ可動部6の上面が低くなり、可動部6の高さ
と凹部2以外の基板表面の高さとが近づく。つまり、よ
り高さが接近して平坦化が図られ、製造プロセスでのス
テップカバレッジの向上等が図られる。つまり、前述の
第3工程において、凹部2内に犠牲層と可動部形成用薄
膜とが配置されているので、凹部2が無い場合に比べ、
凹部2の深さ分だけ犠牲層と可動部形成用薄膜とが下方
に位置し、可動部形成領域Z1と周辺回路形成領域Z2
との間の段差は小さくなっており、レジスト39の段差
も小さくて済む。よって、薄いレジスト39を使用して
高精度なフォト工程にて高精度な配線を行うことができ
る。
Thus, in this embodiment, the silicon substrate 1
A concave portion 2 is formed on the surface of the concave portion (first step), a silicon oxide film 34 (sacrificial layer) is formed on the bottom surface of the concave portion 2, and a polysilicon thin film 36 (movable portion forming thin film) is formed thereon (first step). (2 step), with the silicon oxide film 34 and the polysilicon thin film 36 left only in the recess 2, fine processing for wiring using a resist 39 arranged on the entire surface of the silicon substrate 1 (third step). , Polysilicon thin film 36
The silicon oxide film 34 underneath is removed (fourth step). As a result, the movable portion 6 is arranged in the concave portion 2 provided on the surface of the silicon substrate 1. In this structure, the upper surface of the movable portion 6 is lowered by the depth of the concave portion 2, and the height of the movable portion 6 and the height of the substrate surface other than the concave portion 2 are close to each other. That is, the heights are closer to each other to achieve flatness and improve step coverage in the manufacturing process. That is, in the above-described third step, since the sacrificial layer and the movable portion forming thin film are arranged in the recess 2, as compared with the case where the recess 2 is not provided,
The sacrifice layer and the movable portion forming thin film are located below by the depth of the recess 2, and the movable portion forming region Z1 and the peripheral circuit forming region Z2 are formed.
The step between the resist and the resist 39 is small, and the step of the resist 39 can be small. Therefore, the thin resist 39 can be used to perform highly accurate wiring in a highly accurate photo process.

【0049】又、凹部2内に可動部6を配置しているの
で、その深さ分だけ可動部6の上面が低くなり、可動部
6の高さと凹部2以外の基板表面の高さとが近づき(よ
り高さが接近して平坦化が図られ)、ドーム型の保護キ
ャップを用いることなくガラス板を保護キャップとして
用いることができる。
Further, since the movable portion 6 is arranged in the concave portion 2, the upper surface of the movable portion 6 is lowered by the depth thereof, and the height of the movable portion 6 and the height of the substrate surface other than the concave portion 2 become closer. The glass plate can be used as a protective cap without using a dome-shaped protective cap (the heights are closer to each other for flattening).

【0050】この発明の他の態様として、可動部6(可
動ゲート電極部12,13)はポリシリコン薄膜の他に
も、アモルファスシリコン薄膜、アルミニウムやタング
ステン等の耐熱金属の薄膜を用いてもよい。
As another aspect of the present invention, the movable portion 6 (movable gate electrode portions 12 and 13) may be an amorphous silicon thin film or a heat resistant metal thin film such as aluminum or tungsten in addition to the polysilicon thin film. .

【0051】又、加速度の他にも、ヨーレート、振動等
の力学量を検出する半導体力学量センサに具体化でき
る。
Further, in addition to acceleration, it can be embodied as a semiconductor dynamic quantity sensor for detecting a mechanical quantity such as yaw rate and vibration.

【0052】[0052]

【発明の効果】以上詳述したように請求項1に記載の発
明によれば、製造プロセスでのステップカバレッジの向
上等を図ることができる優れた効果を発揮する。
As described above in detail, according to the invention described in claim 1, the excellent effect that the step coverage in the manufacturing process can be improved is exhibited.

【0053】請求項2に記載の発明によれば、薄いレジ
ストを使用して高精度なフォト工程にて高精度な配線等
を行うことができる。請求項3に記載の発明によれば、
請求項2に記載の発明の効果に加え、容易に所望の微細
パターニングを行うことができる。
According to the second aspect of the present invention, it is possible to perform highly accurate wiring and the like in a highly accurate photo process using a thin resist. According to the invention described in claim 3,
In addition to the effect of the invention described in claim 2, desired fine patterning can be easily performed.

【0054】請求項4に記載の発明によれば、請求項2
に記載の発明の効果に加え、段差をより小さくできる。
請求項5に記載の発明によれば、請求項2に記載の発明
の効果に加え、ステップカバレッジの向上を図ることが
できる。
According to the invention of claim 4, claim 2
In addition to the effect of the invention described in (1), the step can be made smaller.
According to the invention described in claim 5, in addition to the effect of the invention described in claim 2, step coverage can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】実施例の半導体加速度センサの平面図。FIG. 1 is a plan view of a semiconductor acceleration sensor according to an embodiment.

【図2】図1のA−A断面図。FIG. 2 is a sectional view taken along line AA of FIG.

【図3】半導体加速度センサの製造工程を説明するため
の断面図。
FIG. 3 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図4】半導体加速度センサの製造工程を説明するため
の断面図。
FIG. 4 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図5】半導体加速度センサの製造工程を説明するため
の断面図。
FIG. 5 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図6】半導体加速度センサの製造工程を説明するため
の断面図。
FIG. 6 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図7】半導体加速度センサの製造工程を説明するため
の断面図。
FIG. 7 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図8】半導体加速度センサの製造工程を説明するため
の断面図。
FIG. 8 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図9】半導体加速度センサの製造工程を説明するため
の断面図。
FIG. 9 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図10】半導体加速度センサの製造工程を説明するた
めの断面図。
FIG. 10 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図11】半導体加速度センサの製造工程を説明するた
めの断面図。
FIG. 11 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図12】半導体加速度センサの製造工程を説明するた
めの断面図。
FIG. 12 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図13】半導体加速度センサの製造工程を説明するた
めの断面図。
FIG. 13 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図14】半導体加速度センサの製造工程を説明するた
めの断面図。
FIG. 14 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図15】半導体加速度センサの製造工程を説明するた
めの断面図。
FIG. 15 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図16】半導体加速度センサの製造工程を説明するた
めの断面図。
FIG. 16 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図17】半導体加速度センサの製造工程を説明するた
めの断面図。
FIG. 17 is a cross-sectional view for explaining the manufacturing process of the semiconductor acceleration sensor.

【図18】従来技術を説明するための半導体加速度セン
サの平面図。
FIG. 18 is a plan view of a semiconductor acceleration sensor for explaining a conventional technique.

【図19】図18のI−I断面図である。19 is a cross-sectional view taken along the line I-I of FIG.

【図20】従来の半導体加速度センサの製造工程を説明
するための断面図。
FIG. 20 is a sectional view for explaining a manufacturing process of the conventional semiconductor acceleration sensor.

【図21】従来の半導体加速度センサの製造工程を説明
するための断面図。
FIG. 21 is a cross-sectional view for explaining the manufacturing process of the conventional semiconductor acceleration sensor.

【図22】従来の半導体加速度センサの製造工程を説明
するための断面図。
FIG. 22 is a sectional view for explaining a manufacturing process of the conventional semiconductor acceleration sensor.

【図23】従来の半導体加速度センサの製造工程を説明
するための断面図。
FIG. 23 is a cross-sectional view for explaining the manufacturing process of the conventional semiconductor acceleration sensor.

【符号の説明】[Explanation of symbols]

1…半導体基板としてのシリコン基板、2…凹部、6…
可動部、34…犠牲層としてのシリコン酸化膜、36…
可動部形成用薄膜としてのポリシリコン薄膜、39…レ
ジスト、40…アルミ配線
1 ... Silicon substrate as semiconductor substrate, 2 ... Recessed portion, 6 ...
Movable part, 34 ... Silicon oxide film as a sacrificial layer, 36 ...
Polysilicon thin film as movable part forming thin film, 39 ... Resist, 40 ... Aluminum wiring

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板と、 前記半導体基板の上方に所定の間隔を隔てて配置され、
力学量の作用に伴い変位する、薄膜よりなる梁構造の可
動部とを備えた半導体力学量センサであって、 前記半導体基板の表面に凹部を設け、この凹部内に前記
可動部を配置したことを特徴とする半導体力学量セン
サ。
A semiconductor substrate disposed at a predetermined interval above the semiconductor substrate;
A semiconductor dynamic quantity sensor comprising a movable part having a beam structure made of a thin film, which is displaced by the action of a mechanical quantity, wherein a concave part is provided on the surface of the semiconductor substrate, and the movable part is arranged in the concave part. A semiconductor mechanical quantity sensor characterized by.
【請求項2】 半導体基板と、 前記半導体基板の上方に所定の間隔を隔てて配置され、
力学量の作用に伴い変位する、薄膜よりなる梁構造の可
動部とを備えた半導体力学量センサの製造方法であっ
て、 半導体基板の表面に凹部を形成する第1工程と、 前記凹部の底面に犠牲層を形成するとともにその上に可
動部形成用薄膜を形成する第2工程と、 前記凹部内にのみ前記犠牲層および可動部形成用薄膜を
残した状態で、半導体基板の全面に配置したレジストを
用いた微細加工を施す第3工程と、 前記可動部形成用薄膜の下の犠牲層を除去する第4工程
とを備えたことを特徴とする半導体力学量センサの製造
方法。
2. A semiconductor substrate, disposed at a predetermined interval above the semiconductor substrate,
A method of manufacturing a semiconductor dynamic quantity sensor, comprising: a movable part having a beam structure made of a thin film, which is displaced by the action of a mechanical quantity; a first step of forming a concave part on a surface of a semiconductor substrate; and a bottom surface of the concave part. A second step of forming a sacrificial layer on the substrate and forming a movable part forming thin film thereon; and disposing the sacrificial layer and the movable part forming thin film only in the recesses, and arranging the sacrificial layer on the entire surface of the semiconductor substrate. A method of manufacturing a semiconductor mechanical quantity sensor, comprising: a third step of performing fine processing using a resist; and a fourth step of removing a sacrificial layer under the movable part forming thin film.
【請求項3】 前記凹部の深さをDμmとし、前記犠牲
層の厚さをt1μmとし、前記可動部形成用薄膜の厚さ
をt2μmとしたとき、 t1+t2−C≦D≦t1+t2+C ただし、Cは2μm を満足するようにした請求項2に記載の半導体力学量セ
ンサの製造方法。
3. When the depth of the recess is D μm, the thickness of the sacrificial layer is t1 μm, and the thickness of the movable part forming thin film is t2 μm, t1 + t2-C ≦ D ≦ t1 + t2 + C where C is The method for manufacturing a semiconductor dynamical amount sensor according to claim 2, wherein 2 μm is satisfied.
【請求項4】 前記凹部の深さをDμmとし、前記犠牲
層の厚さをt1μmとし、前記可動部形成用薄膜の厚さ
をt2μmとしたとき、 (t1+t2)/2≦D を満足するようにした請求項2に記載の半導体力学量セ
ンサの製造方法。
4. When the depth of the recess is D μm, the thickness of the sacrificial layer is t1 μm, and the thickness of the thin film for forming the movable part is t2 μm, (t1 + t2) / 2 ≦ D is satisfied. The method for manufacturing a semiconductor dynamical amount sensor according to claim 2, wherein
【請求項5】 前記凹部の側壁を斜状とした請求項2に
記載の半導体力学量センサの製造方法。
5. The method for manufacturing a semiconductor dynamical amount sensor according to claim 2, wherein the sidewall of the recess is inclined.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261079A (en) * 1997-12-23 1999-09-24 Motorola Inc Semiconductor element and its manufacture
JP2009122031A (en) * 2007-11-16 2009-06-04 Seiko Epson Corp Minute electromechanical device, semiconductor device, manufacturing method of minute electromechanical device, and manufacturing method of semiconductor device

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