JPH0917965A - Semiconductor integrated circuit device, and its manufacture - Google Patents

Semiconductor integrated circuit device, and its manufacture

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JPH0917965A
JPH0917965A JP16733895A JP16733895A JPH0917965A JP H0917965 A JPH0917965 A JP H0917965A JP 16733895 A JP16733895 A JP 16733895A JP 16733895 A JP16733895 A JP 16733895A JP H0917965 A JPH0917965 A JP H0917965A
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JP
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film
integrated circuit
ferroelectric
semiconductor integrated
circuit device
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Application number
JP16733895A
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Japanese (ja)
Inventor
Hisao Asakura
Isamu Asano
Makoto Ogasawara
Kazue Sato
和重 佐藤
誠 小笠原
久雄 朝倉
勇 浅野
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To materialize a RAM high in integration degree which has a nonvolatile memory function. SOLUTION: A memory cell MC is composed of a flip flop circuit consisting of MISFETs Qd1 and Qd2 for driving and MISFETs Qp1 and Qp2 , MISFETs Qt1 and Qt2 for transfer, and ferroelectric capacitors Qf1 and Qf2 connected, respectively, to the storage nodes N1 and N2 of the flip flop circuit. When the power of the memory cell is cut, the direction of polarization of ferroelectric capacitors Qf1 and Qf2 is set by controlling the power voltage VL and plate voltage Vp each, based on the information accumulated each in the storage nodes N1 and N2 , and the information accumulated in the storage nodes N1 and N2 is read out to the ferroelectric capacitors Cf1 and Cf2 and is kept.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、メモリ機能を有する半導体集積回路装置に適用して有効な技術に関するものである。 BACKGROUND OF THE INVENTION This invention relates to a semiconductor integrated circuit device and its manufacturing technology, in particular, to a technique effectively applied to a semiconductor integrated circuit device having a memory function.

【0002】 [0002]

【従来の技術】半導体メモリの一種であるRAM(Rand BACKGROUND OF THE INVENTION RAM, which is a kind of semiconductor memory (Rand
om Access Memoey)には、ダイナミックRAM(Dynami The om Access Memoey), dynamic RAM (Dynami
c RAM、DRAM)とスタティックRAM(Static c RAM, DRAM) and static RAM (Static
RAM、SRAM)がある。 RAM, SRAM) there is.

【0003】DRAMのメモリセルは、スイッチの役割をするMISFET(Metal Insulator Semiconductor [0003] The memory cell of the DRAM, the role of the switch MISFET (Metal Insulator Semiconductor
Field Effect Transistor)と情報電荷を蓄積するキャパシタからなり、このMISFETがキャパシタと、メモリセルの情報を周辺回路に転送するデータ線とを選択的に結合する。 Field Effect Transistor) and becomes the information charges from the accumulating capacitor, and the MISFET are capacitors for selectively coupling the data lines for transferring information of the memory cell to the peripheral circuit. この簡単な構成のために、DRAMのメモリセルは小面積で、高密度に製造することができる。 For this simple configuration, the memory cell of the DRAM is in a small area and can be produced at a high density.

【0004】しかし、上記MISFETのpn接合には漏洩電流があるので、最初にキャパシタに与えられた情報電荷量は、この漏洩電流によって消失してしまう。 However, since the pn junction of the MISFET is leakage current, first information amount of charge given to the capacitor disappears by this leakage current. すなわち、記憶情報が破壊されてしまう。 That is, the storage information is destroyed. そこで、電荷量が完全に消失する前にメモリセルを読み出して、その読み出し情報をもとに周期的に初期の十分な電荷量をキャパシタに与える動作(リフレッシュ動作)を行う必要がある。 Therefore, by reading the memory cell before the charge amount has completely disappeared, it is necessary to perform periodic operation to provide a sufficient amount of charge initially the capacitor (refresh operation) based on the read information.

【0005】SRAMは上記リフレッシュ動作を行う必要のないメモリセルによって構成されている点がDRA [0005] point SRAM is configured by unnecessary memory cells for the refresh operation DRA
Mと相違する。 M and different. SRAMのメモリセルは、情報を記憶するフリップフロップ回路と2個の転送用MISFETからなり、転送用MISFETをオン状態にすることによって、データ対線(DL 1 ,Dl 2 )とフリップフロップ回路間で情報が授受される。 SRAM memory cell consists of a flip-flop circuit and two transfer MISFET for storing information by a transfer MISFET on, the data line pair and (DL 1, Dl 2) between the flip-flop circuit information is exchanged.

【0006】書き込み時には、データ対線の一方に高電圧(”H”)を、他方に低電圧(”L”)を印加し、それを一対の記憶ノードに与えるが、その2通りの与え型の組み合わせ(DL 1 ,DL 2がそれぞれ”H”,”L” [0006] At the time of writing, one to the high voltage of the data line pair ( "H"), a low voltage ( "L") is applied to the other, but give it to a pair of storage nodes, type given the two different combination (DL 1, DL 2 are respectively "H", "L"
あるいは”L”,”H”)を2進の書き込み情報に対応させる。 Alternatively "L", "H") is allowed to correspond to the binary write information.

【0007】読み出しは、一対の記憶ノードの電圧の高低の組み合わせに対応してデータ対線に現れた電圧を検出して行う。 [0007] reading is performed by detecting a voltage appearing on to the data line pair corresponding to a combination of high and low voltage of the pair of storage nodes. 記憶ノードにリーク電流があっても、フリップフロップ回路の電源が印加されている限り、減少した電荷量分は負荷を通して電源から供給されるので、リフレッシュ動作の必要はない。 Even if there is leakage current to the storage node, as long as the power supply of the flip-flop circuit is applied, reduced charge amount, so is supplied from the power source through the load, there is no need for refresh operation.

【0008】しかし、SRAMのメモリセルは素子数が多いので、DRAMのメモリセルに比べてセル面積が大きく、従って半導体チップ上に高密度に実装することができない。 However, since the memory cell of the SRAM is a large number of elements, large cell area compared to the memory cell of the DRAM, thus can not be mounted densely on the semiconductor chip.

【0009】DRAMもSRAMもランダムアクセスし得る利点を有するが揮発性のメモリセルを有する。 [0009] DRAM also has a memory cell is of the volatile has the advantage of SRAM may also be random access. すなわち、電源をメモリセルから切ると情報が消失する。 That is, information is lost when the power is turned off from the memory cell. D
RAMではメモリセル内のキャパシタに蓄積された電荷が消失し、SRAMではメモリセル内のフリップフロップ状態を保持する電圧が0Vに低下するため、フリップフロップがその情報を消失する。 The charge stored in the capacitor in the memory cell in RAM is lost, the voltage to hold the flip-flop state in the SRAM in the memory cell to drop to 0V, and the flip-flop is a loss of information.

【0010】そこで、スイッチの役割をするMISFE [0010] Accordingly, MISFE to the role of the switch
Tと強誘電体コンデンサによって構成されるメモリセルを用いたRAM(Ferroelectric RAM、FRAM)が開発されている。 T and ferroelectric RAM using the memory cell constituted by a capacitor (Ferroelectric RAM, FRAM) have been developed. このFRAMは不揮発性メモリである。 The FRAM is a non-volatile memory. すなわち、強誘電体コンデンサは一対の極板間に強誘電体材料を介挿したものであり、電源をメモリセルから切っても、強誘電体材料の分極状態が変化しないので、情報は記憶され続ける。 That is, the ferroelectric capacitors are those which interposed a ferroelectric material to a pair of electrode plates, even when the power is turned off from the memory cell, since no change the polarization state of the ferroelectric material, the information is stored to continue.

【0011】強誘電体材料は2つの異なる安定な分極状態を有し、この2つの状態は印加電圧に対し分極をプロットして示されるヒステリシスループにより定まる。 [0011] The ferroelectric material has two different stable polarization states, the two states is determined by the hysteresis loop shown by plotting the polarization against applied voltage. 電圧を強誘電体コンデンサに供給したときに流れる電荷を測定することにより強誘電体材料の分極状態を決定することができる。 Can determine the polarization state of the ferroelectric material by measuring the charge which flows when a supply voltage to the ferroelectric capacitor.

【0012】2進値の”0”を一方の分極状態に割り当て、2進値の”1”を他方の分極状態に割り当てることにより、強誘電体コンデンサを2進情報の蓄積に用いることができる。 [0012] assigned a "0" of the binary value in one polarization state, by assigning "1" of the binary value to the other polarization state, it is possible to use a ferroelectric capacitor in the storage of binary information . しかし、強誘電体コンデンサをメモリセルの情報記憶用素子に用いると、強誘電体コンデンサが一方の分極状態から他方の分極状態へと繰り返し反転されるので、その強誘電体材料が疲労により劣化し、分極電荷が減ってしまう。 However, strong With dielectric capacitors in the information storage element of the memory cell, strong since the dielectric capacitor is repeatedly reversed from one polarization state to the other polarization state, the ferroelectric material is deteriorated due to fatigue , resulting in reduced polarization charge.

【0013】そこで、強誘電体コンデンサを用いるが、 [0013] Therefore, uses a ferroelectric capacitor,
上記強誘電体材料の分極疲労の問題を解決し、ランダムアクセスし得る高速度で長寿命の不揮発性半導体メモリが提供されている。 Solve the problem of polarization fatigue of the ferroelectric material, a non-volatile semiconductor memory of high speed and long life capable of random access is provided.

【0014】例えば、特開昭64−66899号公報に記載されているSRAMの揮発性メモリセルと強誘電体回路を組み合わせた不揮発性半導体メモリである。 [0014] For example, a nonvolatile semiconductor memory that combines the volatile memory cell and the ferroelectric circuit of an SRAM are described in JP-A-64-66899. この半導体メモリは、SRAMのメモリセルを構成するフリップフロップ回路のそれぞれの記憶ノードに、結合トランジスタを介して強誘電体回路が接続されたメモリセルMCによって構成されている。 This semiconductor memory in respective storage nodes of the flip-flop circuits constituting a memory cell of SRAM, ferroelectric circuit through the coupling transistor is configured by the connected memory cell MC.

【0015】メモリセルMCの常規動作中は結合トランジスタをオフ状態にしておき、フリップフロップ回路と強誘電体回路を切り離す。 [0015] During normal regulations operation of the memory cell MC leave the coupling transistors in the OFF state to disconnect the flip-flop circuit and the ferroelectric circuit. 従って、メモリセルMCがS Therefore, the memory cell MC is S
RAMのメモリセルとして完全に機能し、そのデータ線およびワード線によりアクセスしてフリップフロップ回路に情報を書き込み、読み出すことができる。 Fully functional as a memory cell of the RAM, write information to the flip-flop circuit and accessible by the data lines and word lines, it can be read.

【0016】しかし、電源がメモリセルから切れるような状態のときには、結合トランジスタをオン状態として、フリップフロップ回路と強誘電体回路を接続し、強誘電体回路にフリップフロップ回路の情報を読み出し、 [0016] However, when the power supply is in a state such as off from the memory cell, the coupling transistor is turned on to, and connect the flip-flop circuit and the ferroelectric circuits reads information of the flip-flop circuit to the ferroelectric circuit,
情報を記憶する。 And stores the information.

【0017】従って、メモリセルMCは、通常はSRA [0017] Thus, the memory cell MC is usually SRA
Mのメモリセルとして動作するが、電源が切れても情報を消失することはない。 It operates as a memory cell of M, but not losing any information even if power is turned off. さらに、メモリセルMCの電源が切れたときのみに強誘電体回路を用いるので、FRA Furthermore, since the use of the ferroelectric circuit only when the power source of the memory cell MC has expired, FRA
Mと比べて上記メモリセルMCの強誘電体材料が分極反転する回数が減少し、強誘電体材料の寿命は著しく伸びることになる。 Ferroelectric material of the memory cell MC decreases the number of times of polarization inversion as compared to M, the life of the ferroelectric material will be extended considerably.

【0018】次に、上記メモリセルMCの動作特性について説明する。 [0018] Next, a description will be given of the operation characteristics of the memory cell MC. フリップフロップ回路の電源電圧がV CC The power supply voltage of the flip-flop circuit is V CC
に維持されている時は、それぞれの記憶ノードの電圧は高レベル(V CC )と低レベル(基準電圧V SS )である。 When it is maintained, the voltage of each storage node is at a high level (V CC) and low level (reference voltage V SS).
基準電圧V SSは、例えば0V(グランド電位)であり、 The reference voltage V SS is, for example, 0V (ground potential),
電源電圧V CCは、例えば5Vである。 Supply voltage V CC is, for example, 5V.

【0019】高レベル(V CC )の記憶ノードに接続された結合トランジスタをオン状態にすると、この記憶ノードに接続された強誘電体コンデンサの上側極板の電圧がV CCに上昇する。 [0019] When the high level (V CC) turned on the connected coupled transistor storage node, the voltage of the upper plate of the ferroelectric capacitor connected to the storage node rises to V CC. この時、強誘電体コンデンサの下側極板の電圧をV SSとすると、強誘電体コンデンサが一方の分極状態(”高”分極状態と称す)に駆動される。 At this time, when the voltage of the lower plate of the ferroelectric capacitor and V SS, a ferroelectric capacitor is driven in one polarization state ( "high" is referred to as polarization state).

【0020】他方、低レベル(V SS )の記憶ノードに接続された結合トランジスタをオン状態にすると、記憶ノードに接続された強誘電体コンデンサの上側極板の電圧はV SSとなる。 [0020] On the other hand, when the connected coupled transistors in the ON state to the storage node of the low level (V SS), the voltage of the upper plate of the ferroelectric capacitor connected to the storage node becomes V SS. この時、強誘電体コンデンサの下側極板の電圧をV CCとすると、強誘電体コンデンサが他方の分極状態(”低”分極状態と称す)に駆動される。 At this time, when the voltage of the lower plate of the ferroelectric capacitor and V CC, the ferroelectric capacitor is driven to the other polarization state ( "low" referred to the polarization state).

【0021】このように、フリップフロップ回路の記憶ノードの高レベルは、この記憶ノードに接続された強誘電体コンデンサに”高”分極状態で記憶され、記憶ノードの低レベルは、この記憶ノードに接続された強誘電体コンデンサに”低”分極状態で記憶される。 [0021] Thus, the high level of the storage node of the flip-flop circuit is "high" in the ferroelectric capacitor is connected to the storage node is stored in a polarization state, a low level of the storage node in this storage node "low" is stored in a polarization state to the connected ferroelectric capacitors. 電源がメモリセルMCから切れても強誘電体コンデンサの分極状態は存続するため、情報は強誘電体回路に保持される。 Power because the polarization state of the ferroelectric capacitor be disconnected from the memory cell MC to survive, the information is held in the ferroelectric circuit.

【0022】メモリセルMCに再び電源が供給されると、結合トランジスタをオン状態として、フリップフロップ回路と強誘電体回路を接続し、強誘電体回路から情報が回収されてフリップフロップ回路に書き込まれる。 [0022] Again the power to the memory cell MC is supplied, the coupling transistor is turned on to, and connect the flip-flop circuit and the ferroelectric circuit is written recovered information from the ferroelectric circuit to the flip-flop circuit .

【0023】まず、フリップフロップ回路の一対の記憶ノードは、共に0Vに予備充電される。 [0023] First, a pair of storage nodes of the flip-flop circuit are both pre-charged to 0V. その後、強誘電体コンデンサの下側極板の電圧をV CCに設定し、次いで、結合トランジスタをオン状態とする。 Then, set the voltage of the lower plate of the ferroelectric capacitor to V CC, then the coupling transistor is turned on. この時、” At this time,"
高”分極状態の強誘電体コンデンサは分極反転を生じる。 High "ferroelectric capacitor polarized state produces a polarization inversion.

【0024】この分極反転を生じた強誘電体コンデンサは、他方の”低”分極状態に書き込まれている強誘電体コンデンサよりも大きな電流をフリップフロップ回路の対応する記憶ノードに供給する。 [0024] The ferroelectric capacitor caused the polarization inversion, it supplies a current larger than the ferroelectric capacitor is written to the other "low" polarization state in the corresponding storage node of the flip-flop circuit. この電流の不均衡を利用して、高電流側の記憶ノードが高レベルに対応するようにフリップフロップ回路のそれぞれの記憶ノードを設定する。 Using an imbalance of the current, and setting the respective storage nodes of the flip-flop circuit as storage nodes of the high current side corresponds to the high level.

【0025】このように、強誘電体コンデンサの”高” [0025] In this way, of the ferroelectric capacitor "high"
分極状態は、この強誘電体コンデンサに接続されているフリップフロップ回路の記憶ノードを高レベル(V CC Polarization state, ferroelectric high storage nodes of the flip-flop circuit connected to the capacitor (V CC)
とし、強誘電体コンデンサの”低”分極状態は、この強誘電体コンデンサに接続されているメモリセルの記憶ノードを低レベル(V SS )とする。 And then, the ferroelectric capacitor "low" polarization state, the storage node of the memory cells connected to the ferroelectric capacitor to a low level (V SS).

【0026】 [0026]

【発明が解決しようとする課題】しかしながら、フリップフロップ回路と強誘電体回路とを組み合わせることによって得られる前記不揮発性半導体メモリにおいては、 [SUMMARY OF THE INVENTION However, in the nonvolatile semiconductor memory obtained by combining a flip-flop circuit and the ferroelectric circuits,
以下の問題点があることが本発明者によって見い出された。 That the following problems have been found by the present inventors.

【0027】すなわち、フリップフロップ回路と強誘電体回路の間には、結合トランジスタが配置されており、 [0027] That is, between the flip-flop circuit and the ferroelectric circuits, coupling transistors are arranged,
フリップフロップ回路の一対の記憶ノードは、一対の結合トランジスタのソース領域−ドレイン領域パスを経て、一対の強誘電体コンデンサの上側極板に結合されている。 A pair of storage nodes of the flip-flop circuit includes a source region of a pair of coupled transistor - through the drain region pass, are coupled to the upper electrode plate of the pair of ferroelectric capacitors.

【0028】この結合トランジスタをオフ状態とすることにより、フリップフロップ回路は強誘電体回路から切り離され、記憶ノードに生ずる電圧遷移は強誘電体コンデンサに直接伝達されずに、メモリセルMCはSRAM [0028] By this coupling transistor turned off, the flip-flop circuit is disconnected from the ferroelectric circuits, without being directly transmitted to the voltage transition ferroelectric capacitor generated in the storage node, the memory cell MC SRAM
のメモリセルとして機能する。 To function as a memory cell. また、結合トランジスタをオン状態とすることにより、フリップフロップ回路と強誘電体回路間での情報のやり取りを行うことが可能となる。 Further, by making the coupling transistors in the ON state, it is possible to exchange information between the flip-flop circuit and the ferroelectric circuit.

【0029】従って、上記結合トランジスタは、メモリセルMCを動作させるためには重要なゲートである。 [0029] Therefore, the coupling transistor is to operate the memory cell MC is an important gate. しかし、結合トランジスタを設けることによって、メモリセルMCの面積が大きくなり、半導体メモリの高集積化を実現することが困難となっている。 However, by providing the coupling transistors, the area of ​​the memory cell MC is increased, it possible to realize a high integration of the semiconductor memory has become difficult.

【0030】本発明の目的は、不揮発性メモリ機能を有する高集積のRAMを実現することのできる技術を提供することにある。 The object of the present invention is to provide a technique capable of realizing a highly integrated RAM with a nonvolatile memory function.

【0031】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 [0031] The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0032】 [0032]

【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical,
次のとおりである。 It is as follows. すなわち、 (1)本発明の半導体集積回路装置は、ワード線で制御される転送用MISFETとフリップフロップ回路からなるSRAMのメモリセルおよびフリップフロップ回路が有する2個の記憶ノードのそれぞれに接続された2個の強誘電体コンデンサによって構成される不揮発性機能を備えたメモリセルを有するものである。 That is, (1) a semiconductor integrated circuit device of the present invention is connected to each of the two storage nodes having memory cells and a flip-flop circuit of the SRAM consisting of transfer MISFET and a flip-flop circuit controlled by the word line and it has a memory cell with a configured non-volatile function by two ferroelectric capacitors.

【0033】(2)また、本発明の半導体集積回路装置は、(1)記載の半導体集積回路装置であって、フリップフロップ回路は、負荷用MISFETと駆動用MIS [0033] (2) Further, the semiconductor integrated circuit device of the present invention, (1) In the semiconductor integrated circuit device as claimed, the flip-flop circuit, MIS drive the load MISFET
FETからなる1対の交差結合CMOSトランジスタによって構成され、さらに、第1の動作電圧源に結合された第1のノード、基準電圧源に結合された第2のノードおよび2個の記憶ノードを有しており、また、2個の強誘電体コンデンサのそれぞれ一方の極板はフリップフロップ回路の記憶ノードにそれぞれ接続され、2個の強誘電体コンデンサのそれぞれ他方の極板は第2の動作電圧源に結合された第3のノードに接続されているものである。 Is constituted by a cross-coupled CMOS transistor pair consisting of FET, further, a first node coupled to the first operating voltage source, the second node and two storage node coupled to a reference voltage source Yes and is, also, each one of the plates of the two ferroelectric capacitors are connected to the storage node of the flip-flop circuits, each other plate of the two ferroelectric capacitors second operating voltage it is one connected to a third node coupled to the source.

【0034】(3)また、本発明の半導体集積回路装置は、(1)記載の半導体集積回路装置であって、転送用MISFETおよびフリップフロップ回路を構成する負荷用MISFETと駆動用MISFETの上方に強誘電体コンデンサが形成されているものである。 [0034] (3) In addition, the semiconductor integrated circuit device of the present invention, (1) In the semiconductor integrated circuit device according to the above the driving MISFET and the load MISFET for constituting the transfer MISFET and the flip-flop circuit in which the ferroelectric capacitor is formed.

【0035】(4)また、本発明の半導体集積回路装置の製造方法は、(3)記載の半導体集積回路装置の製造方法であって、まず、半導体基板の主面上に転送用MI Further (4) A manufacturing method of a semiconductor integrated circuit device of the present invention, (3) A method of manufacturing a semiconductor integrated circuit device according, firstly, MI for transfer over the main surface of the semiconductor substrate
SFETおよび駆動用MISFETを形成した後、前記駆動用MISFETの上方にボトムゲート構造の負荷用MISFETを形成する。 After forming the SFET and the driving MISFET, forming the load MISFET having a bottom gate structure above the driving MISFET. 次に、負荷用MISFETのドレイン領域を構成するシリコン膜の上に堆積された絶縁膜に、上記シリコン膜に達するコンタクトホールを形成する。 Then, the deposited insulating film on the silicon film constituting the drain region of the load MISFET, a contact hole reaching the silicon film. 次に、半導体基板上に第1の導電膜を堆積した後、この第1の導電膜を加工して上記シリコン膜に接続された強誘電体コンデンサの一方の極板を形成する。 Next, after depositing a first conductive film on a semiconductor substrate, and processing the first conductive film forms one plate of the ferroelectric capacitor connected to the silicon film. 次いで、半導体基板上に強誘電体膜および第2の導電膜を順次堆積した後、上記第2の導電膜を加工して強誘電体コンデンサの他方の極板を形成し、その後、強誘電体膜を加工して強誘電体コンデンサを形成するものである。 Next, after sequentially depositing the ferroelectric film and the second conductive film on the semiconductor substrate, to form the other plate of the ferroelectric capacitor by processing said second conductive film, then, the ferroelectric by processing the film and forms a ferroelectric capacitor.

【0036】(5)また、本発明の半導体集積回路装置の製造方法は、(3)記載の半導体集積回路装置の製造方法であって、まず、半導体基板の主面上に転送用MI Further (5) A manufacturing method of a semiconductor integrated circuit device of the present invention, (3) A method of manufacturing a semiconductor integrated circuit device according, firstly, MI for transfer over the main surface of the semiconductor substrate
SFETおよび共通のゲート電極を有する駆動用MIS SFET and drive MIS having a common gate electrode
FETと負荷用MISFETを形成する。 To form a load MISFET for the FET. 次に、駆動用MISFETと負荷用MISFETの共通のゲート電極を構成するシリコン膜の上に堆積された絶縁膜に、上記シリコン膜に達するコンタクトホールを形成する。 Then, the deposited insulating film on a common silicon film constituting the gate electrode of the load MISFET and the driving MISFET, a contact hole reaching the silicon film. 次に、半導体基板上に第1の導電膜を堆積した後、この第1の導電膜を加工して上記シリコン膜に接続された強誘電体コンデンサの一方の極板を形成する。 Next, after depositing a first conductive film on a semiconductor substrate, and processing the first conductive film forms one plate of the ferroelectric capacitor connected to the silicon film. 次いで、半導体基板上に強誘電体膜および第2の導電膜を順次堆積した後、第2の導電膜を加工して強誘電体コンデンサの他方の極板を形成し、その後、強誘電体膜を加工して強誘電体コンデンサを形成するものである。 Next, after sequentially depositing the ferroelectric film and the second conductive film on a semiconductor substrate, by processing the second conductive film to form the other plate of the ferroelectric capacitor, then the ferroelectric film processed to the and forms a ferroelectric capacitor.

【0037】 [0037]

【作用】上記した手段によれば、フリップフロップ回路のそれぞれの記憶ノードに強誘電体コンデンサが直接接続された構成で不揮発性機能を備えたメモリセルを実現することができ、また、転送用MISFET、フリップフロップ回路を構成する負荷用MISFETと駆動用M SUMMARY OF] According to the above means, it is possible to realize a memory cell having a nonvolatile functional configuration of each of the ferroelectric capacitors in the storage node of the flip-flop circuit is connected directly, also transfer MISFET , M for driving the load MISFET constituting a flip-flop circuit
ISFETの上方に強誘電体コンデンサを形成することができるので、強誘電体コンデンサを設けることによるメモリセル面積の増加を防ぐことができる。 It is possible to form a ferroelectric capacitor above the ISFET, it is possible to prevent an increase in memory cell area due to the provision of the ferroelectric capacitor. 従って、メモリセルの面積を増すことなく、電源が切れてもフリップフロップ回路の記憶ノードにおける情報を保持できる強誘電体コンデンサを形成することができるので、不揮発性メモリ機能を有する高集積のRAMを実現することができる。 Therefore, without increasing the area of ​​the memory cell, so even if power is turned off can form a ferroelectric capacitor capable of holding information in the storage node of the flip-flop circuit, a highly integrated RAM having the nonvolatile memory function it can be realized.

【0038】 [0038]

【実施例】以下、本発明の実施例を図面に基づいて詳細に説明する。 EXAMPLES The following be described in detail with reference to embodiments of the present invention with reference to the drawings.

【0039】本発明の一実施例である不揮発性メモリ機能を有するRAMおよびその製造方法を図1〜図22を用いて説明する。 [0039] The RAM and a manufacturing method thereof having a nonvolatile memory function according to an embodiment of the present invention will be described with reference to FIGS 22. なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。 The same reference numerals are designated to have the same function in all the drawings for explaining the embodiments, and the repetitive description thereof will be omitted.

【0040】(実施例1)図1は、本実施例の転送用M [0040] (Embodiment 1) FIG. 1 is a transfer M of this embodiment
ISFETQt 1 ,Qt 2とフリップフロップ回路によって構成されるSRAMのメモリセルと強誘電体コンデンサCf 1 ,Cf 2を組み合わせたメモリセルMCの等価回路図を示す。 ISFETQt 1, Qt 2 and an equivalent circuit diagram of a memory cell MC which is a combination of memory cells and the ferroelectric capacitors Cf 1, Cf 2 of the SRAM formed by the flip-flop circuit. 同図に示すように、メモリセルMCは2個のnチャネルMISFET(駆動用MISFET)Qd As shown in the figure, the memory cell MC is two n-channel MISFET (the driving MISFET) Qd
1 ,Qd 2と2個のpチャネルMISFET(負荷用MI 1, Qd 2 and two p-channel MISFET (load MI
SFET)Qp 1 ,Qp 2からなるフリップフロップ回路を含む。 SFET) Qp 1, including a flip-flop circuit consisting of Qp 2.

【0041】転送用MISFETQt 1 ,Qt 2はフリップフロップ回路の記憶ノードN 1 ,N 2をデータ線DL 1 , The transfer MISFET Qt 1, Qt 2 data lines DL 1 storage nodes N 1, N 2 of the flip-flop circuit,
DL 2にそれぞれ結合する。 Each bind to the DL 2. 転送用MISFETQt 1 , Transfer MISFETQt 1,
Qt 2のゲート電極はワード線WLに結合される。 The gate electrode of qt 2 is coupled to the word line WL.

【0042】また、記憶ノードN 1 ,N 2は強誘電体コンデンサCf 1 ,Cf 2の一方の極板にそれぞれ結合されており、強誘電体コンデンサCf 1 ,Cf 2の他方の極板はノードN 3で電気的に結合され、ノードN 3にはプレート電圧(V P ) が印加される。 Further, the storage node N 1, N 2 is the ferroelectric capacitor Cf 1, Cf one are respectively coupled to the electrode plate 2, the other plate of the ferroelectric capacitor Cf 1, Cf 2 nodes electrically coupled with N 3, the node N 3 plate voltage (V P) is applied.

【0043】なお、強誘電体コンデンサCf 1 ,Cf [0043] In addition, the ferroelectric capacitor Cf 1, Cf
2は、一方の極板と他方の極板と、これら極板の間に形成された強誘電体膜とで構成される。 2 is composed of one electrode plate and the other plate, a ferroelectric film formed on these electrode plates.

【0044】まず、メモリセルMCの動作特性について図2〜図8に示した等価回路図を用いて説明する。 [0044] First will be described with reference to equivalent circuit diagrams shown in FIGS. 2-8, the operation characteristics of the memory cell MC. なお、図2〜図8においては、転送用MISFETQt 1 , Note that, in FIGS. 2-8, the transfer MISFET Qt 1,
Qt 2は省略してある。 Qt 2 is omitted.

【0045】また、図9にフリップフロップ回路の電源電圧(V L )およびプレート電圧(V P )のスイッチングのタイミング図を、図10に記憶ノードN 1および記憶ノードN 2でのそれぞれの電圧変化を示す。 Further, each of the voltage change in the timing diagram of the switching power supply voltage (V L) and the plate voltage of the flip-flop circuit in FIG. 9 (V P), a storage node in FIG. 10 N 1 and the storage node N 2 It is shown.

【0046】瞬時t 0からt 1までの常規動作中では、 [0046] in the normal regulations operation from the instant t 0 to t 1 is,
フリップフロップ回路の電源にはV CCが印加される。 V CC is applied to the power supply of the flip-flop circuit. これによって、フリップフロップ回路の一方の記憶ノードは高レベル(V CC )に、他方の記憶ノードは低レベル(V SS )となる。 Thus, one of the storage nodes of the flip-flop circuit is in the high level (V CC), the other storage node goes low (V SS).

【0047】この時、電源電圧V CCは記憶ノードに接続された強誘電体コンデンサに分極反転を起こさない電圧範囲内に設定され、また、強誘電体コンデンサCf 1 ,C [0047] At this time, the power supply voltage V CC is set within a voltage range that does not cause polarization reversal in the ferroelectric capacitor connected to the storage node, also ferroelectric capacitor Cf 1, C
の一方の極板に印加されるプレート電圧はグランド電位に設定される。 one plate voltage applied to electrode plates of f 2 is set to the ground potential. 従って、一方の記憶ノードが高レベル(V CC )に上昇しても、これに接続されている強誘電体コンデンサCf 1 ,Cf 2においては”高”分極状態のものはそのまま”高”分極状態が保持され、”低”分極状態のものも分極反転することなく、”低”分極状態のままに保持される。 Therefore, as it is "high" polarization state as the one storage node is at a high level (V CC) be increased to "high" polarization state in the ferroelectric capacitor Cf 1, Cf 2 which is connected to There are retained, "low" without also poled as polarization state, "low" is held at a polarization state.

【0048】すなわち、図23に示すように、電源電圧V CCによる電界E vは、分極反転を起こす電界E Rよりも小さく設定される。 [0048] That is, as shown in FIG. 23, the electric field E v by the power supply voltage V CC is set smaller than the electric field E R causing polarization inversion. なお、図23は、強誘電体コンデンサの強誘電体膜のヒステリシスループを示し、横軸は電界E、縦軸は分極Rを示す。 Note that FIG. 23 shows the hysteresis loop of the ferroelectric film of the ferroelectric capacitor, the horizontal axis represents the electric field E, and the vertical axis shows the polarization R.

【0049】すなわち、フリップフロップ回路を電源電圧V CCで動作させている状態では、メモリセルMCがS [0049] That is, in the state that the flip-flop circuit is operated at a supply voltage V CC, the memory cell MC is S
RAMのメモリセルとして機能し、そのデータ線DL 1 , To function as a memory cell of RAM, the data lines DL 1,
DL 2およびワード線WLによりアクセスして、フリップフロップ回路に情報の読み出し、書き込みを行うことができる。 Accessing the DL 2 and the word line WL, and can be carried out reading of information in the flip-flop circuit, a write.

【0050】なお、特に限定されないが常規動作中では、強誘電体コンデンサCf 1 ,Cf 2のうち、一方は“高”分極状態、他方は“低”分極状態に保持される。 [0050] In the particularly but not limited to, during ascertained by routine operation, among the ferroelectric capacitors Cf 1, Cf 2, one for "high" polarization state, the other is held in the "low" polarization state.

【0051】次に、フリップフロップ回路から強誘電体コンデンサCf 1 ,Cf 2への情報の読み出し方法について説明する(図2および図3)。 Next, a description will be given of a method of reading information into the ferroelectric capacitor Cf 1, Cf 2 from the flip-flop circuit (FIG. 2 and FIG. 3).

【0052】瞬時t 1にフリップフロップ回路に蓄積されている情報を強誘電体コンデンサCf 1 ,Cf 2へ転記することが必要となると、プレート電圧をV SSに保持した状態で、フリップフロップ回路の電源電圧をV CCからV CC 'へ上昇させる。 [0052] When it is necessary to post the information to the instant t 1 stored in the flip-flop circuit strength to the dielectric capacitor Cf 1, Cf 2, while holding the plate voltage to V SS, of the flip-flop circuit the power supply voltage is increased from V CC to V CC '. 説明のために、瞬時t 1でのフリップフロップ回路に蓄積されている情報は、記憶ノードN 1が高レベル(V CC ')で、記憶ノードN 2が低レベル(V SS )であるものとする。 For purposes of explanation, information stored in the flip-flop circuit at instant t 1 is the memory node N 1 is at a high level (V CC '), as storage node N 2 is low (V SS) to.

【0053】V CC 'は、強誘電体コンデンサCf 1 ,Cf [0053] V CC 'is, the ferroelectric capacitor Cf 1, Cf
2を分極反転させるのに十分な電圧である。 2 is a sufficient voltage to polarization reversal. すなわち、 That is,
CC 'による電界は、分極反転を起こす電界E Rよりも大きい。 Field by V CC 'is greater than the electric field E R causing polarization inversion. ノードN 3が低レベル(V SS )であるため、記憶ノードN 1の電圧の上昇により、図2に示すように、 Since the node N 3 is low (V SS), the increase of the voltage of the storage node N 1, as shown in FIG. 2,
記憶ノードN 1に接続された強誘電体コンデンサCf 1 Strongly connected to the storage node N 1 dielectric capacitors Cf 1
に”高”分極状態が書き込まれる。 "High" polarization state is written into.

【0054】強誘電体コンデンサCf 1は、瞬時t 0での状態が”高”分極状態であればそのまま”高”分極状態が維持される。 [0054] The ferroelectric capacitor Cf 1, the state at the instant t 0 "high" if the polarization state as "high" polarization state is maintained. 瞬時t 0での状態が”低”分極状態のものは、分極反転を生じて”高”分極状態に書き換えられるが、この時、分極反転電流が、負荷用MISFET What state "low" polarization state at instant t 0, but is rewritten to "high" polarization state caused a polarization inversion when the polarization reversal current, load MISFET
Qp 1から記憶ノードN 1へと流れて、記憶ノードN 1 It flows from qp 1 to the storage node N 1, the storage node N 1
での電圧が変動する。 The voltage at fluctuates.

【0055】しかし、記憶ノードN 1での電圧(V 1 )は強誘電体コンデンサCf 1の容量(C 1 )と負荷用MIS [0055] However, the voltage at memory node N 1 (V 1) is a ferroelectric capacitor Cf 1 capacity (C 1) and for MIS load
FETQp 1および記憶ノードN 1の寄生容量(C 2 )によって決まり、次の式(1)で表されるが、 式(1) V 1 =(C 1 /(C 1 +C 2 ))V CC ' 通常は、C 2に比べてC 1は非常に大きいため、V FETQp depend 1 and the storage node N 1 of the parasitic capacitance (C 2), are represented by the following formula (1), equation (1) V 1 = (C 1 / (C 1 + C 2)) V CC ' because usually, C 1 is much larger than that of C 2, V
1は、ほぼV CC 'となる。 1 is substantially the V CC '.

【0056】次に、記憶ノードN 2に接続された強誘電体コンデンサCf 2に情報を転記する必要がある。 Next, it is necessary to post the information to the ferroelectric capacitor Cf 2 which is connected to the storage node N 2. 瞬時t 2で、フリップフロップ回路の電源電圧はV CC 'に設定したまま、プレート電圧をV SSからV CC 'へ上昇させてノードN 3を高レベル(V CC ')に上げる。 Instantaneous t 2, 'while set, a plate voltage from V SS V CC' power supply voltage of the flip-flop circuit is V CC increases the node N 3 is raised to a high level (V CC '). 図3に示すように、記憶ノードN 2は低レベル(V SS )であるため、記憶ノードN 3に接続された強誘電体コンデンサC As shown in FIG. 3, the storage node since N 2 is a low level (V SS), the ferroelectric capacitor C which is connected to the storage node N 3
2に”低”分極状態が書き込まれる。 "Low" polarization state is written into f 2.

【0057】”高”書き込みの場合と同様に、強誘電体コンデンサCf 2は、瞬時t 1での状態が”低”分極状態であれば、そのまま”低”分極状態に維持される。 [0057] Similar to the "high" for a write, the ferroelectric capacitor Cf 2, if the state is "low" in the polarization state at instant t 1, is maintained as is "low" polarization state. 瞬時t 1での状態が”高”分極状態のものは、分極反転を生じて”低”分極状態に書き換えられるが、この時、分極反転電流が記憶ノードN 2から駆動用MISFETQ What state is "high" polarization state at instant t 1, but is rewritten to "low" polarization state caused polarization inversion, this time, the driving MISFETQ polarization inversion current from the storage node N 2
2へと流れて、記憶ノードN 2の電圧が変動する。 flows to d 2, the voltage of the storage node N 2 is varied.

【0058】しかし、記憶ノードN 2での電圧(V 2 )も強誘電体コンデンサCf 2の容量(C 1 )と駆動用MIS [0058] However, the storage node N voltage in 2 (V 2) is also ferroelectric capacitor Cf 2 capacity (C 1) and the drive MIS
FETQd 2および記憶ノードN 2の寄生容量(C 3 )によって決まり、次の式(2)で表されるが、 式(2) V 2 =(C 1 /(C 1 +C 3 ))V SS通常は、C 3に比べてC 1は非常に大きいため、V FETQd determined by 2 and the parasitic capacitance of the storage node N 2 (C 3), is represented by the following formula (2), equation (2) V 2 = (C 1 / (C 1 + C 3)) V SS typically since C 1 is much larger than that of C 3, V
2は、ほぼV SSとなる。 2 is substantially V SS.

【0059】瞬時t 1 、t 2の動作によって、フリップフロップ回路の情報は強誘電体コンデンサCf 1 ,Cf 2 [0059] instant t 1, by the operation of t 2, information of the flip-flop circuit ferroelectric capacitor Cf 1, Cf 2
に蓄積される。 It is stored in. 一方の記憶ノードN 2の高レベル(V CC ')は、これに接続される強誘電体コンデンサCf One high-level memory node N 2 (V CC ') is a ferroelectric capacitor Cf connected thereto
1に書き込まれた”高”分極状態に対応し、他方の記憶ノードN 2の低レベル(V SS )は、これに接続される強誘電体コンデンサCf 2に書き込まれた”低”分極状態に対応する。 Corresponding to the written "high" polarization state 1, the other low-level memory node N 2 (V SS), this in written in the ferroelectric capacitor Cf 2 which is connected to the "low" polarization state corresponding.

【0060】瞬時t 3において、全ての電圧が0Vとなり、記憶ノードN 1 ,N 2での情報が失われても、強誘電体コンデンサCf 1 ,Cf 2の分極状態は存続するため、 [0060] At the instant t 3, all of the voltage to 0V, even if the information in the storage node N 1, N 2 is lost, because the ferroelectric polarization state of the capacitor Cf 1, Cf 2 survives,
フリップフロップ回路の情報を強誘電体コンデンサCf Ferroelectric capacitor Cf the information of the flip-flop circuit
1 ,Cf 2において保持することができる。 It can be held at 1, Cf 2.

【0061】次に、図4〜図8を用いて強誘電体コンデンサCf 1 ,Cf 2からフリップフロップ回路への情報の書き込み方法について説明する。 Next, the method of writing information to the flip-flop circuit will be described from the ferroelectric capacitors Cf 1, Cf 2 with reference to FIGS. 4-8.

【0062】瞬時t 4に強誘電体コンデンサCf 1 ,Cf [0062] The ferroelectric capacitor Cf 1 to instant t 4, Cf
2に保存されている情報をフリップフロップ回路へ転記することが必要となると、フリップフロップ回路の電源電圧をV SSに保持した状態で、プレート電圧をV SSからV CC 'へ上昇させる。 When it is necessary to post the information stored in the 2 to the flip-flop circuit, while maintaining the supply voltage of the flip-flop circuit to V SS, thereby increasing the plate voltage from V SS to V CC '. 電源電圧はV SSに設定されているので、負荷用MISFETQp 1 ,Qp 2は常にオフ状態となっている。 Since the power supply voltage is set to V SS, load MISFET Qp 1, Qp 2 is always turned off.

【0063】しかし、瞬時t 4において、負荷用MIS [0063] However, in the instant t 4, MIS for load
FETQp 1および駆動用MISFETQd 1から記憶ノードN 1に電流が流れ込み、記憶ノードN 1の電圧は瞬時V N1に上昇する。 FETQp 1 and a current flows from the driving MISFET Qd 1 to the storage node N 1, the voltage of the storage node N 1 rises instantaneously V N1. 同様に、負荷用MISFETQp Similarly, load MISFETQp
2および駆動用MISFETQd 2から記憶ノードN 2 2 and stored from the driving MISFET Qd 2 node N 2
に電流が流れ込み、記憶ノードN 2の電圧は瞬時V N1に上昇する。 Current flows into the voltage of the storage node N 2 rises instantaneously V N1. N1は強誘電体コンデンサCf 1 ,Cf 2の容量と負荷用MISFETQp 1 ,Qp 2および駆動用MI V N1 ferroelectric capacitor Cf 1, capacity and load MISFET Qp 1 of Cf 2, Qp 2 and the drive MI
SFETQd 1 ,Qd 2の寄生容量によって決まる電圧レベルである。 SFETQd 1, a voltage level determined by the parasitic capacitance of Qd 2.

【0064】記憶ノードN 1 ,N 2の電圧がV N1に上昇して、V N1が駆動用MISFETQd 1 ,Qd 2のしきい値電圧よりも高くなると、駆動用MISFETQd 1 ,Qd [0064] Voltage of the storage node N 1, N 2 rises to V N1, the V N1 is higher than the threshold voltage of the driving MISFETQd 1, Qd 2, driving MISFET Qd 1, Qd
2がオン状態となる。 2 is turned on. これによって、電流が記憶ノードN 1から駆動用MISFETQd 1へ流れて、記憶ノードN 1の電圧は低下し、ほぼ0Vとなる。 Thus, current flows from the storage node N 1 to the driving MISFET Qd 1, the voltage of the storage node N 1 is lowered, becomes substantially 0V. 同様に、電流が記憶ノードN 2から駆動用MISFETQd 2へ流れて、記憶ノードN 2の電圧は低下し、ほぼ0Vとなる。 Similarly, current flows from the storage node N 2 to the driving MISFET Qd 2, the voltage of the storage node N 2 is lowered, becomes substantially 0V.

【0065】この結果、瞬時t 5において、瞬時t 4での状態が”高”分極状態である強誘電体コンデンサCf [0065] Consequently, in the instant t 5, a ferroelectric capacitor Cf is the state of "high" polarization state at instant t 4
1は”低”分極状態に書き換えられる。 1 is rewritten to "low" polarization state. なお、瞬時t 4 It should be noted that the instant t 4
での状態が”低”分極状態である強誘電体コンデンサC Ferroelectric capacitor C state is "low" polarization state at
2はそのまま”低”分極状態に維持される。 f 2 is maintained as it "low" polarization state.

【0066】強誘電体コンデンサCf 1が分極反転する際には、分極反転電流が流れて、記憶ノードN 1の電圧(V N2 )が記憶ノードN 2の電圧(V N3 )よりも高くなり、記憶ノードN 1と記憶ノードN 2間に電位差が生じる。 [0066] When the ferroelectric capacitor Cf 1 is reverse polarization is polarization inversion current flows, becomes higher than the storage node N 1 of the voltage (V N2) is the voltage of the storage node N 2 (V N3), a potential difference occurs between the memory node N 1 and the storage node N 2. この状態で瞬時t 6において、フリップフロップ回路の電源電圧をV CC 'に上げると、このフリップフロップ回路に正帰還がかかり、記憶ノードN 1は高レベル(V CC ')に、記憶ノードN 2は低レベル(V SS )に設定される。 At the instant t 6 in this state, 'raising the positive feedback is applied to the flip-flop circuit, the memory node N 1 is at the high level (V CC' the power supply voltage of the flip-flop circuit V CC in), the storage node N 2 It is set to a low level (V SS).

【0067】次に、瞬時t 7でプレート電圧をV SSに下げて、瞬時t 6での状態が”低”分極状態の強誘電体コンデンサCf 1を”高”分極状態に書き換えた後、瞬時t 8でフリップフロップ回路の電源電圧をV CCに下げる。 Next, the plate voltage at moment t 7 down to V SS, instantaneous state at t 6 is "low" polarization state ferroelectric capacitor Cf 1 to "high" after rewriting the polarization state, the instantaneous lowering the power supply voltage of the flip-flop circuit to V CC at t 8. これによって、記憶ノードN 1の電圧はV CC 'からV CCへ設定されて、常規動作状態に戻る。 Thus, the voltage of the storage node N 1 is set from the V CC 'to V CC, it returns to the ascertained by routine operation.

【0068】上記方法によって、フリップフロップ回路の常規動作、フリップフロップ回路から強誘電体コンデンサCf 1 ,Cf 2への情報の読み出し、および強誘電体コンデンサからフリップフロップ回路への情報の書き込みの一連の動作が行われる。 [0068] By the above method, normal regulations operation of the flip-flop circuit, the information from the flip-flop circuit strength to the dielectric capacitor Cf 1, Cf 2 reading, and intensity of a dielectric capacitor to the flip-flop circuit of the information series of the writing operation is performed.

【0069】次に、上記メモリセルMCの具体的な第1 Next, specific first of the memory cell MC
の構成(メモリセルMC 1 )を図11〜図16を用いて説明する。 Configure (memory cell MC 1) will be described with reference to FIGS. 11 to 16.

【0070】図12〜16は強誘電体コンデンサCf 1 , [0070] FIG. 12 to 16 is a ferroelectric capacitor Cf 1,
Cf 2を備えたメモリセルMC 1の平面図(メモリセルMC 1の略1個分を示す半導体基板の平面図)を示し、 Shows a plan view of the memory cell MC 1 having a cf 2 (the plan view of a semiconductor substrate illustrating one fraction substantially memory cells MC 1),
図11は図16の(a) −(a)'線における半導体基板の断面図を示す。 11 (a) of FIG. 16 - shows a cross-sectional view of a semiconductor substrate in (a) 'line. なお、メモリセルMC 1のフリップフロップ回路の構成は、TFT(Thin Film Transistor)型S The configuration of the flip-flop circuit of the memory cell MC 1 is, TFT (Thin Film Transistor) type S
RAMのメモリセルに用いられるフロップフロップ回路と同じである。 Is the same as the flip-flop circuit used in a memory cell of the RAM.

【0071】図11に示すように、n -型シリコン単結晶からなる半導体基板(半導体チップ)1の主面には、 [0071] As shown in FIG. 11, n - semiconductor substrate (semiconductor chip) made of -type silicon single crystal 1 of the main surface,
-型ウエル2が形成され、このp -型ウエル2の非活性領域の主面には、酸化シリコン膜からなる素子分離用のフィールド絶縁膜4が形成されている。 p - type well 2 is formed, the p - the main surface of the non-active region of the mold well 2, the field insulating film 4 for element isolation formed of a silicon oxide film is formed. フィールド絶縁膜4の下には、反転防止用のp型チャネルストッパ領域5が形成されている。 Below the field insulating film 4, a p-type channel stopper region 5 for preventing inversion is formed.

【0072】メモリセルMC 1を構成する駆動用MIS [0072] MIS drive constituting the memory cell MC 1
FETQd 1 ,Qd 2 、転送用MISFETQt 1 ,Qt 2 FETQd 1, Qd 2, transfer MISFETQt 1, Qt 2
および負荷用MISFETQp 1 ,Qp 2のうち、駆動用MISFETQd 1 ,Qd 2および転送用MISFETQ And among the load MISFETQp 1, Qp 2, driving MISFET Qd 1, Qd 2 and transfer MISFETQ
1 ,Qt 2のそれぞれは、前記フィールド絶縁膜4で囲まれたp -型ウエル2の活性領域の主面に形成されている。 of each t 1, Qt 2, wherein surrounded by the field insulating film 4 p - is formed on the main surface of the active region of the mold well 2.

【0073】上記駆動用MISFETQd 1 ,Qd 2のそれぞれは、ゲート絶縁膜6、ゲート電極7、ソース領域およびドレイン領域で構成されている。 [0073] Each of the driving MISFET Qd 1, Qd 2, the gate insulating film 6, gate electrode 7, and a source region and a drain region. ゲート電極7 The gate electrode 7
は、第1層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で形成されている。 It is formed by the first layer of the gate material forming step, and is formed by, for example, polycrystalline silicon film. この多結晶シリコン膜には、その抵抗値を低減するためにn型の不純物(例えばリン(P))が導入されている。 This polycrystalline silicon film, n-type impurity (e.g., phosphorus (P)) is introduced in order to reduce its resistance.

【0074】上記駆動用MISFETQd 1 ,Qd 2のゲート電極7の上部には、絶縁膜8が形成されている。 [0074] The upper portion of the gate electrode 7 of the drive MISFETQd 1, Qd 2, the insulating film 8 is formed. この絶縁膜8は、例えば酸化シリコン膜からなる。 The insulating film 8 is, for example, a silicon oxide film. また、 Also,
ゲート電極7のゲート長方向の側壁には、サイドウォールスペーサ9が形成されている。 On the side wall of the gate length direction of the gate electrode 7, the sidewall spacers 9 are formed. このサイドウォールスペーサ9は、例えば酸化シリコン膜からなる。 The sidewall spacers 9, for example, a silicon oxide film.

【0075】上記駆動用MISFETQd 1 ,Qd 2のそれぞれのソース領域およびドレイン領域は、低不純物濃度のn -型半導体領域10とその上部に設けられた高不純物濃度のn +型半導体領域11とで構成されている。 [0075] Each of the source region and the drain region of the driving MISFET Qd 1, Qd 2 is, n of the low impurity concentration - at -type semiconductor region 10 and the n + -type semiconductor region 11 of high impurity concentration provided at the top It is configured.
すなわち、駆動用MISFETQd 1 ,Qd 2は、それぞれのソース領域およびドレイン領域が、いわゆる2重拡散ドレイン(Double Diffused Drain)構造で構成されている。 That is, the driving MISFET Qd 1, Qd 2, each source region and the drain region is composed of a so-called double diffused drain (Double Diffused Drain) structure.

【0076】半導体基板1の主面に形成された前記フィールド絶縁膜4および駆動用MISFETQd 1 ,Qd 2 [0076] The formed on the main surface of the semiconductor substrate 1 field insulating film 4 and the driving MISFET Qd 1, Qd 2
のゲート電極7のパターンレイアウトを図12に示す。 FIG. 12 shows the pattern layout of the gate electrode 7 of the.
図中、フィールド絶縁膜4で囲まれた2つのL字状の領域3がメモリセルMC 1の1個分の活性領域である。 In the figure, the field insulating film 4 of two L-shaped region 3 surrounded by is an active region of one of memory cells MC 1.

【0077】図12に示すように、上記駆動用MISF [0077] As shown in FIG. 12, the driving MISF
ETQd 1 ,Qd 2のそれぞれのゲート電極7の一端側は、少なくとも製造プロセスにおけるマスク合わせ余裕寸法に相当する分、フィールド絶縁膜4上に突出している。 ETQd 1, one end of each of the gate electrodes 7 of Qd 2 is an amount corresponding to a mask alignment margin dimension in at least the manufacturing process, and projects on the field insulating film 4. また、駆動用MISFETQd 1のゲート電極7 Further, the gate electrode 7 of the drive MISFET Qd 1
(Qd 1 )の他端側は、フィールド絶縁膜4を介して駆動用MISFETQd 2のドレイン領域上まで突出し、駆動用MISFETQd 2のゲート電極7(Qd 2 )の他端側は、フィールド絶縁膜4を介して駆動用MISFET The other end of the (Qd 1) is projected to the field insulating film 4 on the drain region of the driving MISFET Qd 2 through the other end of the gate electrode 7 of the drive MISFETQd 2 (Qd 2) the field insulating film 4 driving through the MISFET
Qd 1のドレイン領域7上まで突出している。 Projects to above the drain region 7 of the qd 1.

【0078】図11に示すように、メモリセルMC 1の転送用MISFETQt 1 ,Qt 2のそれぞれは、ゲート絶縁膜12、ゲート電極13A、ソース領域およびドレイン領域で構成されている。 [0078] As shown in FIG. 11, each of the memory cells MC 1 of the transfer MISFET Qt 1, Qt 2, the gate insulating film 12, the gate electrode 13A, is composed of a source region and a drain region.

【0079】ゲート電極13Aは、第2層目のゲート材形成工程で形成され、例えば多結晶シリコン膜と高融点金属シリサイド膜との積層膜(ポリサイド膜)で構成されている。 [0079] The gate electrode 13A is formed in the second layer of the gate material forming step is configured, for example a laminated film of a polysilicon film and a refractory metal silicide film (polycide film). 下層の多結晶シリコン膜には、その抵抗値を低減するためにn型の不純物(例えばP)が導入されている。 The lower layer of the polycrystalline silicon film, n-type impurity (e.g., P) is introduced in order to reduce its resistance. 上層の高融点金属シリサイド膜は、例えばWSi An upper layer of refractory metal silicide film, for example, WSi
x, MoSix, TiSix, TaSixなどで構成される。 x, MoSix, TiSix, composed of such TaSix.

【0080】上記転送用MISFETQt 1 ,Qt 2のゲート電極13Aの上部には、絶縁膜15が形成されている。 [0080] On top of the gate electrode 13A of the transfer MISFETQt 1, Qt 2, the insulating film 15 is formed. この絶縁膜15は、例えば酸化シリコン膜からなる。 The insulating film 15 is, for example, a silicon oxide film. また、ゲート電極13Aの側壁には、サイドウォールスペーサ16が形成されている。 Further, the side wall of the gate electrode 13A, the sidewall spacers 16 are formed. このサイドウォールスペーサ16は、例えば酸化シリコン膜からなる。 The sidewall spacer 16 is made of, for example, a silicon oxide film.

【0081】上記転送用MISFETQt 1 ,Qt 2のそれぞれのソース領域およびドレイン領域は、低不純物濃度のn -型半導体領域17と高不純物濃度のn +型半導体領域18とで構成されている。 [0081] Each of the source region and the drain region of the transfer MISFET Qt 1, Qt 2 is a low impurity concentration the n - is composed of a type semiconductor region 17 and the heavily doped n + -type semiconductor region 18. すなわち、転送用MI In other words, the transfer MI
SFETQt 1 ,Qt 2のソース領域およびドレイン領域は、LDD(Lightly Doped Drain)構造で構成されている。 A source region and a drain region of SFETQt 1, Qt 2 is composed of an LDD (Lightly Doped Drain) structure.

【0082】半導体基板1の主面に形成された上記転送用MISFETQt 1 ,Qt 2のゲート電極13Aのパターンレイアウトを図13に示す。 [0082] shows the pattern layout of the gate electrodes 13A of the semiconductor substrate the transfer MISFET Qt 1 formed on the principal surface of 1, Qt 2 in Figure 13. 同図に示すように、転送用MISFETQt 1 ,Qt 2のゲート電極13Aは、 As shown in the figure, the gate electrode 13A of the transfer MISFET Qt 1, Qt 2 is
そのゲート長(Lg)方向が駆動用MISFETQd 1 , Gate length (Lg) direction driving MISFET Qd 1,
Qd 2のゲート電極7のゲート長(Lg)方向と交差するように配置されている。 The gate length of the gate electrode 7 of the qd 2 (Lg) are arranged to intersect with the direction.

【0083】図13に示すように、転送用MISFET [0083] As shown in FIG. 13, transfer MISFET
Qt 1のソース領域乃至ドレイン領域の一方は、駆動用MISFETQd 1のドレイン領域と一体に構成されている。 One of the source region or the drain region of qt 1 is formed integrally with the drain region of the driving MISFET Qd 1. 同様に、転送用MISFETQt 2のソース領域乃至ドレイン領域の一方は、駆動用MISFETQd 2 Similarly, one of a source region or a drain region of the transfer MISFET Qt 2, driving MISFET Qd 2
のドレイン領域と一体に構成されている。 It is configured in a drain region and integrated.

【0084】転送用MISFETQt 1 ,Qt 2のゲート電極13Aには、ワード線WLが接続され、転送用MI [0084] The gate electrode 13A of the transfer MISFET Qt 1, Qt 2, the word line WL is connected, transfer MI
SFETQt 1 ,Qt 2のゲート電極13Aは、ワード線WLと一体に構成されている。 The gate electrode 13A of SFETQt 1, Qt 2 is constructed integrally with the word line WL.

【0085】上記ワード線WLと平行して、2個の駆動用MISFETQd 1 ,Qd 2に共通のソース線として構成された基準電圧線(V SS )13Bが配置されている。 [0085] In parallel with the word line WL, 2 pieces of driving MISFET Qd 1, Qd 2 to be configured as a common source line reference voltage lines (V SS) 13B is arranged.
基準電圧線(V SS ) 13Bは、転送用MISFETQt Reference voltage lines (V SS) 13B are transfer MISFETQt
1 ,Qt 2のゲート電極13Aおよびワード線WLと同じ第2層目のゲート材形成工程で形成され、フィールド絶縁膜4上をワード線WLと同一方向に延在している。 1, is formed in the same second layer of the gate material forming step and the gate of Qt 2 electrode 13A and the word line WL, and extends over the field insulating film 4 in the same direction as the word line WL.

【0086】また、基準電圧線(V SS )13Bは、駆動用MISFETQd 1 ,Qd 2のゲート絶縁膜6と同一の絶縁膜に開孔されたコンタクトホール14を通じて、駆動用MISFETQd 1 ,Qd 2のそれぞれのソース領域(n +型半導体領域11)に接続されている。 [0086] Also, the reference voltage lines (V SS) 13B, through a contact hole 14 which is opened in the same insulating film and the gate insulating film 6 of the drive MISFET Qd 1, Qd 2, the driving MISFET Qd 1, Qd 2 It is connected to the source region (n + -type semiconductor region 11).

【0087】メモリセルMC 1の2個の負荷用MISF [0087] MISF for two of the load of the memory cell MC 1
ETQp 1 ,Qp 2のうち、負荷用MISFETQp ETQp 1, of the Qp 2, load MISFETQp
1は、駆動用MISFETQd 2の領域上に配置され、 1 is disposed on the region of the drive MISFET Qd 2,
負荷用MISFETQp 2は、駆動用MISFETQd Load MISFET Qp 2 is driving MISFETQd
1の領域上に配置されている。 It is arranged on the first region. 負荷用MISFETQp Load MISFETQp
1 ,Qp 2のそれぞれは、ゲート電極23A、ゲート絶縁膜24、チャネル領域26N、ソース領域26Pおよびドレイン領域26Pで構成されている。 1, each of Qp 2, the gate electrode 23A, a gate insulating film 24, the channel region 26N, is composed of a source region 26P and the drain region 26P.

【0088】上記負荷用MISFETQp 1 ,Qp 2のゲート電極23Aは、第3層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で形成されている。 [0088] The gate electrode 23A of the load MISFET Qp 1, Qp 2 is formed by the third layer of the gate material forming step, and is formed by, for example, polycrystalline silicon film. この多結晶シリコン膜には、その抵抗値を低減するためにn The polycrystalline silicon film, n in order to reduce the resistance value
型の不純物(例えばP)が導入されている。 Type impurity (e.g., P) is introduced in. 負荷用MI Load for MI
SFETQp 1 ,Qp 2のゲート電極23Aのパターンレイアウトを図14に示す。 SFETQp 1, the pattern layout of the gate electrode 23A of Qp 2 shown in FIG. 14.

【0089】図11および図14に示すように、上記負荷用MISFETQp 1のゲート電極23Aは、絶縁膜21および絶縁膜8に開孔されたコンタクトホール22 [0089] Figure 11 and as shown in FIG. 14, the gate electrode 23A of the load MISFET Qp 1, a contact hole 22 which is opened in the insulating film 21 and the insulating film 8
を通じて、駆動用MISFETQd 1のゲート電極7および転送用MISFETQt 2のソース領域乃至ドレイン領域の一方に接続されている。 Through, and is connected to one of a source region or a drain region of the gate electrode 7 and the transfer MISFET Qt 2 of the drive MISFET Qd 1.

【0090】同様に、負荷用MISFETQp 2のゲート電極23Aは、絶縁膜21および絶縁膜8に開孔されたコンタクトホール22を通じて、駆動用MISFET [0090] Similarly, the gate electrode 23A of the load MISFET Qp 2, through a contact hole 22 which is opened in the insulating film 21 and the insulating film 8, the driver MISFET
Qd 2のゲート電極7および転送用MISFETQt 1 The gate electrode of the qd 2 7 and transfer MISFET Qt 1
のソース領域乃至ドレイン領域の一方に接続されている。 It is connected to one of a source region or a drain region.

【0091】上記転送用MISFETQt 1 ,Qt 2のソース領域乃至ドレイン領域の他方の上部には、負荷用M [0091] The other top of the source region or the drain region of the transfer MISFETQt 1, Qt 2, load M
ISFETQp 1 ,Qp 2のゲート電極23Aと同じ第3 ISFETQp 1, the same third and gate electrodes 23A of Qp 2
層目のゲート材形成工程で形成されたパッド層23Bが配置されている。 Pad layer 23B which is formed in a layer-th gate material forming step is arranged. このパッド層23Bは、絶縁膜21に開孔されたコンタクトホール22を通じて、転送用MI The pad layer 23B, through a contact hole 22 which is opened in the insulating film 21, transfer MI
SFETQt 1 ,Qt 2のソース領域乃至ドレイン領域の他方に接続されている。 SFETQt 1, is connected to the other of the source region or the drain region of the Qt 2.

【0092】図11に示すように、上記負荷用MISF [0092] As shown in FIG. 11, MISF for the load
ETQp 1 ,Qp 2のゲート電極23Aの上部には、負荷用MISFETQp 1 ,Qp 2のゲート絶縁膜24が形成されている。 ETQp 1, the upper portion of the gate electrode 23A of Qp 2, the gate insulating film 24 of the load MISFET Qp 1, Qp 2 are formed. このゲート絶縁膜24は、例えば酸化シリコン膜からなる。 The gate insulating film 24 is made of, for example, a silicon oxide film.

【0093】上記負荷用MISFETQp 1 ,Qp 2のゲート絶縁膜24の上部には、負荷用MISFETQp 1 , [0093] The upper portion of the gate insulating film 24 of the load for MISFETQp 1, Qp 2, load MISFET Qp 1,
Qp 2のチャネル領域26N、ソース領域26Pおよびドレイン領域26Pが形成されている。 Qp 2 channel region 26N, the source region 26P and the drain region 26P is formed. チャネル領域2 The channel region 2
6Nは、第4層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で構成されている。 6N is formed in the fourth layer of the gate material forming step, and a polycrystalline silicon film, for example.

【0094】この多結晶シリコン膜には、負荷用MIS [0094] The polycrystalline silicon film, MIS for load
FETQp 1 ,Qp 2のしきい値電圧をエンハンスメント型にするために、n型の不純物(例えばP)が導入されている。 The FETQp 1, the threshold voltage of Qp 2 to an enhancement type, n-type impurity (e.g., P) is introduced. 負荷用MISFETQp 1 ,Qp 2のチャネル領域26N、ソース領域26Pおよびドレイン領域26P Load MISFET Qp 1, Qp 2 channel region 26N, the source region 26P and the drain region 26P
のパターンレイアウトを図14に示す。 It shows the pattern layout in Fig.

【0095】図15に示すように、上記負荷用MISF [0095] As shown in FIG. 15, MISF for the load
ETQp 1 ,Qp 2のチャネル領域26Nの一端側にはドレイン領域26Pが形成され、他端側にはソース領域2 ETQp 1, at one end of the channel region 26N of Qp 2 drain region 26P is formed, the source region to the other end 2
6Pが形成されている。 6P is formed. ドレイン領域26Pおよびソース領域26Pは、チャネル領域26Nと同じ第4層目のゲート材(多結晶シリコン)形成工程で形成され、チャネル領域26Nと一体に構成されている。 Drain regions 26P and source regions 26P are formed in the same fourth layer gate material (polycrystalline silicon) forming step and the channel region 26N, and is formed integrally with the channel region 26N. ドレイン領域26Pおよびソース領域26Pを構成する多結晶シリコン膜には、p型の不純物(例えばBF 2 )が導入されている。 The polycrystalline silicon film constituting the drain region 26P and source regions 26P is, p-type impurity (e.g., BF 2) is introduced.

【0096】このように、本実施例のメモリセルMCの負荷用MISFETQp 1 ,Qp 2は、第3層目のゲート材形成工程で形成されたゲート電極23Aの上部に第4 [0096] Thus, load MISFET Qp 1, Qp 2 of the memory cell MC in this embodiment, the fourth on the gate electrode 23A formed in the third layer of the gate material forming step
層目のゲート材形成工程で形成されたチャネル領域26 A channel region 26 formed in a layer-th gate material forming step
N、ソース領域26Pおよびドレイン領域26Pを配置した、いわゆるボトムゲート構造で構成されている。 N, was placed source region 26P and the drain regions 26P, is constituted by a so-called bottom-gate structure.

【0097】図15に示すように、上記負荷用MISF [0097] As shown in FIG. 15, MISF for the load
ETQp 1のドレイン領域26Pは、ゲート絶縁膜24 Drain region 26P of ETQp 1, a gate insulating film 24
と同一層の絶縁膜に開孔されたコンタクトホール25を通じ、負荷用MISFETQp 2のゲート電極23Aに接続されている。 Through a contact hole 25 which is opened in the insulating film of the same layer and are connected to the gate electrode 23A of the load MISFET Qp 2. 同様に、負荷用MISFETQp 2のドレイン領域26Pは、ゲート絶縁膜24と同一層の絶縁膜に開孔されたコンタクトホール25を通じて、負荷用MISFETQp 1のゲート電極23Aに接続されている。 Similarly, the drain region 26P of the load MISFET Qp 2, through a contact hole 25 which is opened in the insulating film of the gate insulating film 24 and the same layer, and is connected to the gate electrode 23A of the load MISFET Qp 1.

【0098】上記負荷用MISFETQp 1 ,Qp 2のソース領域26Pには、電源電圧線(V L )26Pが接続されている。 [0098] The source region 26P of the load MISFET Qp 1, Qp 2, the power supply voltage line (V L) 26P are connected. 電源電圧線(V L )26Pは、チャネル領域26N、ドレイン領域26Pおよびソース領域26P Power supply voltage line (V L) 26P, the channel region 26N, drain region 26P and source regions 26P
と同じ第4層目のゲート材(多結晶シリコン)形成工程で形成され、これらと一体に構成されている。 The same fourth layer gate material is formed by (polycrystalline silicon) forming step are formed integrally with these and.

【0099】図11に示すように、上記負荷用MISF [0099] As shown in FIG. 11, MISF for the load
ETQp 1 ,Qp 2の上部には、第1層目の層間絶縁膜2 ETQp 1, the upper part of Qp 2, first interlayer insulating film 2
7が形成されている。 7 is formed. この層間絶縁膜27は、例えば酸化シリコン膜とBPSG膜からなる。 The interlayer insulating film 27 is made of, for example, a silicon oxide film and a BPSG film.

【0100】上記層間絶縁膜27の上部には、第1層目の配線29A,29Bが形成されている。 [0100] The upper portion of the interlayer insulating film 27, the first layer wiring 29A, 29B are formed. 第1層目の配線29Aは、層間絶縁膜27に開孔されたコンタクトホール28Aを通じて負荷用MISFETQp 1 ,Qp 2のドレイン領域26Pに接続されている。 First interconnection layer 29A is connected to the load MISFET Qp 1, Qp 2 of the drain region 26P through the contact hole 28A that is opened in the interlayer insulating film 27.

【0101】また、第1層目の配線29Bは、ゲート絶縁膜24および層間絶縁膜27に開孔されたコンタクトホール28Bを通じて転送用MISFETQt 1 ,Qt 2 [0102] The first layer wiring 29B is, MISFET Qt for transfer through a contact hole 28B which is opened in the gate insulating film 24 and the interlayer insulating film 27 1, Qt 2
のソース領域乃至ドレイン領域の上部に形成されたパッド層23Bに接続されている。 It is connected to the pad layer 23B formed in an upper portion of the source region to the drain region. 上記第1層目の配線29 The first layer of wiring 29
A,29Bは、第1層目の配線材形成工程で形成され、 A, 29B is formed by the first layer wiring material forming step,
例えばタングステン(W)などの高融点金属膜で構成されている。 It is constituted for example by a refractory metal film such as tungsten (W).

【0102】第1層目の配線29Aのパターンレイアウトを図16に示す。 [0102] The pattern layout of the first layer wiring 29A shown in FIG. 16. なお、同図は、図面を見易くするために、第1層目の配線29A,29Bの下層の導電層のうち、第4層目のゲート材(負荷用MISFETQp 1 , Note that this figure, for clarity of the drawings, a first layer wiring 29A, among the underlying conductive layer 29B, the fourth layer gate material (load MISFET Qp 1,
Qp 2のチャネル領域26N、ソース領域26P、ドレイン領域26Pおよび電源電圧線(V L )26P)と、 Qp 2 channel region 26N, the source region 26P, drain region 26P and the power source voltage line and (V L) 26P),
第3層目のゲート材(負荷用MISFETQp 1 ,Qp 2 Third layer gate material (load MISFET Qp 1, Qp 2
のゲート電極23Aおよびパッド層23B)のみを図示してある。 It is shown only the gate electrode 23A and the pad layer 23B) of.

【0103】図11に示すように、上記第1層目の配線29Aの上層には、第1のバリア層30を介して強誘電体膜31が形成されている。 [0103] As shown in FIG. 11, above the upper layer of the first layer wiring 29A, the ferroelectric film 31 through the first barrier layer 30 is formed. 第1のバリア層30は、例えば酸化イリジウム(IrO 2 )膜であり、強誘電体膜3 The first barrier layer 30 is, for example, iridium oxide (IrO 2) film, a ferroelectric film 3
1は、例えばPZT(PbZrTiO 3 )膜である。 1, for example, PZT (PbZrTiO 3) is a membrane.

【0104】さらに、上記強誘電体膜31の上層には、 [0104] Further, the upper layer of the ferroelectric film 31,
第2のバリア層32を介してプレート電極33が形成されている。 Plate electrode 33 is formed via the second barrier layer 32. 第2のバリア層32は、例えばIrO 2膜であり、プレート電極33は、例えばWなどの高融点金属膜である。 The second barrier layer 32 is, for example, IrO 2 film, the plate electrode 33 is, for example W is a refractory metal film such as. 前記第1のバリア層30および第2のバリア層32は、強誘電体膜31とその下層に位置する第1層目の配線29A、および強誘電体膜31とその上層に位置するプレート電極33が反応するのを防ぐために設けられている。 The first barrier layer 30 and second barrier layer 32, ferroelectric film 31 and the first interconnection layer 29A located thereunder, and strength and dielectric film 31 plate electrodes 33 located on the upper layer thereof There is provided in order to prevent the reaction.

【0105】上記プレート電極33および第1層目の電極29Bの上層には、第2層目の層間絶縁膜34を介して第2層目の配線(データ線DL)36が配置されている。 [0105] The upper layer of the plate electrode 33 and the first-layer electrode 29B, the second layer of wiring (data line DL) 36 are disposed through the second interlayer insulating film 34. データ線DLは、層間絶縁膜34に開孔されたコンタクトホール35を通じて第1層目の配線29Bに接続されており、第1層目の配線29Bおよびパッド層23 Data lines DL, through a contact hole 35 which is opened in the interlayer insulating film 34 is connected to the first interconnection layer 29B, first layer wiring 29B and the pad layer 23
Bを介して転送用MISFETQt 1 ,Qt 2のソース領域乃至ドレイン領域の一方に接続されている。 It is connected to one of a source region or a drain region of the transfer MISFET Qt 1, Qt 2 via the B.

【0106】上記第2層目の配線36は、例えばバリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した3層金属膜からなる。 [0106] The second wiring layer 36, for example, a barrier metal film, an aluminum alloy film, a three-layered metal film obtained by sequentially stacking the barrier metal film. バリアメタルは、例えばTiWで構成され、アルミニウム合金は、例えばCuおよびSiを添加したアルミニウムで構成されている。 Barrier metal, for example, a TiW, aluminum alloy is composed of aluminum was added for example, Cu and Si. 層間絶縁膜34は、例えば酸化シリコン膜、スピンオングラス(SOG)膜、酸化シリコン膜を順次積層した3層絶縁膜からなる。 Interlayer insulating film 34, for example, a silicon oxide film, a spin-on-glass (SOG) film, a three-layer insulating film sequentially stacked silicon oxide film.

【0107】上記第2層目の配線36の上層には、ファイナルパッシベーション膜37が形成されている。 [0107] The upper layer of the second layer wiring 36, a final passivation film 37 is formed. このファイナルパッシベーション膜37は、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。 The final passivation film 37 is made of, for example, stacked films of a silicon oxide film and a silicon nitride film.

【0108】次に、上記のように構成された本実施例のメモリセルMC 1の製造方法を、図11、図17および図18を用いて説明する。 [0108] Next, a method of manufacturing the memory cell MC 1 of the present embodiment constructed as described above will be described with reference to FIGS. 11, 17 and 18.

【0109】まず、図17に示すように、周知の方法でn -型シリコン単結晶からなる半導体基板1のメモリセルアレイの形成領域および図示しない周辺回路の形成領域の一部にp -型ウエル2を形成する。 [0109] First, as shown in FIG. 17, n in a known manner - -type silicon in a part of the forming region of the forming region and not shown peripheral circuit of the semiconductor substrate 1 of the memory cell array consisting of a single crystal p - type well 2 to form. 次に、p -型ウエル2の非活性領域の主面に素子分離用のフィールド絶縁膜4を形成する。 Then, p - the main surface of the inactive region of the mold well 2 to form the field insulating film 4 for element isolation. この時、フィールド絶縁膜4の下に反転防止用のp型チャネルストッパ領域5を形成する。 At this time, to form a p-type channel stopper region 5 for inversion preventing under the field insulating film 4.

【0110】次に、p -型ウエル2の活性領域の主面に駆動用MISFETQd 1 ,Qd 2のしきい値電圧を調整するためにBF 2をイオン注入した後、駆動用MISF [0110] Then, p - after the BF 2 is ion-implanted to adjust the threshold voltage of the driving MISFET Qd 1, Qd 2 on the main surface of the active region of the mold well 2, driving MISF
ETQd 1 ,Qd 2のゲート絶縁膜6を形成する。 Forming a gate insulating film 6 of ETQd 1, Qd 2. このゲート絶縁膜6は熱酸化法で形成される。 The gate insulating film 6 is formed by thermal oxidation.

【0111】次に、半導体基板1の全面にPが導入された多結晶シリコン膜(図示せず)をCVD法で堆積する。 [0111] Next, a polycrystalline silicon film P is introduced into the entire surface of the semiconductor substrate 1 (not shown) is deposited by CVD. この多結晶シリコン膜は第1層目のゲート材である。 The polycrystalline silicon film is a gate material of the first layer. 次に、多結晶シリコン膜の上に酸化シリコン膜からなる絶縁膜8をCVD法で堆積する。 Next, an insulating film 8 made of a silicon oxide film on the polycrystalline silicon film is deposited by CVD. 絶縁膜8は、駆動用MISFETQd 1 ,Qd 2のゲート電極7とその上層に形成される導電層とを電気的に分離するために形成する。 Insulating film 8 is formed in order to electrically isolate the conductive layer formed between the gate electrode 7 of the drive MISFET Qd 1, Qd 2 thereon.

【0112】次に、フォトレジスト膜をマスクにして絶縁膜8およびその下層の多結晶シリコン膜を順次エッチングすることにより、駆動用MISFETQd 1 ,Qd 2 Next, by sequentially etching the polycrystalline silicon film of the insulating film 8 and the underlying using a photoresist film as a mask, the driving MISFET Qd 1, Qd 2
のゲート電極7を形成する。 Forming a gate electrode 7 of the. 次に、半導体基板1の全面に堆積された酸化シリコン膜(図示せず)をRIE(Re Next, a silicon oxide film deposited on the entire surface of the semiconductor substrate 1 (not shown) RIE (Re
active Ion Etching)などの異方性エッチングでエッチングして、駆動用MISFETQd 1 ,Qd 2のゲート電極7の側壁にサイドウォールスペーサ9を形成する。 etched by anisotropic etching of active Ion Etching) etc., to form the sidewall spacers 9 on the sidewalls of the gate electrode 7 of the drive MISFET Qd 1, Qd 2.

【0113】次に、半導体基板1の主面にフォトレジスト膜を形成した後、これをマスクにして上記駆動用MI [0113] Next, after forming a photoresist film on the main surface of the semiconductor substrate 1, which was the mask MI for the drive
SFETQd 1 ,Qd 2の形成領域のp -型ウエル2の主面にPおよび砒素(As)をイオン注入し、このPおよびAsを引伸し拡散させることにより、駆動用MISF SFETQd 1, the Qd 2 forming region p - P and arsenic (As) is ion-implanted into the main surface of the -type well 2, the P and As by enlarging diffusion, driving MISF
ETQd 1 ,Qd 2のn -型半導体領域10およびn +型半導体領域11を形成する。 ETQd 1, of Qd 2 n - -type semiconductor regions 10 and n + -type semiconductor region 11. これによって、2重拡散ドレイン構造のソース領域およびドレイン領域を有する駆動用MISFETQd 1 ,Qd 2が完成する。 Thus, the driving MISFET Qd 1 having a source region and a drain region of the double diffused drain structure, Qd 2 is completed.

【0114】次に、活性領域の主面を希フッ酸水溶液によるエッチングで洗浄し、転送用MISFETQt 1 ,Q [0114] Then, the main surface of the active region is washed by etching with dilute hydrofluoric acid solution, transfer MISFET Qt 1, Q
2のゲート絶縁膜12を形成する。 forming a gate insulating film 12 of t 2. 次に、半導体基板1の主面にフォトレジスト膜を形成し、これをマスクにして駆動用MISFETQd 1 ,Qd 2のn +型半導体領域11上の絶縁膜(ゲート絶縁膜12と同一層の絶縁膜)をエッチングすることにより、コンタクトホール1 Next, a photoresist film is formed on the main surface of the semiconductor substrate 1, which insulation of the insulating film (gate insulating film 12 and the same layer on the n + -type semiconductor region 11 of a mask drive MISFET Qd 1, Qd 2 by etching the film), the contact hole 1
4を形成する。 4 to form.

【0115】次に、半導体基板1の全面に第2層目のゲート材(図示せず)を堆積する。 [0115] Next, a second layer is deposited gate material (not shown) on the entire surface of the semiconductor substrate 1. このゲート材は、Pが導入された多結晶シリコン膜とタングステンシリサイド膜との積層膜(ポリサイド膜)からなる。 The gate material is composed of a laminated film of a polysilicon film and a tungsten silicide film P is introduced (polycide film).

【0116】次に、上記タングステンシリサイド膜の上に酸化シリコン膜からなる絶縁膜15を堆積する。 [0116] Next, depositing an insulating film 15 of silicon oxide film is formed on the tungsten silicide film. この絶縁膜15は、転送用MISFETQt 1 ,Qt 2のゲート絶縁膜12とその上層に形成される導電層とを電気的に分離するために形成する。 The insulating film 15 is formed in order to electrically isolate the conductive layer formed thereon with the gate insulating film 12 of the transfer MISFET Qt 1, Qt 2.

【0117】次に、上記絶縁膜15の上にフォトレジスト膜を形成し、これをマスクにして絶縁膜15およびその下層の前記第2層目のゲート材(ポリサイド膜)を順次エッチングして転送用MISFETQt 1 ,Qt 2のゲート電極13A、ワード線WLおよび基準電圧線(V SS ) 13Bをそれぞれ形成する。 [0117] Next, the insulating film photo resist film is formed on the 15, transfers it the second-layer gate material of the insulating film 15 and the underlying as a mask (polycide film) are sequentially etched and use MISFET Qt 1, the gate of Qt 2 electrodes 13A, word lines WL and the reference voltage lines (V SS) 13B are formed respectively.

【0118】次に、半導体基板1の主面にフォトレジスト膜を形成した後、これをマスクにして転送用MISF [0118] Next, after forming a photoresist film on the main surface of the semiconductor substrate 1, transfer MISF this as a mask
ETQt 1 ,Qt 2の形成領域のp -型ウエル2の主面にPをイオン注入し、このPを引伸し拡散して転送用MI ETQt 1, the Qt 2 forming region p - type well P to the second major surface by ion implantation, transfer MI The P stretched spread to
SFETQt 1 ,Qt 2のn -型半導体領域17を形成する。 SFETQt 1, the Qt 2 n - -type semiconductor region 17.

【0119】次に、半導体基板1の全面にCVD法で堆積された酸化シリコン膜(図示せず)をRIEなどの異方性エッチングでエッチングして、転送用MISFET [0119] Then, a silicon oxide film deposited by CVD on the entire surface of the semiconductor substrate 1 (not shown) is etched by anisotropic etching such as RIE, transfer MISFET
Qt 1 ,Qt 2のゲート電極13A、ワード線WLおよび基準電圧線(V SS ) 13Bのそれぞれの側壁にサイドウォールスペーサ16を形成する。 Qt 1, the gate electrode 13A of the Qt 2, the respective side walls of the word lines WL and the reference voltage line (V SS) 13B forming the sidewall spacers 16.

【0120】次に、半導体基板1の主面に形成したフォトレジスト膜をマスクにして転送用MISFETQt 1 , [0120] Then, transfer MISFET Qt 1 and a photoresist film formed on the main surface of the semiconductor substrate 1 as a mask,
Qt 2の形成領域のp -型ウエル2の主面にヒ素(A P of the formation region of qt 2 - on the main surface of the mold well 2 Arsenic (A
s)をイオン注入し、転送用MISFETQt 1 ,Qt 2 s) is ion-implanted, transfer MISFET Qt 1, Qt 2
のn +型半導体領域18を形成する。 Forming a n + -type semiconductor region 18.

【0121】転送用MISFETQt 1 ,Qt 2の形成領域のp -型ウエル2の主面には、あらかじめn -型半導体領域17が形成されているので、n +型半導体領域1 [0121] p of the transfer MISFET Qt 1, Qt 2 forming region - on the main surface of the mold well 2 in advance n - because -type semiconductor region 17 is formed, n + -type semiconductor region 1
8の形成により、LDD構造のソース領域およびドレイン領域を有する転送用MISFETQt 1 ,Qt 2が完成する。 The 8 formation, transfer MISFET Qt 1 having a source region and a drain region of an LDD structure, Qt 2 is completed.

【0122】次に、図18に示すように、半導体基板1 [0122] Next, as shown in FIG. 18, the semiconductor substrate 1
の全面に酸化シリコン膜からなる絶縁膜21をCVD法で堆積する。 An insulating film 21 made of the entire surface of the silicon oxide film is deposited by CVD. 次に、絶縁膜21の上にフォトレジスト膜を形成し、これをマスクにして絶縁膜21および絶縁膜8をエッチングすることにより、駆動用MISFETQ Next, the photoresist film is formed on the insulating film 21, etching the insulating film 21 and the insulating film 8 by this mask, driving MISFETQ
1のゲート電極7(Qd 1 )と転送用MISFETQt The gate electrode 7 of d 1 (Qd 1) and transfer MISFETQt
2のソース領域乃至ドレイン領域の一方の上部および駆動用MISFETQd 2のゲート電極7(Qd 2 )と転送用MISFETQt 1のソース領域乃至ドレイン領域の一方の上部にコンタクトホール22を形成する。 And one of the upper portion of the source region or the drain region of the transfer MISFET Qt 1 to 2 of the source region or the gate electrode 7 of one of the upper and the driving MISFET Qd 2 of the drain region (Qd 2) to form a contact hole 22.

【0123】また、同時にこのフォトレジスト膜をマスクにして絶縁膜21をエッチングすることにより、転送用MISFETQt 1 ,Qt 2のソース領域乃至ドレイン領域の他方の上部にコンタクトホール22を形成する。 [0123] At the same time by etching the insulating film 21 and the photoresist film as a mask to form a contact hole 22 to the other top of the source region or the drain region of the transfer MISFET Qt 1, Qt 2.

【0124】次に、半導体基板1の全面にPを導入した多結晶シリコン膜(図示せず)をCVD法で堆積する。 [0124] Next, a polycrystalline silicon film obtained by introducing a P on the entire surface of the semiconductor substrate 1 (not shown) is deposited by CVD.
この多結晶シリコン膜は第3層目のゲート材である。 The polycrystalline silicon film is a gate material of the third layer. 次に、この多結晶シリコン膜の上に形成したフォトレジスト膜をマスクにして多結晶シリコン膜をエッチングすることにより、負荷用MISFETQp 1 ,Qp 2のゲート電極23Aおよびパッド層23Bをそれぞれ形成する。 Next, by etching the polycrystalline silicon film by using a photoresist film formed on the polycrystalline silicon film as a mask to form load MISFET Qp 1, Qp 2 of the gate electrode 23A and the pad layer 23B, respectively.

【0125】次に、半導体基板1の全面に負荷用MIS [0125] Next, MIS for the load on the entire surface of the semiconductor substrate 1
FETQp 1 ,Qp 2のゲート絶縁膜24をCVD法で堆積した後、このゲート絶縁膜24の上にフォトレジスト膜を形成し、これをマスクにしてゲート絶縁膜24をエッチングすることにより、負荷用MISFETQp 1 ,Q FETQp 1, after depositing the gate insulating film 24 of Qp 2 by the CVD method, by the gate photo-resist film is formed on the insulating film 24, etching the gate insulating film 24 and this as a mask, for load MISFETQp 1, Q
2のゲート電極23Aの上部にコンタクトホール25 contacts the top of the gate electrode 23A of p 2 holes 25
を形成する。 To form.

【0126】次に、半導体基板1の全面に第4層目のゲート材である多結晶シリコン膜(図示せず)をCVD法で堆積する。 [0126] Next, a fourth layer gate material polycrystalline silicon film (not shown) is deposited by CVD on the entire surface of the semiconductor substrate 1. 次に、この多結晶シリコン膜の上に形成したフォトレジスト膜をマスクにして負荷用MISFET Next, load MISFET using a photoresist film formed on the polycrystalline silicon film as a mask
Qp 1 ,Qp 2のチャネル領域26Nを形成する領域の多結晶シリコン膜にPをイオン注入する。 Qp 1, ion implantation of P into the polycrystalline silicon film in the region for forming a channel region 26N of qp 2.

【0127】次に、多結晶シリコン膜の上に新たに形成したフォトレジスト膜をマスクにして負荷用MISFE [0127] Next, MISFET for load by the photoresist film newly formed on the polycrystalline silicon film as a mask
TQp 1 ,Qp 2のソース領域26P、ドレイン領域26 TQp 1, Qp 2 source region 26P, the drain region 26
Pおよび電源電圧線(V CC ) 26Pを形成する領域の多結晶シリコン膜にBF 2をイオン注入する。 The BF 2 is ion-implanted into the polycrystalline silicon film in the region for forming P and the power supply voltage line (V CC) 26P.

【0128】次に、多結晶シリコン膜の上に新たに形成したフォトレジスト膜をマスクにして多結晶シリコン膜をエッチングし、負荷用MISFETQp 1 ,Qp 2のチャネル領域26N、ソース領域26P、ドレイン領域2 [0128] Next, a polycrystalline silicon film newly formed photoresist film as a mask polycrystalline silicon film on the etched, load MISFET Qp 1, Qp 2 channel region 26N, the source region 26P, the drain region 2
6Pおよび電源電圧線(V CC ) 26Pをそれぞれ形成することにより、負荷用MISFETQp 1 ,Qp 2が完成する。 By forming 6P and the power supply voltage line (V CC) 26P, respectively, for load MISFET Qp 1, Qp 2 is completed.

【0129】次に、図11に示すように、半導体基板1 [0129] Next, as shown in FIG. 11, the semiconductor substrate 1
の全面に酸化シリコン膜およびBPSGからなる層間絶縁膜27をCVD法で順次堆積する。 The interlayer insulating film 27 made of the entire surface a silicon oxide film and the BPSG are successively deposited by CVD. 次いで、上記層間絶縁膜27上に形成したフォトレジスト膜をマスクにして、層間絶縁膜27をエッチングし、負荷用MISFE Then, using a photoresist film formed on the interlayer insulating film 27 as a mask, and etching the interlayer insulating film 27, the load MISFE
TQp 1 ,Qp 2のドレイン領域26Pの上部にコンタクトホール28Aを形成する。 TQP 1, to form a contact hole 28A in the upper part of the drain region 26P of Qp 2.

【0130】同時に、層間絶縁膜27および絶縁膜(負荷用MISFETQp 1 ,Qp 2のゲート絶縁膜24)を順次エッチングし、転送用MISFETQt 1 ,Qt 2のソース領域乃至ドレイン領域の一方の上層に配置された前記パッド層23Bの上部にコンタクトホール28Bを形成する。 [0130] At the same time, the interlayer insulating film 27 and the insulating film are sequentially etched (gate insulating film 24 of the load MISFET Qp 1, Qp 2), arranged on the upper one of the transfer MISFET Qt 1, Qt 2 of the source region or the drain region It has been to form a contact hole 28B at the top of the pad layer 23B.

【0131】次に、半導体基板1の全面に第1層目の配線材(図示せず)を堆積する。 [0131] Next, depositing a first layer wiring material (not shown) on the entire surface of the semiconductor substrate 1. この第1層目の配線材は、例えばタングステン膜である。 The first layer of the wiring material is, for example, a tungsten film. 次に、このタングステン膜上に形成したフォトレジスト膜をマスクにしてタングステン膜をエッチングし、第1層目の配線29A, Then, a tungsten film is etched using the photoresist film formed on the tungsten film as a mask, the first layer wiring 29A,
29Bを形成する。 29B to the formation.

【0132】上記第1層目の配線29Aは負荷用MIS [0132] MIS for the above first-layer wiring 29A load
FETQp 1 ,Qp 2のドレイン領域に前記コンタクトホール28Aを通して接続され、また、上記第1層目の配線29Bは転送用MISFETQt 1 ,Qt 2の上層に位置するパッド層23Bに前記コンタクトホール28Bを通して接続されている。 FETQp 1, is connected through the contact hole 28A to the drain region of Qp 2, also, the first layer wiring 29B connecting through the contact hole 28B in the pad layer 23B located in the upper layer of the transfer MISFET Qt 1, Qt 2 It is.

【0133】次に、図11に示すように、第1のバリア層30を半導体基板1の全面に堆積した後、強誘電体コンデンサCf 1 ,Cf 2の強誘電体材料となる強誘電体膜31を堆積する。 [0133] Next, as shown in FIG. 11, first after the barrier layer 30 is deposited on the entire surface of the semiconductor substrate 1, the ferroelectric film serving as the ferroelectric material of the ferroelectric capacitor Cf 1, Cf 2 31 to the deposition. 第1のバリア層30は、例えばIrO The first barrier layer 30 is, for example IrO
2膜であり、強誘電体膜31は、例えばPZT膜である。 A 2 film, the ferroelectric film 31 is, for example, a PZT film. PZT膜は、例えばスパッタリング法またはスピンオン塗布法で形成され、その膜厚は、300nm程度である。 PZT film is formed, for example, by sputtering or spin coating method, the film thickness is about 300 nm.

【0134】続いて、第2のバリア層32および導電膜(図示せず)を堆積する。 [0134] Then, depositing a second barrier layer 32 and the conductive film (not shown). この導電膜は、例えばWであり、強誘電体コンデンサCf 1 ,Cf 2の他方の極板を構成するプレート電極33となる。 The conductive film is, for example, W, a plate electrode 33 constituting the ferroelectric capacitors Cf 1, Cf 2 of the other electrode plate. 前記第2のバリア層3 It said second barrier layer 3
2は、例えばIrO 2膜である。 2 is, for example, IrO 2 film.

【0135】次に、上記導電膜の上に形成したフォトレジスト膜をマスクにしてこの導電膜をエッチングすることにより、プレート電極33が形成される。 [0135] Next, by etching the conductive film is a photoresist film formed on said conductive film as a mask, the plate electrode 33 is formed. 続いて、同じフォトレジスト膜をマスクに用いて、第2のバリア層32、強誘電体膜31および第1のバリア層30を順次エッチングする。 Then, using the same photoresist film as a mask, sequentially etching the second barrier layer 32, ferroelectric film 31 and the first barrier layer 30.

【0136】これにより、負荷用MISFETQp 1 ,Q [0136] As a result, the load for MISFETQp 1, Q
2のドレイン領域に接続された第1層目の配線29A first interconnection layer 29A connected to the drain region of the p 2
を一方の極板とし、プレート電極33を他方の極板とし、第1層目の配線29Aとプレート電極33との間に位置する強誘電体膜31を誘電体材料とする強誘電体コンデンサCf 1 ,Cf 2が完成する。 Was the one electrode plate, the plate electrode 33 as the other electrode plate, a ferroelectric capacitor Cf of the ferroelectric film 31 located between the first layer wiring 29A and the plate electrode 33 and dielectric material 1, Cf 2 is completed.

【0137】次に、図11に示すように、半導体基板1 [0137] Next, as shown in FIG. 11, the semiconductor substrate 1
の全面に酸化シリコン膜、スピンオングラス膜、酸化シリコン膜を順次積層した3層膜からなる層間絶縁膜34 The entire surface a silicon oxide film, a spin on glass film, the interlayer insulating film 34 made of three layers which are sequentially laminated a silicon oxide film
を堆積する。 Depositing a.

【0138】次に、上記層間絶縁膜34上に形成したフォトレジスト膜をマスクにして層間絶縁膜34をエッチングし、強誘電体コンデンサCf 1 ,Cf 2の一方の極板であるプレート電極33および転送用MISFETQt [0138] Next, by etching the interlayer insulating film 34 using a photoresist film formed on the interlayer insulating film 34 as a mask, the plate electrode 33 and a one plate of the ferroelectric capacitor Cf 1, Cf 2 transfer MISFETQt
1 ,Qt 2のソース領域乃至ドレイン領域の一方の上層に配置された第1層目の配線29Bの上部にコンタクトホール35を形成した後、半導体基板1の全面に第2層目の配線材(図示せず)を堆積する。 1, after forming the contact holes 35 in the upper portion of the first interconnection layer 29B disposed on the upper one of the source region or the drain region of the Qt 2, second layer wiring material on the entire surface of the semiconductor substrate 1 ( depositing a not shown).

【0139】この配線材は、TiW膜、アルミニウム合金膜、TiW膜を順次積層した3層膜からなる。 [0139] The wiring member, TiW film, an aluminum alloy film, a three-layer film obtained by sequentially stacking a TiW film. 次に、 next,
TiW膜上に形成したフォトレジスト膜をマスクにしてTiW膜、アルミニウム合金膜、TiW膜を順次エッチングすることにより、第2層目の配線36(データ線D TiW film and a photoresist film formed on the TiW film as a mask, the aluminum alloy film by sequentially etching the TiW film, a second layer of wiring 36 (data lines D
L)を形成する。 L) to form a.

【0140】最後に、図11に示すように、半導体基板1上にファイナルパッシベーション膜37を堆積することによって、本実施例のメモリセルMC 1が完成する。 [0140] Finally, as shown in FIG. 11, by depositing a final passivation film 37 on the semiconductor substrate 1, the memory cell MC 1 of the present embodiment is completed.

【0141】本実施例によれば、半導体基板1上に転送用MISFETQt 1 ,Qt 2および駆動用MISFET [0141] According to this embodiment, the transfer MISFET Qt 1, Qt 2 and the drive MISFET on a semiconductor substrate 1
Qd 1 ,Qd 2を形成した後、転送用MISFETQt 1 , After forming the Qd 1, Qd 2, transfer MISFET Qt 1,
Qt 2および駆動用MISFETQd 1 ,Qd 2の上層に負荷用MISFETQp 1 ,Qp 2を形成し、さらに、負荷用MISFETQp 1 ,Qp 2のドレイン領域26Pに強誘電体コンデンサCf 1 ,Cf 2の一方の電極(29 Qt 2 and load MISFET Qp 1, Qp 2 is formed above the driving MISFET Qd 1, Qd 2, further load MISFET Qp 1, the Qp 2 of the drain region 26P ferroelectric capacitor Cf 1, the Cf 2 one electrode (29
A)を接続させて、転送用MISFETQt 1 ,Qt 2 By connecting A), transfer MISFETQt 1, Qt 2,
駆動用MISFETQd 1 ,Qd 2および負荷用MISF Driving MISFET Qd 1, Qd 2 and load MISF
ETQp 1 ,Qp 2の上層に強誘電体コンデンサCf 1 ,C ETQp 1, the ferroelectric capacitor Cf 1 in an upper layer of Qp 2, C
2を形成できるので、TFT型SRAMのメモリセルの面積を大きくすることなく、不揮発性メモリ機能を有するメモリセルを得ることができる。 can be formed to f 2, without increasing the area of the memory cell of the TFT type SRAM, it is possible to obtain a memory cell having a non-volatile memory function.

【0142】(実施例2)次に、図1に示したメモリセルMCの具体的な第2の構成(メモリセルMC 2 )を図1 [0142] (Embodiment 2) Next, FIG. 1 a second specific configuration of the memory cell MC shown in FIG. 1 (the memory cell MC 2)
9〜図22を用いて説明する。 It will be described with reference to 9 to 22.

【0143】図19〜21は強誘電体コンデンサCf 1 , [0143] 19 to 21 ferroelectric capacitor Cf 1,
Cf 2を備えたメモリセルMC 2の平面図(メモリセルMC 2の略1個分を示す半導体基板の平面図)を示し、 Shows a plan view of the memory cell MC 2 having a cf 2 (the plan view of a semiconductor substrate illustrating one fraction substantially memory cell MC 2),
図22は図21の(b) −(b)'線における半導体基板の断面図を示す。 Figure 22 (b) of FIG. 21 - shows a cross-sectional view of a semiconductor substrate in (b) 'line. なお、メモリセルMC 2のフリップフロップ回路の構成は、完全CMOS型SRAMのメモリセルに用いられるフロップフロップ回路と同じである。 The configuration of the flip-flop circuit of the memory cell MC 2 is the same as the flip-flop circuit used in a memory cell of the full CMOS type SRAM.

【0144】メモリセルを構成する6個のMISFET [0144] Six of the MISFET constituting a memory cell
は、p -型の半導体基板101のフィールド絶縁膜10 Is, p - a field insulating film 10 of the type semiconductor substrate 101
2で周囲を囲まれた活性領域に形成されている。 It is formed in the active region surrounded by two. nチャネル型で構成される駆動用MISFETQd 1 ,Qd 2および転送用MISFETQt 1 ,Qt 2のそれぞれはp型ウエル103の活性領域に形成され、pチャネル型で構成される負荷用MISFETQp 1 ,Qp 2はn型ウエル104の活性領域に形成されている。 MISFETQd drive composed of n-channel type 1, Qd 2 and each of the transfer MISFET Qt 1, Qt 2 is formed in the active region of the p-type well 103, MISFET Qp for load constituted by p-channel type 1, Qp 2 It is formed in the active region of the n-type well 104. p型ウエル10 p-type well 10
3、n型ウエル104のそれぞれは、半導体基板101 3, each of the n-type well 104, the semiconductor substrate 101
上に形成されたp型エピタキシャルシリコン層105の主面に形成されている。 It is formed on the main surface of the p-type epitaxial silicon layer 105 formed thereon.

【0145】図19に示すように、転送用MISFET [0145] As shown in FIG. 19, the transfer MISFET
Qt 1 ,Qt 2は、ワード線WLと一体に構成されたゲート電極106を有している。 Qt 1, Qt 2 includes a gate electrode 106 which is formed integrally with the word line WL. このゲート電極106(ワード線WL)は、多結晶シリコン膜(または多結晶シリコン膜と高融点金属シリサイド膜とを積層したポリサイド膜)で構成され、酸化シリコン膜で構成されたゲート絶縁膜107の上に形成されている。 The gate electrode 106 (word line WL) is constituted by a polycrystalline silicon film (or a polycrystalline silicon film and the refractory metal silicide film and the polycide film obtained by laminating a), consists of a silicon oxide film was of the gate insulating film 107 It is formed on the top.

【0146】上記転送用MISFETQt 1 ,Qt 2のそれぞれのソース領域、ドレイン領域は、図示はしないが、p型ウエル103の活性領域に形成された低不純物濃度のn -型半導体領域および高不純物濃度のn +型半導体領域で構成されている。 [0146] Each of the source region of the transfer MISFET Qt 1, Qt 2, the drain region, although not shown, a low impurity concentration formed in the active region of the p-type well 103 n - -type semiconductor region and the high impurity concentration It is composed of the n + -type semiconductor region. すなわち、転送用MISF In other words, the transfer MISF
ETQt 1 ,Qt 2のそれぞれのソース領域、ドレイン領域は、LDD構造で構成されている。 Each source region of ETQt 1, Qt 2, the drain region is constituted by the LDD structure.

【0147】フリップフロップ回路の一方のCMOSインバータを構成する駆動用MISFETQd 1および負荷用MISFETQp 1は、共通のゲート電極110A [0147] driving MISFET Qd 1 and the load for MISFET Qp 1 constitute one of the CMOS inverters of the flip-flop circuit, the common gate electrode 110A
を有しており、他方のCMOSインバータを構成する駆動用MISFETQd 2および負荷用MISFETQp The has the driving MISFET Qd 2 and load MISFETQp constituting the other CMOS inverter
2は、共通のゲート電極110Bを有している。 2, have a common gate electrode 110B.

【0148】これらのゲート電極110A,110B [0148] The gate electrode 110A, 110B
は、前記転送用MISFETQt 1 ,Qt 2のゲート電極106(ワード線WL)と同じ多結晶シリコン膜で構成され、ゲート絶縁膜107の上に形成されている。 , The formed of the same polysilicon film as the transfer MISFET Qt 1, Qt 2 of the gate electrode 106 (the word line WL), the is formed on the gate insulating film 107. ゲート電極106(ワード線WL)およびゲート電極110 The gate electrode 106 (word line WL) and the gate electrode 110
A,110Bを構成する多結晶シリコン膜には、n型の不純物(例えばP)が導入されている。 A, the polycrystalline silicon film constituting the 110B, n-type impurity (e.g., P) is introduced.

【0149】駆動用MISFETQd 1 ,Qd 2のそれぞれのソース領域、ドレイン領域は、p型ウエル103の活性領域に形成された低不純物濃度のn -型半導体領域108および高不純物濃度のn +型半導体領域109で構成されている。 [0149] Each of the source region of the driving MISFETQd 1, Qd 2, the drain region, n of low impurity concentration formed in the active region of the p-type well 103 - -type semiconductor region 108 and the high impurity concentration n + -type semiconductor It is constructed in the region 109. すなわち、駆動用MISFETQd 1 , In other words, the drive for MISFETQd 1,
Qd 2のそれぞれのソース領域、ドレイン領域は、LD Each of the source region of Qd 2, drain region, LD
D構造で構成されている。 It is composed of D structure.

【0150】また、負荷用MISFETQp 1 ,Qp 2のそれぞれのソース領域、ドレイン領域は、図示はしないが、n型ウエル104の活性領域に形成された低不純物濃度のp -型半導体領域および高不純物濃度のp +型半導体領域で構成されている。 [0150] Further, each of the source region of the load MISFET Qp 1, Qp 2, the drain region, although not shown, a low impurity concentration formed in the active region of the n-type well 104 p - -type semiconductor region and the high impurity It is composed of a concentration of the p + -type semiconductor region. すなわち、負荷用MISF In other words, the load MISF
ETQp 1 ,Qp 2のそれぞれのソース領域、ドレイン領域は、LDD構造で構成されている。 Each source region of ETQp 1, Qp 2, the drain region is constituted by the LDD structure.

【0151】上記ゲート電極(ワード線)106およびゲート電極110A,110Bの上層には、絶縁膜11 [0151] The gate electrode (word line) 106 and the gate electrode 110A, the upper layer of 110B, the insulating film 11
1が形成されている。 1 is formed. この絶縁膜111は、例えば酸化シリコン膜からなる。 The insulating film 111 is, for example, a silicon oxide film. 図20および図22に示すように、フィールド絶縁膜102上に位置する駆動用MIS As shown in FIGS. 20 and 22, MIS drive located on the field insulating film 102
FETQd 1および負荷用MISFETQp 1の共通のゲート電極110Aの上部には、強誘電体コンデンサC At the top of FETQd 1 and a common gate electrode 110A of the load MISFET Qp 1, the ferroelectric capacitor C
1の一方の極板となる導電膜114Aが形成されている。 conductive film 114A, which serves as one plate of f 1 is formed.

【0152】同様に、フィールド絶縁膜102上に位置する駆動用MISFETQd 2および負荷用MISFE [0152] Similarly, drive is located on the field insulating film 102 MISFET Qd 2 and load MISFE
TQp 2の共通のゲート電極110Bの上部には、強誘電体コンデンサCf 2の一方の極板となる導電膜114 At the top of the common gate electrode 110B of TQP 2, strong conductive film 114 serves as one plate of the dielectric capacitor Cf 2
Bが形成されている。 B is formed. 導電膜114A,114Bは、例えばn型不純物が導入された多結晶シリコン膜とタングステン(W)などの高融点金属膜を順次堆積した積層膜で構成されている。 The conductive film 114A, 114B is composed of a laminated film, for example by sequentially depositing a high melting point metal film such as polycrystalline silicon film and the tungsten which an n-type impurity is introduced (W).

【0153】上記強誘電体コンデンサCf 1の一方の極板である導電層114Aは、絶縁膜111に開孔されたコンタクトホール113Aを通じて駆動用MISFET [0153] The ferroelectric one plate at a conductive layer 114A of the capacitor Cf 1 is driving MISFET through a contact hole 113A which is opened in the insulating film 111
Qd 1および負荷用MISFETQp 1の共通のゲート電極110Aに接続されている。 It is connected to qd 1 and the common gate electrode 110A of the load MISFET Qp 1. 同様に、上記強誘電体コンデンサCf 2の一方の極板である導電層114B Similarly, the conductive layer 114B is one plate of the ferroelectric capacitor Cf 2
は、絶縁膜111に開孔されたコンタクトホール113 Contact holes 113 opened in the insulating film 111
Bを通じて駆動用MISFETQd 2および負荷用MI Drive through B MISFET Qd 2 and load MI
SFETQp 2の共通のゲート電極110Bに接続されている。 It is connected to a common gate electrode 110B of SFETQp 2.

【0154】図22に示すように、強誘電体コンデンサCf 1の一方の極板である導電膜114Aの上層および強誘電体コンデンサCf 2の一方の極板である導電膜1 [0154] As shown in FIG. 22, the conductive film 1 is a top and strong one plate of dielectric capacitor Cf 2 of the conductive film 114A which is one plate of the ferroelectric capacitor Cf 1
14Bの上層には、第1のバリア層115を介して強誘電体膜116が形成されている。 The upper layer of 14B, ferroelectric film 116 via the first barrier layer 115 is formed. 第1のバリア層115 The first barrier layer 115
は、例えばIrO 2膜であり、強誘電体膜116は、例えばPZT膜である。 Is, for example, IrO 2 film, the ferroelectric film 116 is, for example, a PZT film.

【0155】さらに、上記強誘電体膜116の上層には、第2のバリア層117を介して強誘電体コンデンサCf 1 ,Cf 2の他方の極板であるプレート電極118が形成されている。 [0155] Further, the upper layer of the ferroelectric film 116, the second barrier layer 117 via the ferroelectric capacitor Cf 1, Cf 2 of the other plate electrode 118 is electrode plate is formed. 第2のバリア層117は、例えばIr The second barrier layer 117, for example, Ir
2膜であり、プレート電極118は、例えばWなどの高融点金属膜で構成されている。 O is 2 film, the plate electrode 118 is composed of a refractory metal film such as W.

【0156】前記第1のバリア層115および第2のバリア層117は、強誘電体膜116とその下層に位置する導電膜114A,114Bおよび強誘電体膜116とその上層の位置するプレート電極118が反応するのを防ぐために設けられている。 [0156] The first barrier layer 115 and the second barrier layer 117, ferroelectric film 116 and the conductive film 114A located thereunder, 114B and the ferroelectric film 116 and the plate electrode 118 which is positioned in the upper layer There is provided in order to prevent the reaction.

【0157】図21および図22に示すように、プレート電極118の上層には、第1層目の層間絶縁膜119 [0157] As shown in FIGS. 21 and 22, the upper layer of the plate electrode 118, first interlayer insulating film 119
を介して第1層目の配線121A,121Bが配置されている。 First interconnection layer 121A, 121B are disposed through. 層間絶縁膜119は、例えば酸化シリコン膜とBPSG膜との積層膜で構成され、第1層目の配線12 Interlayer insulating film 119, for example, a stacked film of a silicon oxide film and a BPSG film, a first layer wiring 12
1A,121Bは、例えばW膜で構成されている。 1A, 121B is constituted, for example, W film.

【0158】駆動用MISFETQd 1のドレイン領域上の層間絶縁膜119には、コンタクトホール120A [0158] The interlayer insulating film 119 on the drain region of the driving MISFET Qd 1, a contact hole 120A
が開孔されており、また、負荷用MISFETQp 1のドレイン領域および駆動用MISFETQd 2と負荷用MISFETQp 2の共通のゲート電極110B上の層間絶縁膜119には、コンタクトホール120Bが開孔されている。 There are apertures, also in the interlayer insulating film 119 on the common gate electrode 110B of the drain region and the driving MISFET Qd 2 and load MISFET Qp 2 for load MISFET Qp 1, a contact hole 120B are apertures .

【0159】同様に、駆動用MISFETQd 2のドレイン領域および駆動用MISFETQd 1と負荷用MI [0159] Similarly, the driving MISFET Qd 2 drain region and the driving MISFET Qd 1 and the load MI
SFETQp 1の共通のゲート電極110A上の層間絶縁膜119には、コンタクトホール120Cが開孔されており、また、負荷用MISFETQp 2のドレイン領域上の層間絶縁膜119には、コンタクトホール120 The interlayer insulating film 119 on the common gate electrode 110A of SFETQp 1, contact holes 120C are opening, also the interlayer insulating film 119 on the drain region of the load MISFET Qp 2, a contact hole 120
Dが開孔されている。 D is opening.

【0160】従って、上記層間絶縁膜119の上に形成される第1層目の配線121Aによって、駆動用MIS [0160] Thus, the first wiring layer 121A formed on the interlayer insulating film 119, the drive MIS
FETQd 1のドレイン領域、負荷用MISFETQp Drain region of FETQd 1, load MISFETQp
1のドレイン領域、駆動用MISFETQd 2と負荷用MISFETQp 2の共通のゲート電極110Bおよび転送用MISFETQt 1のソース領域乃至ドレイン領域の一方が電気的に接続される。 1 of the drain region, one of which is electrically connected to the source region or the drain region of the driving MISFET Qd 2 and the common gate electrode 110B and the transfer MISFET Qt 1 of the load MISFET Qp 2.

【0161】同様に、第1層目の配線121Bによって、駆動用MISFETQd 2のドレイン領域、負荷用MISFETQp 2のドレイン領域、駆動用MISFE [0161] Similarly, the first wiring layer 121B, a drain region of the driving MISFET Qd 2, the load MISFET Qp 2 drain region, driving MISFE
TQd 1と負荷用MISFETQp 1の共通のゲート電極110Aおよび転送用MISFETQt 2のソース領域乃至ドレイン領域の一方が電気的に接続される。 One is electrically connected TQD 1 and the common gate electrode 110A and the source region to the drain region of the transfer MISFET Qt 2 of the load MISFET Qp 1.

【0162】上記第1層目の配線121A,121Bの上層には、図示はしないが、第2層目の層間絶縁膜を介して第2層目の配線が形成されている。 [0162] The first layer wiring 121A, the upper layer of 121B, although not shown, a second layer wiring through the second interlayer insulating film is formed. 第2層目の配線は、データ線DL 1 ,DL 2を構成しており、このデータ線DL 1 ,DL 2は、第2層目の層間絶縁膜に開孔されたコンタクトホール122Aを通じて転送用MISFET Second wiring layer constitutes a data line DL 1, DL 2, the data lines DL 1, DL 2 is a transfer through a contact hole 122A which is opened in the second interlayer insulating film MISFET
Qt 1 ,Qt 2のソース領域乃至ドレイン領域に接続されている。 Qt 1, is connected to the source region or the drain region of the Qt 2.

【0163】また、第2層目の配線は、基準電圧線(V [0163] Moreover, second-layer wiring, reference voltage lines (V
SS )を構成しており、第2層目の層間絶縁膜に開孔されたコンタクトホール122Bを通して駆動用MISFE SS) constitutes a drive through the contact hole 122B which is opened in the second interlayer insulating film MISFE
TQd 1 ,Qd 2のソース領域に接続されている。 TQD 1, is connected to the source region of Qd 2. さらに、第2層目の配線は、電源電圧(V L )を構成しており、第2層目の層間絶縁膜に開孔されたコンタクトホール122Cを通して負荷用MISFETQp 1 ,Qp 2のソース領域に接続されている。 Moreover, second-layer wiring constitutes the supply voltage (V L), the source region of the load MISFET Qp 1, Qp 2 through the contact hole 122C which is opened in the second interlayer insulating film It is connected.

【0164】次に、上記のように構成された本実施例のメモリセルMC 2の製造方法を説明する。 [0164] Next, a method for manufacturing a memory cell MC 2 of the present embodiment constructed as described above. なお、このメモリセルの製造方法を示す図22の断面図は、前記図2 The sectional view of Figure 22 showing a manufacturing method of the memory cell, FIG. 2
1の(b) −(b)'線に対応している。 Corresponds to (b) 'line - 1 (b).

【0165】まず、p -型単結晶シリコンからなる半導体基板101の上にp型のエピタキシャルシリコン層1 [0165] First, p - p-type epitaxial silicon layer on a semiconductor substrate 101 made of type single crystal silicon 1
05を成長させた後、半導体基板101の主面上にフィールド絶縁膜102を形成する。 After 05 was allowed to grow, forming a field insulating film 102 on the main surface of the semiconductor substrate 101. 続いて、周知の方法で、半導体基板101にp型ウエル103およびn型ウエル1044を形成する。 Subsequently, in a known manner, to form a p-type well 103 and the n-type well 1044 in the semiconductor substrate 101. 次に、フィールド絶縁膜10 Then, a field insulating film 10
2で囲まれたp型ウエル103およびn型ウエル104 p-type well 103 surrounded by 2 and n-type well 104
のそれぞれの主面に薄い酸化シリコン膜で構成されたゲート絶縁膜107を形成する。 To the formation of the gate insulating film 107 made of a thin silicon oxide film on each main surface.

【0166】次に、転送用MISFETQt 1 ,Qt 2のゲート電極106(ワード線WL)、および駆動用MI [0166] Then, transfer MISFET Qt 1, the gate of Qt 2 electrode 106 (the word line WL), the and the driving MI
SFETQd 1 ,Qd 2と負荷用MISFETQp 1 ,Qp SFETQd 1, Qd 2 and the load for MISFETQp 1, Qp
2のゲート電極110A,110Bとを形成する。 2 of the gate electrode 110A, to form the 110B.

【0167】ゲート電極106(ワード線WL)およびゲート電極110A,110Bは、半導体基板1の全面にCVD法でPが導入された多結晶シリコン膜を堆積した後、その上にCVD法で酸化シリコンの絶縁膜111 [0167] The gate electrode 106 (word line WL) and the gate electrode 110A, 110B is formed by depositing a polycrystalline silicon film P is introduced by a CVD method on the entire surface of the semiconductor substrate 1, a silicon oxide by a CVD method on its the insulating film 111
を堆積し、フォトレジスト膜をマスクにしたドライエッチングでこの絶縁膜111および多結晶シリコン膜をパターニングして形成する。 Deposited, formed by patterning the insulating film 111 and the polycrystalline silicon film by dry etching using a photoresist film as a mask.

【0168】次に、フォトレジスト膜をマスクにしたイオン注入によりp型ウエル103にn型不純物(P、A [0168] Then, n-type impurities into the p-type well 103 by ion implantation with the photoresist film as a mask (P, A
s)を、n型ウエル104にp型不純物(BF 2 )を導入する。 The s), introducing p-type impurities (BF 2) the n-type well 104. 次に、上記フォトレジスト膜を除去した後、半導体基板101の全面にCVD法で堆積した酸化シリコン膜をRIEでパターニングして、ゲート電極106(ワード線WL)およびゲート電極110A,110Bのそれぞれの側壁にサイドウォールスペーサ112を形成する。 Next, after removing the photoresist film, the silicon oxide film deposited by CVD on the entire surface of the semiconductor substrate 101 is patterned by RIE, the gate electrode 106 (word line WL) and the gate electrode 110A, the 110B, respectively forming a sidewall spacer 112 on the sidewalls.

【0169】次に、フォトレジスト膜をマスクにしたイオン注入によりp型ウエル103にn型不純物(P、A [0169] Then, n-type impurities into the p-type well 103 by ion implantation with the photoresist film as a mask (P, A
s)を、n型ウエル104にp型不純物(BF 2 )を導入する。 The s), introducing p-type impurities (BF 2) the n-type well 104.

【0170】次に、上記フォトレジスト膜を除去した後、上記n型不純物およびp型不純物を熱拡散して、p [0170] Next, after removing the photoresist film, and the n-type impurity and p-type impurity is thermally diffused, p
型ウエル103の主面に転送用MISFETQt 1 ,Qt Transfer MISFETQt on the main surface of the type well 103 1, Qt
2 、駆動用MISFETQd 1 ,Qd 2のそれぞれのソース領域、ドレイン領域(n -型半導体領域108、n + 2, each of the source region of the driving MISFET Qd 1, Qd 2, the drain region (n - -type semiconductor region 108, n +
型半導体領域109)を形成し、図示はしないが、n型ウエル104の主面に負荷用MISFETQp 1 ,Qp 2 Type semiconductor region 109) is formed, although not shown, load MISFET Qp 1 on the main surface of the n-type well 104, Qp 2
のソース領域、ドレイン領域(p -型半導体領域、p + A source region, a drain region (p of - type semiconductor region, p +
型半導体領域)を形成する。 -type semiconductor region).

【0171】次に、フィールド絶縁膜102の上部に位置する駆動用MISFETQd 1と負荷用MISFET [0171] Next, load MISFET and the driving MISFET Qd 1 located above the field insulating film 102
Qp 1の共通のゲート電極110Aおよび駆動用MIS Common gate electrode 110A and the drive MIS of qp 1
FETQd 2と負荷用MISFETQp 2の共通のゲート電極110Bの上を覆う前記絶縁膜111にドライエッチングでコンタクトホール113A, 113Bを形成し、ゲート電極110A,110Bのそれぞれの一部を露出させる。 FETQd 2 a contact hole 113A in the dry etching to the insulating film 111 covering the common gate electrode 110B of the load MISFET Qp 2, to form a 113B, gate electrodes 110A, to expose a portion of each of 110B.

【0172】次に、図22に示すように、半導体基板1 [0172] Next, as shown in FIG. 22, the semiconductor substrate 1
01の全面に強誘電体コンデンサCf 1 ,Cf 2の一方の極板を構成するW膜を堆積する。 Entire ferroelectric capacitors Cf 1 of 01, W film is deposited to constitute the one plate of Cf 2. 次に、このW膜上に形成したフォトレジスト膜をマスクにしてW膜をエッチングし、導電膜114A,114Bをそれぞれ形成する。 Then, the W film is etched by using the photoresist film formed on the W film as a mask to form a conductive film 114A, 114B, respectively.

【0173】前記導電膜114Aは、駆動用MISFE [0173] The conductive layer 114A is driving MISFE
TQd 1と負荷用MISFETQp 1の共通のゲート電極110Aにコンタクトホール113Aを通じて接続されている。 It is connected through a contact hole 113A to TQD 1 and the common gate electrode 110A of the load MISFET Qp 1. また、前記導電膜114Bは、駆動用MIS Further, the conductive film 114B, the drive MIS
FETQd 2と負荷用MISFETQp 2の共通のゲート電極110Bにコンタクトホール113Bを通じて接続されている。 It is connected through a contact hole 113B to the common gate electrode 110B of FETQd 2 and load MISFET Qp 2.

【0174】次に、第1のバリア層115を半導体基板101の全面に堆積した後、強誘電体コンデンサCf 1 , [0174] Next, after depositing a first barrier layer 115 on the entire surface of the semiconductor substrate 101, a ferroelectric capacitor Cf 1,
Cf 2の強誘電体材料である強誘電体膜116を半導体基板101の全面に堆積する。 Depositing a ferroelectric material is a ferroelectric film 116 cf 2 on the entire surface of the semiconductor substrate 101. 第1のバリア層115 The first barrier layer 115
は、例えばIrO 2膜であり、強誘電体膜は、例えばP Is, for example, IrO 2 film, a ferroelectric film, for example, P
ZT膜である。 A ZT film.

【0175】前記PZT膜は、例えばスパッタリング法またはスピンオン塗布法で形成され、その膜厚は、30 [0175] The PZT film is formed, for example, by sputtering or spin coating method, the film thickness thereof, 30
0nm程度である。 It is about 0nm. 前記第1のバリア層115は、強誘電体膜116と導電膜114A,114Bとの反応を防ぐために設けられている。 The first barrier layer 115 is provided to prevent the ferroelectric film 116 and the conductive film 114A, the reaction with the 114B.

【0176】続いて、第2のバリア層117および導電膜(図示せず)を堆積する。 [0176] Then, depositing a second barrier layer 117 and the conductive film (not shown). この導電膜は、強誘電体コンデンサCf 1 ,Cf 2の他方の極板を構成するプレート電極118となる。 The conductive film is formed of a plate electrode 118 constituting the ferroelectric capacitors Cf 1, Cf 2 of the other electrode plate. 前記第2のバリア層117は、例えばIrO 2膜であり、また、前記導電膜はWからなる。 The second barrier layer 117 is, for example, IrO 2 film, In addition, the conductive film made of W.
第2のバリア層117は、第1のバリア層115と同様に、強誘電体膜116とプレート電極118との反応を防ぐために設けられている。 The second barrier layer 117, like the first barrier layer 115 is provided to prevent reaction between the ferroelectric film 116 and the plate electrode 118.

【0177】次に、上記導電膜の上に形成したフォトレジスト膜をマスクにして、この導電膜をエッチングすることにより、プレート電極118が完成する。 [0177] Next, the photoresist film formed on said conductive film as a mask, by etching the conductive film, the plate electrode 118 is completed.

【0178】続いて、同じフォトレジスト膜をマスクに用いて、第2のバリア層117、強誘電体膜116および第1のバリア膜115を順次エッチングする。 [0178] Then, using the same photoresist film as a mask, sequentially etching the second barrier layer 117, ferroelectric film 116 and the first barrier film 115. これにより、駆動用MISFETQd 1と負荷用MISFET Thus, the load MISFET for the driving MISFET Qd 1
Qp 1の共通のゲート電極110Aに接続された導電膜114Aを一方の極板とし、プレート電極118を他方の極板とし、導電膜114Aとプレート電極118との間に位置する強誘電体膜116を強誘電体材料とする強誘電体コンデンサCf 2が完成する。 And qp 1 of the common gate electrode 110A connected to the conductive films 114A one electrode plate, the plate electrode 118 as the other electrode plate, a ferroelectric film located between the conductive film 114A and the plate electrode 118 116 the strength of the ferroelectric capacitor Cf 2 is completed as a dielectric material.

【0179】同様に、駆動用MISFETQd 2と負荷用MISFETQp 2の共通のゲート電極110Bに接続された導電膜114Bを一方の極板とし、プレート電極118を他方の極板とし、導電膜114Bとプレート電極118との間に位置するの強誘電体膜116を強誘電体材料とする強誘電体コンデンサCf 1が完成する。 [0179] Similarly, the common connected conductive film 114B in the gate electrode 110B of the drive MISFET Qd 2 and load MISFET Qp 2 as one of the electrode plate, and the plate electrode 118 and the other plate, the conductive film 114B and the plate ferroelectric capacitors Cf 1 is completed to a ferroelectric material the ferroelectric film 116 to a position between the electrodes 118.

【0180】次に、半導体基板101の全面に酸化シリコン膜とBPSG膜を順次堆積した層間絶縁膜119を形成する。 [0180] Next, an interlayer insulating film 119 are sequentially deposited on the entire surface a silicon oxide film and a BPSG film of the semiconductor substrate 101. 次いで、上記層間絶縁膜119上に形成したフォトレジスト膜をマスクにして、層間絶縁膜119をエッチングする。 Then, using a photoresist film formed on the interlayer insulating film 119 as a mask, to etch the interlayer insulation film 119. これによって、負荷用MISFETQ As a result, the load MISFETQ
1のドレイン領域上、駆動用MISFETQd 2と負荷用MISFETQp 2の共通のゲート電極110B上に共通のコンタクトホール120Bを形成する。 p 1 of the drain regions, to form a common contact hole 120B on the common gate electrode 110B of the drive MISFET Qd 2 and load MISFET Qp 2.

【0181】同様に、駆動用MISFETQd 2のドレイン領域上、駆動用MISFETQd 1と負荷用MIS [0181] Similarly, the drain region on the driving MISFET Qd 2, MIS for the load and the driving MISFET Qd 1
FETQp 1の共通のゲート電極110A上に共通のコンタクトホール120Cを形成する。 Forming a common contact hole 120C on a common gate electrode 110A of FETQp 1. また、駆動用MI In addition, the drive for MI
SFETQd 1のドレイン領域上および負荷用MISF SFETQd 1 of the drain region and on load MISF
ETQp 2のドレイン領域上にもコンタクトホール12 ETQp contact hole 12 is also in the drain on the region of 2
0A,120Dをそれぞれ形成する。 0A, to form each of the 120D.

【0182】次に、半導体基板101の全面に、導電膜(図示せず)を堆積する。 [0182] Next, on the entire surface of the semiconductor substrate 101, depositing a conductive film (not shown). この導電膜は、例えばW膜である。 The conductive film is, for example, W film. この導電膜の上に形成したフォトレジスト膜をマスクにして、導電膜をエッチングする。 The photoresist film formed over the conductive film as a mask, to etch the conductive film. これによって、 by this,
駆動用MISFETQd 1のドレイン領域、負荷用MI Drain region of the driving MISFET Qd 1, load MI
SFETQp 1のドレイン領域、駆動用MISFETQ Drain region of SFETQp 1, driving MISFETQ
2と負荷用MISFETQp 2の共通のゲート電極1 common gate electrode of d 2 and load MISFET Qp 2 1
10Bを接続する第1層目の配線121Aが形成される。 The first layer wiring 121A connecting the 10B is formed.

【0183】同様に、駆動用MISFETQd 2のドレイン領域、負荷用MISFETQp 2のドレイン領域、 [0183] Similarly, the drain region of the driving MISFET Qd 2, the load MISFET Qp 2 drain region,
駆動用MISFETQd 1と負荷用MISFETQp 1 Load the driving MISFETQd 1 for MISFETQp 1
の共通のゲート電極110Aを接続する第1層目の配線121Bが形成される。 First interconnection layer 121B which connects the common gate electrode 110A is formed.

【0184】次に、半導体基板1の全面に酸化シリコン膜、SOG膜、酸化シリコン膜を順次堆積した3層膜からなる第2層目の層間絶縁膜(図示せず)を堆積する。 [0184] Next, the entire surface silicon oxide film of the semiconductor substrate 1, SOG film, depositing a second interlayer insulating film made of three layers obtained by sequentially depositing a silicon oxide film (not shown).

【0185】その後、フォトレジスト膜をマスクにしたドライエッチングで第2層目の層間絶縁膜にコンタクトホール122A,122B,122Cを形成する。 [0185] Thereafter, a second interlayer insulating film in the contact hole 122A by dry etching using a photoresist film as a mask, 122B, and 122C. このコンタクトホール122Aは、転送用MISFETQt The contact hole 122A, the transfer for MISFETQt
1 ,Qt 2のソース領域乃至ドレイン領域の一方の上部に形成され、また、コンタクトホール122Bは駆動用M 1, is formed on one of the upper of the source region or the drain region of the Qt 2, also, the contact hole 122B M drive
ISFETQd 1 ,Qd 2のソース領域の上部、コンタクトホール122Cは負荷用MISFETQp 1 ,Qp 2のソース領域の上部に形成される。 ISFETQd 1, the upper portion of the source region of Qd 2, contact holes 122C are formed on the source region of the load MISFETQp 1, Qp 2.

【0186】次に、半導体基板1の全面に第2層目の配線材(図示せず)を堆積する。 [0186] Then, depositing a second layer wiring material (not shown) on the entire surface of the semiconductor substrate 1. この配線材は、例えばアルミニウム合金膜である。 The wiring material is, for example, an aluminum alloy film. 次に、フォトレジスト膜をマスクにしたドライエッチングでこのアルミニウム合金膜をパターニングして、データ線DL 1 ,DL 2を形成し、 Then patterning the aluminum alloy film by dry etching using a photoresist film as a mask, to form the data lines DL 1, DL 2,
さらに、電源電圧(V L )、基準電圧線(V SS )を形成する。 Furthermore, to form the power supply voltage (V L), the reference voltage lines (V SS).

【0187】最後に、第2層目の配線上にファイナルパッシベーション膜を堆積することにより、本実施例のメモリセルMC 2が完成する。 [0187] Finally, by depositing a final passivation film on the second layer on the wiring, the memory cell MC 2 of the present embodiment is completed.

【0188】本実施例によれば、駆動用MISFETQ [0188] According to this embodiment, the driving MISFETQ
1と負荷用MISFETQp 1の共通のゲート電極1 d 1 and the common gate electrode 1 of the load MISFET Qp 1
10Aに、強誘電体コンデンサCf 1の一方の極板である導電膜114Aを接続させて、駆動用MISFETQ To 10A, by connecting the conductive film 114A which is one plate of the ferroelectric capacitor Cf 1, driving MISFETQ
1と負荷用MISFETQp 1の共通のゲート電極1 d 1 and the common gate electrode 1 of the load MISFET Qp 1
10Aの上層に強誘電体コンデンサCf 1が形成でき、 Ferroelectric capacitors Cf 1 on the upper layer of 10A can be formed,
また、同様に、駆動用MISFETQd 2と負荷用MI Similarly, MI for the load and the driving MISFET Qd 2
SFETQp 2の共通のゲート電極110Bに、強誘電体コンデンサCf 2の一方の極板である導電膜114B The common gate electrode 110B of SFETQp 2, which is one plate of the ferroelectric capacitor Cf 2 conductive film 114B
を接続させて、駆動用MISFETQd 2と負荷用MI The so connected, MI for the load and the driving MISFET Qd 2
SFETQp 2の共通のゲート電極110Bの上層に強誘電体コンデンサCf 2が形成できるので、SRAMのメモリセルの面積を大きくすることなく、不揮発性メモリ機能を有するメモリセルを得ることができる。 Since the ferroelectric capacitor Cf 2 to the upper layer of the common gate electrode 110B of SFETQp 2 can be formed without increasing the area of the memory cell of the SRAM, it is possible to obtain a memory cell having a non-volatile memory function.

【0189】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0189] Although the invention made by the inventors has been concretely described based on examples, but the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it goes without saying.

【0190】たとえば、前記実施例では、強誘電体コンデンサの強誘電体材料にPZT膜を用いたが、電界を加えなくても自発的に分極が発生する材料、例えばPLZ [0190] For example, materials wherein the embodiment uses a PZT film ferroelectric material of the ferroelectric capacitor, which spontaneously polarized without the addition of an electric field is generated, for example PLZ
T(PbLaZrTiO 3 )膜、BaTiO 3膜であれば、強誘電体材料として用いることができる。 T (PbLaZrTiO 3) film, if BaTiO 3 film can be used as a ferroelectric material.

【0191】また、前記実施例では、強誘電体コンデンサの強誘電体材料と電極の反応を防ぐためのバリア層としてIrO 2膜を用いたが、これに限られるものではなく、白金(Pt)膜またはPt膜とTiN膜の積層膜などを用いてもよい。 [0191] In the above embodiment uses an IrO 2 film as a barrier layer to prevent reaction of the ferroelectric material and the electrodes of the ferroelectric capacitor is not limited thereto, platinum (Pt) such as a multilayer film of film or Pt film and the TiN film may be used.

【0192】 [0192]

【発明の効果】本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、 Among the inventions disclosed in the present application, according to the present invention will be briefly described effects obtained by typical,
以下の通りである。 It is as follows.

【0193】本発明によれば、メモリセルの面積を増すことなく、フリップフロップ回路の記憶ノードにおける情報を保持できる強誘電体コンデンサをフリップフロップ回路に接続できるので、不揮発性メモリ機能を有する高集積のRAMを実現することができる。 According to [0193] the present invention, without increasing the area of ​​the memory cell, it is possible to connect the ferroelectric capacitor that can hold information in the storage node of the flip-flop circuit to the flip-flop circuit, highly integrated with a nonvolatile memory function it is possible to realize the RAM.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例である半導体集積回路装置を示すメモリセルの等価回路図である。 1 is an equivalent circuit diagram of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図2】本発明の一実施例である半導体集積回路装置を示すメモリセルの等価回路図である。 It is an equivalent circuit diagram of a memory cell of a semiconductor integrated circuit device which is an embodiment of the present invention; FIG.

【図3】本発明の一実施例である半導体集積回路装置を示すメモリセルの等価回路図である。 3 is an equivalent circuit diagram of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図4】本発明の一実施例である半導体集積回路装置を示すメモリセルの等価回路図である。 It is an equivalent circuit diagram of a memory cell of a semiconductor integrated circuit device which is an embodiment of the present invention; FIG.

【図5】本発明の一実施例である半導体集積回路装置を示すメモリセルの等価回路図である。 Figure 5 is an equivalent circuit diagram of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図6】本発明の一実施例である半導体集積回路装置を示すメモリセルの等価回路図である。 6 is an equivalent circuit diagram of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図7】本発明の一実施例である半導体集積回路装置を示すメモリセルの等価回路図である。 7 is an equivalent circuit diagram of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図8】本発明の一実施例である半導体集積回路装置を示すメモリセルの等価回路図である。 8 is an equivalent circuit diagram of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図9】フリップフロップ回路の電源電圧およびプレート電圧のスイッチングのタイミング図である。 9 is a timing diagram of a switching power supply voltage and a plate voltage of the flip-flop circuit.

【図10】フリップフロップ回路の記憶ノードにおける電圧の変化を示す図である。 10 is a diagram showing a change in the voltage at the storage node of the flip-flop circuit.

【図11】本発明の一実施例である半導体集積回路装置のメモリセルを示す半導体基板の要部断面図である(図16の(a) −(a)'線における半導体基板の要部断面図)。 11 is a fragmentary cross-sectional view of a semiconductor substrate showing a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention (in FIG. 16 (a) - (a) 'fragmentary cross-sectional of a semiconductor substrate in line Figure).

【図12】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。 12 is a fragmentary plan view showing a pattern layout of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図13】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。 13 is a fragmentary plan view showing a pattern layout of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図14】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。 14 is a fragmentary plan view showing a pattern layout of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図15】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。 15 is a fragmentary plan view showing a pattern layout of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図16】本発明の一実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。 16 is a fragmentary plan view showing a pattern layout of a memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図17】本発明の一実施例である半導体集積回路装置のメモリセルの製造方法を示す半導体基板の要部断面図である(図16の(a) −(a)'線における半導体基板の要部断面図)。 17 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the memory cell of the semiconductor integrated circuit device according to an embodiment of the present invention (in FIG. 16 (a) - (a) 'of the semiconductor substrate in line fragmentary cross-sectional view).

【図18】本発明の一実施例である半導体集積回路装置のメモリセルの製造方法を示す半導体基板の要部断面図である(図16の(a) −(a)'線における半導体基板の要部断面図)。 18 is a fragmentary cross-sectional view of a semiconductor substrate showing the method for manufacturing the memory cell of the semiconductor integrated circuit device according to an embodiment of the present invention (in FIG. 16 (a) - (a) 'of the semiconductor substrate in line fragmentary cross-sectional view).

【図19】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。 19 is a fragmentary plan view showing a pattern layout of a memory cell of another semiconductor integrated circuit device which is an embodiment of the present invention.

【図20】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。 FIG. 20 is a plan view showing a pattern layout of a memory cell of another semiconductor integrated circuit device which is an embodiment of the present invention.

【図21】本発明の他の実施例である半導体集積回路装置のメモリセルのパターンレイアウトを示す要部平面図である。 21 is a fragmentary plan view showing a pattern layout of a memory cell of another semiconductor integrated circuit device which is an embodiment of the present invention.

【図22】本発明の他の実施例である半導体集積回路装置のメモリセルを示す半導体基板の要部断面図である(図21の(b) −(b)'線における半導体基板の要部断面図)。 22 is a fragmentary cross-sectional view of a semiconductor substrate showing a memory cell of a semiconductor integrated circuit device according to another embodiment of the present invention (in FIG. 21 (b) - (b) 'a main part of a semiconductor substrate in line sectional view).

【図23】本発明の他の実施例である半導体集積回路装置の強誘電体膜のヒステリシスループを示す図である。 23 is a diagram showing the hysteresis loop of the ferroelectric film of a semiconductor integrated circuit device according to another embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板(半導体チップ) 2 p -型ウエル 3 領域 4 フィールド絶縁膜 5 p型チャネルストッパ領域 6 ゲート絶縁膜 7 ゲート電極 8 絶縁膜 9 サイドウォールスペーサ 10 n -型半導体領域 11 n +型半導体領域 12 ゲート絶縁膜 13A ゲート電極 13B 基準電圧線(V SS ) 14 コンタクトホール 15 絶縁膜 16 サイドウォールスペーサ 17 n -型半導体領域 18 n +型半導体領域 21 絶縁膜 22 コンタクトホール 23A ゲート電極 23B パッド層 24 ゲート絶縁膜 25 コンタクトホール 26N チャネル領域 26P ソース領域 26P ドレイン領域 26P 電源電圧線(V L ) 27 層間絶縁膜 28A コンタクトホール 28B コンタクトホール 29A 第1層目の配線 29B 第1層目の配線 30 第1のバリ 1 a semiconductor substrate (semiconductor chip) 2 p - -type well 3 region 4 field insulating film 5 p-type channel stopper region 6 the gate insulating film 7 gate electrode 8 insulating film 9 sidewall spacers 10 n - -type semiconductor region 11 n + -type semiconductor region 12 a gate insulating film 13A gate electrode 13B reference voltage lines (V SS) 14 contact hole 15 insulating film 16 sidewall spacers 17 n - -type semiconductor region 18 n + -type semiconductor region 21 insulating film 22 contact hole 23A gate electrode 23B pad layer 24 the gate insulating film 25 contact holes 26N channel region 26P source region 26P drain region 26P power supply voltage line (V L) 27 interlayer insulating film 28A contact hole 28B contact hole 29A first layer wiring 29B first interconnection layer 30 first Bali ア層 31 強誘電体膜 32 第2のバリア層 33 プレート電極 34 層間絶縁膜 35 コンタクトホール 36 第2層目の配線 37 ファイナルパッシベーション膜 101 半導体基板 102 フィールド絶縁膜 103 p型ウエル 104 n型ウエル 105 p型エピタキシャルシリコン層 106 ゲート電極 107 ゲート絶縁膜 108 n -型半導体領域 109 n +型半導体領域 110A ゲート電極 110B ゲート電極 111 絶縁膜 112 サイドウォールスペーサ 113A コンタクトホール 113B コンタクトホール 114A 導電膜 114B 導電膜 115 第1のバリア層 116 強誘電体膜 117 第2のバリア層 118 プレート電極 119 層間絶縁膜 120A コンタクトホール 120B コンタクトホール 120C コンタク A layer 31 ferroelectric film 32 and the second barrier layer 33 a plate electrode 34 interlayer insulating film 35 contact hole 36 second wiring layer 37 final passivation film 101 semiconductor substrate 102 field insulating film 103 p-type well 104 n-type well 105 p-type epitaxial silicon layer 106 gate electrode 107 gate insulating film 108 n - -type semiconductor regions 109 n + -type semiconductor regions 110A gate electrode 110B gate electrode 111 insulating film 112 sidewall spacers 113A contact hole 113B contact hole 114A conductive film 114B conductive film 115 the first barrier layer 116 ferroelectric film 117 the second barrier layer 118 plate electrode 119 interlayer insulating film 120A contact hole 120B contact hole 120C contactor ホール 120D コンタクトホール 121A 第1層目の配線 121B 第1層目の配線 122A コンタクトホール 122B コンタクトホール 122C コンタクトホール Cf 1強誘電体コンデンサ Cf 2強誘電体コンデンサ DL データ線 DL 1第1データ線 DL 2第2データ線 MC メモリセル MC 1メモリセル MC 2メモリセル Qd 1駆動用MISFET Qd 2駆動用MISFET Qp 1負荷用MISFET Qp 2負荷用MISFET Qt 1転送用MISFET Qt 2転送用MISFET WL ワード線 N 1記憶ノード N 2記憶ノード N 3ノード V L電源電圧 V Pプレート電圧 Hall 120D contact hole 121A of the first layer wiring 121B first wiring layer 122A contact hole 122B contact hole 122C contact hole Cf 1 ferroelectric capacitor Cf 2 ferroelectric capacitors DL data lines DL 1 first data line DL 2 the second data line MC memory cells MC 1 memory cell MC 2 memory cell Qd 1 driving MISFET Qd 2 driving MISFET Qp 1 load MISFET Qp 2 for load MISFET Qt 1 transfer MISFET Qt 2 for transfer MISFET WL word line N 1 storage node N 2 storage node N 3 node V L supply voltage V P plate voltage

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8242 H01L 29/78 371 29/78 21/8247 29/788 29/792 (72)発明者 朝倉 久雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 in identification symbol Agency Docket No. FI art display portion H01L 21/8242 H01L 29/78 371 29/78 21/8247 29/788 29/792 (72) invention who Hisao Asakura Ome, Tokyo Imai 2326 address Hitachi Seisakusho device within the development center

Claims (13)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 不揮発性メモリ機能を有する半導体集積回路装置であって、フリップフロップ回路および前記フリップフロップ回路が有する2個の記憶ノードのそれぞれに接続された2個の強誘電体コンデンサによって構成されるメモリセルを有することを特徴とする半導体集積回路装置。 1. A semiconductor integrated circuit device having a nonvolatile memory function, are constituted by two ferroelectric capacitors connected to each of the two storage nodes included in the flip-flop circuit and the flip-flop circuit the semiconductor integrated circuit device characterized by having a memory cell that.
  2. 【請求項2】 不揮発性メモリ機能を有する半導体集積回路装置であって、ワード線で制御される転送用MIS 2. A semiconductor integrated circuit device having a nonvolatile memory function, transfer MIS controlled by the word line
    FETとフリップフロップ回路からなるSRAMのメモリセルおよび前記フリップフロップ回路が有する2個の記憶ノードのそれぞれに接続された2個の強誘電体コンデンサによって構成されるメモリセルを有することを特徴とする半導体集積回路装置。 Semiconductors and having a memory cell composed of two ferroelectric capacitors connected to each of the two storage nodes having FET flip-flop circuit consisting of the SRAM memory cell and the flip-flop circuit integrated circuit device.
  3. 【請求項3】 請求項1または2記載の半導体集積回路装置において、前記フリップフロップ回路は、負荷用M 3. A semiconductor integrated circuit device according to claim 1 or 2, wherein said flip-flop circuit, the load M
    ISFETと駆動用MISFETからなる1対の交差結合CMOSトランジスタによって構成され、さらに、第1の動作電圧源に結合された第1のノード、基準電圧源に結合された第2のノードおよび前記2個の記憶ノードを有しており、また、前記2個の強誘電体コンデンサのそれぞれ一方の極板は前記フリップフロップ回路の前記記憶ノードにそれぞれ接続され、前記2個の強誘電体コンデンサのそれぞれ他方の極板は第2の動作電圧源に結合された第3のノードに接続されていることを特徴とする半導体集積回路装置。 Is constituted by a cross-coupled CMOS transistor pair consisting of ISFET and the drive MISFET, further, the first node, the second node and the two coupled to a reference voltage source coupled to the first operating voltage source has a storage node, also, each one of the electrode plate of the two ferroelectric capacitors are connected to said storage node of the flip-flop circuit, respectively the other of said two ferroelectric capacitors the electrode plate semiconductor integrated circuit device characterized by being connected to a third node coupled to a second operating voltage source.
  4. 【請求項4】 請求項1または3記載の半導体集積回路装置において、前記フリップフロップ回路を構成する前記負荷用MISFETと前記駆動用MISFETの上方に前記強誘電体コンデンサが形成されていることを特徴とする半導体集積回路装置。 4. A semiconductor integrated circuit device according to claim 1 or 3, characterized in that the ferroelectric capacitor above the load MISFET and the driving MISFET constituting the flip-flop circuit is formed the semiconductor integrated circuit device according to.
  5. 【請求項5】 請求項2または3記載の半導体集積回路装置において、前記転送用MISFETおよび前記フリップフロップ回路を構成する前記負荷用MISFETと前記駆動用MISFETの上方に前記強誘電体コンデンサが形成されていることを特徴とする半導体集積回路装置。 5. A semiconductor integrated circuit device according to claim 2 or 3, wherein the ferroelectric capacitor is formed above the driving MISFET and the load MISFET constituting the transfer MISFET and the flip-flop circuit the semiconductor integrated circuit device, characterized by that.
  6. 【請求項6】 請求項5記載の半導体集積回路装置の製造方法において、半導体基板の主面上に前記転送用MI 6. The method of manufacturing a semiconductor integrated circuit device according to claim 5, MI for the transfer over the main surface of the semiconductor substrate
    SFETおよび前記駆動用MISFETを形成した後、 After forming the SFET and the driving MISFET,
    前記駆動用MISFETの上方にボトムゲート構造の前記負荷用MISFETを形成する工程、前記負荷用MI Forming the load MISFET having a bottom gate structure above the driving MISFET, the load MI
    SFETのドレイン領域を構成するシリコン膜の上に堆積された絶縁膜に、前記シリコン膜に達するコンタクトホールを形成する工程、前記半導体基板上に第1の導電膜を堆積した後、前記第1の導電膜を加工して前記シリコン膜に接続された前記強誘電体コンデンサの一方の極板を形成する工程、前記半導体基板上に強誘電体膜および第2の導電膜を順次堆積した後、前記第2の導電膜を加工して前記強誘電体コンデンサの他方の極板を形成し、次いで、前記強誘電体膜を加工する工程を有することを特徴とする半導体集積回路装置の製造方法。 An insulating film deposited on the silicon film constituting the drain region of the SFET, forming a contact hole reaching the silicon film, after depositing the first conductive film on the semiconductor substrate, the first forming a one plate of the ferroelectric capacitor a conductive film processed to have connected to the silicon layer, after sequentially depositing the ferroelectric film and the second conductive film on the semiconductor substrate, wherein by processing the second conductive film to form the other plate of the ferroelectric capacitor, then the method of manufacturing a semiconductor integrated circuit device characterized by comprising the step of processing the ferroelectric film.
  7. 【請求項7】 請求項5記載の半導体集積回路装置の製造方法において、半導体基板の主面上に前記転送用MI 7. A manufacturing method of a semiconductor integrated circuit device according to claim 5, MI for the transfer over the main surface of the semiconductor substrate
    SFETおよび共通のゲート電極を有する前記駆動用M SFET and the driving M having a common gate electrode
    ISFETと前記負荷用MISFETを形成する工程、 Forming a ISFET and the load MISFET,
    前記駆動用MISFETと前記負荷用MISFETの共通のゲート電極を構成するシリコン膜の上に堆積された絶縁膜に前記シリコン膜に達するコンタクトホールを形成する工程、前記半導体基板上に第1の導電膜を堆積した後、前記第1の導電膜を加工して前記シリコン膜に接続された前記強誘電体コンデンサの一方の極板を形成する工程、前記半導体基板上に強誘電体膜および第2の導電膜を順次堆積した後、前記第2の導電膜を加工して前記強誘電体コンデンサの他方の極板を形成し、次いで、 Forming a contact hole reaching the silicon film deposited insulating film on a common silicon film constituting the gate electrode of the load MISFET and the driving MISFET, the first conductive film on the semiconductor substrate after depositing, forming one plate of the first conductive film the ferroelectric capacitor processed to have connected to the silicon film, the ferroelectric film and the second on the semiconductor substrate after sequentially depositing a conductive film, by processing the second conductive film to form the other plate of the ferroelectric capacitor, then,
    前記強誘電体膜を加工する工程を有することを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device characterized by comprising the step of processing the ferroelectric film.
  8. 【請求項8】 請求項1、2または3記載の半導体集積回路装置において、前記フリップフロップ回路の前記2 8. The semiconductor integrated circuit device according to claim 1, 2 or 3, wherein said flip-flop circuit 2
    個の記憶ノードにそれぞれ蓄積された情報は、前記メモリセルの電源が切れると前記記憶ノードに接続されているそれぞれの前記強誘電体コンデンサに読み出されて記憶され、また、前記2個の強誘電体コンデンサにそれぞれ記憶された情報は、前記メモリセルの電源が入ると前記強誘電体コンデンサが接続されている前記フリップフロップ回路のそれぞれの前記記憶ノードに書き込まれることを特徴とする半導体集積回路装置。 Each stored information in the storage node of the pieces, the power supply of the memory cell is read to each of the ferroelectric capacitor is connected to said storage node and off is stored, also the two strong information stored respectively in the dielectric capacitor, the semiconductor integrated circuit, characterized in that it is written in each of the storage nodes of the flip-flop circuit in which the ferroelectric capacitor and the power supply of the memory cell enters it is connected apparatus.
  9. 【請求項9】 請求項8記載の半導体集積回路装置において、前記強誘電体コンデンサを構成する強誘電体膜が分極反転を生じない第1の電圧を、前記フリップフロップ回路が有する前記第1のノードが結合された前記第1 9. A semiconductor integrated circuit device according to claim 8, the first voltage ferroelectric film constituting the ferroelectric capacitor does not cause polarization reversal, the first of which the flip-flop circuit has said node is coupled first
    の動作電圧源に設定することにより、前記フリップフロップ回路を動作させ、また、前記強誘電体コンデンサを構成する前記強誘電体膜が分極反転を生じる第2の電圧または基準電圧のいずれか一方を選択し、前記フリップフロップ回路が有する前記第1のノードが結合された前記第1の動作電圧源または前記強誘電体コンデンサの他方の極板に接続する前記第3のノードが結合された前記第2の動作電圧源に設定して、前記強誘電体膜の分極状態を制御することにより、前記フリップフロップ回路と前記強誘電体コンデンサの間での情報の読み出し、書き込み動作をすることを特徴とする半導体集積回路装置。 Of by setting the operating voltage source, the flip-flop circuit is operated, and one of the second voltage or the reference voltage the ferroelectric film occurs a polarization inversion constituting the ferroelectric capacitor selected, wherein the third node connected to the other plate of which the first said node is coupled to the first operating voltage source or the ferroelectric capacitor flip-flop circuit has is coupled first is set to the second operating voltage source, by controlling the polarization state of the ferroelectric film, the reading of information between the ferroelectric capacitor and the flip-flop circuit, and characterized in that the write operation the semiconductor integrated circuit device.
  10. 【請求項10】 請求項8または9記載の半導体集積回路装置において、前記フリップフロップ回路の前記2個の記憶ノードにそれぞれ接続された前記強誘電体コンデンサに記憶される情報は、前記強誘電体コンデンサを構成する強誘電体膜の分極の方向に従って設定されることを特徴とする半導体集積回路装置。 10. A semiconductor integrated circuit device according to claim 8 or 9, wherein the two connected respectively information stored in the ferroelectric capacitor was in the storage node of the flip-flop circuit, the ferroelectric the semiconductor integrated circuit device characterized in that it is set according to the direction of polarization of the ferroelectric film constituting the capacitor.
  11. 【請求項11】 請求項8または9記載の半導体集積回路装置において、前記フリップフロップ回路の前記2個の記憶ノードにそれぞれ接続された前記強誘電体コンデンサに記憶された情報は、一方の前記強誘電体コンデンサが反転することによって生ずる前記フリップフロップ回路の前記2個の記憶ノード間の電位差を増幅することにより、それぞれの前記強誘電体コンデンサに接続されている前記フリップフロップ回路の前記記憶ノードにそれぞれ書き込まれることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device 11. The method of claim 8 or 9, wherein two respective connecting said ferroelectric information stored in the capacitor was in the storage node of the flip-flop circuit, one of the strong by dielectric capacitor amplifies the potential difference between the two storage nodes of the flip-flop circuit caused by inverting, in the storage node of the flip-flop circuit connected to each of the ferroelectric capacitor the semiconductor integrated circuit device, characterized in that each written.
  12. 【請求項12】 請求項9記載の半導体集積回路装置において、前記第2の電圧は、前記第1の電圧よりも大きいことを特徴とする半導体集積回路装置。 12. A semiconductor integrated circuit device according to claim 9, wherein the second voltage is a semiconductor integrated circuit device and greater than the first voltage.
  13. 【請求項13】 請求項6または7記載の半導体集積回路装置の製造方法において、前記強誘電体膜は、PbZ 13. A manufacturing method of a semiconductor integrated circuit device according to claim 6 or 7, wherein said ferroelectric layer, PBZ
    rTiO 3膜、PbLaZrTiO 3膜またはBaTi rTiO 3 film, PbLaZrTiO 3 film or BaTi
    3膜であることを特徴する半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device according to, wherein the O is 3 film.
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