JPH0917893A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、たとえば半導体基板
上に異なる膜厚のゲート酸化膜を設けるようにしてなる
半導体装置の製造方法に関するもので、特にあらかじめ
非酸化性ガス雰囲気中で熱処理された半導体基板を使用
して半導体MOS(Metal Oxide Semiconductor )素子
を製造する場合に用いられるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in which, for example, a gate oxide film having a different thickness is provided on a semiconductor substrate, and in particular, it has been previously heat-treated in a non-oxidizing gas atmosphere. It is used when a semiconductor MOS (Metal Oxide Semiconductor) element is manufactured using a semiconductor substrate.
【0002】[0002]
【従来の技術】従来、異なる膜厚のゲート酸化膜を有す
る半導体MOS素子においては、ゲート酸化膜の厚さに
よって半導体基板の消費(酸化)される量が異なり、厚
いゲート酸化膜ほど、ゲート酸化膜の半導体基板との界
面の位置が基板内部側へ後退する、つまり薄いゲート酸
化膜よりも厚いゲート酸化膜の方がより基板の内部に深
く形成されるようになっている。2. Description of the Related Art Conventionally, in a semiconductor MOS device having a gate oxide film having a different film thickness, the amount of consumed (oxidized) semiconductor substrate varies depending on the thickness of the gate oxide film. The position of the interface of the film with the semiconductor substrate recedes toward the inside of the substrate, that is, the thick gate oxide film is formed deeper inside the substrate than the thin gate oxide film.
【0003】さて、半導体MOS素子などにおけるゲー
ト酸化膜の劣化を助長する因子として、結晶引き上げ時
に半導体基板内に混入した過剰な酸素による酸素析出物
があげられる。A factor that promotes the deterioration of a gate oxide film in a semiconductor MOS device or the like is an oxygen precipitate due to excess oxygen mixed in a semiconductor substrate during crystal pulling.
【0004】酸素析出物は、MOSの製造工程を経る際
に深さプロファイルを持ち、基板の表層では低く、基板
の内部では高い密度を持つことが判明している。特に、
あらかじめ非酸化性ガス雰囲気中で熱処理した基板にあ
っては、基板の表層付近では低く、基板内部で高い密度
を持つという、酸素析出物の深さプロファイルの特徴が
より顕著となる。It has been found that oxygen precipitates have a depth profile during the MOS manufacturing process, are low in the surface layer of the substrate, and have high density inside the substrate. Especially,
In the case of a substrate that has been preliminarily heat-treated in a non-oxidizing gas atmosphere, the feature of the depth profile of oxygen precipitates, which is low near the surface layer of the substrate and has a high density inside the substrate, becomes more prominent.
【0005】このため、ゲート酸化膜の形成位置が基板
の内部側へ後退すると、基板の内部に存在する酸素析出
物がゲート酸化膜中に取り込まれる確率が高くなり、ゲ
ート酸化膜の耐圧が劣化しやすくなる。Therefore, when the position where the gate oxide film is formed recedes toward the inside of the substrate, the probability that oxygen precipitates existing inside the substrate will be taken into the gate oxide film increases, and the breakdown voltage of the gate oxide film deteriorates. Easier to do.
【0006】また、ゲート酸化膜の膜厚に着目すると、
ゲート酸化膜はその膜厚が厚くなるほど、より多くの基
板を酸化し、より後退した位置の基板を使用することに
なる。したがって、厚いゲート酸化膜の方が、酸素析出
物を取り込む確率が高くなり、不良率は増加する傾向に
ある。Further, focusing on the thickness of the gate oxide film,
The thicker the gate oxide film is, the more the substrate is oxidized, and the substrate at the more recessed position is used. Therefore, the thicker gate oxide film has a higher probability of capturing oxygen precipitates, and the defect rate tends to increase.
【0007】このような理由により、E2 PROM(El
ectrically Erasable ProgrammableRead-Only Memory
)などの厚いゲート酸化膜に高電界のストレスが加え
られる半導体MOS素子においては、厚いゲート酸化膜
の品質の低下が懸念されていた。For these reasons, the E 2 PROM (El
ectrically Erasable Programmable Read-Only Memory
In a semiconductor MOS device in which a high electric field stress is applied to a thick gate oxide film such as), there is a concern that the quality of the thick gate oxide film may deteriorate.
【0008】[0008]
【発明が解決しようとする課題】上記したように、従来
においては、ゲート酸化膜の形成位置が基板の内部側に
後退するにしたがい、ゲート酸化膜の品質が悪化すると
いう問題があった。そこで、この発明は、製造時におけ
るゲート酸化膜の形成位置の基板内部側への後退量を抑
制でき、ゲート酸化膜の高品質化を図ることが可能な半
導体装置の製造方法を提供することを目的としている。As described above, conventionally, there has been a problem that the quality of the gate oxide film deteriorates as the position where the gate oxide film is formed recedes toward the inside of the substrate. Therefore, the present invention provides a method of manufacturing a semiconductor device capable of suppressing the amount of recession of the gate oxide film formation position toward the inside of the substrate during manufacturing, and improving the quality of the gate oxide film. Has an aim.
【0009】[0009]
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に異なる膜厚のゲート酸化膜を設けるように
してなる場合において、前記半導体基板の表面に酸化膜
を形成する工程と、前記半導体基板上の、第1の膜厚よ
りも薄い第2の膜厚のゲート酸化膜を形成する領域の前
記酸化膜を選択的に除去する工程と、前記半導体基板の
表面に、再度、酸化膜を形成する工程と、前記半導体基
板上の酸化膜を除去して、前記半導体基板の表面に段差
を形成する工程と、前記段差の形成された前記半導体基
板の表面に第2の膜厚のゲート酸化膜を形成する工程
と、前記半導体基板上の、第1の膜厚のゲート酸化膜を
形成する領域の前記第2の膜厚のゲート酸化膜を選択的
に除去する工程と、前記半導体基板上の、第1の膜厚の
ゲート酸化膜を形成する領域に第1の膜厚のゲート酸化
膜を形成する工程とからなり、前記第1の膜厚のゲート
酸化膜の前記半導体基板との界面が、前記第2の膜厚の
ゲート酸化膜の前記半導体基板との界面と同等か、それ
よりも高い位置に形成されるようにすることを特徴とし
ている。In order to achieve the above object, in the method of manufacturing a semiconductor device according to the present invention, when a gate oxide film having a different film thickness is provided on a semiconductor substrate, A step of forming an oxide film on the surface of the semiconductor substrate, and selectively forming the oxide film in a region on the semiconductor substrate where a gate oxide film having a second film thickness smaller than a first film thickness is formed. A step of removing, an oxide film is formed again on the surface of the semiconductor substrate, a step of removing the oxide film on the semiconductor substrate to form a step on the surface of the semiconductor substrate, Forming a gate oxide film having a second film thickness on the surface of the formed semiconductor substrate; and forming the second film thickness on a region of the semiconductor substrate where the gate oxide film having a first film thickness is formed. Selectively removing the gate oxide film of Forming a gate oxide film of a first thickness on a region of the semiconductor substrate where a gate oxide film of a first thickness is formed, wherein the semiconductor of the gate oxide film of the first thickness is formed. It is characterized in that the interface with the substrate is formed at a position equal to or higher than the interface of the gate oxide film having the second film thickness with the semiconductor substrate.
【0010】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に異なる膜厚のゲート酸化膜を
設けるようにしてなる場合において、前記半導体基板の
表面に酸化膜を形成する工程と、前記半導体基板上の、
第1の膜厚のゲート酸化膜を形成する領域の前記酸化膜
を選択的に除去する工程と、前記半導体基板の表面に、
再度、酸化膜を形成する工程と、前記半導体基板上の、
第1の膜厚よりも薄い第2の膜厚のゲート酸化膜を形成
する領域の前記酸化膜を選択的に除去する工程と、前記
半導体基板の表面に、再度、酸化膜を形成して、前記半
導体基板上の、第1の膜厚のゲート酸化膜を形成する領
域に第1の膜厚のゲート酸化膜を、第2の膜厚のゲート
酸化膜を形成する領域に第2の膜厚のゲート酸化膜を、
それぞれに形成する工程とからなり、前記第1の膜厚の
ゲート酸化膜の前記半導体基板との界面および前記第2
の膜厚のゲート酸化膜の前記半導体基板との界面が、ほ
ぼ同じ高さ位置に形成されるようにすることを特徴とし
ている。Further, in the method for manufacturing a semiconductor device of the present invention, when the gate oxide films having different thicknesses are provided on the semiconductor substrate, the step of forming the oxide film on the surface of the semiconductor substrate. And on the semiconductor substrate,
A step of selectively removing the oxide film in a region where a gate oxide film having a first film thickness is formed;
Again, the step of forming an oxide film, and on the semiconductor substrate,
A step of selectively removing the oxide film in a region where a gate oxide film having a second film thickness smaller than the first film thickness is formed; and an oxide film is formed again on the surface of the semiconductor substrate, On the semiconductor substrate, a gate oxide film having a first film thickness is formed in a region where a gate oxide film having a first film thickness is formed, and a second film thickness is formed in a region where a gate oxide film having a second film thickness is formed. Gate oxide film of
And a step of forming the gate oxide film having the first thickness with the semiconductor substrate and the second step.
The interface of the gate oxide film having the above thickness with the semiconductor substrate is formed at substantially the same height position.
【0011】[0011]
【作用】この発明は、上記した手段により、厚いゲート
酸化膜を基板のより表層に近い位置に形成できるように
なるため、酸素析出物のゲート酸化膜中に取り込まれる
確率を減少させることが可能となるものである。According to the present invention, since the thick gate oxide film can be formed at a position closer to the surface layer of the substrate by the above means, the probability that oxygen precipitates are taken into the gate oxide film can be reduced. It will be.
【0012】[0012]
【実施例】以下、この発明の実施例について図面を参照
して説明する。図1〜図10は、本発明の第1の実施例
にかかり、半導体基板上に異なる膜厚のゲート酸化膜を
設けるようにしてなる半導体MOS素子の製造プロセス
の要部を概略的に示すものである。なお、ここでは、厚
いゲート酸化膜(第1の膜厚のゲート酸化膜)を25n
m厚で、薄いゲート酸化膜(第2の膜厚のゲート酸化
膜)を10nm厚で、それぞれ形成する場合について説
明する。Embodiments of the present invention will be described below with reference to the drawings. 1 to 10 schematically show a main part of a manufacturing process of a semiconductor MOS device according to a first embodiment of the present invention, in which a gate oxide film having a different film thickness is provided on a semiconductor substrate. Is. In addition, here, a thick gate oxide film (gate oxide film of the first film thickness) is set to 25 n.
A case will be described in which a thin gate oxide film (second gate oxide film) having a thickness of m is formed with a thickness of 10 nm.
【0013】まず、酸化処理によって、半導体基板11
の表面に100nm厚の酸化膜12を形成する(図
1)。上記半導体基板11としては、あらかじめ非酸化
性ガス雰囲気中で熱処理されたH2 アニール・ウェハが
使用される。First, the semiconductor substrate 11 is subjected to an oxidation treatment.
An oxide film 12 having a thickness of 100 nm is formed on the surface of the (FIG. 1). As the semiconductor substrate 11, an H 2 annealed wafer which has been previously heat-treated in a non-oxidizing gas atmosphere is used.
【0014】続いて、上記酸化膜12上にレジストを塗
布した後、それをリソグラフィ工程でパターニングし
て、上記半導体基板11上の厚いゲート酸化膜を形成す
る領域だけにレジスト13を残存させる(図2)。Then, after applying a resist on the oxide film 12, it is patterned by a lithographic process to leave the resist 13 only in a region on the semiconductor substrate 11 where a thick gate oxide film is to be formed (see FIG. 2).
【0015】通常、半導体製造工程においては、数種の
パターニングを行うために最初のリソグラフィ工程で合
わせ基準となるマーク(基板段差)を形成する必要があ
る。本実施例では、たとえば、その基板段差を厚いゲー
ト酸化膜を形成する領域と薄いゲート酸化膜を形成する
領域との間に形成すべく、厚いゲート酸化膜の形成領域
のみをレジスト13で覆うようにする。Usually, in a semiconductor manufacturing process, it is necessary to form a mark (substrate step) serving as an alignment reference in the first lithography process in order to perform several types of patterning. In the present embodiment, for example, in order to form the substrate step between the region where the thick gate oxide film is formed and the region where the thin gate oxide film is formed, only the region where the thick gate oxide film is formed is covered with the resist 13. To
【0016】続いて、上記レジスト13をマスクにNH
4 Fなどによって上記酸化膜12を選択的にエッチング
して、上記半導体基板11上の薄いゲート酸化膜を形成
する領域上に存在する酸化膜12だけを除去する(図
3)。Then, using the resist 13 as a mask, NH
The oxide film 12 is selectively etched by 4 F or the like to remove only the oxide film 12 existing on the region where the thin gate oxide film is formed on the semiconductor substrate 11 (FIG. 3).
【0017】そして、上記レジスト13を除去した後、
再度、酸化を行い、酸化膜12のない、上記半導体基板
11上の薄いゲート酸化膜を形成する領域に100nm
厚の酸化膜14を形成する(図4)。このとき、上記半
導体基板11上の薄いゲート酸化膜を形成する領域にお
いては、上記酸化膜14は、基板表面から上方向および
下方向にそれぞれ50nmずつ成長する。また、上記半
導体基板11上の厚いゲート酸化膜を形成する領域に残
る酸化膜12は、上下方向にそれぞれ35nmずつ成長
し、厚さが170nmにまで増加する。Then, after removing the resist 13,
Oxidation is performed again, and 100 nm is formed in the region where the thin gate oxide film is formed on the semiconductor substrate 11 without the oxide film 12.
A thick oxide film 14 is formed (FIG. 4). At this time, in the region where the thin gate oxide film is formed on the semiconductor substrate 11, the oxide film 14 grows 50 nm upward and downward from the substrate surface, respectively. Further, the oxide film 12 remaining in the region where the thick gate oxide film is formed on the semiconductor substrate 11 grows by 35 nm in the vertical direction, and the thickness increases to 170 nm.
【0018】続いて、NH4 Fなどによって上記酸化膜
12,14をエッチングして、上記半導体基板11の表
面を露出させる(図5)。この場合、2回目の酸化によ
り形成される酸化膜14の膜厚を100nmとすること
により、上記半導体基板11の表面には約15nmの段
差11aが形成される。Then, the oxide films 12 and 14 are etched with NH 4 F or the like to expose the surface of the semiconductor substrate 11 (FIG. 5). In this case, by setting the thickness of the oxide film 14 formed by the second oxidation to 100 nm, a step 11a of about 15 nm is formed on the surface of the semiconductor substrate 11.
【0019】この後、酸化を行って、上記半導体基板1
1の表面に、10nm厚の薄いゲート酸化膜15を形成
し、さらに、その上にポリ・シリコン16を堆積する
(図6)。この10nm厚の薄いゲート酸化膜15は、
上記半導体基板11の表面よりもそれぞれ5nmほど後
退した位置に形成される。After that, the semiconductor substrate 1 is oxidized by oxidation.
A thin gate oxide film 15 having a thickness of 10 nm is formed on the surface of No. 1, and poly silicon 16 is further deposited thereon (FIG. 6). The thin gate oxide film 15 having a thickness of 10 nm is
The semiconductor substrate 11 is formed at a position recessed from the surface of the semiconductor substrate 11 by about 5 nm.
【0020】そして、上記ポリ・シリコン16上にレジ
ストを塗布した後、それをリソグラフィ工程でパターニ
ングして、ポリ・シリコン16を残す部分だけにレジス
ト17を残存させる(図7)。Then, after applying a resist on the poly-silicon 16 and patterning it by a lithography process, the resist 17 is left only in the portion where the poly-silicon 16 is left (FIG. 7).
【0021】続いて、上記レジスト17をマスクにCD
E(Chemical Dry Etching )などにより、上記ポリ・
シリコン16の選択エッチングを行う(図8)。そし
て、上記レジスト17を除去した後、さらに、上記半導
体基板11上の薄いゲート酸化膜を形成する領域のみを
レジスト18で覆い、そのレジスト18をマスクに選択
エッチングを行って、上記半導体基板11上の厚いゲー
ト酸化膜を形成する領域に存在する薄いゲート酸化膜1
5を除去する(図9)。Then, using the resist 17 as a mask, the CD
By E (Chemical Dry Etching) etc.,
Selective etching of the silicon 16 is performed (FIG. 8). Then, after removing the resist 17, only the region on the semiconductor substrate 11 where the thin gate oxide film is to be formed is covered with the resist 18, and the resist 18 is used as a mask to perform selective etching. Thin gate oxide film 1 existing in the region where the thick gate oxide film is formed
5 is removed (FIG. 9).
【0022】この後、酸化を行って、上記半導体基板1
1上の厚いゲート酸化膜を形成する領域にのみ、25n
m厚の厚いゲート酸化膜19を形成する(図10)。こ
のとき、25nm厚の厚いゲート酸化膜19は、上記半
導体基板11の表面から12.5nmほど後退されて、
上記半導体基板11との界面が、薄いゲート酸化膜15
の半導体基板11との界面よりも約2.5nmほど上方
の位置に形成される。After that, the semiconductor substrate 1 is oxidized by oxidation.
25n only in the region where a thick gate oxide film is formed on
A thick gate oxide film 19 having a thickness of m is formed (FIG. 10). At this time, the thick gate oxide film 19 with a thickness of 25 nm is retracted from the surface of the semiconductor substrate 11 by about 12.5 nm,
The interface with the semiconductor substrate 11 has a thin gate oxide film 15
Is formed at a position approximately 2.5 nm above the interface with the semiconductor substrate 11.
【0023】すなわち、上記半導体基板11の表面には
15nmの段差が形成されている、つまり薄いゲート酸
化膜15の半導体基板11との界面は、上記半導体基板
11上の厚いゲート酸化膜を形成する領域よりも15n
mほど後退している。これにより、厚いゲート酸化膜1
9の膜厚が30nm以下であれば、厚いゲート酸化膜1
9の上記半導体基板11との界面を、薄いゲート酸化膜
15の上記半導体基板11との界面と同等か、それより
も上方に位置させて形成することができる。したがっ
て、H2 アニール・ウェハを半導体基板11として使用
した場合においても、内部の酸素析出物が厚いゲート酸
化膜19中に取り込まれる確率を低くすることが可能と
なり、厚いゲート酸化膜19の耐圧が劣化するのを防止
できるものである。That is, a step of 15 nm is formed on the surface of the semiconductor substrate 11, that is, the interface between the thin gate oxide film 15 and the semiconductor substrate 11 forms a thick gate oxide film on the semiconductor substrate 11. 15n more than the area
It has retreated about m. As a result, the thick gate oxide film 1
If the film thickness of 9 is 30 nm or less, the thick gate oxide film 1
The interface between the semiconductor substrate 11 and the semiconductor substrate 11 can be formed to be equal to or above the interface between the thin gate oxide film 15 and the semiconductor substrate 11. Therefore, even when the H 2 annealed wafer is used as the semiconductor substrate 11, it is possible to reduce the probability that the internal oxygen precipitates are taken into the thick gate oxide film 19, and the breakdown voltage of the thick gate oxide film 19 is reduced. It is possible to prevent deterioration.
【0024】しかも、薄いゲート酸化膜15は、上記半
導体基板11との界面が、たとえ厚いゲート酸化膜19
の半導体基板11との界面よりも下方に位置したとして
も、酸素析出物を取り込む確率が厚いゲート酸化膜19
よりも低いため、品質が大きく低下されることはない。Moreover, the thin gate oxide film 15 has a thick gate oxide film 19 at the interface with the semiconductor substrate 11.
Even if the gate oxide film 19 is located below the interface with the semiconductor substrate 11, it has a high probability of incorporating oxygen precipitates.
The quality is not significantly degraded, since it is lower than.
【0025】次に、この発明の他の実施例について説明
する。図11〜図17は、本発明の第2の実施例にかか
り、半導体基板上に異なる膜厚のゲート酸化膜を設ける
ようにしてなる半導体MOS素子の製造プロセスの要部
を概略的に示すものである。なお、ここでは、ウェルを
形成する際のインプランテーション工程前に形成される
酸化膜を利用して、60nm厚のゲート酸化膜(第1の
膜厚のゲート酸化膜)と、25nm厚のゲート酸化膜
(第2の膜厚のゲート酸化膜)とを形成する場合につい
て説明する。Next, another embodiment of the present invention will be described. 11 to 17 are schematic views showing a main part of a manufacturing process of a semiconductor MOS device according to a second embodiment of the present invention, in which a gate oxide film having a different film thickness is provided on a semiconductor substrate. Is. It should be noted that, here, the oxide film formed before the implantation step for forming the well is used to make a gate oxide film of 60 nm thickness (the gate oxide film of the first film thickness) and a gate oxide film of 25 nm thickness. A case of forming a film (gate oxide film having a second film thickness) will be described.
【0026】まず、酸化処理によって、半導体基板21
の表面に100nm厚の酸化膜22を形成する(図1
1)。続いて、上記酸化膜22上にレジストを塗布した
後、それをリソグラフィ工程でパターニングして、上記
半導体基板21上の薄いゲート酸化膜を形成する領域の
みをレジスト23で覆うようにする(図12)。First, the semiconductor substrate 21 is subjected to oxidation treatment.
An oxide film 22 having a thickness of 100 nm is formed on the surface of the (FIG. 1
1). Then, after applying a resist on the oxide film 22, it is patterned by a lithography process so that only the region of the semiconductor substrate 21 where a thin gate oxide film is formed is covered with the resist 23 (FIG. 12). ).
【0027】続いて、上記レジスト23をマスクにNH
4 Fなどによって上記酸化膜22を選択的にエッチング
して、上記半導体基板21上の厚いゲート酸化膜を形成
する領域上に存在する酸化膜22だけを除去する(図1
3)。Subsequently, NH 3 is used with the resist 23 as a mask.
The oxide film 22 is selectively etched by 4 F or the like to remove only the oxide film 22 existing on the region where the thick gate oxide film is formed on the semiconductor substrate 21 (see FIG. 1).
3).
【0028】そして、上記レジスト23を除去した後、
再度、酸化を行い、酸化膜22のない、上記半導体基板
21上の厚いゲート酸化膜を形成する領域に44nm厚
の厚いゲート酸化膜24を形成する(図14)。このと
き、上記半導体基板21上の厚いゲート酸化膜を形成す
る領域においては、上記厚いゲート酸化膜24は、上記
半導体基板21の表面から上方向および下方向にそれぞ
れ22nmずつ成長する。また、上記半導体基板21上
の薄いゲート酸化膜を形成する領域に残る酸化膜22
は、上下方向にそれぞれ17.5nmずつ成長し、厚さ
が135nmにまで増加する。After removing the resist 23,
Oxidation is performed again to form a thick gate oxide film 24 having a thickness of 44 nm in the region where the thick gate oxide film is to be formed on the semiconductor substrate 21 without the oxide film 22 (FIG. 14). At this time, in the region where the thick gate oxide film is to be formed on the semiconductor substrate 21, the thick gate oxide film 24 grows 22 nm upward and downward from the surface of the semiconductor substrate 21, respectively. Further, the oxide film 22 remaining in the region where the thin gate oxide film is formed on the semiconductor substrate 21.
Grows in the vertical direction by 17.5 nm, and the thickness increases to 135 nm.
【0029】続いて、上記酸化膜22,24上にレジス
トを塗布した後、それをリソグラフィ工程でパターニン
グして、上記半導体基板21上の厚いゲート酸化膜24
のみをレジスト25で覆うようにする(図15)。Subsequently, after a resist is applied on the oxide films 22 and 24, the resist is patterned by a lithography process to form a thick gate oxide film 24 on the semiconductor substrate 21.
Only the resist is covered with the resist 25 (FIG. 15).
【0030】続いて、上記レジスト25をマスクにNH
4 Fなどによって上記酸化膜22を選択的にエッチング
して、上記半導体基板21上の薄いゲート酸化膜を形成
する領域上に存在する酸化膜22を除去する(図1
6)。この場合、薄いゲート酸化膜を形成する領域上に
存在する酸化膜22と、厚いゲート酸化膜24との膜厚
の差により、上記半導体基板21の表面には約4.5n
mの段差21aが形成される。Then, using the resist 25 as a mask, NH
The oxide film 22 is selectively etched by 4 F or the like to remove the oxide film 22 existing on the region where the thin gate oxide film is formed on the semiconductor substrate 21 (see FIG. 1).
6). In this case, due to the difference in film thickness between the oxide film 22 existing on the region where the thin gate oxide film is formed and the thick gate oxide film 24, the surface of the semiconductor substrate 21 has a thickness of about 4.5 n.
A step 21a of m is formed.
【0031】上記レジスト25を除去した後、酸化を行
って、上記半導体基板21上の薄いゲート酸化膜を形成
する領域に、25nm厚の薄いゲート酸化膜26を形成
する(図17)。この25nm厚の薄いゲート酸化膜2
6は、上記半導体基板21の表面よりも12.5nmほ
ど後退した位置に形成される。また、上記半導体基板2
1上の44nm厚の厚いゲート酸化膜24は、上記半導
体基板21との界面がさらに8nmほど後退されて、厚
さが60nmにまで増加する。After removing the resist 25, oxidation is performed to form a thin gate oxide film 26 having a thickness of 25 nm in the region on the semiconductor substrate 21 where the thin gate oxide film is to be formed (FIG. 17). This 25 nm thin gate oxide film 2
6 is formed at a position retracted from the surface of the semiconductor substrate 21 by about 12.5 nm. In addition, the semiconductor substrate 2
The thick gate oxide film 24 having a thickness of 44 nm on 1 is further retracted at the interface with the semiconductor substrate 21 by about 8 nm, and the thickness increases to 60 nm.
【0032】この結果、60nm厚の厚いゲート酸化膜
24の半導体基板21との界面と、25nm厚の薄いゲ
ート酸化膜26の半導体基板21との界面とが、ほぼ同
じ高さ位置に形成される。As a result, the interface of the 60 nm thick gate oxide film 24 with the semiconductor substrate 21 and the interface of the 25 nm thin gate oxide film 26 with the semiconductor substrate 21 are formed at substantially the same height position. .
【0033】このように、薄いゲート酸化膜26の形成
位置に対して、厚いゲート酸化膜24の半導体基板21
との界面の位置を大きく後退させることなく、厚いゲー
ト酸化膜24を形成することができる。As described above, the semiconductor substrate 21 having the thick gate oxide film 24 is formed with respect to the formation position of the thin gate oxide film 26.
The thick gate oxide film 24 can be formed without significantly retreating the position of the interface with the.
【0034】上記したように、厚いゲート酸化膜を基板
のより表層に近い位置に形成できるようにしている。す
なわち、厚いゲート酸化膜の半導体基板との界面を、薄
いゲート酸化膜の半導体基板との界面と同等か、それよ
りも上方に位置させて形成できるようにしている。これ
により、厚いゲート酸化膜を、半導体基板との界面の位
置を大きく後退させることなしに形成できるようになる
ため、たとえH2 アニール・ウェハを使用した場合にお
いても、内部の酸素析出物が厚いゲート酸化膜中に取り
込まれる確率を減少させることが可能となる。しかも、
酸素析出物を取り込む確率は、もともと厚いゲート酸化
膜よりも薄いゲート酸化膜の方が低いため、薄いゲート
酸化膜の品質が大きく低下されることはない。したがっ
て、異なる膜厚のゲート酸化膜を設けるようにしてなる
半導体MOS素子における、ゲート酸化膜の高品質化を
実現できるものである。As described above, the thick gate oxide film can be formed at a position closer to the surface layer of the substrate. That is, the interface of the thick gate oxide film with the semiconductor substrate can be formed to be equal to or higher than the interface of the thin gate oxide film with the semiconductor substrate. As a result, a thick gate oxide film can be formed without significantly retreating the position of the interface with the semiconductor substrate, so that even if an H 2 annealed wafer is used, the internal oxygen precipitates are thick. It is possible to reduce the probability of being taken into the gate oxide film. Moreover,
Since the probability of incorporating oxygen precipitates is originally lower in the thin gate oxide film than in the thick gate oxide film, the quality of the thin gate oxide film is not significantly deteriorated. Therefore, it is possible to realize the high quality of the gate oxide film in the semiconductor MOS device in which the gate oxide films having different thicknesses are provided.
【0035】なお、上記した各実施例においては、膜厚
の異なる2つのゲート酸化膜を有してなる半導体MOS
素子を例に説明したが、これに限らず、たとえば2つ以
上のゲート酸化膜を有する各種の半導体MOS素子に適
用できる。その他、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。In each of the above embodiments, a semiconductor MOS having two gate oxide films having different film thicknesses.
Although the element has been described as an example, the present invention is not limited to this and can be applied to various semiconductor MOS elements having two or more gate oxide films, for example. Of course, various modifications can be made without departing from the scope of the present invention.
【0036】[0036]
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造時におけるゲート酸化膜の形成位置の基板内部
側への後退量を抑制でき、ゲート酸化膜の高品質化を図
ることが可能な半導体装置の製造方法を提供できる。As described above in detail, according to the present invention, it is possible to suppress the amount of recession of the formation position of the gate oxide film toward the inside of the substrate during manufacturing, and to improve the quality of the gate oxide film. A possible method for manufacturing a semiconductor device can be provided.
【図1】この発明の第1の実施例にかかる半導体MOS
素子の製造プロセスを説明するために示す概略断面図。FIG. 1 is a semiconductor MOS according to a first embodiment of the present invention.
FIG. 4 is a schematic cross-sectional view shown for explaining the manufacturing process of the element.
【図2】同じく、半導体MOS素子の製造プロセスを説
明する概略断面図。FIG. 2 is also a schematic cross-sectional view explaining the manufacturing process of the semiconductor MOS device.
【図3】同じく、半導体MOS素子の製造プロセスを説
明する概略断面図。FIG. 3 is also a schematic cross-sectional view illustrating the manufacturing process of the semiconductor MOS device.
【図4】同じく、半導体MOS素子の製造プロセスを説
明する概略断面図。FIG. 4 is a schematic sectional view illustrating a manufacturing process of a semiconductor MOS device.
【図5】同じく、半導体MOS素子の製造プロセスを説
明するために要部を拡大して示す断面図。FIG. 5 is a sectional view showing an enlarged main part of the same for explaining the manufacturing process of the semiconductor MOS device.
【図6】同じく、半導体MOS素子の製造プロセスを説
明するために要部を拡大して示す断面図。FIG. 6 is a sectional view showing a main part in an enlarged manner for explaining the manufacturing process of the semiconductor MOS device.
【図7】同じく、半導体MOS素子の製造プロセスを説
明する概略断面図。FIG. 7 is also a schematic cross-sectional view illustrating the manufacturing process of the semiconductor MOS device.
【図8】同じく、半導体MOS素子の製造プロセスを説
明する概略断面図。FIG. 8 is a schematic sectional view illustrating a manufacturing process of the semiconductor MOS device.
【図9】同じく、半導体MOS素子の製造プロセスを説
明する概略断面図。FIG. 9 is also a schematic cross-sectional view explaining the manufacturing process of the semiconductor MOS device.
【図10】同じく、半導体MOS素子の製造プロセスを
説明するために要部を拡大して示す断面図。FIG. 10 is a sectional view showing a main part in an enlarged manner for explaining the manufacturing process of the semiconductor MOS device.
【図11】この発明の第2の実施例にかかる半導体MO
S素子の製造プロセスを説明するために示す概略断面
図。FIG. 11 is a semiconductor MO according to the second embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view shown for explaining the manufacturing process of the S element.
【図12】同じく、半導体MOS素子の製造プロセスを
説明する概略断面図。FIG. 12 is also a schematic cross-sectional view explaining the manufacturing process of the semiconductor MOS device.
【図13】同じく、半導体MOS素子の製造プロセスを
説明する概略断面図。FIG. 13 is also a schematic cross-sectional view explaining the manufacturing process of the semiconductor MOS device.
【図14】同じく、半導体MOS素子の製造プロセスを
説明する概略断面図。FIG. 14 is also a schematic cross-sectional view explaining the manufacturing process of the semiconductor MOS device.
【図15】同じく、半導体MOS素子の製造プロセスを
説明する概略断面図。FIG. 15 is also a schematic cross-sectional view illustrating the manufacturing process of the semiconductor MOS device.
【図16】同じく、半導体MOS素子の製造プロセスを
説明する概略断面図。FIG. 16 is also a schematic cross-sectional view explaining the manufacturing process of the semiconductor MOS device.
【図17】同じく、半導体MOS素子の製造プロセスを
説明する概略断面図。FIG. 17 is also a schematic cross-sectional view illustrating the manufacturing process of the semiconductor MOS device.
11,21…半導体基板、11a,21a…段差、1
2,14,22…酸化膜、13,17,18,23,2
5…レジスト、15,26…薄いゲート酸化膜、16…
ポリ・シリコン、19,24…厚いゲート酸化膜。11, 21 ... Semiconductor substrate, 11a, 21a ... Step, 1
2, 14, 22 ... Oxide film, 13, 17, 18, 23, 2
5 ... Resist, 15, 26 ... Thin gate oxide film, 16 ...
Poly silicon, 19, 24 ... Thick gate oxide film.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/316 27/115 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 21/316 27/115
Claims (4)
膜を設けるようにしてなる半導体装置の製造方法におい
て、 前記半導体基板の表面に酸化膜を形成する工程と、 前記半導体基板上の、第1の膜厚よりも薄い第2の膜厚
のゲート酸化膜を形成する領域の前記酸化膜を選択的に
除去する工程と、 前記半導体基板の表面に、再度、酸化膜を形成する工程
と、 前記半導体基板上の酸化膜を除去して、前記半導体基板
の表面に段差を形成する工程と、 前記段差の形成された前記半導体基板の表面に第2の膜
厚のゲート酸化膜を形成する工程と、 前記半導体基板上の、第1の膜厚のゲート酸化膜を形成
する領域の前記第2の膜厚のゲート酸化膜を選択的に除
去する工程と、 前記半導体基板上の、第1の膜厚のゲート酸化膜を形成
する領域に第1の膜厚のゲート酸化膜を形成する工程と
からなり、 前記第1の膜厚のゲート酸化膜の前記半導体基板との界
面が、前記第2の膜厚のゲート酸化膜の前記半導体基板
との界面と同等か、それよりも高い位置に形成されるよ
うにすることを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device, wherein a gate oxide film having a different film thickness is provided on a semiconductor substrate, the method comprising: forming an oxide film on a surface of the semiconductor substrate; A step of selectively removing the oxide film in a region where a gate oxide film having a second film thickness smaller than the first film thickness is formed; and a step of forming an oxide film again on the surface of the semiconductor substrate, Removing an oxide film on the semiconductor substrate to form a step on the surface of the semiconductor substrate; and forming a gate oxide film having a second thickness on the surface of the semiconductor substrate on which the step is formed. And a step of selectively removing the gate oxide film having the second film thickness in a region on the semiconductor substrate where the gate oxide film having the first film thickness is to be formed, First in the region where the gate oxide film having a thickness is formed A step of forming a gate oxide film having a film thickness, wherein an interface between the gate oxide film having the first film thickness and the semiconductor substrate is an interface between the gate oxide film having the second film thickness and the semiconductor substrate. A method for manufacturing a semiconductor device, characterized in that it is formed at a position equal to or higher than the above.
理された半導体基板が用いられることを特徴とする請求
項1に記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein a semiconductor substrate that has been previously heat-treated in a non-oxidizing gas atmosphere is used.
膜を設けるようにしてなる半導体装置の製造方法におい
て、 前記半導体基板の表面に酸化膜を形成する工程と、 前記半導体基板上の、第1の膜厚のゲート酸化膜を形成
する領域の前記酸化膜を選択的に除去する工程と、 前記半導体基板の表面に、再度、酸化膜を形成する工程
と、 前記半導体基板上の、第1の膜厚よりも薄い第2の膜厚
のゲート酸化膜を形成する領域の前記酸化膜を選択的に
除去する工程と、 前記半導体基板の表面に、再度、酸化膜を形成して、前
記半導体基板上の、第1の膜厚のゲート酸化膜を形成す
る領域に第1の膜厚のゲート酸化膜を、第2の膜厚のゲ
ート酸化膜を形成する領域に第2の膜厚のゲート酸化膜
を、それぞれに形成する工程とからなり、 前記第1の膜厚のゲート酸化膜の前記半導体基板との界
面および前記第2の膜厚のゲート酸化膜の前記半導体基
板との界面が、ほぼ同じ高さ位置に形成されるようにす
ることを特徴とする半導体装置の製造方法。3. A method of manufacturing a semiconductor device, wherein a gate oxide film having a different film thickness is provided on a semiconductor substrate, the method comprising: forming an oxide film on a surface of the semiconductor substrate; A step of selectively removing the oxide film in a region where a gate oxide film having a thickness of 1 is formed; a step of forming an oxide film again on the surface of the semiconductor substrate; Selectively removing the oxide film in a region for forming a gate oxide film having a second film thickness smaller than that of the semiconductor film, and forming an oxide film again on the surface of the semiconductor substrate to form the semiconductor film. A gate oxide film having a first film thickness is formed in a region where a gate oxide film having a first film thickness is formed on a substrate, and a gate film having a second film thickness is formed in a region where a gate oxide film having a second film thickness is formed. And a step of forming an oxide film on each of them. An interface of the gate oxide film having a film thickness with the semiconductor substrate and an interface of the gate oxide film having the second film thickness with the semiconductor substrate are formed at substantially the same height position. Manufacturing method of semiconductor device.
理された半導体基板が用いられることを特徴とする請求
項3に記載の半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 3, wherein a semiconductor substrate that has been previously heat-treated in a non-oxidizing gas atmosphere is used.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7161877A JPH0917893A (en) | 1995-06-28 | 1995-06-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7161877A JPH0917893A (en) | 1995-06-28 | 1995-06-28 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0917893A true JPH0917893A (en) | 1997-01-17 |
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Family Applications (1)
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JP7161877A Abandoned JPH0917893A (en) | 1995-06-28 | 1995-06-28 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
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JP (1) | JPH0917893A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006137146A1 (en) * | 2005-06-24 | 2006-12-28 | Fujitsu Limited | Field effect transistor and fabrication method thereof |
-
1995
- 1995-06-28 JP JP7161877A patent/JPH0917893A/en not_active Abandoned
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2006137146A1 (en) * | 2005-06-24 | 2006-12-28 | Fujitsu Limited | Field effect transistor and fabrication method thereof |
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