JPH09162198A - 半導体装置 - Google Patents
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- JPH09162198A JPH09162198A JP7318839A JP31883995A JPH09162198A JP H09162198 A JPH09162198 A JP H09162198A JP 7318839 A JP7318839 A JP 7318839A JP 31883995 A JP31883995 A JP 31883995A JP H09162198 A JPH09162198 A JP H09162198A
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- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- Junction Field-Effect Transistors (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 発熱量の大きな高出力ＧａＡｓＦＥＴの出力
電力の増大に伴う発熱を効率よく放熱する半導体装置を
提供することである。 【解決手段】 ＧａＡｓ基板１の裏面に金メッキ層２を
形成し、金メッキ層２に金属ヒートシンクとしてのマウ
ント台４を半田で接着し、ＧａＡｓ基板１の表面に配置
されたドレイン電極５、ソース電極６、及びゲート電極
７の各電極上に金属層を形成し、該金属層に高熱伝導性
の絶縁体ヒートシンク８を密着させて構成される。
電力の増大に伴う発熱を効率よく放熱する半導体装置を
提供することである。 【解決手段】 ＧａＡｓ基板１の裏面に金メッキ層２を
形成し、金メッキ層２に金属ヒートシンクとしてのマウ
ント台４を半田で接着し、ＧａＡｓ基板１の表面に配置
されたドレイン電極５、ソース電極６、及びゲート電極
７の各電極上に金属層を形成し、該金属層に高熱伝導性
の絶縁体ヒートシンク８を密着させて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、発熱量の大きな半
導体装置に関し、特に、熱抵抗の高い半導体材料を用い
たもので、その熱放散特性を改善した半導体装置に関す
る。
導体装置に関し、特に、熱抵抗の高い半導体材料を用い
たもので、その熱放散特性を改善した半導体装置に関す
る。
【０００２】
【従来の技術】高周波性能に優れた半導体装置例えば、
ＧａＡｓに代表されるIII −Ｖ族化合物半導体を用いた
ショットキーゲート電解効果トランジスタ（ＦＥＴ）
は、衛星通信、移動体通信やマイクロ波基幹通信に広く
使われており、その性能向上が要求されている。
ＧａＡｓに代表されるIII −Ｖ族化合物半導体を用いた
ショットキーゲート電解効果トランジスタ（ＦＥＴ）
は、衛星通信、移動体通信やマイクロ波基幹通信に広く
使われており、その性能向上が要求されている。
【０００３】これらの半導体装置は、出力電力の増大に
伴う発熱を効率よく放熱することが高周波性能向上およ
び信頼性向上には不可欠である。図５（ｂ）に示すよう
に、通常、ＧａＡｓを用いた高出力ＦＥＴでは、熱を半
導体チップの裏面から効率よくパッケージを通してヒー
トシンクに放散するために、Ｓｉと比較して熱抵抗の高
いＧａＡｓの半絶縁性基板１３１をできるだけ薄くす
る。
伴う発熱を効率よく放熱することが高周波性能向上およ
び信頼性向上には不可欠である。図５（ｂ）に示すよう
に、通常、ＧａＡｓを用いた高出力ＦＥＴでは、熱を半
導体チップの裏面から効率よくパッケージを通してヒー
トシンクに放散するために、Ｓｉと比較して熱抵抗の高
いＧａＡｓの半絶縁性基板１３１をできるだけ薄くす
る。
【０００４】ＧａＡｓＭＥＳ型ＦＥＴを形成したＧａＡ
ｓチップの裏面の金の厚メッキからなるプレーテッドヒ
ートシンク１４２に、表面の金の厚メッキ層１３７から
なるソース電極１３５が、１０μｍ程度まで薄層化した
ＧａＡｓの半絶縁性基板１３１を貫通して接続されてい
る。この構造により、プレーテッドヒートシンク１４２
から効率的にＦＥＴが発生した熱を放熱できる。この従
来技術（以下、第１の従来技術と呼ぶ。）は特公昭６２
−５０９９１号公報に開示されている。
ｓチップの裏面の金の厚メッキからなるプレーテッドヒ
ートシンク１４２に、表面の金の厚メッキ層１３７から
なるソース電極１３５が、１０μｍ程度まで薄層化した
ＧａＡｓの半絶縁性基板１３１を貫通して接続されてい
る。この構造により、プレーテッドヒートシンク１４２
から効率的にＦＥＴが発生した熱を放熱できる。この従
来技術（以下、第１の従来技術と呼ぶ。）は特公昭６２
−５０９９１号公報に開示されている。
【０００５】また、素子から発生した熱を半導体チップ
の裏面からではなく表面から放散する方法（以下、第２
の従来技術と呼ぶ。）も特開昭５８−１０１４６５号公
報に提案されている。
の裏面からではなく表面から放散する方法（以下、第２
の従来技術と呼ぶ。）も特開昭５８−１０１４６５号公
報に提案されている。
【０００６】図５（ｃ）に示されるように、ＧａＡｓ基
板１１４上のソース電極１１５上に１０〜２０μｍ程度
の厚メッキからなる電極金属台座１１６が形成され、こ
の電極金属台座１１６は放熱金属１２１に熱圧着されて
いる。ＦＥＴのチャネルで発生した熱は、このソース電
極金属台座を介して直接放熱金属に伝導する。
板１１４上のソース電極１１５上に１０〜２０μｍ程度
の厚メッキからなる電極金属台座１１６が形成され、こ
の電極金属台座１１６は放熱金属１２１に熱圧着されて
いる。ＦＥＴのチャネルで発生した熱は、このソース電
極金属台座を介して直接放熱金属に伝導する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記第
１の従来技術において、半導体チップの厚さを薄くする
ことには限界がある。チップの裏面に近畿（Ａｕ）等の
厚メッキ層を形成して、パッケージへのマウントにＡｕ
Ｓｎ等のロー材を用いると、ロー材を溶かしてチップを
パッケージにマウントする際に、半導体チップと金メッ
キ層間の熱膨張率の違いがあるために、チップが反り、
続いてチップと外部電極間の接続のためのワイヤーボン
ディング工程でボンディングに支障がでたり、更にチッ
プにクラックが生じ、素子不良を発生させる場合もあ
る。したがって、チップのＧａＡｓ厚さは２０μｍ程度
が限界で、これによって決まる熱抵抗によって素子の放
熱に限界が生じる。
１の従来技術において、半導体チップの厚さを薄くする
ことには限界がある。チップの裏面に近畿（Ａｕ）等の
厚メッキ層を形成して、パッケージへのマウントにＡｕ
Ｓｎ等のロー材を用いると、ロー材を溶かしてチップを
パッケージにマウントする際に、半導体チップと金メッ
キ層間の熱膨張率の違いがあるために、チップが反り、
続いてチップと外部電極間の接続のためのワイヤーボン
ディング工程でボンディングに支障がでたり、更にチッ
プにクラックが生じ、素子不良を発生させる場合もあ
る。したがって、チップのＧａＡｓ厚さは２０μｍ程度
が限界で、これによって決まる熱抵抗によって素子の放
熱に限界が生じる。
【０００８】また、上記第２の従来技術においては、放
熱のためのソース電極を直接電気的に接地されたヒート
シンクに接触させるためにドレイン電極やゲート電極を
同時にヒートシンクに接触させることができず、放熱に
限界が生じる。
熱のためのソース電極を直接電気的に接地されたヒート
シンクに接触させるためにドレイン電極やゲート電極を
同時にヒートシンクに接触させることができず、放熱に
限界が生じる。
【０００９】以上のように、これまでの半導体装置では
放熱の限界から高周波性能や信頼性の向上に限界が生じ
ていた。
放熱の限界から高周波性能や信頼性の向上に限界が生じ
ていた。
【００１０】本発明の課題は、発熱量の大きな半導体装
置、特に、熱抵抗の高い半導体材料を用いたもので、例
えばＧａＡｓに代表されるIII −Ｖ族化合物半導体を用
いたショットキーゲート電解効果トランジスタ（ＦＥ
Ｔ）の出力電力の増大に伴う発熱を効率よく放熱し、高
周波特性および信頼性の向上を図れる半導体装置を提供
することである。
置、特に、熱抵抗の高い半導体材料を用いたもので、例
えばＧａＡｓに代表されるIII −Ｖ族化合物半導体を用
いたショットキーゲート電解効果トランジスタ（ＦＥ
Ｔ）の出力電力の増大に伴う発熱を効率よく放熱し、高
周波特性および信頼性の向上を図れる半導体装置を提供
することである。
【００１１】
【課題を解決するための手段】本発明によれば、半導体
基板の裏面に金メッキ層を形成し、該金メッキ層に金属
ヒートシンクを半田で接着し、前記半導体基板の表面に
配置された発熱素子の電極上に金属層を形成し、該金属
層に高熱伝導性の絶縁体ヒートシンクを密着させて構成
され、前記発熱素子から発生した熱が、前記半導体基板
を介して前記金属ヒートシンクへ放熱されると共に前記
金属層を介して前記絶縁体ヒートシンクへ放熱されるこ
とを特徴とする半導体装置が得られる。
基板の裏面に金メッキ層を形成し、該金メッキ層に金属
ヒートシンクを半田で接着し、前記半導体基板の表面に
配置された発熱素子の電極上に金属層を形成し、該金属
層に高熱伝導性の絶縁体ヒートシンクを密着させて構成
され、前記発熱素子から発生した熱が、前記半導体基板
を介して前記金属ヒートシンクへ放熱されると共に前記
金属層を介して前記絶縁体ヒートシンクへ放熱されるこ
とを特徴とする半導体装置が得られる。
【００１２】さらに、本発明によれば、前記金属ヒート
シンク及び前記絶縁体ヒートシンクを取り囲むようにそ
れらの周囲に側壁が設けられ、該側壁の開口部を塞ぐた
めの蓋が設けられ、前記絶縁体ヒートシンクは前記蓋と
一体に成型されていることを特徴とする半導体装置が得
られる。
シンク及び前記絶縁体ヒートシンクを取り囲むようにそ
れらの周囲に側壁が設けられ、該側壁の開口部を塞ぐた
めの蓋が設けられ、前記絶縁体ヒートシンクは前記蓋と
一体に成型されていることを特徴とする半導体装置が得
られる。
【００１３】さらに、本発明によれば、前記絶縁体ヒー
トシンクは、窒化アルミニウム、窒化ホウ素の焼結体、
又は合成ダイヤモンド等であることを特徴とする半導体
装置が得られる。
トシンクは、窒化アルミニウム、窒化ホウ素の焼結体、
又は合成ダイヤモンド等であることを特徴とする半導体
装置が得られる。
【００１４】
【作用】ＦＥＴ等の発熱素子を有し、２０μｍ程度まで
薄くした半導体基板の裏面に厚い金メッキ等を形成し、
この金メッキ層と金属パッケージ等のヒートシンクとを
ＡｕＳｎ等の半田で接着させることによって、ＦＥＴ等
の発熱素子から発生した熱を薄層化した半導体基板を介
して金属パッケージ等のヒートシンクへ放熱する。
薄くした半導体基板の裏面に厚い金メッキ等を形成し、
この金メッキ層と金属パッケージ等のヒートシンクとを
ＡｕＳｎ等の半田で接着させることによって、ＦＥＴ等
の発熱素子から発生した熱を薄層化した半導体基板を介
して金属パッケージ等のヒートシンクへ放熱する。
【００１５】更に、半導体基板表面に配置された発熱素
子、例えばＦＥＴのソース電極、ドレイン電極及びゲー
ト電極等の全ての電極上に２０μｍ程度の厚さの金メッ
キ等からなる金属層を形成し、この金属層上方からＡｌ
Ｎ等からなる高熱伝導の絶縁体ヒートシンクをこの金属
層に密着させることによって、ＦＥＴ等の発熱素子から
発生した熱をこの金属層を介して高熱伝導の絶縁体ヒー
トシンクへ放熱する。ここでこのヒートシンクが電気的
に絶縁体であるため発熱素子の全ての電極から放熱する
ことが可能である。
子、例えばＦＥＴのソース電極、ドレイン電極及びゲー
ト電極等の全ての電極上に２０μｍ程度の厚さの金メッ
キ等からなる金属層を形成し、この金属層上方からＡｌ
Ｎ等からなる高熱伝導の絶縁体ヒートシンクをこの金属
層に密着させることによって、ＦＥＴ等の発熱素子から
発生した熱をこの金属層を介して高熱伝導の絶縁体ヒー
トシンクへ放熱する。ここでこのヒートシンクが電気的
に絶縁体であるため発熱素子の全ての電極から放熱する
ことが可能である。
【００１６】以上のように発熱素子が発生した熱は半導
体基板の表と裏から同時に効率よく放熱され、例えば、
高周波用高出力ＦＥＴの高周波性能および信頼性の向上
をもたらす。
体基板の表と裏から同時に効率よく放熱され、例えば、
高周波用高出力ＦＥＴの高周波性能および信頼性の向上
をもたらす。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。まず図１を参照して
本発明の第１の実施の形態を説明する。図１（ａ）は、
第１の実施の形態である高周波で動作する高出力ＧａＡ
ｓＦＥＴの主要部の断面図である。図１（ｂ）は、同平
面図である。
て図面を参照して詳細に説明する。まず図１を参照して
本発明の第１の実施の形態を説明する。図１（ａ）は、
第１の実施の形態である高周波で動作する高出力ＧａＡ
ｓＦＥＴの主要部の断面図である。図１（ｂ）は、同平
面図である。
【００１８】高出力ＧａＡｓＦＥＴのドレイン電極５、
ソース電極６、ゲート電極７にはそれぞれ２０μｍ程度
の厚い金メッキを形成しており、これらの電極は、熱伝
導度が高く、かつ電気的には絶縁体である窒化アルミニ
ウム（ＡｌＮ）の絶縁体ヒートシンク８に密着されてい
る。
ソース電極６、ゲート電極７にはそれぞれ２０μｍ程度
の厚い金メッキを形成しており、これらの電極は、熱伝
導度が高く、かつ電気的には絶縁体である窒化アルミニ
ウム（ＡｌＮ）の絶縁体ヒートシンク８に密着されてい
る。
【００１９】ＦＥＴの形成されたＧａＡｓ基板１は、熱
抵抗をできるだけ低減するために２０μｍ程度の厚さま
で研磨とそれに続くエッチング工程で薄くされている。
また、ソース電極６はＧａＡｓ基板１の裏面に形成され
た２０μｍ程度の厚い金メッキ層２とバイアホール９を
介して電気的に接続される。金メッキ層２の形成された
ＧａＡｓ基板１は、金属ヒートシンクとなる金属のマウ
ント台（金属パッケージ）４へＡｕＳｎ半田３等を用い
て接着される。
抵抗をできるだけ低減するために２０μｍ程度の厚さま
で研磨とそれに続くエッチング工程で薄くされている。
また、ソース電極６はＧａＡｓ基板１の裏面に形成され
た２０μｍ程度の厚い金メッキ層２とバイアホール９を
介して電気的に接続される。金メッキ層２の形成された
ＧａＡｓ基板１は、金属ヒートシンクとなる金属のマウ
ント台（金属パッケージ）４へＡｕＳｎ半田３等を用い
て接着される。
【００２０】高出力ＧａＡｓＦＥＴのソース電極６とド
レイン電極５との間の電流チャネル層１０から発生した
熱は、ドレイン電極５、ソース電極６、ゲート電極７を
介して絶縁体ヒートシンク８へ伝導し、絶縁体ヒートシ
ンク８は外部の冷却フィン等接続され、外部に熱を放散
する。同時に、電流チャネル層１０から発生した熱は、
ＧａＡｓ基板１を介して金メッキ層２、ＡｕＳｎ半田
３、マウント台４へと放散される。
レイン電極５との間の電流チャネル層１０から発生した
熱は、ドレイン電極５、ソース電極６、ゲート電極７を
介して絶縁体ヒートシンク８へ伝導し、絶縁体ヒートシ
ンク８は外部の冷却フィン等接続され、外部に熱を放散
する。同時に、電流チャネル層１０から発生した熱は、
ＧａＡｓ基板１を介して金メッキ層２、ＡｕＳｎ半田
３、マウント台４へと放散される。
【００２１】次に本発明の第１の実施の形態の高出力Ｇ
ａＡｓＦＥＴの製造工程を、工程順に説明する。図２
（ａ）に示すようにＧａＡｓ基板１上へ２００ｎｍ程度
の厚さにエピタキシャル結晶成長され、２Ｅ１０１７ｃ
ｍ-3程度にＮ型不純物をドーピングしたＦＥＴの電流チ
ャネル層１０に形成されたドレイン電極５、ソース電極
６、ゲート電極７のそれぞれに２０μｍ程度の厚い金メ
ッキ層を形成する。
ａＡｓＦＥＴの製造工程を、工程順に説明する。図２
（ａ）に示すようにＧａＡｓ基板１上へ２００ｎｍ程度
の厚さにエピタキシャル結晶成長され、２Ｅ１０１７ｃ
ｍ-3程度にＮ型不純物をドーピングしたＦＥＴの電流チ
ャネル層１０に形成されたドレイン電極５、ソース電極
６、ゲート電極７のそれぞれに２０μｍ程度の厚い金メ
ッキ層を形成する。
【００２２】その後、ＧａＡｓ基板１を裏面から機械的
に研磨し、続いて硫酸と過酸化水素の混合水溶液でエッ
チングして２０μｍ程度まで薄層化する。次いで、ソー
ス電極６の直下に周知の写真蝕刻法で選択的にバイアホ
ール９を形成する。このＧａＡｓ基板１のエッチングに
は、上記の硫酸と過酸化水素の混合水溶液を用いた。そ
の後、図２（ｂ）に示すように、ＧａＡｓ基板１の裏面
に２０μｍ程度の金メッキ層２を形成する。このとき、
バイアホール２０中も金メッキされ、ソース電極６は金
メッキ層２に電気的に接触する。
に研磨し、続いて硫酸と過酸化水素の混合水溶液でエッ
チングして２０μｍ程度まで薄層化する。次いで、ソー
ス電極６の直下に周知の写真蝕刻法で選択的にバイアホ
ール９を形成する。このＧａＡｓ基板１のエッチングに
は、上記の硫酸と過酸化水素の混合水溶液を用いた。そ
の後、図２（ｂ）に示すように、ＧａＡｓ基板１の裏面
に２０μｍ程度の金メッキ層２を形成する。このとき、
バイアホール２０中も金メッキされ、ソース電極６は金
メッキ層２に電気的に接触する。
【００２３】次いで図２（ｃ）に示すように、Ｃｕ製の
マウント台４にＡｕＳｎ半田３を用いて接着する。最後
に図１（ａ）に示すように、絶縁体ヒートシンク８を放
熱板としてドレイン電極５、ソース電極６、ゲート電極
７に密着するようにＦＥＴ上部から圧着する。
マウント台４にＡｕＳｎ半田３を用いて接着する。最後
に図１（ａ）に示すように、絶縁体ヒートシンク８を放
熱板としてドレイン電極５、ソース電極６、ゲート電極
７に密着するようにＦＥＴ上部から圧着する。
【００２４】図２（ｃ）の状態のＦＥＴ、すなわちＦＥ
Ｔの下面からの放熱だけの場合と比較して、本実施の形
態の場合は図４に示すように、絶縁体ヒートシンク８を
介したＦＥＴの上面からの放熱の効果により、ＦＥＴの
電流チャネルの温度上昇が３０％程度抑制され、これに
より同一出力時の高周波性能の向上および信頼性の向上
が達成された。
Ｔの下面からの放熱だけの場合と比較して、本実施の形
態の場合は図４に示すように、絶縁体ヒートシンク８を
介したＦＥＴの上面からの放熱の効果により、ＦＥＴの
電流チャネルの温度上昇が３０％程度抑制され、これに
より同一出力時の高周波性能の向上および信頼性の向上
が達成された。
【００２５】次に、本発明の第２の実施の形態について
図３を参照して説明する。本実施の形態は、上記した第
１の実施の形態の絶縁体ヒートシンク８をパッケージと
一体化した構造を持つ。図３（ａ）は、図２（ｃ）の状
態のＦＥＴチップをパッケージ全体含めて上方から見た
平面図である。すなわち図３（ａ）のＢ−Ｂ′線断面図
が図２（ｃ）である。
図３を参照して説明する。本実施の形態は、上記した第
１の実施の形態の絶縁体ヒートシンク８をパッケージと
一体化した構造を持つ。図３（ａ）は、図２（ｃ）の状
態のＦＥＴチップをパッケージ全体含めて上方から見た
平面図である。すなわち図３（ａ）のＢ−Ｂ′線断面図
が図２（ｃ）である。
【００２６】図３（ｂ）は、パッケージの蓋の平面図で
ある。図３（ｃ）は、図３（ａ）に示すＦＥＴチップを
実装したパッケージに図３（ｂ）の蓋をした状態でのＡ
−Ａ′線断面図である。
ある。図３（ｃ）は、図３（ａ）に示すＦＥＴチップを
実装したパッケージに図３（ｂ）の蓋をした状態でのＡ
−Ａ′線断面図である。
【００２７】Ｃｕ製蓋３３にはＡｌＮ製の絶縁体ヒート
シンク８が接着され一体化してあり、外部リード電極３
１は、ＡｌＮ製のパッケージの側壁３４を貫通して外部
に引き出される。ゲート電極７とドレイン電極５は、ボ
ンディング線３０によって外部リード電極３１に接続さ
れ、ソース電極６はマウント台４を介してパッケージの
接地電極３２に接続される。
シンク８が接着され一体化してあり、外部リード電極３
１は、ＡｌＮ製のパッケージの側壁３４を貫通して外部
に引き出される。ゲート電極７とドレイン電極５は、ボ
ンディング線３０によって外部リード電極３１に接続さ
れ、ソース電極６はマウント台４を介してパッケージの
接地電極３２に接続される。
【００２８】ＦＥＴで発生した熱は、ＦＥＴの下面から
ＧａＡｓ基板１、金メッキ層２、ＡｕＳｎ半田３、マウ
ント台４、パッケージの接地電極３２を通して外部へ放
散する。同時に、ＦＥＴの上面からもドレイン電極５、
ソース電極６、ゲート電極７に接触する絶縁体ヒートシ
ンク８、パッケージの蓋３３、パッケージの側壁３４を
介してパッケージの接地電極３２へと伝導して外部へ放
散する。すなわち、ＦＥＴで発生した熱は、ＦＥＴの上
面と下面から効率よく外部へと放散する。
ＧａＡｓ基板１、金メッキ層２、ＡｕＳｎ半田３、マウ
ント台４、パッケージの接地電極３２を通して外部へ放
散する。同時に、ＦＥＴの上面からもドレイン電極５、
ソース電極６、ゲート電極７に接触する絶縁体ヒートシ
ンク８、パッケージの蓋３３、パッケージの側壁３４を
介してパッケージの接地電極３２へと伝導して外部へ放
散する。すなわち、ＦＥＴで発生した熱は、ＦＥＴの上
面と下面から効率よく外部へと放散する。
【００２９】本実施の形態では、絶縁体ヒートシンク８
とパッケージの蓋３３を一体化し、パッケージの側壁３
４を熱伝導度の高いセラミック（ＡｌＮ）を用いること
により、ＦＥＴの熱を上面からパッケージに伝導させ、
外部に効率よく放散できる構造となっている。したがっ
て、絶縁体ヒートシンク８から熱を放散させる冷却フィ
ンを設ける等の特別の実装構造を作る必要がない。
とパッケージの蓋３３を一体化し、パッケージの側壁３
４を熱伝導度の高いセラミック（ＡｌＮ）を用いること
により、ＦＥＴの熱を上面からパッケージに伝導させ、
外部に効率よく放散できる構造となっている。したがっ
て、絶縁体ヒートシンク８から熱を放散させる冷却フィ
ンを設ける等の特別の実装構造を作る必要がない。
【００３０】
【実施例】上記した第１の実施の形態において、放熱効
果を上げるためには絶縁体ヒートシンク８として窒化ホ
ウソ（ＢＮ）の焼結体や合成ダイヤモンドを用いてもよ
い。
果を上げるためには絶縁体ヒートシンク８として窒化ホ
ウソ（ＢＮ）の焼結体や合成ダイヤモンドを用いてもよ
い。
【００３１】また、今回は、本発明の実施の形態として
高出力ＧａＡｓＦＥＴを説明したが、本発明は、発熱量
の大きな半導体装置、他の例としては、バイポーラトラ
ンジスタ、サイリスタ等へも使うことができる。特に、
ＧａＡｓ以外の熱抵抗の高い半導体材料、例えばＩｎＰ
基板を用いた半導体装置にも有効である。
高出力ＧａＡｓＦＥＴを説明したが、本発明は、発熱量
の大きな半導体装置、他の例としては、バイポーラトラ
ンジスタ、サイリスタ等へも使うことができる。特に、
ＧａＡｓ以外の熱抵抗の高い半導体材料、例えばＩｎＰ
基板を用いた半導体装置にも有効である。
【００３２】
【発明の効果】本発明によれば、発熱量の大きな半導体
装置、特に、熱抵抗の高い半導体材料を用いたもので、
例えばＧａＡｓに代表されるIII −Ｖ族化合物半導体を
用いたショットキーゲート電解効果トランジスタ（ＦＥ
Ｔ）の出力電力の増大に伴う発熱を効率よく放熱でき
る。これにより半導体装置の高周波特性および信頼性の
向上を実現した。
装置、特に、熱抵抗の高い半導体材料を用いたもので、
例えばＧａＡｓに代表されるIII −Ｖ族化合物半導体を
用いたショットキーゲート電解効果トランジスタ（ＦＥ
Ｔ）の出力電力の増大に伴う発熱を効率よく放熱でき
る。これにより半導体装置の高周波特性および信頼性の
向上を実現した。
【００３３】その理由は、ＦＥＴ等の発熱素子を有し、
２０μｍ程度まで薄くした半導体基板の裏面に厚い金メ
ッキ等形成し、この金メッキ層と金属パッケージ等の金
属ヒートシンクとをＡｕＳｎ等の半田で接着させること
によって、ＦＥＴ等の発熱素子から発生した熱を薄層化
した半導体基板を介して金属ヒートシンクへ放熱し、更
に、半導体基板表面に配置された発熱素子、例えばＦＥ
Ｔソース電極、ドレイン電極及びゲート電極等の全ての
電極上に２０μｍ程度の厚さの金メッキ等からなる金属
層を形成し、この金属層上方からＡｌＮ等からなる高熱
伝導の絶縁体ヒートシンクを前記金属層に密着させるこ
とによって、ＦＥＴ等の発熱素子から発生した熱をこの
金属層を介して高熱伝導の絶縁体のヒートシンクへ放熱
することができるからである。すなわち、発熱素子が発
生した熱を半導体基板の表と裏から同時に効率よく放熱
できるからである。
２０μｍ程度まで薄くした半導体基板の裏面に厚い金メ
ッキ等形成し、この金メッキ層と金属パッケージ等の金
属ヒートシンクとをＡｕＳｎ等の半田で接着させること
によって、ＦＥＴ等の発熱素子から発生した熱を薄層化
した半導体基板を介して金属ヒートシンクへ放熱し、更
に、半導体基板表面に配置された発熱素子、例えばＦＥ
Ｔソース電極、ドレイン電極及びゲート電極等の全ての
電極上に２０μｍ程度の厚さの金メッキ等からなる金属
層を形成し、この金属層上方からＡｌＮ等からなる高熱
伝導の絶縁体ヒートシンクを前記金属層に密着させるこ
とによって、ＦＥＴ等の発熱素子から発生した熱をこの
金属層を介して高熱伝導の絶縁体のヒートシンクへ放熱
することができるからである。すなわち、発熱素子が発
生した熱を半導体基板の表と裏から同時に効率よく放熱
できるからである。
【図１】（ａ）は本発明の第１の実施の形態である高出
力ＧａＡｓＦＥＴの主要部の断面図であり、（ｂ）は
（ａ）の平面図である。
力ＧａＡｓＦＥＴの主要部の断面図であり、（ｂ）は
（ａ）の平面図である。
【図２】（ａ）から（ｃ）は本発明の第１の実施の形態
の高出力ＧａＡｓＦＥＴの製造工程を説明するための図
であって、製造工程順にＦＥＴの主要部を示した断面図
である。
の高出力ＧａＡｓＦＥＴの製造工程を説明するための図
であって、製造工程順にＦＥＴの主要部を示した断面図
である。
【図３】（ａ）は本発明の第２の実施の形態を示した図
であって、ＦＥＴチップをパッケージに実装して上方か
らみた平面図であり、（ｂ）はＡｌＮのヒートシンクを
一体化したパッケージの蓋の平面図であり、（ｃ）は、
ＦＥＴチップを実装したパッケージに（ｂ）の蓋をした
状態での（ａ）におけるＡ−Ａ′線断面図である。
であって、ＦＥＴチップをパッケージに実装して上方か
らみた平面図であり、（ｂ）はＡｌＮのヒートシンクを
一体化したパッケージの蓋の平面図であり、（ｃ）は、
ＦＥＴチップを実装したパッケージに（ｂ）の蓋をした
状態での（ａ）におけるＡ−Ａ′線断面図である。
【図４】ＦＥＴに投入される電力に対するＦＥＴの電流
チャネルの温度上昇を示した図である。
チャネルの温度上昇を示した図である。
【図５】（ａ）、（ｂ）、及び（ｃ）は、従来例を説明
するための図である。
するための図である。
１ ＧａＡｓ基板 ２ 金メッキ層 ３ ＡｕＳｎ半田 ４ マウント台 ５ ドレイン電極 ６ ソース電極 ７ ゲート電極 ８ 絶縁体ヒートシンク ９ バイアホール １０ 電流チャネル層 ３０ ボンディング線 ３１ 外部リード電極 ３２ 接地電極 ３３ 蓋 ３４ 側壁
Claims (3)
- 【請求項１】 半導体基板の裏面に金メッキ層を形成
し、該金メッキ層に金属ヒートシンクを半田で接着し、
前記半導体基板の表面に配置された発熱素子の電極上に
金属層を形成し、該金属層に高熱伝導性の絶縁体ヒート
シンクを密着させて構成され、前記発熱素子から発生し
た熱が、前記半導体基板を介して前記金属ヒートシンク
へ放熱されると共に前記金属層を介して前記絶縁体ヒー
トシンクへ放熱されることを特徴とする半導体装置。 - 【請求項２】 前記金属ヒートシンク及び前記絶縁体ヒ
ートシンクを取り囲むようにそれらの周囲に側壁が設け
られ、該側壁の開口部を塞ぐための蓋が設けられ、前記
絶縁体ヒートシンクは前記蓋と一体に成型されているこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記絶縁体ヒートシンクは、窒化アルミ
ニウム、窒化ホウ素の焼結体、又は合成ダイヤモンド等
であることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318839A JP2725696B2 (ja) | 1995-12-07 | 1995-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318839A JP2725696B2 (ja) | 1995-12-07 | 1995-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162198A true JPH09162198A (ja) | 1997-06-20 |
| JP2725696B2 JP2725696B2 (ja) | 1998-03-11 |
Family
ID=18103537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318839A Expired - Fee Related JP2725696B2 (ja) | 1995-12-07 | 1995-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725696B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259156B1 (en) | 1998-03-13 | 2001-07-10 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6970326B2 (en) | 2001-07-02 | 2005-11-29 | Alps Electric Co., Ltd. | Magnetic head provided with resin-molded IC bare-chip between height-restriction plate and suspension and method for manufacturing magnetic head |
| JP2009065010A (ja) * | 2007-09-07 | 2009-03-26 | Toyota Central R&D Labs Inc | 半導体装置 |
-
1995
- 1995-12-07 JP JP7318839A patent/JP2725696B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259156B1 (en) | 1998-03-13 | 2001-07-10 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6372550B2 (en) | 1998-03-13 | 2002-04-16 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6627989B2 (en) | 1998-03-13 | 2003-09-30 | Nec Electronics Corporation | Semiconductor device and method for manufacturing same |
| US6970326B2 (en) | 2001-07-02 | 2005-11-29 | Alps Electric Co., Ltd. | Magnetic head provided with resin-molded IC bare-chip between height-restriction plate and suspension and method for manufacturing magnetic head |
| JP2009065010A (ja) * | 2007-09-07 | 2009-03-26 | Toyota Central R&D Labs Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2725696B2 (ja) | 1998-03-11 |
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