JPH09147588A - Flash memory controller - Google Patents
Flash memory controllerInfo
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- JPH09147588A JPH09147588A JP32397295A JP32397295A JPH09147588A JP H09147588 A JPH09147588 A JP H09147588A JP 32397295 A JP32397295 A JP 32397295A JP 32397295 A JP32397295 A JP 32397295A JP H09147588 A JPH09147588 A JP H09147588A
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- JP
- Japan
- Prior art keywords
- flash memory
- reset
- detection circuit
- control device
- reset signal
- Prior art date
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はファクシミリ装置、
複写機、パーソナルコンピュータ、ワードプロセッサな
どプログラムを内蔵するフラッシュメモリを備えた電子
機器のフラッシュメモリ制御装置に関し、特に誤動作な
どによってフラッシュメモリが内蔵するプログラムを読
み出せない動作モードに遷移してしまった場合、上記モ
ードから自動的に脱出できるフラッシュメモリ制御装置
に関する。The present invention relates to a facsimile machine,
Regarding a flash memory control device for an electronic device having a flash memory containing a program such as a copying machine, a personal computer, a word processor, etc., especially when a transition is made to an operation mode in which the program contained in the flash memory cannot be read due to a malfunction or the like, The present invention relates to a flash memory control device that can automatically escape from the above mode.
【０００２】[0002]
【従来の技術】各種電子機器において、電源を遮断して
も記憶内容が保持される不揮発性メモリとして、フラッ
シュメモリが普及しつつある。このフラッシュメモリに
は、データやプログラムが記憶され、後者の場合、ＣＰ
Ｕはフラッシュメモリから順次プログラムを読み出し、
それに従って動作する様になる。一般に、フラッシュメ
モリは様々な動作モードを備えている。例えば、それら
の動作モードにはフラッシュメモリにデータ（プログラ
ムを含む）を書き込む書き込みモード、データを読み出
す読み出し（リード）モード、内蔵する諸機能を実行す
るコマンドモードなどがある。フラッシュメモリの動作
モードは、電源投入時またはフラッシュメモリをリセッ
トさせたとき、一般には読み出しモードになり、以後、
ＣＰＵなどから出される命令（指示）で他の動作モード
に遷移する。ところが、プログラムがフラッシュメモリ
に内蔵されていると、もしもＣＰＵが読み出しモードか
ら他の動作モードに遷移させる命令を出すと、以後、Ｃ
ＰＵはフラッシュメモリからプログラムを読み出せず、
したがって動作不能になってしまう。そのため、ＲＯＭ
などにフラッシュメモリの動作モードをある条件で読み
出しモードに戻すプログラムを備えたり、ＲＡＭなどに
フラッシュメモリのプログラムをコピーしたりして、フ
ラッシュメモリの動作モードを読み出しモードから他の
モードに遷移させるときはフラッシュメモリのプログラ
ムから上記ＲＯＭまたはＲＡＭ内のプログラムにジャン
プさせ、その後、ＲＯＭまたはＲＡＭ内のプログラムに
従ってフラッシュメモリの動作モードを読み出しモード
にしてフラッシュメモリのプログラムに戻る様にしてい
る。しかしながら、上記対処方法は、ＣＰＵなどから出
される命令に基づいてフラッシュメモリが他の動作モ−
ドに遷移する場合には有効であるが、フラッシュメモリ
内のプログラムに従ってＣＰＵが動作しているとき、誤
動作などにより、空発的にフラッシュメモリへの書き込
みが行われると、それによりフラッシュメモリの動作モ
ードが読み出しモードから他のモードに遷移してしま
い、そのような場合は以後のプログラムの呼び出しが不
可能になり、したがってＣＰＵは動作不能になってしま
う。従来は、上記のような動作不能状態が発生すると、
いったん電源を切った後、再び電源を投入して立上げた
り、リセットキーなどを押したりして、フラッシュメモ
リを読み出しモードに戻すことにより復帰させていた。2. Description of the Related Art In various electronic devices, a flash memory is becoming popular as a non-volatile memory that retains stored contents even when the power is cut off. Data and programs are stored in this flash memory. In the latter case, CP
U sequentially reads the program from the flash memory,
It will work accordingly. Generally, flash memory has various operation modes. For example, these operation modes include a write mode for writing data (including a program) in the flash memory, a read (read) mode for reading data, and a command mode for executing various built-in functions. The operation mode of the flash memory is generally read mode when the power is turned on or when the flash memory is reset.
An instruction (instruction) issued from the CPU or the like causes a transition to another operation mode. However, if the program is stored in the flash memory, if the CPU issues an instruction to make a transition from the read mode to another operation mode, C
PU cannot read the program from flash memory,
Therefore, it becomes inoperable. Therefore, ROM
When the flash memory operation mode is changed from the read mode to another mode by providing a program that returns the flash memory operation mode to the read mode under certain conditions, or copying the flash memory program to RAM etc. Causes a program in the flash memory to jump to the program in the ROM or RAM, and then sets the operation mode of the flash memory to the read mode in accordance with the program in the ROM or RAM and returns to the program in the flash memory. However, in the above-mentioned coping method, the flash memory does not operate in another operation mode based on an instruction issued from the CPU or the like.
This is effective when transitioning to the flash memory, but when the CPU is operating according to the program in the flash memory, and if the flash memory is accidentally written to due to a malfunction, the operation of the flash memory The mode transits from the read mode to another mode, and in such a case, it becomes impossible to call the program thereafter, and thus the CPU becomes inoperable. Conventionally, when the above inoperable state occurs,
After turning off the power once, the power was turned on again to start up, or by pressing the reset key etc., the flash memory was returned to the read mode to recover.
【０００３】[0003]
【発明が解決しようとする課題】上記のように、従来技
術では、誤動作などによってフラッシュメモリが内蔵す
るプログラムを読み出せない動作モードに遷移してしま
った場合には、利用者が一々リセットしなくてはなら
ず、操作性が悪いという問題がある。本発明の目的は、
上記のような従来技術の問題を解決し、誤動作などによ
ってフラッシュメモリが内蔵するプログラムを読み出せ
ない動作モードに遷移してしまった場合、自動的に動作
可能な状態に復帰できるフラッシュメモリ制御装置を提
供することにある。As described above, according to the prior art, when a transition is made to an operation mode in which the program stored in the flash memory cannot be read due to a malfunction or the like, the user does not need to reset the program one by one. However, there is a problem of poor operability. The purpose of the present invention is
A flash memory control device that solves the above-mentioned problems of the related art and can automatically return to an operable state when a transition is made to an operation mode in which a program stored in the flash memory cannot be read due to a malfunction or the like. To provide.
【０００４】[0004]
【課題を解決するための手段】第１の手段として、プロ
グラムを内蔵するフラッシュメモリを備えた電子機器の
フラッシュメモリ制御装置において、フラッシュメモリ
がアクセスされていることを検出するフラッシュメモリ
アクセス検出回路と、上記フラッシュメモリが書き込み
状態にあることを検出する書き込み状態検出回路と、上
記フラッシュメモリアクセス検出回路によりフラッシュ
メモリへのアクセスが検出されており、上記書き込み状
態検出回路によりフラッシュメモリが書き込み状態にあ
ることが検出されており、且つマスク信号がマスク状態
を示しているときリセット信号を生成するリセット信号
生成回路とを備え、上記リセット信号によりフラッシュ
メモリをリセットするように構成した。第２の手段とし
て、プログラムを内蔵するフラッシュメモリを備えた電
子機器のフラッシュメモリ制御装置において、フラッシ
ュメモリからのプログラムで動作するＣＰＵがエラ−ス
テ−トを出力していることを検出するエラーステート検
出回路を備え、上記エラーステート検出回路はエラース
テートを検出したときリセット信号を生成し、上記リセ
ット信号によりフラッシュメモリをリセットするように
構成した。第３の手段として、プログラムを内蔵するフ
ラッシュメモリを備えた電子機器のフラッシュメモリ制
御装置において、動作するＣＰＵにより周期的にリセッ
トさドウェアタイマがリセットされないまま所定時間経
過したことを検出するタイマ検出回路を備え、上記タイ
マ検出回路は所定時間経過したことを検出したときリセ
ット信号を生成し、上記リセット信号によりフラッシュ
メモリをリセットするように構成した。第４の手段とし
て、上記において、リセット信号によりＣＰＵもリセッ
トする構成にした。第５の手段として、上記において、
ＣＰＵに対するリセット解除をフラッシュメモリに対す
るリセット解除の所定時間後に行う構成にした。As a first means, a flash memory access detection circuit for detecting that a flash memory is being accessed in a flash memory control device of an electronic device having a flash memory containing a program, A write state detection circuit for detecting that the flash memory is in a write state, and an access to the flash memory is detected by the flash memory access detection circuit, and the flash memory is in a write state by the write state detection circuit. Is detected and the mask signal indicates a masked state, a reset signal generation circuit for generating a reset signal is provided, and the flash memory is reset by the reset signal. As a second means, in a flash memory control device of an electronic device equipped with a flash memory containing a program, an error state for detecting that a CPU operating by the program from the flash memory is outputting an error rate A detection circuit is provided, and the error state detection circuit is configured to generate a reset signal when an error state is detected, and reset the flash memory by the reset signal. As a third means, in a flash memory control device of an electronic device having a flash memory containing a program, a timer detection circuit which is periodically reset by an operating CPU and detects that a predetermined time has elapsed without resetting a hardware timer The timer detection circuit is configured to generate a reset signal when detecting that a predetermined time has elapsed, and to reset the flash memory by the reset signal. As a fourth means, in the above, the CPU is also reset by the reset signal. As a fifth means, in the above,
The configuration is such that the reset release to the CPU is performed after a predetermined time from the reset release to the flash memory.
【０００５】[0005]
【作用】上記のように構成したので、第１の手段では、
誤動作などによりフラッシュメモリに書き込みが行われ
ると、直ちにそのフラッシュメモリがリセットされる。
第２および第３の手段では、誤動作などによりフラッシ
ュメモリに書き込みが行われ、ＣＰＵがプログラムを読
めなくなると、直ちにそのフラッシュメモリがリセット
される。第４の手段では、上記において、ＣＰＵもリセ
ットされる。第５の手段では、ＣＰＵがリセットを終了
し動作を開始するとき、フラッシュメモリは確実にリセ
ット処理を終了している。With the above construction, the first means
When the flash memory is written due to a malfunction or the like, the flash memory is immediately reset.
In the second and third means, when the flash memory is written due to a malfunction or the like and the CPU cannot read the program, the flash memory is immediately reset. In the fourth means, the CPU is also reset in the above. In the fifth means, when the CPU finishes the reset and starts the operation, the flash memory surely finishes the reset process.
【０００６】[0006]
【発明の実施の形態】以下、図面により本発明の実施の
形態を詳細に説明する。図１は本発明の第１の実施形態
を示すフラッシュメモリ制御装置の回路図である。図示
したように、この実施形態のフラッシュメモリ制御装置
は、プログラムを内蔵するフラッシュメモリ１、フラッ
シュメモリ１がアクセス（アドレッシング）されている
ことを検出するフラッシュメモリアクセス検出回路２、
フラッシュメモリ１が書き込み状態にあることを検出す
る書き込み状態検出回路３、フラッシュメモリ１および
ＣＰＵ５をリセットするリセット信号ｃを生成するリセ
ット信号生成回路（アンドゲート）４などを備えてい
る。図２は上記実施形態の主たる信号のタイミングチャ
ートである。以下、図１および図２により、第１の実施
形態の動作を説明する。電源が投入されたとき、または
リセットキー（図示していない）が押されたとき、初期
リセット信号ｂ（Ｌｏｗレベル信号）が生成され、その
信号により、フリップフロップ６, ７およびＤ型フリッ
プフロップ８, ９, 10, 11はセット状態（Ｑ出力がＨｉ
ｇｈレベル）になる。その後、ＣＰＵ５はフラッシュメ
モリ１にアクセスし（アドレスバスｄによりアドレッシ
ングし）、データバスｅを介してフラッシュメモリ１内
のプログラムを読み出し、そのプログラムに従って動作
する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram of a flash memory control device showing a first embodiment of the present invention. As shown in the figure, the flash memory control device of this embodiment includes a flash memory 1 having a built-in program, a flash memory access detection circuit 2 for detecting that the flash memory 1 is being accessed (addressing),
The flash memory 1 includes a write state detection circuit 3 for detecting that the flash memory 1 is in a write state, a reset signal generation circuit (AND gate) 4 for generating a reset signal c for resetting the flash memory 1 and the CPU 5, and the like. FIG. 2 is a timing chart of main signals of the above embodiment. The operation of the first embodiment will be described below with reference to FIGS. 1 and 2. When the power is turned on or a reset key (not shown) is pressed, an initial reset signal b (Low level signal) is generated, and the flip-flops 6 and 7 and the D-type flip-flop 8 are generated by the signal. , 9, 10, 11 are set (Q output is Hi
gh level). After that, the CPU 5 accesses the flash memory 1 (addressing by the address bus d), reads the program in the flash memory 1 through the data bus e, and operates according to the program.
【０００７】このような状態にあるとき、誤動作によ
り、フラッシュメモリ１への書き込み動作が発生し、そ
れによって、従来技術の項に記述したように、フラッシ
ュメモリ１の動作モードが読み出しモード以外のモード
（書き込みモ−ド）に遷移してしまったとする。このよ
うな状態が発生したとき、フラッシュメモリアクセス検
出回路２はフラッシュメモリ１がアクセスされているこ
とを検出する。すなわち、フラッシュメモリ１への書き
込みが行われるということは、アドレスバスｄにフラッ
シュメモリ１のアドレス空間に属するアドレスがＣＰＵ
５により出力されたわけであるから、フラッシュメモリ
検出回路２はフラッシュメモリ１のアドレス空間をデコ
ードすることにより、フラッシュメモリ１へのアクセス
（アドレッシング）が行われたことを検出できるのであ
る。こうして、フラッシュメモリ検出回路２からＨｉｇ
ｈレベルの信号ｆが出力される。一方、ＣＰＵ５はアド
レスバスｄにアドレスを出力するとき、そのアドレス出
力が何を行うための出力なのかを示すステート信号ｎを
出力する。そこで、書き込み状態検出回路３はこのステ
ート信号ｎをデコードし、ステート信号が書き込み状態
であることを示しているときＨｉｇｈレベルの信号ｇを
出力する。In such a state, a malfunction causes a write operation to the flash memory 1, which causes the operation mode of the flash memory 1 to be a mode other than the read mode, as described in the section of the prior art. It is assumed that the transition has been made to (writing mode). When such a state occurs, the flash memory access detection circuit 2 detects that the flash memory 1 is being accessed. That is, writing to the flash memory 1 means that the address belonging to the address space of the flash memory 1 is the CPU on the address bus d.
Therefore, the flash memory detection circuit 2 can detect the access (addressing) to the flash memory 1 by decoding the address space of the flash memory 1. In this way, from the flash memory detection circuit 2 to High
The signal f at the h level is output. On the other hand, when the CPU 5 outputs an address to the address bus d, it outputs a state signal n indicating what the address output is for doing. Therefore, the write state detection circuit 3 decodes this state signal n and outputs a High level signal g when the state signal indicates that it is in the write state.
【０００８】リセット信号生成回路４は入力信号ｆ,
ｇ, ｈが共にＨｉｇｈレベルであるときＬｏｗレベルの
リセット信号ｃを出力する（図２参照）。なお、上記信
号ｈは通常Ｈｉｇｈレベルのマスク信号で、フラッシュ
メモリ１への正常な書き込みを行うときのみプログラム
によりマスクが解除されＬｏｗレベルになる。つまり、
誤動作によるフラッシュメモリ１への書き込み発生時に
は、マスク信号はマスク状態のままなので信号ｈはＨｉ
ｇｈレベルになる。リセツト信号ｃによりフリップフロ
ップ６, ７がリセットされると、信号ｋ,ｍはＬｏｗレ
ベルになり、それによってフラッシュメモリ１およびＣ
ＰＵ５がリセットされる。なお、Ｄ型フリップフロップ
８, ９, 10, 11は遅延回路を構成しており、フリップフ
ロップ７のＱ出力がＤ型フリップフロップ８のＤ入力に
入り、その入力信号がクロック信号ａ（図２参照）によ
り順次後段のＤ型フリップフロップ９, 10, 11の出力に
現われる（図２参照）。こうして、信号ｉおよび信号ｊ
が生成され、信号ｉによりフリップフロップ６がセット
され、信号ｊによりフリップフロップ７がセットされる
（図２参照）。つまり、フラッシュメモリ１およびＣＰ
Ｕ５のリセット期間が終了する。The reset signal generating circuit 4 receives the input signal f,
When both g and h are at the high level, the low level reset signal c is output (see FIG. 2). The signal h is usually a high-level mask signal, and the mask is released by the program to the low level only when the flash memory 1 is normally written. That is,
When a write operation occurs in the flash memory 1 due to a malfunction, the mask signal remains in the mask state, so the signal h is Hi.
gh level. When the flip-flops 6 and 7 are reset by the reset signal c, the signals k and m become Low level, whereby the flash memories 1 and C are reset.
PU5 is reset. The D-type flip-flops 8, 9, 10, 11 form a delay circuit. The Q output of the flip-flop 7 enters the D input of the D-type flip-flop 8, and its input signal is the clock signal a (see FIG. 2). (See FIG. 2) sequentially appear at the outputs of the D-type flip-flops 9, 10, 11 in the subsequent stage (see FIG. 2). Thus, signal i and signal j
Is generated, the signal i sets the flip-flop 6, and the signal j sets the flip-flop 7 (see FIG. 2). That is, the flash memory 1 and the CP
The reset period of U5 ends.
【０００９】フラッシュメモリ１はリセットされると、
読み出しモードに復帰し、ＣＰＵ５はリセットにより、
初期化され、動作可能状態になる。なお、ＣＰＵ５をリ
セットしないでフラッシュメモリ１だけリセットして読
み出しモードにし、ＣＰＵ５の動作を再開させる構成も
可能である。しかしこのような構成でＣＰＵ５が正常に
動作を再開できる状況は特定の場合に限定される。ま
た、上記動作において、ＣＰＵ５のリセット期間（リセ
ット解除タイミング）をフラッシュメモリ１のリセット
期間（リセット解除タイミング）よりも所定時間だけ延
ばしているが、これはＣＰＵ５がリセットを終了し、動
作を再開するとき、確実にフラッシュメモリ１がリセッ
ト処理を終了しているようにするためである。When the flash memory 1 is reset,
After returning to the read mode and resetting the CPU 5,
It will be initialized and ready for operation. A configuration is also possible in which only the flash memory 1 is reset to the read mode without resetting the CPU 5, and the operation of the CPU 5 is restarted. However, the situation in which the CPU 5 can normally resume operation in such a configuration is limited to a specific case. Further, in the above operation, the reset period (reset release timing) of the CPU 5 is set to be longer than the reset period (reset release timing) of the flash memory 1 by a predetermined time. This is because the CPU 5 finishes resetting and restarts the operation. This is to ensure that the flash memory 1 has completed the reset process.
【００１０】図３は本発明の第２の実施形態を示すフラ
ッシュメモリ制御装置要部の回路図である。この第２実
施形態のフラッシュメモリ制御装置は、第１の実施形態
のフラッシュメモリアクセス検出回路２、書き込み状態
検出回路３、およびリセット信号生成回路４の代りに、
エラーステート検出回路12を備え、ＣＰＵ５がエラース
テートを出力したとき、このエラーステート検出回路12
が出力されたエラーステートを検出し、それによりリセ
ット信号ｃを出力する。すなわち、フラッシュメモリ１
が読み出しモードから他のモードへ遷移して動作不能に
なったような場合、ＣＰＵ５がエラーステートを出力す
るので、それを検出してフラッシュメモリ１およびＣＰ
Ｕ５をリセットしようというわけである。ＣＰＵ５がエ
ラーステートを出すのはプログラムを読めないときだけ
ではないが、いずれの場合も、フラッシュメモリ１およ
びＣＰＵ５のリセットという対応で問題はない。FIG. 3 is a circuit diagram of a main part of a flash memory control device showing a second embodiment of the present invention. The flash memory control device according to the second embodiment is different from the flash memory access detection circuit 2, the write state detection circuit 3 and the reset signal generation circuit 4 according to the first embodiment in that
An error state detection circuit 12 is provided, and when the CPU 5 outputs an error state, this error state detection circuit 12
Detects the output error state and outputs the reset signal c accordingly. That is, the flash memory 1
When the CPU becomes inoperable due to a transition from the read mode to the other mode, the CPU 5 outputs an error state. Therefore, it is detected and the flash memory 1 and CP are detected.
We are going to reset U5. The CPU 5 gives an error state not only when the program cannot be read, but in either case, there is no problem in the reset of the flash memory 1 and the CPU 5.
【００１１】図４は本発明の第３の実施形態を示すフラ
ッシュメモリ制御装置要部の回路図である。この実施形
態のフラッシュメモリ制御装置は第１の実施形態のフラ
ッシュメモリアクセス検出回路２、書き込み状態検出回
路３、およびリセット信号生成回路４の代りに、ハード
ウェアタイマ13およびタイマ検出回路14を備え、ハード
ウェアタイマ13がリセット（再設定）されないまま所定
時間経過したことをタイマ検出回路14が検出すると、タ
イマ検出回路14はリセット信号ｃを出力し、第１および
第２の実施形態と同様にフラッシュメモリ１およびＣＰ
Ｕ５をリセットする。ハードウェアタイマ13はウォッチ
ドッグとも呼ばれ、例えばＣＰＵ５により０に再設定
（リセット）後、所定周期のクロックによりカウントア
ップされ、その後、ＣＰＵ５により周期的に０にリセッ
トされる。タイマ検出回路14は、ハードウェアタイマ13
が所定の値に達するのを監視しているが、ＣＰＵ５が正
常に動作している場合、ハードウェアタイマ13は上記所
定の値に達する前に０に戻されてしまうので、所定の値
が検出されない。しかし、フラッシュメモリ１が読み出
しモードから他のモードへ遷移するとＣＰＵ５が動作不
能になるので、ハードウェアタイマ13はＣＰＵ５によっ
て周期的にリセットされなくなり、その結果、所定の値
に達し、その値がタイマ検出回路14により検出されるの
である。FIG. 4 is a circuit diagram of a main part of a flash memory control device showing a third embodiment of the present invention. The flash memory control device of this embodiment includes a hardware timer 13 and a timer detection circuit 14 instead of the flash memory access detection circuit 2, the write state detection circuit 3 and the reset signal generation circuit 4 of the first embodiment, When the timer detection circuit 14 detects that the predetermined time has elapsed without the hardware timer 13 being reset (reset), the timer detection circuit 14 outputs the reset signal c, and the flashing is performed as in the first and second embodiments. Memory 1 and CP
Reset U5. The hardware timer 13, which is also called a watchdog, is reset (reset) to 0 by the CPU 5, for example, and is counted up by a clock of a predetermined cycle, and then is periodically reset to 0 by the CPU 5. The timer detection circuit 14 includes a hardware timer 13
Is monitored to reach a predetermined value, but when the CPU 5 is operating normally, the hardware timer 13 is reset to 0 before reaching the predetermined value, so the predetermined value is detected. Not done. However, when the flash memory 1 transits from the read mode to another mode, the CPU 5 becomes inoperable, so that the hardware timer 13 is not periodically reset by the CPU 5, and as a result, a predetermined value is reached, and that value is reached by the timer. It is detected by the detection circuit 14.
【００１２】[0012]
【発明の効果】以上説明したように、本発明によれば、
第１に、誤動作などによりフラッシュメモリに書き込み
が行われ、それによりＣＰＵがプログラムを読めなくな
ると、直ちにそのフラッシュメモリがリセットされるの
で、自動的に動作可能な状態に復帰できる。第２に、上
記において、ＣＰＵもリセットされる構成では、復帰が
より確実になる。第３に、上記において、ＣＰＵがリセ
ットを終了し動作を開始するとき、フラッシュメモリは
確実にリセット処理を終了しているようにした構成で
は、復帰がさらに確実になる。As described above, according to the present invention,
First, when the CPU is unable to read the program due to writing to the flash memory due to a malfunction or the like, the flash memory is immediately reset, and thus the operable state can be automatically restored. Secondly, in the above configuration, with the configuration in which the CPU is also reset, the return is more reliable. Thirdly, in the above configuration, when the flash memory surely completes the reset process when the CPU completes the reset and starts the operation, the recovery is more reliable.
【図１】本発明の第１実施形態のフラッシュメモリ制御
装置の回路図。FIG. 1 is a circuit diagram of a flash memory control device according to a first embodiment of the present invention.
【図２】本発明の第１実施形態のフラッシュメモリ制御
装置のタイミングチャート。FIG. 2 is a timing chart of the flash memory control device according to the first embodiment of the present invention.
【図３】本発明の第２実施形態のフラッシュメモリ制御
装置要部の回路図。FIG. 3 is a circuit diagram of a main part of a flash memory control device according to a second embodiment of the present invention.
【図４】本発明の第３実施形態のフラッシュメモリ制御
装置要部の他の回路図。FIG. 4 is another circuit diagram of a main part of the flash memory control device according to the third embodiment of the present invention.
１…フラッシュメモリ、２…フラッシュメモリアクセス
検出回路、３…書き込み状態検出回路、４…リセット信
号生成回路、５…ＣＰＵ、６、７・・・ フリップフロッ
プ、８、９、10、11・・・ Ｄ型フリップフロップ、12…エ
ラーステート検出回路、13…ハードウェアタイマ、14…
タイマ検出回路。1 ... Flash memory, 2 ... Flash memory access detection circuit, 3 ... Write state detection circuit, 4 ... Reset signal generation circuit, 5 ... CPU, 6, 7 ... Flip-flop, 8, 9, 10, 11 ... D-type flip-flop, 12 ... Error state detection circuit, 13 ... Hardware timer, 14 ...
Timer detection circuit.
Claims (5)
を備えた電子機器のフラッシュメモリ制御装置であっ
て、フラッシュメモリがアクセスされていることを検出
するフラッシュメモリアクセス検出回路と、上記フラッ
シュメモリが書き込み状態にあることを検出する書き込
み状態検出回路と、上記フラッシュメモリアクセス検出
回路によりフラッシュメモリへのアクセスが検出されて
おり、上記書き込み状態検出回路によりフラッシュメモ
リが書き込み状態にあることが検出されており、且つフ
ラッシュメモリへの正常な書き込みであればマスク状態
が解除されるマスク信号がマスク状態を示しているとき
リセット信号を生成するリセット信号生成回路とを備
え、上記リセット信号によりフラッシュメモリをリセッ
トするようにしたことを特徴とするフラッシュメモリ制
御装置。1. A flash memory control device for an electronic device comprising a flash memory containing a program, wherein the flash memory access detection circuit detects that the flash memory is being accessed, and the flash memory is in a write state. Access to the flash memory is detected by the write state detection circuit for detecting the existence of the flash memory and the flash memory access detection circuit, and it is detected that the flash memory is in the write state by the write state detection circuit, and The mask state is released if writing is normal to the flash memory. A reset signal generation circuit that generates a reset signal when the mask signal indicates the mask state is provided, and the flash memory is reset by the reset signal. What you did Characteristic flash memory control device.
を備えた電子機器のフラッシュメモリ制御装置であっ
て、フラッシュメモリからのプログラムで動作するＣＰ
Ｕがエラーステートを出力していることを検出するエラ
ーステート検出回路を備え、上記エラーステート検出回
路はエラーステートを検出したときリセット信号を生成
し、上記リセット信号によりフラッシュメモリをリセッ
トするように構成したことを特徴とするフラッシュメモ
リ制御装置。2. A flash memory control device for an electronic device having a flash memory containing a program, wherein the CP operates according to the program from the flash memory.
An error state detection circuit for detecting that U is outputting an error state is provided, and the error state detection circuit generates a reset signal when the error state is detected, and is configured to reset the flash memory by the reset signal. A flash memory control device characterized by the above.
を備えた電子機器のフラッシュメモリ制御装置であっ
て、フラッシュメモリからのプログラムで動作するＣＰ
Ｕにより周期的にリセットされるハードウェアタイマ
と、上記ハードウェアタイマがリセットされないまま所
定時間経過したことを検出するタイマ検出回路を備え、
上記タイマ検出回路は所定時間経過したことを検出した
ときリセット信号を生成し、上記リセット信号によりフ
ラッシュメモリをリセットするように構成したことを特
徴とするフラッシュメモリ制御装置。3. A flash memory control device for an electronic device having a flash memory containing a program, wherein the CP operates with a program from the flash memory.
A hardware timer that is periodically reset by U, and a timer detection circuit that detects that a predetermined time has elapsed without the hardware timer being reset,
A flash memory control device, wherein the timer detection circuit is configured to generate a reset signal when detecting that a predetermined time has elapsed, and reset the flash memory by the reset signal.
御装置において、リセット信号により上記ＣＰＵもリセ
ットする構成にしたことを特徴とするフラッシュメモリ
制御装置。4. The flash memory control device according to claim 1, 2, or 3, wherein the CPU is also reset by a reset signal.
おいて、上記ＣＰＵに対するリセット解除をフラッシュ
メモリに対するリセット解除の所定時間後に行う構成に
したことを特徴とするフラッシュメモリ制御装置。5. The flash memory control device according to claim 4, wherein the reset release to the CPU is performed after a predetermined time period from the reset release to the flash memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP32397295A JP3604101B2 (en) | 1995-11-17 | 1995-11-17 | Flash memory controller |
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| JPH09147588A true JPH09147588A (en) | 1997-06-06 |
| JP3604101B2 JP3604101B2 (en) | 2004-12-22 |
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| JP (1) | JP3604101B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004245A (en) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | Integrated circuit device, and electronic device |
-
1995
- 1995-11-17 JP JP32397295A patent/JP3604101B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004245A (en) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | Integrated circuit device, and electronic device |
| JP4662019B2 (en) * | 2004-06-18 | 2011-03-30 | セイコーエプソン株式会社 | Integrated circuit device and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3604101B2 (en) | 2004-12-22 |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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