JPH09146991A - エンジニアリング・チェンジ論理合成システム - Google Patents

Abstract

(57)【要約】 【課題】 仕様変更，論理設計誤りの修正，最大／最小
遅延時間エラーの解消等のための論理回路修正を自動的
に行なうとともに、論理合成された新／旧論理回路に対
して直接的に配置／配線ＥＣ処理を適用できるようにし
て、その論理回路修正に伴う論理設計から実装設計まで
のターン・アラウンド時間を短縮する。 【解決手段】 エラー後方伝播手段１４において、論理
関数，仕様関数およびエラー関数を、既に公知の論理値
０，１およびＸの３値二分決定グラフで表現し、エラー
後方伝播手段１４および修正箇所決定手段１５により、
エラー関数に関する二分決定グラフの複雑度に基づいて
旧論理回路中の適切な修正箇所を求め、旧論理回路に対
して仕様変更のための論理回路修正を自動的に行なうと
ともに、旧論理回路のうち修正対象とならない部分の構
造を保存手段１７に保存するように構成する。

Description

【発明の詳細な説明】

【０００１】（目次） 発明の属する技術分野 従来の技術（図３１〜図３４） 発明が解決しようとする課題（図３１〜図３４） 課題を解決するための手段（図１，図２） 発明の実施の形態 （ａ）第１実施形態の説明（図３〜図２８） （ｂ）第２実施形態の説明（図２９，図３０） 発明の効果

【０００２】

【発明の属する技術分野】本発明は、ディジタル回路の
設計方式に係るもので、既設計済の論理回路に対する仕
様変更，論理設計誤りの修正，最大／最小遅延時間エラ
ーの解消等のための論理回路修正を自動的に行なうエン
ジニアリング・チェンジ論理合成システムに関する。

【０００３】

【従来の技術】一般に、ＬＳＩの設計では、機能／論理
設計および実装設計を終えた後に、仕様変更，論理設計
誤りの修正，最大／最小遅延時間エラーの解消等のため
の論理回路修正処理、いわゆる、エンジニアリング・チ
ェンジ（以下ＥＣという）論理合成処理が必要になるこ
とが多い。

【０００４】実装設計における配置／配線処理に際して
は、新／旧論理回路についての構造および各部に付され
た名前情報を比較することにより修正箇所のみを再配置
／再配線する処理、いわゆる、配置／配線ＥＣ処理が実
用化されている。このような配置／配線ＥＣ処理に要す
る時間は、新論理回路の構造と旧論理回路の構造が類似
し、追加ゲート数が少なく、且つ、新／旧論理回路でゲ
ート，ピンおよびネットの名前が一致しているものが多
いほど短縮される。また、仕様変更の場合には、新論理
回路における遅延時間エラーが新たに発生することを防
ぐために、旧論理回路に対する遅延時間の変動が小さい
方が望ましい。

【０００５】一方、近年導入が進んでいる論理合成シス
テムでは、ディレイ値やゲート数等に関して与えられた
制約条件を満たす最適な論理回路の自動生成が可能にな
ってきているが、それ故に論理合成システムに与えられ
る仕様記述や制約条件が変更されると、変更後に生成さ
れる論理回路の構造は、変更前の元の構造と大きく異な
る場合が多い。また、論理合成システムにより生成され
た論理回路に含まれるゲートおよびネットの名前は、通
常、論理合成システムにより自動的に付与されているの
で、仮に新論理回路の構造と旧論理回路の構造とが比較
的類似していたとしても、そこに含まれるゲートおよび
ネットの名前は全く異なるものになってしまう。

【０００６】従って、旧仕様記述に基づく論理合成およ
び配置／配線が終了した後に仕様変更や論理設計誤りの
修正が必要になった場合、現状では、論理合成された新
／旧論理回路に対して直接的に配置／配線ＥＣ処理を適
用することはできず、図３１に示すように、変更された
新仕様記述に基づく論理合成を実行して、新論理回路を
論理合成した後、その新論理回路の配置／配線を最初か
らやり直すか、図３２に示すように、旧論理回路に対し
て直接人手で修正を行ない、その修正結果が新仕様記述
と論理的に一致しているかどうかを論理検証してから、
配置／配線ＥＣ処理を行なっている。

【０００７】つまり、図３１に示す従来の処理手順で
は、旧仕様記述ＡＯ１に基づいて論理合成処理を行なっ
て（ステップＳ１）、旧論理回路ＡＯ２を得ると、その
旧論理回路ＡＯ２に基づいて配置／配線処理を行ない
（ステップＳ２）、旧配置／配線結果ＡＯ３を得た後
に、仕様変更のために新仕様記述ＡＮ１が与えられる
と、その新仕様記述ＡＮ１に基づいて論理合成処理を行
ない（ステップＳ１′）、新論理回路ＡＮ２を得てか
ら、その新論理回路ＡＮ２に基づいて配置／配線処理を
行ない（ステップＳ２′）、新配置／配線結果ＡＮ３を
得ている。

【０００８】図３２に示す従来の処理手順では、図３１
と同様にして旧配置／配線結果ＡＯ３を得た後に、仕様
変更のために新仕様記述ＡＮ１が与えられると、その新
仕様記述ＡＮ１に応じた修正を旧論理回路ＡＯ２に対し
人手により施して修正論理回路ＡＮ４を得てから、その
修正論理回路ＡＮ４が新仕様記述ＡＮ１と論理的に一致
しているかどうかの論理検証を行なう（ステップＳ
３）。

【０００９】その論理検証の結果が一致していなければ
（ステップＳ４でＮＧ判定の場合）、人手により修正論
理回路ＡＮ４の再修正を行なって再度論理検証を行な
う。そして、ステップＳ４で一致したと判定されると、
旧配置／配線結果ＡＯ３および修正論理回路ＡＮ４につ
いて配置／配線ＥＣ処理を行なって（ステップＳ５）、
修正配置／配線結果ＡＮ５を得ている。

【００１０】さらに、旧仕様記述に基づく論理合成およ
び配置／配線が終了した後に遅延時間評価を行なった結
果、最大／最小遅延時間エラーが判明した時には、まず
配置／配線の修正により改善を試みるが、これによって
改善できなかった場合、図３３に示すように、論理合成
システムに与える制約条件を変更して論理合成から実行
し直すか、図３４に示すように、旧論理回路に対して直
接人手で修正を行ない、その修正結果が人手修正前の旧
論理回路と論理的に一致しているかどうかを論理検証し
てから、配置／配線ＥＣ処理を行なっている。

【００１１】つまり、図３３に示す従来の処理手順で
は、図３１と同様にして旧配置／配線結果ＡＯ３を得た
後に、タイミング評価により最大／最小遅延時間エラー
が判明すると（ステップＳ６でＮＧ判定の場合）、その
エラーに応じた制約条件変更を行ない、その変更後の制
約条件に従い旧仕様記述ＡＯ１に基づいて論理合成処理
を行なって（ステップＳ１″）、新論理回路ＡＮ２′を
得てから、その新論理回路ＡＮ２′に基づいて配置／配
線処理を行ない（ステップＳ２″）、新配置／配線結果
ＡＮ３′を得ている。その新配置／配線結果ＡＮ３′に
ついてタイミング評価を行ないＯＫであれば（ステップ
Ｓ６でＯＫ判定の場合）、処理を終了する一方、ＮＧで
あれば再度ステップＳ１″に戻って同様の処理を繰り返
し行なっている。

【００１２】図３４に示す従来の処理手順では、図３１
と同様にして旧配置／配線結果ＡＯ３を得た後にタイミ
ング評価により最大／最小遅延時間エラーが判明すると
（ステップＳ６でＮＧ判定の場合）、そのエラーに応じ
た修正を旧論理回路ＡＯ２に対し人手により施して修正
論理回路ＡＮ４′を得てから、その修正論理回路ＡＮ
４′が旧論理回路ＡＯ２と論理的に一致しているかどう
かの論理検証を行なう（ステップＳ３′）。

【００１３】その論理検証の結果が一致していなければ
（ステップＳ４′でＮＧ判定の場合）、人手により修正
論理回路ＡＮ４′の再修正を行なって再度論理検証を行
なう。そして、ステップＳ４′で一致したと判定される
と、旧配置／配線結果ＡＯ３および修正論理回路ＡＮ
４′について配置／配線ＥＣ処理を行なって（ステップ
Ｓ５′）、修正配置／配線結果ＡＮ５′を得ている。そ
の新配置／配線結果ＡＮ５′についてタイミング評価を
行ないＯＫであれば（ステップＳ６でＯＫ判定の場
合）、処理を終了する一方、ＮＧであれば再度ステップ
Ｓ１″に戻って同様の処理を繰り返し行なっている。

【００１４】

【発明が解決しようとする課題】しかしながら、図３１
に示す手法の場合には、新論理回路ＡＮ２に対する配置
／配線処理には、旧論理回路ＡＯ２に対して行なったの
と同様またはそれ以上の時間と労力を要することになる
ので、論理設計から実装設計までのターン・アラウンド
時間が大幅に増大するという課題がある。

【００１５】また、図３２に示す手法の場合には、論理
合成結果の旧論理回路ＡＯ２の構造を把握することは、
設計者にとって非常に難しい。このため、旧論理回路Ａ
Ｏ２に対する人手修正に要する時間が増大する、修正誤
りが混入しやすくなる、等の要因により、論理設計から
実装設計までのターン・アラウンド時間が大幅に増大す
るという課題がある。

【００１６】さらに、遅延時間エラーを解消するための
図３３や図３４に示す手法でも、それぞれ、仕様変更を
行なう場合の図３１および図３２に示す手法と全く同様
の課題がある。このような背景から、旧論理回路に対し
て、仕様変更，論理設計誤りの修正，最大／最小遅延時
間エラーの解消等のための論理回路修正を自動的に行な
うとともに、論理合成された新／旧論理回路に対して直
接的に配置／配線ＥＣ処理を適用できるようにしたＥＣ
論理合成システムの開発が切望されている。

【００１７】本発明は、このような課題に鑑み創案され
たもので、仕様変更，論理設計誤りの修正，最大／最小
遅延時間エラーの解消等のための論理回路修正を自動的
に行なうとともに、新／旧論理回路に対して直接的に配
置／配線ＥＣ処理を適用できるようにして、その論理回
路修正に伴う論理設計から実装設計までのターン・アラ
ウンド時間の大幅な短縮を実現した、エンジニアリング
・チェンジ論理合成システムを提供することを目的とす
る。

【００１８】

【課題を解決するための手段】図１は第１の発明の原理
ブロック図であり、この図１に示すように、第１の発明
のエンジニアリング・チェンジ論理合成システム１は、
対応関係抽出手段１１，論理関数計算手段１２，論理検
証手段１３，エラー後方伝播手段１４，修正箇所決定手
段１５，仕様関数実現手段１６および保存手段１７によ
り構成されている。

【００１９】ここで、対応関係抽出手段１１は、所定の
仕様記述に基づいて論理合成された論理回路（以下、旧
論理回路という）と前記所定の仕様記述に変更を施した
新仕様記述に基づいて論理合成された論理回路（以下、
新論理回路という）との間で、外部入力ピン，記憶素子
からの出力ピンおよび下位レベルの論理階層ブロックか
らの出力ピン〔以下、これらのピンをＰＩ（Primary In
put)と総称する〕、並びに、外部出力ピン，記憶素子へ
の入力ピンおよび下位レベルの論理階層ブロックへの入
力ピン〔以下、これらのピンをＰＯ（Primary Output）
と総称する〕の対応関係を抽出するものである。

【００２０】論理関数計算手段１２は、新論理回路と旧
論理回路とのそれぞれについて、ＰＩ，ゲートの入出力
ピンおよびＰＯの各ピンにおいて実現されている論理関
数を計算するものである。論理検証手段１３は、論理関
数計算手段１２により計算された新論理回路のＰＯにつ
いての論理関数と論理関数計算手段１２により計算され
た旧論理回路のＰＯについての論理関数との等価性を、
対応関係抽出手段１１により抽出された対応関係に従っ
て判定するものである。

【００２１】エラー後方伝播手段１４は、論理検証手段
１３による判定の結果、新論理回路と旧論理回路との間
で対応関係にある各ＰＯにおいて実現されている各論理
関数が異なる場合、旧論理回路のＰＯで実現されている
論理関数を、新論理関数の対応するＰＯで実現されてい
る論理関数に一致させるために、旧論理回路のＰＩ，ゲ
ートの入出力ピンおよびＰＯの各ピンで実現されるべき
論理関数（以下、仕様関数という）と、この仕様関数と
実際に実現されている論理関数との排他的論理和（以
下、エラー関数という）とを、旧論理回路のＰＯから後
方（外部入力ピン側）へ向かって探索しながら計算する
ものである。

【００２２】修正箇所決定手段１５は、エラー後方伝播
手段１４による探索結果に基づいて旧論理回路における
修正箇所を決定するものである。仕様関数実現手段１６
は、修正箇所決定手段１５により決定された修正箇所に
おける前記仕様関数を実現する新部分論理回路を旧論理
回路中に論理合成するものである。

【００２３】保存手段１７は、旧論理回路のうち修正対
象とならない部分の構造を保存するものである。そし
て、エラー後方伝播手段１４が、実際に実現されている
論理関数，仕様関数およびエラー関数を、それぞれ論理
値０，１および不定値を対象とする３値二分決定グラフ
として表現し、エラー関数に関する３値二分決定グラフ
の複雑度に基づいて旧論理回路中での修正箇所候補を求
め、修正箇所決定手段１５が、エラー後方伝播手段１４
により求められた修正箇所候補から、旧論理回路におけ
る適切な修正箇所を決定するようになっている。

【００２４】上述の構成により、エラー後方伝播手段１
４において、論理関数，仕様関数およびエラー関数が、
既に公知の論理値０，１およびＸの３値二分決定グラフ
で表現され、エラー後方伝播手段１４および修正箇所決
定手段１５により、エラー関数に関する二分決定グラフ
の複雑度に基づいて旧論理回路中の適切な修正箇所が求
められ、旧論理回路に対して、仕様変更（論理設計誤り
の修正を含む）のための論理回路修正（ＥＣ論理合成）
を自動的に行なうことができる。また、旧論理回路のう
ち修正対象とならない部分の構造を保存手段１７にでき
る限り保存することができる（請求項１）。

【００２５】なお、仕様関数実現手段１６が、ゲート数
の増分をコストとして評価しながら新部分論理回路を論
理合成するように構成してもよく、この場合、旧論理回
路に対する修正による追加ゲート数をできる限り少なく
することが可能になる（請求項２）。また、テクノロジ
に依存する論理回路についてＰＩおよびＰＯに対して与
えられた遅延時間制約条件を参照し、任意の経路の最大
／最小遅延時間を計算する遅延時間計算手段をそなえ、
仕様関数実現手段１６が、上記遅延時間計算手段により
計算された遅延時間の変動の大きさをコストとして評価
しながら新部分論理回路を論理合成するように構成して
もよい。この場合、旧論理回路の修正による遅延時間の
変動をできる限り小さくすることが可能になる（請求項
３）。

【００２６】さらに、対応関係抽出手段１１により新論
理回路と旧論理回路との間で対応関係を得ることのでき
ないＰＩまたはＰＯが存在する場合、これらのＰＩまた
はＰＯを旧論理回路に対して補完し、修正論理回路とし
て出力する対応関係補完手段をそなえ、この対応関係補
完手段により得られた修正論理回路が、論理関数計算手
段１２，論理検証手段１３，エラー後方伝播手段１４，
修正箇所決定手段１５および仕様関数実現手段１６にお
ける旧論理回路として扱われるように構成してもよい。
この場合、ＰＩまたはＰＯの追加，削除やビット幅変更
を含む修正が可能になる（請求項４）。

【００２７】また、エラー後方伝播手段１４が、仕様関
数およびエラー関数を、旧論理回路についてのエラー関
数が０でない全てのＰＯから同時に計算するように構成
してもよく、この場合、複数のＰＯエラー修正を同時に
行なうことが可能になる（請求項５）。さらに、保存手
段１７が、旧論理回路のうち修正対象とならない部分の
構造の表現データに、ゲート，ピンまたはネットに既に
付与されている名前を付加して、その名前を保存し、前
記新仕様記述に応じた修正によって新たに追加されたゲ
ート，ピンまたはネットに対して新たに名前を付与する
名前付与手段をそなえることにより、修正により追加さ
れたゲート，ピンまたはネットについてのみ新たに名前
が付与され、旧論理回路に既存で修正不要なゲート，ピ
ンまたはネットの名前を保存することが可能になる（請
求項６）。

【００２８】図２は第２の発明の原理ブロック図であ
り、この図２に示すように、第２の発明のエンジニアリ
ング・チェンジ論理合成システム２は、遅延時間計算手
段２１，遅延時間余裕値計算手段２２，クリティカル・
パス検出手段２３，クリティカル・パス順序設定手段２
４，回路変更手段２５および保存手段２６により構成さ
れている。

【００２９】ここで、遅延時間計算手段２１は、旧論理
回路についてＰＩおよびＰＯに対して与えられた遅延時
間制約条件を参照し、任意の経路の最大／最小遅延時間
を計算するものである。遅延時間余裕値計算手段２２
は、旧論理回路についてＰＩおよびＰＯに対して与えら
れた遅延時間制約条件を参照するとともに、遅延時間計
算手段２１による計算結果に基づいて、任意の経路の最
大／最小遅延時間余裕値およびその積算値である最大／
最小積算余裕値を計算するものである。

【００３０】クリティカル・パス検出手段２３は、遅延
時間余裕値計算手段２２により計算された最大／最小遅
延時間余裕値に基づいて、クリティカル・パスを検出す
るものである。クリティカル・パス順序設定手段２４
は、遅延時間余裕値計算手段２２により計算された最大
／最小積算余裕値に基づいて、クリティカル・パス検出
手段２３により検出されたクリティカル・パス上のゲー
トおよび入力ピンを、より多くの遅延時間エラーを改善
できるものから順に順序付けるものである。

【００３１】回路変更手段２５は、クリティカル・パス
順序設定手段２４により決定された順序に基づいて、旧
論理回路に対する修正変更を行なうものである。保存手
段２６は、旧論理回路のうち回路変更手段２５による修
正変更対象とならない部分の構造を保存するとともに、
その構造の表現データに、ゲート，ピンまたはネットに
既に付与されている名前を付加して、その名前を保存す
るものである。

【００３２】上述の構成により、旧論理回路に対して、
最大／最小遅延時間エラーの解消に伴う論理回路修正
（ＥＣ論理合成）を自動的に行なうことができる。ま
た、保存手段２６により、旧論理回路のうち修正変更対
象とならない部分の構造とともに、旧論理回路に既存で
修正変更不要なゲート，ピンまたはネットの名前を保存
することが可能になる（請求項７）。

【００３３】なお、回路変更手段２５による該旧論理回
路に対する修正変更に伴って新たに追加されたゲート，
ピンまたはネットに対して新たに名前を付与する名前付
与手段をそなえることにより、修正変更により追加され
たゲート，ピンまたはネットについてのみ新たに名前を
付与することができる（請求項８）。

【００３４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （ａ）第１実施形態の説明 図３は、本発明の第１実施形態としてのエンジニアリン
グ・チェンジ論理合成システムを適用される、仕様変更
処理の流れを説明するための図である。旧論理回路ＡＯ
２に対して仕様変更（または設計誤りの修正）を施す場
合、第１実施形態では、図３に示す手順で処理を実行す
る。

【００３５】つまり、この図３に示すように、図３１に
示した従来処理と同様、旧仕様記述ＡＯ１に基づいて論
理合成処理を行なって（ステップＳ１）、旧論理回路Ａ
Ｏ２を得ると、その旧論理回路ＡＯ２に基づいて配置／
配線処理を行ない（ステップＳ２）、旧配置／配線結果
ＡＯ３を得た後に、仕様変更のために新仕様記述ＡＮ１
が与えられると、その新仕様記述ＡＮ１に基づいて論理
合成処理を行ない（ステップＳ１′）、新論理回路ＡＮ
２を得る。

【００３６】この後、本実施形態では、旧論理回路ＡＯ
２および新論理回路ＡＮ２を入力として、図４，図５に
て後述するＥＣ論理合成システム１０によるＥＣ論理合
成処理を行ない（ステップＳ１１）、修正論理回路ＡＮ
６を得た後、その修正論理回路ＡＮ６と旧配置／配線結
果ＡＯ３とに基づいて、既知の配置／配線ＥＣ処理を実
行し（ステップＳ１２）、修正配置／配線結果ＡＮ７を
得ている。

【００３７】次に、ステップＳ１１のＥＣ論理合成処理
を行なうＥＣ論理合成システム１０の構成およびその動
作を図４および図５に従って説明する。なお、図４およ
び図５は、本発明の第１実施形態としてのＥＣ論理合成
システム１０の構成と本システム１０による処理の流れ
とを同時に示す図である。また、これらの図４，図５
中、図１，図２にて既述の符号と同一の部分はほぼ同一
の部分を示している。

【００３８】図４，図５に示すように、第１実施形態の
エンジニアリング・チェンジ論理合成システム１０は、
対応関係抽出手段１１，対応関係補完手段１１１，論理
関数計算手段１２，論理検証手段１３，不一致ＰＯ判定
手段１３１，遅延時間計算手段２１，遅延時間余裕値計
算手段２２，エラー後方伝播手段１４，修正箇所決定手
段１５，仕様関数実現手段１６，仕様関数実現成功判定
手段１６０，テクノロジ・マッピング手段１８，保存手
段１７（修正論理回路ＡＮ６）および名前付与手段１９
により構成されている。なお、実際には、これらの各手
段（保存手段１７を除く）は、コンピュータにおいてソ
フトウエアとして実現されるとともに、後述する各種表
（保存手段１７を含む）や条件は、コンピュータを構成
するＲＡＭ等の記憶部に保持される。

【００３９】ここで、対応関係抽出手段１１は、旧論理
回路ＡＯ２と新論理回路ＡＮ２との間で、ＰＩ〔Primar
y Input;外部入力ピン，記憶素子（例えばフリップフロ
ップ，ＲＡＭ等）からの出力ピンおよび下位レベルの論
理階層ブロックからの出力ピン〕、および、ＰＯ〔Prim
ary Output；外部出力ピン，記憶素子への入力ピンおよ
び下位レベルの論理階層ブロックへの入力ピン〕の対応
関係を抽出し、その結果を対応関係表１１０（図９参
照）に登録するものである。

【００４０】対応関係補完手段１１１は、対応関係抽出
手段１１により新論理回路ＡＮ２と旧論理回路ＡＯ２と
の間で対応関係を得ることのできないＰＩまたはＰＯが
存在する場合、これらのＰＩまたはＰＯを旧論理回路Ａ
Ｏ２に対して補完し、対応関係表１１０（図１１参照）
を更新するとともに、修正論理回路ＡＮ６として出力す
るものである。

【００４１】このとき、修正論理回路ＡＮ６は、図２８
に示すごとく（詳細は後述）、記憶部における保存手段
１７に修正論理回路データとして登録されるが、この保
存手段１７には、旧論理回路ＡＯ２のうち修正対象とな
らない部分の構造が保存されるとともに、旧論理回路Ａ
Ｏ２のうち修正対象とならない部分の構造の表現データ
にゲート，ピンまたはネットに既に付与されている名前
を付加することによりその名前が保存されるようになっ
ている。

【００４２】また、本実施形態では、新仕様記述に応じ
た修正によって新たに追加されたゲート，ピンまたはネ
ットに対して新たに名前を付与する名前付与手段１９が
そなえられており、この名前付与手段１９により付与さ
れた名前は、図２８にて後述するごとく、保存手段１７
に修正論理回路データとして追加されるようになってい
る。

【００４３】論理関数計算手段１２は、図１２〜図１５
にて後述するごとく、修正論理回路ＡＮ６と新論理回路
ＡＮ２とのそれぞれについて、ＰＩ，ゲートの入出力ピ
ンおよびＰＯの各ピンにおいて実現されている論理関数
を計算するもので、本実施形態では、修正論理回路ＡＮ
６についてＰＩ，ゲートの入出力ピンおよびＰＯの各ピ
ンにおいて実現されている論理関数を計算する論理関数
計算手段１２Ａと、新論理回路ＡＮ２についてＰＩ，ゲ
ートの入出力ピンおよびＰＯの各ピンにおいて実現され
ている論理関数を計算する論理関数計算手段１２Ｂとか
ら構成されている。

【００４４】論理検証手段１３は、論理関数計算手段１
２Ｂにより計算された新論理回路ＡＮ２のＰＯについて
の論理関数と論理関数計算手段１２Ａにより計算された
修正論理回路ＡＮ６のＰＯについての論理関数との等価
性を、対応関係抽出手段１１により抽出された対応関係
（つまり対応関係表１１０）に従って判定し、判定の結
果、論理関数が不一致であったＰＯに関するデータを論
理関数不一致ＰＯ表１３０（図１６参照）に登録するも
のである。

【００４５】不一致ＰＯ判定手段１３１は、論理関数不
一致ＰＯ表１３０を参照して、不一致ＰＯが存在するか
否かを判定するものであり、この不一致ＰＯ判定手段１
３１により、論理関数不一致ＰＯ表１３０内に不一致Ｐ
Ｏに関するデータが無くなったと判定された場合には、
前述した名前付与手段１９による処理へ移行するように
なっている。一方、不一致ＰＯ判定手段１３１により、
論理関数不一致ＰＯ表１３０内に不一致ＰＯに関するデ
ータが存在すると判定された場合には、遅延時間計算手
段２１以降の手段による処理へ移行するようになってい
る。

【００４６】遅延時間計算手段２１は、修正論理回路Ａ
Ｎ６についてＰＩおよびＰＯに対して与えられた遅延時
間制約条件１３２を参照し、任意の経路の最大／最小遅
延時間を計算するものである。遅延時間余裕値計算手段
２２は、修正論理回路ＡＮ６についてＰＩおよびＰＯに
対して与えられた遅延時間制約条件１３２を参照すると
ともに、遅延時間計算手段２１による計算結果に基づい
て、任意の経路の最大／最小遅延時間余裕値（スラック
値）およびその積算値である最大／最小積算余裕値（積
算スラック値）を計算するものである。

【００４７】エラー後方伝播手段１４は、論理検証手段
１３による判定の結果、新論理回路ＡＮ２と修正論理回
路ＡＮ６との間で対応関係にある各ＰＯにおいて実現さ
れている各論理関数が異なる場合、旧論理回路のＰＯで
実現されている論理関数を、新論理関数ＡＮ２の対応す
るＰＯで実現されている論理関数に一致させるために、
修正論理回路ＡＮ６のＰＩ，ゲートの入出力ピンおよび
ＰＯの各ピンで実現されるべき論理関数（以下、仕様関
数という）と、この仕様関数と実際に実現されている論
理関数との排他的論理和（以下、エラー関数という）と
を、修正論理回路ＡＮ６のＰＯから後方（外部入力ピン
側）へ向かって探索しながら計算し、その探索結果を修
正候補表１４０（図２３参照）に登録するものある。

【００４８】修正箇所決定手段１５は、エラー後方伝播
手段１４による探索結果（つまり図２３の修正候補表１
４０）に基づいて修正論理回路ＡＮ６における修正箇所
を決定し、その決定結果を修正候補表１４０（図２４参
照）に更新・登録するものである。そして、本実施形態
では、エラー後方伝播手段１４が、図１７〜図２２にて
後述するごとく、実際に実現されている論理関数，仕様
関数およびエラー関数を、それぞれ論理値０，１および
不定値を対象とする３値二分決定グラフとして表現し、
エラー関数に関する３値二分決定グラフの複雑度に基づ
いて修正論理回路ＡＮ６中での修正箇所候補を求め、修
正箇所決定手段１５が、エラー後方伝播手段１４により
求められた修正箇所候補から、修正論理回路ＡＮ６にお
ける適切な修正箇所を決定するようになっている。

【００４９】また、本実施形態のエラー後方伝播手段１
４は、（１）式にて後述するごとく、仕様関数およびエ
ラー関数を、修正論理回路ＡＮ６についてのエラー関数
が０でない全てのＰＯから同時に計算するようになって
いる。仕様関数実現手段１６は、ゲート数の増分および
遅延時間計算手段２１により計算された遅延時間の変動
の大きさをコストとして評価しながら、図２５〜図２７
にて後述するごとく、修正箇所決定手段１５により決定
された修正箇所における仕様関数を実現する新部分論理
回路を、修正論理回路ＡＮ６中に論理合成するものであ
る。

【００５０】仕様関数実現成功判定手段１６０は、仕様
関数実現手段１６により修正箇所候補についての論理合
成に成功したか否かを判定するもので、成功したと判定
した場合には、次のテクノロジ・マッピング手段１８に
よる処理へ移行する一方、全ての修正箇所候補について
の論理合成に失敗したと判定した場合には、ＥＣ論理合
成が不可能なので、旧論理回路ＡＯ２をそのまま出力し
て処理を終了する。

【００５１】テクノロジ・マッピング手段１８は、仕様
関数実現手段１６により得られたテクノロジに非依存の
新部分論理回路（ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ等の
プリミティブな論理ゲート表現）を、テクノロジに依存
する新部分論理回路（セル）に変換するものである。次
に、上述のごとく構成された第１実施形態のＥＣ論理合
成システム１０の動作について、図４，図５を参照しな
がら、より詳細に説明する。

【００５２】まず、対応関係抽出手段１１により、新論
理回路ＡＮ２と旧論理回路ＡＯ２との間で、ＰＩおよび
ＰＯのピン名と、そのピンが属するブロックのブロック
名と、旧論理回路ＡＯ２および新論理回路ＡＮ２の表現
データのレコード番号とからなる対応関係表１１０（図
９参照）を作成し、ピン名およびブロック名がともに一
致する場合に、新論理回路ＡＮ２と旧論理回路ＡＯ２と
において同一のＰＩまたはＰＯとして認識する。

【００５３】また、旧論理回路ＡＯ２に既存で修正不要
のゲート，ピンおよびネットの名前を保存するために、
旧論理回路ＡＯ２の表現データには、ゲート，ピンおよ
びネットに既に付与されている名前を付加しておき、以
降の処理において自動修正の対象とならないゲート，ピ
ンおよびネットについては、それらの名前を維持／参照
できるようにする。

【００５４】そして、対応関係補完手段１１１では、対
応関係表１１０を参照し、旧論理回路ＡＯ２と新論理回
路ＡＮ２との間で対応がとれないＰＩまたはＰＯを、旧
論理回路ＡＯ２に対して補完し、修正論理回路ＡＮ６と
して出力するとともに、対応関係表１１０の旧論理回路
データの該当レコード番号を更新する。例えば図９およ
び図１１に示すように、新論理回路ＡＮ２にしか存在し
ないＰＩの場合には、旧論理回路ＡＯ２にこのＰＩを追
加し、旧論理回路ＡＯ２にしか存在しないＰＯの場合に
は、旧論理回路ＡＯ２からこのＰＯのレコード番号を削
除する。また、旧論理回路ＡＯ２のＰＩのビット幅が、
新論理回路ＡＮ２の対応するＰＩのビット幅と異なる場
合には、旧論理回路ＡＯ２のＰＩのビット幅を、新論理
回路ＡＮ２のＰＩのビット幅に合わせて変更する。

【００５５】このように、対応関係補完手段１１１を有
することにより、ＰＩおよびＰＯの追加，削除，ビット
幅変更が必要な場合でも、自動的にＥＣ論理合成を行な
うことが可能になる。対応関係補完手段１１１による処
理の結果得られる修正論理回路ＡＮ６と新論理回路ＡＮ
２とのＰＩおよびＰＯは、図８および図１０に示すごと
く一対一に対応している。

【００５６】ついで、論理関数計算手段１２Ａ，１２Ｂ
により、修正論理回路ＡＮ６および新論理回路ＡＮ２に
ついて、ＰＩ，ゲートの入出力ピンおよびＰＯの論理関
数を求める。論理関数計算手段１２Ａ，１２Ｂでは、例
えば図１３（ａ），（ｂ）および図１５（ａ），（ｂ）
に示すように、既に公知の論理値として０，１およびＸ
の３値二分決定グラフにより論理関数を表現する。

【００５７】そして、論理検証手段１３により、修正論
理回路ＡＮ６と新論理回路ＡＮ２との対応関係表１１０
に従い、全てのＰＯについて、同一の論理関数を表現す
る二分決定グラフは必ず同形になるという既に公知の性
質を利用して、論理関数の等価性を判定する。論理検証
手段１３による判定の結果、論理関数が一致しないＰＯ
が存在する場合には、これらのＰＯについて、ピン名お
よび修正論理回路データのレコード番号を論理関数不一
致ＰＯ表１３０（図１６参照）に登録する。

【００５８】不一致ＰＯ判定手段１３１により論理関数
不一致ＰＯ表１３０が空であると判定された場合には、
修正論理回路ＡＮ６をこれ以上修正する必要がないの
で、名前付与手段１９により、修正論理回路ＡＮ６中
の、名前が付与されていないゲートおよびネットについ
てのみ新たに名前を付与してから、処理を終了して、最
終的に得られた修正論理回路ＡＮ６を出力する。

【００５９】これに対し、不一致ＰＯ判定手段１３１に
より論理関数不一致ＰＯ表１３０が空でないと判定され
た場合には、与えられた遅延時間制約条件１３２を参照
し、遅延時間計算手段２１および遅延時間余裕値計算手
段２２により、修正論理回路ＡＮ６のＰＩ，ゲート，ネ
ットおよびＰＯの最大／最小遅延時間および最大／最小
時間余裕値（スラック値）並びに最大／最小積算余裕値
（積算スラック値）を計算する。その後、論理関数不一
致ＰＯ表１３０に登録されている修正論理回路ＡＮ６の
ＰＯの論理関数が、対応する新論理回路ＡＮ２のＰＯの
論理関数と一致するように、エラー後方伝播手段１４，
修正箇所決定手段１５および仕様関数実現手段１６によ
り修正論理回路ＡＮ６を自動修正する。

【００６０】以下では、より少ない修正箇所で、且つ、
修正に要する追加ゲート数をできる限り少なくしなが
ら、修正論理回路ＡＮ６を修正すべく、二分決定グラフ
で表現されたエラー関数の複雑度に基づくエラー後方伝
播手段１４の動作について詳細に説明する。エラー後方
伝播手段１４では、修正論理回路ＡＮ６のＰＯからＰＩ
に向かって後方に、ゲート（の出力ピン）およびゲート
の入力ピンについての仕様関数Ｓとエラー関数Ｅとを求
めていく。

【００６１】なお、以下では、Ｘ＝｛ｘ_1,ｘ_2,…，
ｘ_m ｝，Ｙ＝｛ｙ_1,ｙ_2,…，ｙ_n ｝，Ｇ＝｛ｇ_1,ｇ
_2,…，ｇ_t ｝を、それぞれ修正論理回路ＡＮ６のＰＩ，
ＰＯおよびゲートの集合とし、Ｌ_j ＝｛ｌ_j1, ｌ
_j2, …，ｌ_ju｝をゲートｇ_j ∈Ｇの入力ピンの集合とす
る。また、Ｙ′＝｛ｙ₁ ′_, ｙ₂ ′_, …，ｙ_n ′｝を、
新論理回路ＡＮ２のＰＯの集合とし、各ｙ_i ′はｙ_i に
対応しているものとする。さらに、ｙ _i ∈Ｙ，ｙ_i ′∈
Ｙ′，ｇ_j ∈Ｇおよびｌ_jk∈Ｌ_j の論理関数を、それぞ
れＦ（ｙ_i ），Ｆ（ｙ_i ′），Ｆ（ｇ_j ）およびＦ（ｌ
_jk）で表す。

【００６２】仕様関数Ｓとは、全てのｙ_i ∈Ｙについて
Ｆ（ｙ_i ）をＦ（ｙ_i ′）と一致させるために、ｙ_i ∈
Ｙ，ｇ_j ∈Ｇおよびｌ_jk∈Ｌ_j がとるべき論理関数であ
る。ｙ_i ∈Ｙにおける仕様関数Ｓは、その定義から
ｙ_i ′∈Ｙ′における論理関数Ｆに等しく、 Ｓ（ｙ_i ）＝Ｆ（ｙ_i ′） （１≦ｉ≦ｎ） である。

【００６３】また、エラー関数Ｅとは、論理関数Ｆと仕
様関数Ｓとの排他的論理和（EOR)により定義される。つ
まり、ｙ_i ∈Ｙ，ｇ_j ∈Ｇおよびｌ_jk∈Ｌ_j におけるエ
ラー関数Ｅは、それぞれ、 Ｅ（ｙ_i ）＝Ｆ（ｙ_i ） EOR Ｓ（ｙ_i ） （１≦ｉ≦ｎ） Ｅ（ｇ_i ）＝Ｆ（ｇ_i ） EOR Ｓ（ｇ_i ） （１≦ｊ≦ｔ） Ｅ（ｌ_jk）＝Ｆ（ｌ_jk） EOR Ｓ（ｌ_jk） （１≦ｋ≦ｕ） となる。

【００６４】ここで、仕様関数Ｓ（ｇ_i ）およびＳ（ｌ
_jk）は、以下のようにして計算される。 〔Ｓ（ｇ_i ）の計算〕：まず、Ｆ（ｇ_i ）を論理反転し
た場合の論理関数を論理関数計算手段１２によって仮に
計算し、この結果得られる各ＰＯの論理関数をｆ
（ｙ_i ）とし、 Ｈ（ｙ_i ）＝〔Ｈ（ｙ_i )¹, Ｈ（ｙ_i )², …，Ｈ（ｙ_i ) ^q 〕 Ｈ（ｙ_i ) ^q ＝＊ ，Ｆ（ｙ_i ) ^q ⊇ｆ（ｙ_i ) ^q の場合 ０ ，上記以外の場合 を求める。

【００６５】ただし、＊は不定値（Ｘ）である。また、
１≦ｑ≦２^m であり、Ｈ（ｙ_i ) ^qはＨ（ｙ_i ) の真理
値表のベクタ表現の第ｑ要素である。例えばｍ＝３なら
ば、その真理値表のベクタ表現は２³ の要素をもち、Ｈ
（ｙ_i ) ＝（０＊０＊０＊＊＊）の場合、Ｈ（ｙ_i )³＝
０である。Ｈ（ｙ_i ) ^q が０ならば、Ｆ（ｇ_j ）を論理
反転することによりＦ（ｙ_i ) ^q が変化することを意味
する。

【００６６】次に、 Ｋ＝ ∩ （Ｈ（ｙ_i ) EOR Ｅ（ｙ_i ) ） （１） for １≦ｉ≦ｎ を求める。ここで、演算∩は、１∩１＝１∩＊＝＊∩１
＝１，＊∩＊＝＊で、それ以外の場合は０となる演算で
ある。上記（１）式のＫはＦ（ｇ_j ）の論理反転により
修正できるエラー関数を表しており、ゲートｇ_j の仕様
関数Ｓは、 Ｓ（ｇ_j ）＝Ｆ（ｇ_j ） EOR Ｋ として求められる。

【００６７】〔Ｓ（ｌ_jk）の計算〕：仕様関数Ｓ
（ｇ_j ）が与えられた時、 Ｓ（ｌ_jk）＝Ｓ（ｇ_j ) □ （ ∨ （Ｆ（ｌ_jp））） for ｐ≠ｋ：１≦ｐ≦ｕにより求められる。ここで、演
算∨は、ゲートｇ_j の論理機能を表す二項演算（AND/OR
/NAND/NOR/EOR のつちのいずれか）である。また、演算
□は、ゲートｇ_j の論理機能毎に定義される二項演算で
あり、例えば、ＮＯＲゲートの場合には、次の条件１〜
条件３により決定され、その真理値表は、図６に示すご
とく定義される。他のゲートの場合の演算□についても
同様に定義することができる。

【００６８】＜条件１＞：Ｓ（ｇ_j ) ^q が０の場合、少
なくとも一つの入力ピンのＦ（ｌ_jk）^q は１でなければ
ならない。 ＜条件２＞：Ｓ（ｇ_j ) ^q が１の場合、全ての入力ピン
のＦ（ｌ_jk）^q は０でなければならない。 ＜条件３＞：Ｓ（ｇ_j ) ^q が＊の場合、全ての入力ピン
のＦ（ｌ_jk）^q は＊でよい。

【００６９】着目ゲートおよびその各入力ピンについて
の仕様関数Ｓを計算した後、ＰＯのエラーが最も減少
し、且つ、仕様関数Ｓの実現が最も容易である入力ピン
を選択し、その入力ピンのファンインについてのみエラ
ーを伝播していく。ＰＯのエラー減少度および仕様関数
Ｓの実現し易さは、エラー関数Ｅの複雑度により評価す
ることができる。

【００７０】エラー関数Ｅの複雑度は、３値二分決定グ
ラフで表現された関数について、次のようにして決定さ
れる（図１７〜図２２参照）。まず、二分決定グラフの
根節点から終端節点に向かって下位節点をトレースし
て、論理値１の終端節点、または、いかなる経路によっ
ても論理値０の終端節点に到達しない非終端節点のいず
れかに到達した場合には、そこに至る経路（１−パス）
の深さ（通過節点数）を、その節点の複雑度とする。論
理値０、または、Ｘの終端節点、または、いかなる経路
によっても論理値１の終端節点に到達しない非終端節点
のいずれかに到達した場合には、その複雑度を０とす
る。既に複雑度が決定された節点を下位節点、即ち０枝
節点および１枝節点としてもつ非終端節点の複雑度は、
０枝節点および１枝節点の複雑度を加算した値とする。
これにより、恒等的に０の関数の複雑度は０、恒等的に
１の関数の複雑度は１となり、深い１−パスが多い関数
ほど、その複雑度は大きくなる。

【００７１】エラー関数Ｅの複雑度によるＰＯのエラー
減少度の評価では、まず、着目ゲートｇ_j の着目入力ピ
ンｌ_jkについて、論理関数Ｆ（ｌ_jk）を仮に仕様関数Ｓ
（ｌ _jk）に修正した場合の仮論理関数を論理関数計算手
段１２により計算し、各ＰＯについて仮論理関数と仕様
関数Ｓ（ｙ_i ）との排他的論理和により仮エラー関数Ｎ
（ｙ_i ）を求める。

【００７２】ついで、各ＰＯのエラー関数Ｅ（ｙ_i ）と
仮エラー関数Ｎ（ｙ_i ）との関数複雑度の差を、全ての
ＰＯについて加算し、この結果を、論理関数Ｆ（ｌ_jk）
を仕様関数Ｓ（ｌ_jk）に修正した場合のＰＯのエラー減
少度とする。全てのｌ_jk∈Ｌ _j について同様にエラー減
少度を求める。エラー減少度が大きい程、より多くのエ
ラーを減少させることができるので、エラー減少度が最
大の入力ピンを選択する。エラー減少度が同じ入力ピン
が複数存在する場合には、エラー関数が簡単である程、
エラーの修正、即ち仕様関数の実現が容易であると考え
られるので、エラー関数の複雑度が小さい入力ピンを選
択するようにする。

【００７３】このようにして選択された入力ピンのファ
ンイン・ゲートについてのみエラーを伝播し、仕様関数
Ｓおよびエラー関数Ｅの計算を行なっていく。なお、エ
ラーの後方伝播経路上のゲートおよび選択された入力ピ
ンについては、図２３に示すごとく、ＰＯのエラー減少
度とエラー関数Ｅの複雑度とともに修正箇所候補表１４
０に登録していく。着目ゲートの各入力ピンについての
エラー減少度がいずれも負数の場合には、着目ゲートの
どの入力ピンの論理関数Ｆを仕様関数Ｓに修正しても、
ＰＯにおけるエラーを減少させることができないので、
その経路についてのエラーの後方伝播を終了する。

【００７４】エラー後方伝播手段１４において、前記
（１）式を用いて、論理関数不一致ＰＯ表１３０に登録
されている全てのＰＯから計算を開始することにより、
複数のエラーを同時に修正できる箇所が存在すれば、そ
の箇所を求めることができ、より少ない修正箇所での複
数エラーの修正が可能になる。次に、修正箇所決定手段
１５では、エラー後方伝播手段１４による処理の結果得
られた修正箇所候補表１４０に登録されているゲートお
よび入力ピンを、図２４に示すごとく、エラー減少度が
大きい順に並べる。同一のエラー減少度の候補が複数存
在する場合には、その候補自身のエラー関数の複雑度が
小さい順に並べる。さらに、エラー減少度およびエラー
関数の複雑度ともに同じ候補が複数存在する場合には、
入力ピンをゲートよりも上位にする。このように順序付
けることで、修正箇所および修正に要する追加ゲート数
をより少なくすることが可能になる。

【００７５】仕様関数実現手段１６では、まず、修正箇
所候補表１４０から最初の修正箇所候補を取り出し、そ
の仕様関数を実現する部分論理回路を、修正論理回路Ａ
Ｎ６に既存のゲートを用いて論理合成する。仕様関数を
実現する部分論理回路が複数得られた場合には、これら
のゲート数および最大／最小遅延時間を評価し、ゲート
数が最も少なく、修正前後の遅延時間の変動が最も小さ
くなる部分論理回路を選択する。

【００７６】ついで、仕様関数を実現する部分論理回路
の出力をその修正箇所に接続し、修正箇所における論理
関数を実現していた部分論理回路で不要となった部分を
削除する。取り出した修正箇所候補について、その仕様
関数を実現する部分論理回路の論理合成に失敗した場合
には、修正箇所決定手段で決定された順序に従い、次の
修正箇所候補についての論理合成を試みる。仕様関数実
現成功判定手段１６０により全ての修正箇所候補につい
ての論理合成に失敗したと判定された場合には、ＥＣ論
理合成が不可能なので、旧論理回路ＡＯ２をそのまま出
力して処理を終了する。

【００７７】最後に、仕様関数実現手段１６により論理
合成された、テクノロジ非依存の部分論理回路は、テク
ノロジ・マッピング手段１８によりテクノロジ依存の部
分論理回路に変換される。この結果得られる、エラーの
一部または全部が修正された修正論理回路ＡＮ６につい
て、不一致ＰＯ判定手段１３１により論理関数不一致Ｐ
Ｏ表１３０が空になったものと判定されるまで、論理関
数計算手段１２以降の処理を繰り返し実行する。

【００７８】次に、図７〜図２８を用いて第１実施形態
によるＥＣ論理合成の具体的な例を説明する。図７〜図
９は、対応関係抽出手段１１による処理の具体例を示す
ものであり、図７に示すような旧論理回路ＡＯ２および
図８に示すような新論理回路ＡＮ２から、ＰＩとＰＯに
ついて、ブロック名（ＣＫＴ，ＦＦ１〜ＦＦ３，Ｈ
１），ピン名（ｘ₁ 〜ｘ₁₁，ｙ₁ 〜ｙ₁₂）および旧／新
論理回路データを参照するためのレコード番号（ｏ₁ 〜
ｏ₂₅，ｎ₁ 〜ｎ₂₉）を取り出し、図９に示すような対応
関係表１１０を作成する。

【００７９】ｘ₉ のように２ビット以上の幅をもつピン
に対しては、そのビット番号を＜０＞，＜４＞のように
ピン名に付加し、各ビット番号毎に対応関係表１１０を
作成することで、ビット幅が変更された場合でも、ＰＩ
またはＰＯの補完が可能になる。なお、図７および図８
において、ＣＫＴはＥＣ論理合成対象の論理階層ブロッ
ク、ＦＦ１〜ＦＦ３はフリップフロップ、Ｈ１は下位レ
ベルの論理階層ブロックであり、ＣＯ１〜ＣＯ３および
ＣＮ１〜ＣＮ３はそれぞれ旧論理回路および新論理回路
に含まれるテクノロジ依存の組合せ論理回路である。

【００８０】図１０および図１１は、図７および図９に
対する、対応関係補完手段１１１による処理の具体例を
示すものである。図９において、ｘ₁₁とｘ₉ ＜４＞〜ｘ
₉ ＜７＞については新論理回路データレコード番号
ｎ₆ ，ｎ₂₃〜ｎ₂₆はあるが旧論理回路データレコード番
号がないので、図１０に示すように、旧論理回路データ
に対してこれらのピンを追加するとともに、図１１に示
すように、対応関係表１１０の旧論理回路データレコー
ド番号ｏ₂₆〜ｏ₃₀を設定する。

【００８１】また、図９において、ｙ₄ については旧論
理回路データレコード番号ｏ₉ はあるが新論理回路デー
タレコード番号がないので、図１０に示すように、旧論
理回路データのｙ₄ を削除するとともに、図１１に示す
ように、対応関係表１１０からも該当するデータを削除
する。以上の処理により、図７に示す旧論理回路ＡＯ２
は、図１０に示す修正論理回路ＡＮ６となり、図９に示
す対応関係表１１０は、図１１に示すように更新され
る。

【００８２】図１２および図１３（ａ），（ｂ）は、図
１０に示す組合せ論理回路ＣＯ１の一部であるＡＮＤゲ
ートｇ₁ およびＮＯＲゲートｇ₂ に対する論理関数計算
手段１２Ａによる処理の具体例を示すもので、図１３
（ａ），（ｂ）には、それぞれ、図１２に示す各ゲート
ｇ₁ およびｇ₂ の論理関数を、論理関数計算手段１２Ａ
により二分決定グラフで表現したものが図示されてい
る。

【００８３】また、図１４および図１５（ａ），（ｂ）
は、図８に示す組合せ論理回路ＣＮ１の一部であるＮＡ
ＮＤゲートＧ１およびＮＯＲゲートＧ２に対する論理関
数計算手段１２Ｂによる処理の具体例を示すもので、図
１５（ａ），（ｂ）には、それぞれ、図１２に示す各ゲ
ートＧ１およびＧ２の論理関数を、論理関数計算手段１
２Ｂにより二分決定グラフで表現したものが図示されて
いる。

【００８４】なお、図１２〜図１５に示す例では、説明
を簡単にするため、組合せ論理回路ＣＯ１におけるＡＮ
Ｄゲートｇ₁ が、組合せ論理回路ＣＮ１においてＮＡＮ
ＤゲートＧ１に修正されているだけで、これらの組合せ
論理回路ＣＯ１とＣＮ１とは構造的に類似しているが、
本発明においては、このような旧／新論理回路間の構造
的な類似性は必要ではない。

【００８５】図１６は、図１２〜図１５に示す論理関数
計算手段１２Ａ，１２Ｂによる処理の結果に対する、論
理検証手段１３による処理の具体例、即ち、論理検証手
段１３により得られた論理関数不一致ＰＯ表１３０の具
体例を示す図である。図１２に示すＮＯＲゲートｇ₂ お
よび図１４（ｂ）に示すＮＯＲゲートＧ２にそれぞれ接
続されるＰＯ、即ち出力ピンｙ₁₁における論理関数を表
す３値二分決定グラフが、それぞれ図１３（ｂ）および
図１５（ｂ）に示すように同形でないことから、図１６
に示すように、論理検証手段１３により、出力ピンｙ₁₁
およびそのレコード番号ｏ₂₄が論理関数不一致ＰＯ表１
３０に登録される。

【００８６】図１７〜図２３は、論理検証手段１３によ
り得られた論理関数不一致ＰＯ表１３０に登録されてい
る出力ピンｙ₁₁に対する、エラー後方伝播手段１４によ
る処理の具体例を示すものである。ここでは、出力ピン
ｙ₁₁が依存しているＰＩは入力ピンｘ₂ ，ｘ₃ およびｘ
₄の３つであるので、簡単のため、論理関数Ｆ，仕様関
数Ｓおよびエラー関数Ｅは、これら３変数ｘ₂ ，ｘ₃ お
よびｘ₄ の関数として扱い、文中では真理値表のベクタ
形式で表現する。図１３（ｂ）から、Ｆ（ｙ₁₁）＝（１
１１００００）となり、出力ピンｙ₁₁の仕様関数Ｓ（ｙ
₁₁）は、図１５（ｂ）におけるＦ（Ｇ２）に等しく、図
１７（ａ）に示すように、 Ｓ（ｙ₁₁）＝（０００１００００） となるので、出力ピンｙ₁₁のエラー関数Ｅ（ｙ₁₁）は、
図１７（ｂ）に示すように、 Ｅ（ｙ₁₁）＝（１１１１００００） となる。

【００８７】図１７（ｂ）に示すＥ（ｙ₁₁）の二分決定
グラフについて、根節点の０枝節点は、論理値１の終端
節点で、そこに至る深さは２なので、その複雑度は２で
あり、１枝節点は、論理値０の終端節点であり、その複
雑度は０であることから、根節点の複雑度はこれらの
和、即ち２となる。論理関数Ｆ（ｙ₁₁）を仕様関数Ｓ
（ｙ₁₁）で置き換えた場合には、出力ピンｙ₁₁における
エラーが全て修正されることは自明なので、そのエラー
減少度は２である。

【００８８】次に、出力ピンｙ₁₁のファンイン・ゲート
であるＮＯＲゲートｇ₂ について、Ｆ（ｇ₂ ）＝（１１
１０００００）を論理反転した関数ｆ（ｇ₂ ）＝（００
０１１１１１）で置き換えて論理関数を計算すると、ｆ
（ｙ₁₁）＝（０００１１１１１）となり、Ｈ（ｙ₁₁）＝
（００００００００）が得られる。ＮＯＲゲートｇ₂の
ファンアウトは出力ピンｙ１１だけであるので、前記
（１）式のＫは、Ｈ（ｙ ₁₁）とエラー関数Ｅ（ｙ₁₁）と
の排他的論理和により、 Ｋ＝（１１１１００００） となる。

【００８９】従って、ＮＯＲゲートｇ₂ の仕様関数Ｓ
（ｇ₂ ）は、Ｋと論理関数Ｆ（ｇ₂ ）との排他的論和に
より、 Ｓ（ｇ₂ ）＝（０００１００００） となり、ＮＯＲゲートｇ₂ のエラー関数Ｅ（ｇ₂ ）は、 Ｅ（ｇ₂ ）＝（１１１１００００） となる。

【００９０】結局、ＮＯＲゲートｇ₂ の仕様関数，エラ
ー関数，エラー減少度およびエラー関数の複雑度は、出
力ピンｙ₁₁についての仕様関数，エラー関数，エラー減
少度およびエラー関数の複雑度と同じになる。次に、Ｎ
ＯＲゲートｇ₂ の入力ピンｌ₂₁およびｌ₂₂の論理関数Ｆ
（ｌ₂₁）およびＦ（ｌ₂₂）は、それぞれ図１８（ａ），
（ｂ）に示すように、 Ｆ（ｌ₂₁）＝（００００１１１１） Ｆ（ｌ₂₂）＝（０００１０００１） である。これらの論理関数Ｆ（ｌ₂₁）およびＦ（ｌ₂₂）
と、前述したＳ（ｇ₂ ）＝（０００１００００）とにつ
いて図６の真理値表を参照することにより、ＮＯＲゲー
トｇ₂ の入力ピンｌ₂₁およびｌ₂₂の仕様関数Ｓ（ｌ₂₁）
およびＳ（ｌ₂₂）は、 Ｓ（ｌ₂₁）＝（１１１０１１１＊） Ｓ（ｌ₂₂）＝（１１１０＊＊＊＊） となる。

【００９１】従って、これらのエラー関数Ｅ（ｌ₂₁）お
よびＥ（ｌ₂₂）は、それぞれ図１９（ａ），（ｂ）に示
すように、 Ｅ（ｌ₂₁）＝（１１１００００＊） Ｅ（ｌ₂₂）＝（１１１１＊＊＊＊） となり、その複雑度は、それぞれ図２０（ａ），（ｂ）
に示すように、７および１となる。

【００９２】さらに、入力ピンｌ₂₁について、論理関数
Ｆ（ｌ₂₁）を仕様関数Ｓ（ｌ₂₁）に置き換えた場合の出
力ピンｙ₁₁の論理関数Ｆ１（ｙ₁₁）および仮エラー関数
Ｎ１（ｙ₁₁）は、それぞれ図２１（ａ），（ｂ）に示す
ように、 Ｆ１（ｙ₁₁）＝（００００００００） Ｎ１（ｙ₁₁）＝（０００１００００） となり、仮エラー関数Ｎ１（ｙ₁₁）の複雑度は、図２１
（ｂ）に示すように４となる。

【００９３】同様に、入力ピンｌ₂₂について、論理関数
Ｆ（ｌ₂₂）を仕様関数Ｓ（ｌ₂₂）に置き換えた場合の出
力ピンｙ₁₁の論理関数Ｆ２（ｙ₁₁）および仮エラー関数
Ｎ２（ｙ₁₁）は、それぞれ図２２（ａ），（ｂ）に示す
ように、 Ｆ２（ｙ₁₁）＝（０００１００００） Ｎ２（ｙ₁₁）＝（００００００００） となり、仮エラー関数Ｎ２（ｙ₁₁）の複雑度は、図２２
（ｂ）に示すように０となる。

【００９４】出力ピンｙ₁₁の元のエラー関数Ｅ（ｙ₁₁）
の複雑度２から、仮エラー関数Ｎ１（ｙ₁₁）およびＮ２
（ｙ₁₁）の複雑度を引いた値、即ち−２および２が、入
力ピンｌ₂₁およびｌ₂₂のエラー減少度となる。従って、
ＮＯＲゲートｇ₂ においては、エラー減少度が大きい入
力ピンｌ₂₂が選択される。さらに、入力ピンｌ₂₂のファ
ンイン・ゲートｇ₁ にエラーが伝播され、ＮＯＲゲート
ｇ₂ と同様に仕様関数およびエラー関数が計算されてい
く。

【００９５】以上のようなエラー後方伝播手段１４によ
る処理の結果、伝播経路上のゲートおよび入力ピンが、
エラー減少度およびエラー関数の複雑度とともに登録さ
れ、図２３に示すような修正箇所候補表１４０が得られ
る。図２４は、図２３に示すごとく得られた修正箇所候
補表１４０に対する、修正箇所決定手段１５による処理
の具体例であり、エラー減少度が大きく、エラー関数の
複雑度が小さい修正箇所から順に並べ換えられる。ＡＮ
Ｄゲートｇ₁ と入力ピンｌ₂₂、ＮＯＲゲートｇ₂ と出力
ピンｙ₁₁については、エラー減少度エラー関数の複雑度
が同じであるが、それぞれ入力ピンを優先するので、最
初の修正箇所候補は入力ピンｌ₂₂となる。

【００９６】図２５〜図２７は、図２４に示す最初の修
正箇所候補ｌ₂₂に対する、仕様関数実現手段１６による
処理の具体例を示すものである。図２５に示すような既
存のＰＩおよびゲートｇ₁ ，ｇ₂ を用い、仕様関数実現
手段１６によって、仕様関数Ｓ（ｌ₂₂）＝（１１１０＊
＊＊＊）を満たす新部分論理回路を論理合成した結果、
その新部分論理回路としては、図２６（ａ）に示すよう
なピンｘ₃ およびｘ₄を入力とするＮＡＮＤゲートと、
図２６（ｂ）に示すようなＡＮＤゲートｇ₁ の出力を入
力とするインバータとの２通りが得られる。この場合、
いずれも追加ゲート数は１なので、遅延時間の変動が小
さい方が仕様関数実現手段１６により選択される。

【００９７】例えば、２入力ＡＮＤゲート，２入力ＮＡ
ＮＤゲートおよびインバータの遅延時間が、それぞれ５
００ピコ秒，４００ピコ秒および２００ピコ秒だとする
と、入力ピンｌ₂₂における遅延時間の変動は、ＮＡＮＤ
ゲートの場合−１００ピコ秒、インバータの場合＋２０
０ピコ秒となるので、図２６（ａ）に示すＮＡＮＤゲー
トによる実現を選択し、図２７に示すように論理回路の
修正が行なわれる。そして、最終的には、このＮＡＮＤ
ゲートは、テクノロジ・マッピング手段１８によりテク
ノロジ依存のゲートに置換される。

【００９８】図２８は、第１実施形態における修正論理
回路データ（保存手段１７）を示すとともに、論理検証
手段１３による処理の結果、論理関数不一致ＰＯ表１３
０が空になった場合の、修正論理回路ＡＮ６に対する名
前付与手段１９による処理の具体例を示すものである。
図２７に示すような仕様関数実現手段１６による処理の
結果、修正論理回路データのレコード番号ｏ₃₅〜ｏ₃₈に
追加されたＮＡＮＤゲートに関連するレコードには、未
だ名前が付与されていないので、名前付与手段１９によ
り、既存の名前と重複しないように、例えば図２８に示
すごとく、ｌ_{20 1} ，ｌ₂₀₂ ，ｇ₂₀，ｇ_20out 等の名前が
新たに付与される。なお、レコード番号ｏ₃₁〜ｏ₃₄（名
前データｌ₁₁，ｌ₁₂，ｇ₁ ，ｇ_1out）については論理関
数不一致ＰＯ表１３０から削除する。

【００９９】このように、本発明の第１実施形態のＥＣ
論理合成システム１０によれば、仕様変更（または論理
設計誤りの修正）のための論理回路修正が自動的に行な
われるほか、新／旧論理回路に対して直接的に配置／配
線ＥＣ処理を適用できるようになるので、その論理回路
修正に伴う論理設計から実装設計までのターン・アラウ
ンド時間、引いてはＬＳＩ等の設計対象の設計期間を大
幅に短縮することができるのである。

【０１００】このとき、仕様関数実現手段１６におい
て、ゲート数の増分や遅延時間の変動の大きさをコスト
として評価しながら、新部分論理回路を論理合成するこ
とにより、修正による追加ゲート数をできる限り少なく
できるとともに、修正による遅延時間の変動をできる限
り小さくできる。また、新論理回路ＡＮ２と旧論理回路
ＡＯ２との間で対応関係を得ることのできないＰＩまた
はＰＯが存在する場合、これらのＰＩまたはＰＯを、対
応関係補完手段１１１により旧論理回路ＡＯ２に対して
補完することにより、ＰＩまたはＰＯの追加，削除やビ
ット幅変更を含む修正を容易に行なうことができる。

【０１０１】さらに、前記（１）式を用いて、仕様関数
およびエラー関数を、修正論理回路ＡＮ６についてのエ
ラー関数が０でない全てのＰＯから同時に計算すること
により、複数のＰＯエラー修正を同時に行なえ、より効
率的な処理を実現できる。またさらに、旧論理回路ＡＯ
２のうち修正対象とならない部分の構造の表現データ
に、ゲート，ピンまたはネットに既に付与されている名
前が保存されるとともに、名前付与手段１９により、新
たに追加されたゲート，ピンまたはネットについてのみ
名前が付与されるので、旧論理回路ＡＯ２に既存で修正
不要なゲート，ピンまたはネットの名前を保存すること
が可能になるとともに、その保存された名前によって、
新／旧論理回路に対して配置／配線ＥＣ処理を直接的に
且つより容易に適用することができる。

【０１０２】（ｂ）第２実施形態の説明 図２９は、本発明の第２実施形態としてのエンジニアリ
ング・チェンジ論理合成システムを適用される、最大／
最小遅延時間エラー解消処理の流れを説明するための図
である。旧論理回路ＡＯ２に対して最大／最小遅延時間
エラー解消を行なう場合、第２実施形態では、図２９に
示す手順で処理を実行する。

【０１０３】つまり、この図２９に示すように、図３１
に示した従来処理と同様にして旧配置／配線結果ＡＯ３
を得た後に、タイミング評価により最大／最小遅延時間
エラーが判明すると（ステップＳ６でＮＧ判定の場
合）、本実施形態では、旧論理回路ＡＯ２を入力とし、
エラーを解消するための新たな制約条件を与えて、図３
０にて後述するＥＣ論理合成システム２０によるＥＣ論
理合成処理を行ない（ステップＳ２１）、修正論理回路
ＡＮ８を得た後、その修正論理回路ＡＮ８と旧配置／配
線結果ＡＯ３とに基づいて、既知の配置／配線ＥＣ処理
を実行し（ステップＳ２２）、修正配置／配線結果ＡＮ
９を得ている。

【０１０４】そして、その新配置／配線結果ＡＮ９につ
いてタイミング評価を行ないＯＫであれば（ステップＳ
６でＯＫ判定の場合）、処理を終了する一方、ＮＧであ
れば再度ステップＳ２１に戻って同様の処理を繰り返し
行なっている。次に、ステップＳ２１のＥＣ論理合成処
理を行なうＥＣ論理合成システム２０の構成およびその
動作を図３０に従って説明する。なお、図３０は、本発
明の第２実施形態としてのＥＣ論理合成システム２０の
構成と本システム２０による処理の流れとを同時に示す
図である。また、これらの図２０中、図１，図２，図
４，図５にて既述の符号と同一の部分はほぼ同一の部分
を示している。

【０１０５】図３０に示すように、第２実施形態のエン
ジニアリング・チェンジ論理合成システム２０は、遅延
時間計算手段２１，遅延時間余裕値計算手段２２，遅延
時間エラー判定手段２２０，クリティカル・パス検出手
段２３，クリティカル・パス順序設定手段２４，回路変
更手段２５，保存手段２６，許容関数実現成功判定手段
２７，テクノロジ・マッピング手段１８および名前付与
手段２８により構成されている。なお、第１実施形態と
同様、実際には、これらの各手段（保存手段２６を除
く）は、コンピュータにおいてソフトウエアとして実現
されるとともに、保存手段２６や遅延時間制約条件１３
２等は、コンピュータを構成するＲＡＭ等の記憶部に保
持される。

【０１０６】ここで、遅延時間計算手段２１は、第１実
施形態と同様、旧論理回路ＡＯ２についてＰＩおよびＰ
Ｏに対して与えられた遅延時間制約条件を参照し、任意
の経路の最大／最小遅延時間を計算するものである。遅
延時間余裕値計算手段２２は、第１実施形態と同様、旧
論理回路ＡＯ２についてＰＩおよびＰＯに対して与えら
れた遅延時間制約条件を参照するとともに、遅延時間計
算手段２１による計算結果に基づいて、任意の経路の最
大／最小遅延時間余裕値（スラック値）およびその積算
値である最大／最小積算余裕値（積算スラック値）を計
算するものである。

【０１０７】遅延時間エラー判定手段２２０は、遅延時
間計算手段２１および遅延時間余裕値計算手段２２によ
り計算された各値を参照し、遅延時間エラーが発生して
るか否かを判定するもので、この遅延時間エラー判定手
段２２０により遅延時間エラーが発生していないと判定
された場合には、これ以上修正を行なう必要がないの
で、後述するごとく、名前付与手段１９により、修正論
理回路ＡＮ８中の、名前が付与されていないゲートおよ
びネットについてのみ新たに名前を付与してから、処理
を終了して、最終的に得られた修正論理回路ＡＮ８を出
力する。

【０１０８】これに対し、遅延時間エラー判定手段２２
０により遅延時間エラーが発生していると判定された場
合には、クリティカル・パス検出手段２３による処理へ
移行する。クリティカル・パス検出手段２３は、遅延時
間余裕値計算手段２２により計算された最大／最小遅延
時間余裕値に基づいて、クリティカル・パスを検出する
ものである。

【０１０９】クリティカル・パス順序設定手段２４は、
遅延時間余裕値計算手段２２により計算された最大／最
小積算余裕値に基づいて、クリティカル・パス検出手段
２３により検出されたクリティカル・パス上のゲートお
よび入力ピンを、より多くの遅延時間エラーを改善でき
るものから順に順序付けるものである。回路変更手段２
５は、クリティカル・パス順序設定手段２４により決定
された順序に基づいて旧論理回路に対する修正変更を行
なうものである。

【０１１０】この回路変更手段２５は、クリティカル・
パスの遅延時間を改善するために、最大遅延時間エラー
に際しては、クリティカル・パス順序設定手段２４によ
り決定された順序に基づいてクリティカル・パス上の接
続を削除してその削除部分に削除したものよりも遅延時
間の小さいピン等を接続するものであり、また複数ファ
ンアウトのピンの場合にはファンアウト数を削減する等
の回路変換を、例えばトランスダクション法（Saburo M
UROGA, et al.,"The Transduction Method-Design of L
ogic Networks Based on Permissible Functions", IEE
E Trans. Comput., vol.C-38, pp.1404-1424, Oct. 198
9 参照）の回路変換技法を仕様して代替回路を生成する
ようになっている（特開平５−１５１３１０号公報に開
示された論理回路最適化処理方式参照）。

【０１１１】一方、回路変更手段２５は、最小遅延時間
エラーに際しては、クリティカル・パス順序設定手段２
４により決定された順序に基づいてクリティカル・パス
上に遅延バッファの挿入等を行なうものでもある。そし
て、本実施形態の回路変更手段２５は、論理関数計算手
段２５Ａ，許容関数計算手段２５Ｂおよび許容関数実現
手段２５Ｃにより構成されている。

【０１１２】論理関数計算手段２５Ａは、上述のような
機能を実現すべく、旧論理回路ＡＯ２について、ＰＩ，
ゲートの入出力ピンおよびＰＯの各ピンにおいて実現さ
れている論理関数を計算するものである。許容関数計算
手段２５Ｂは、遅延時間計算手段２１および遅延時間余
裕値計算手段２２により計算された各値と、論理関数計
算手段２５Ａにより計算された論理関数と、クリティカ
ル・パス順序設定手段２４により決定された順序とを参
照しながら、最大遅延時間エラーもしくは最小遅延時間
エラーを解消するために、旧論理回路ＡＯ２について、
ＰＩ，ゲートの入出力ピンおよびＰＯの許容関数を計算
するものである。

【０１１３】許容関数実現手段２５Ｃは、修正変更箇所
における許容関数を実現する新部分論理回路を、旧論理
回路ＡＯ２中に論理合成するものである。そして、許容
関数実現成功判定手段２７は、許容関数実現手段２５に
より修正変更箇所候補についての論理合成に成功したか
否かを判定するもので、成功したと判定した場合には、
次のテクノロジ・マッピング手段１８による処理へ移行
する一方、クリティカル・パス順序設定手段２４により
順序付けられた全ての修正変更箇所候補についての論理
合成に失敗したと判定した場合には、ＥＣ論理合成が不
可能なので、旧論理回路ＡＯ２をそのまま出力して処理
を終了する。

【０１１４】テクノロジ・マッピング手段１８は、許容
関数実現手段２５Ａにより得られたテクノロジに非依存
の新部分論理回路（ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ等
のプリミティブな論理ゲート表現）を、テクノロジに依
存する新部分論理回路（セル）に変換するものである。
保存手段２６は、回路変更手段２５およびテクノロジ・
マッピング手段１８により得られた修正論理回路ＡＮ８
に関するデータを保持しうるもので、旧論理回路ＡＯ２
のうち回路変更手段２５による修正変更対象とならない
部分の構造を保存するとともに、その構造の表現データ
に、ゲート，ピンまたはネットに既に付与されている名
前を付加して、その名前を保存するものである。

【０１１５】また、本実施形態でも、第１実施形態の名
前付与手段１９と同様、回路変更手段２５による旧論理
回路ＡＯ２に対する修正変更に伴って新たに追加された
ゲート，ピンまたはネットに対して新たに名前を付与す
る名前付与手段２８がそなえられており、この名前付与
手段１９により付与された名前は、保存手段１７に修正
論理回路データとして追加されるようになっている。

【０１１６】上述のごとく構成された本発明の第２実施
形態のＥＣ論理合成システム２０では、旧論理回路ＡＯ
２に対して、最大／最小遅延時間エラーの解消に伴う論
理回路修正（ＥＣ論理合成）も自動的に行なうことがで
きる。特に、この第２実施形態では、特開平５−１５１
３１０号公報に開示された技術では最大遅延時間エラー
についてのみ解消しているが、最小遅延時間エラーにつ
いても遅延バッファの挿入等により改善可能になる。

【０１１７】また、名前付与手段１９を有することによ
り、遅延時間エラー解消のための修正が行なわれなかっ
たゲートおよびネットの名前を、できる限り保存手段２
６に保存することができる。このように、本発明の第２
実施形態のエンジニアリング・チェンジ論理合成システ
ム２０によれば、旧論理回路ＡＯ２に対して最大／最小
遅延時間エラーの解消に伴う論理回路修正を自動的に行
なうことができるほか、旧論理回路ＡＯ２に既存で修正
変更不要なゲート，ピンまたはネットの名前が保存され
新／旧論理回路に対して配置／配線ＥＣ処理を直接的に
適用できるので、第１実施形態と同様に、その論理回路
修正に伴う論理設計から実装設計までのターン・アラウ
ンド時間、引いてはＬＳＩ等の設計対象の設計期間を大
幅に短縮できるのである。

【０１１８】

【発明の効果】以上詳述したように、第１の発明のエン
ジニアリング・チェンジ論理合成システムによれば、論
理関数，仕様関数およびエラー関数が、既に公知の論理
値０，１およびＸの３値二分決定グラフで表現され、エ
ラー関数に関する二分決定グラフの複雑度に基づいて旧
論理回路中の適切な修正箇所が求められ、仕様変更（論
理設計誤りの修正を含む）のための論理回路修正が自動
的に行なわれるほか、新／旧論理回路に対して直接的に
配置／配線ＥＣ処理を適用でき、その論理回路修正に伴
う論理設計から実装設計までのターン・アラウンド時
間、引いてはＬＳＩ等の設計対象の設計期間を大幅に短
縮できる効果がある（請求項１）。

【０１１９】なお、ゲート数の増分をコストとして評価
しながら新部分論理回路を論理合成することにより、旧
論理回路に対する修正による追加ゲート数をできる限り
少なくできる（請求項２）。また、遅延時間の変動の大
きさをコストとして評価しながら新部分論理回路を論理
合成することにより、旧論理回路の修正による遅延時間
の変動をできる限り小さくできる（請求項３）。

【０１２０】さらに、新論理回路と旧論理回路との間で
対応関係を得ることのできないＰＩまたはＰＯが存在す
る場合、これらのＰＩまたはＰＯを旧論理回路に対して
補完することにより、ＰＩまたはＰＯの追加，削除やビ
ット幅変更を含む修正を容易に行なうことができる（請
求項４）。また、仕様関数およびエラー関数を、旧論理
回路についてのエラー関数が０でない全てのＰＯから同
時に計算することにより、複数のＰＯエラー修正を同時
に行なえ、より効率的な処理を実現できる（請求項
５）。

【０１２１】さらに、旧論理回路のうち修正対象となら
ない部分の構造の表現データに、ゲート，ピンまたはネ
ットに既に付与されている名前が保存されるとともに、
修正により追加されたゲート，ピンまたはネットについ
てのみ新たに名前が付与されるので、旧論理回路に既存
で修正不要なゲート，ピンまたはネットの名前を保存す
ることが可能になるとともに、その保存された名前によ
って、新／旧論理回路に対して配置／配線ＥＣ処理を直
接的に且つより容易に適用することができる（請求項
６）。

【０１２２】一方、第２の発明のエンジニアリング・チ
ェンジ論理合成システムによれば、旧論理回路に対して
最大／最小遅延時間エラーの解消に伴う論理回路修正を
自動的に行なうことができるほか、旧論理回路に既存で
修正変更不要なゲート，ピンまたはネットの名前が保存
され新／旧論理回路に対して配置／配線ＥＣ処理を直接
的に適用できるので、その論理回路修正に伴う論理設計
から実装設計までのターン・アラウンド時間、引いては
ＬＳＩ等の設計対象の設計期間を大幅に短縮できる効果
がある（請求項７）。

【０１２３】なお、修正変更に伴って追加されたゲー
ト，ピンまたはネットについてのみ新たに名前が付与さ
れるので、旧論理回路に既存で修正不要なゲート，ピン
またはネットの名前を保存することが可能になる（請求
項８）。

【図面の簡単な説明】

【図１】第１の発明の原理ブロック図である。

【図２】第２の発明の原理ブロック図である。

【図３】本発明の第１実施形態としてのエンジニアリン
グ・チェンジ論理合成システムを適用される、仕様変更
処理の流れを説明するための図である。

【図４】本発明の第１実施形態としてのエンジニアリン
グ・チェンジ論理合成システムの構成と本システムによ
る処理の流れとを同時に示す図である。

【図５】本発明の第１実施形態としてのエンジニアリン
グ・チェンジ論理合成システムの構成と本システムによ
る処理の流れとを同時に示す図である。

【図６】仕様関数の真理値表の例（ＮＯＲゲートの場
合）を示す図である。

【図７】旧論理回路の具体例を示す図である。

【図８】新論理回路の具体例を示す図である。

【図９】第１実施形態の対応関係抽出手段により、図７
に示す旧論理回路および図８に示す新論理回路から抽出
された対応関係表の具体例を示す図である。

【図１０】第１実施形態の対応関係補完手段により、図
７に示す旧論理回路および図８に示す新論理回路から得
られた修正論理回路の具体例を示す図である。

【図１１】第１実施形態の対応関係補完手段により更新
された対応関係表の具体例を示す図である。

【図１２】図１０に示す修正論理回路の要部（組合せ論
理回路）の具体例を示す図である。

【図１３】（ａ），（ｂ）は図１２に示す各ゲートの論
理関数を二分決定グラフにより示す図である。

【図１４】図８に示す新論理回路の要部（組合せ論理回
路）の具体例を示す図である。

【図１５】（ａ），（ｂ）は図１４に示す各ゲートの論
理関数を二分決定グラフにより示す図である。

【図１６】第１実施形態の論理検証手段により得られた
論理関数不一致ＰＯ表の具体例を示す図である。

【図１７】（ａ），（ｂ）はそれぞれ図１２に示すＮＯ
Ｒゲートの出力ピンにおける仕様関数とエラー関数およ
びその複雑度とを二分決定グラフにより示す図である。

【図１８】（ａ），（ｂ）はそれぞれ図１２に示すＮＯ
Ｒゲートの入力ピンの論理関数を二分決定グラフにより
示す図である。

【図１９】（ａ），（ｂ）はそれぞれ図１２に示すＮＯ
Ｒゲートの入力ピンの仕様関数を二分決定グラフにより
示す図である。

【図２０】（ａ），（ｂ）はそれぞれ図１２に示すＮＯ
Ｒゲートの入力ピンのエラー関数およびその複雑度を二
分決定グラフにより示す図である。

【図２１】（ａ），（ｂ）はそれぞれ図１２に示すＮＯ
Ｒゲートの出力ピンの論理関数と仮エラー関数およびそ
の複雑度とを二分決定グラフにより示す図である。

【図２２】（ａ），（ｂ）はそれぞれ図１２に示すＮＯ
Ｒゲートの出力ピンの論理関数と仮エラー関数およびそ
の複雑度とを二分決定グラフにより示す図である。

【図２３】第１実施形態のエラー後方伝播手段により得
られた修正箇所候補表の具体例を示す図である。

【図２４】第１実施形態の修正箇所決定手段により更新
された修正箇所候補表（修正箇所決定結果）の具体例を
示す図である。

【図２５】図１０に示す修正論理回路の要部（組合せ論
理回路）の具体例を示す図である。

【図２６】（ａ），（ｂ）はそれぞれ修正箇所における
所定の仕様関数を実現する部分論理回路の具体例を示す
図である。

【図２７】図２５に示す回路対して図２６（ａ）に示す
部分論理回路による修正を施した結果を示す図である。

【図２８】第１実施形態における修正論理回路データ
（保存手段）を示すとともに、名前付与手段の動作を説
明するための図である。

【図２９】本発明の第２実施形態としてのエンジニアリ
ング・チェンジ論理合成システムを適用される、最大／
最小遅延時間エラー解消処理の流れを説明するための図
である。

【図３０】本発明の第２実施形態としてのエンジニアリ
ング・チェンジ論理合成システムの構成と本システムに
よる処理の流れとを同時に示す図である。

【図３１】従来の処理手順（仕様変更に際し論理合成か
らやり直す場合）を説明するための図である。

【図３２】従来の処理手順（仕様変更に際し論理回路を
人手で修正する場合）を説明するための図である。

【図３３】従来の処理手順（最大／最小遅延時間エラー
解消に際し論理合成からやり直す場合）を説明するため
の図である。

【図３４】従来の処理手順（最大／最小遅延時間エラー
解消に際し論理回路を人手で修正する場合）を説明する
ための図である。

【符号の説明】 １，２，１０ エンジニアリング・チェンジ（ＥＣ）論
理合成システム １１ 対応関係抽出手段 １１０ 対応関係表 １１１ 対応関係補完手段 １２，１２Ａ，１２Ｂ 論理関数計算手段 １３ 論理検証手段 １３０ 論理関数不一致ＰＯ表 １３１ 不一致ＰＯ判定手段 １３２ 遅延時間制約条件 １４ エラー後方伝播手段 １４０ 修正箇所候補表 １５ 修正箇所決定手段 １６ 仕様関数実現手段 １６０ 仕様関数実現成功判定手段 １７ 保存手段 １８ テクノロジ・マッピング手段 １９ 名前付与手段 ２０ エンジニアリング・チェンジ（ＥＣ）論理合成シ
ステム ２１ 遅延時間計算手段 ２２ 遅延時間余裕値計算手段 ２２０ 遅延時間エラー判定手段 ２３ クリティカル・パス検出手段 ２４ クリティカル・パス順序設定手段 ２５ 回路変更手段 ２５Ａ 論理関数計算手段 ２５Ｂ 許容関数計算手段 ２５Ｃ 許容関数実現手段 ２６ 保存手段 ２７ 許容関数実現成功判定手段 ２８ 名前付与手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 所定の仕様記述に基づいて論理合成され
   た論理回路（以下、旧論理回路という）と前記所定の仕
   様記述に変更を施した新仕様記述に基づいて論理合成さ
   れた論理回路（以下、新論理回路という）との間で、外
   部入力ピン，記憶素子からの出力ピンおよび下位レベル
   の論理階層ブロックからの出力ピン〔以下、これらのピ
   ンをＰＩ（Primary Input)と総称する〕、並びに、外部
   出力ピン，記憶素子への入力ピンおよび下位レベルの論
   理階層ブロックへの入力ピン〔以下、これらのピンをＰ
   Ｏ（Primary Output）と総称する〕の対応関係を抽出す
   るための対応関係抽出手段と、 該新論理回路と該旧論理回路とのそれぞれについて、該
   ＰＩ，ゲートの入出力ピンおよび該ＰＯの各ピンにおい
   て実現されている論理関数を計算する論理関数計算手段
   と、 該論理関数計算手段により計算された該新論理回路のＰ
   Ｏについての論理関数と該論理関数計算手段により計算
   された該旧論理回路のＰＯについての論理関数との等価
   性を、該対応関係抽出手段により抽出された対応関係に
   従って判定する論理検証手段と、 該論理検証手段による判定の結果、該新論理回路と該旧
   論理回路との間で対応関係にある各ＰＯにおいて実現さ
   れている各論理関数が異なる場合、該旧論理回路のＰＯ
   で実現されている論理関数を、該新論理関数の対応する
   ＰＯで実現されている論理関数に一致させるために、該
   旧論理回路の該ＰＩ，該ゲートの入出力ピンおよび該Ｐ
   Ｏの各ピンで実現されるべき論理関数（以下、仕様関数
   という）と、該仕様関数と実際に実現されている論理関
   数との排他的論理和（以下、エラー関数という）とを、
   該旧論理回路のＰＯから後方（該外部入力ピン側）へ向
   かって探索しながら計算するエラー後方伝播手段と、 該エラー後方伝播手段による探索結果に基づいて該旧論
   理回路における修正箇所を決定する修正箇所決定手段
   と、 該修正箇所決定手段により決定された修正箇所における
   前記仕様関数を実現する新部分論理回路を該旧論理回路
   中に論理合成する仕様関数実現手段と、 該旧論理回路のうち修正対象とならない部分の構造を保
   存する保存手段とをそなえ、 該エラー後方伝播手段が、実際に実現されている論理関
   数，該仕様関数および該エラー関数を、それぞれ論理値
   ０，１および不定値を対象とする３値二分決定グラフと
   して表現し、該エラー関数に関する３値二分決定グラフ
   の複雑度に基づいて該旧論理回路中での修正箇所候補を
   求め、 該修正箇所決定手段が、該エラー後方伝播手段により求
   められた該修正箇所候補から、該旧論理回路における適
   切な修正箇所を決定することを特徴とする、エンジニア
   リング・チェンジ論理合成システム。
2. 【請求項２】 該仕様関数実現手段が、ゲート数の増分
   をコストとして評価しながら該新部分論理回路を論理合
   成することを特徴とする、請求項１記載のエンジニアリ
   ング・チェンジ論理合成システム。
3. 【請求項３】 テクノロジに依存する論理回路につい
   て、該ＰＩおよび該ＰＯに対して与えられた遅延時間制
   約条件を参照し、任意の経路の最大／最小遅延時間を計
   算する遅延時間計算手段をそなえ、 該仕様関数実現手段が、該遅延時間計算手段により計算
   された遅延時間の変動の大きさをコストとして評価しな
   がら該新部分論理回路を論理合成することを特徴とす
   る、請求項１記載のエンジニアリング・チェンジ論理合
   成システム。
4. 【請求項４】 該対応関係抽出手段により該新論理回路
   と該旧論理回路との間で対応関係を得ることのできない
   ＰＩまたはＰＯが存在する場合、これらのＰＩまたはＰ
   Ｏを該旧論理回路に対して補完し、修正論理回路として
   出力する対応関係補完手段をそなえ、 該対応関係補完手段により得られた修正論理回路が、該
   論理関数計算手段，該論理検証手段，該エラー後方伝播
   手段，該修正箇所決定手段および該仕様関数実現手段に
   おける該旧論理回路として扱われることを特徴とする、
   請求項１記載のエンジニアリング・チェンジ論理合成シ
   ステム。
5. 【請求項５】 該エラー後方伝播手段が、該仕様関数お
   よび該エラー関数を、該旧論理回路についての該エラー
   関数が０でない全てのＰＯから同時に計算することを特
   徴とする、請求項１記載のエンジニアリング・チェンジ
   論理合成システム。
6. 【請求項６】 該保存手段が、該旧論理回路のうち修正
   対象とならない部分の構造の表現データに、ゲート，ピ
   ンまたはネットに既に付与されている名前を付加して、
   該名前を保存し、 前記新仕様記述に応じた修正によって新たに追加された
   ゲート，ピンまたはネットに対して新たに名前を付与す
   る名前付与手段をそなえたことを特徴とする、請求項１
   記載のエンジニアリング・チェンジ論理合成システム。
7. 【請求項７】 所定の仕様記述に基づいて論理合成され
   た論理回路（以下、旧論理回路という）について、外部
   入力ピン，記憶素子からの出力ピンおよび下位レベルの
   論理階層ブロックからの出力ピン〔以下、これらのピン
   をＰＩ（Primary Input)と総称する〕、並びに、外部出
   力ピン，記憶素子への入力ピンおよび下位レベルの論理
   階層ブロックへの入力ピン〔以下、これらのピンをＰＯ
   （Primary Output）と総称する〕に対して与えられた遅
   延時間制約条件を参照し、任意の経路の最大／最小遅延
   時間を計算する遅延時間計算手段と、 該旧論理回路について、該ＰＩおよび該ＰＯに対して与
   えられた遅延時間制約条件を参照するとともに、該遅延
   時間計算手段による計算結果に基づいて、任意の経路の
   最大／最小遅延時間余裕値およびその積算値である最大
   ／最小積算余裕値を計算する遅延時間余裕値計算手段
   と、 該遅延時間余裕値計算手段により計算された最大／最小
   遅延時間余裕値に基づいて、クリティカル・パスを検出
   するクリティカル・パス検出手段と、 該遅延時間余裕値計算手段により計算された最大／最小
   積算余裕値に基づいて、該クリティカル・パス検出手段
   により検出されたクリティカル・パス上のゲートおよび
   入力ピンを、より多くの遅延時間エラーを改善できるも
   のから順に順序付けるためのクリティカル・パス順序設
   定手段と、 該クリティカル・パス順序設定手段により決定された順
   序に基づいて、該旧論理回路に対する修正変更を行なう
   回路変更手段と、 該旧論理回路のうち該回路変更手段による修正変更対象
   とならない部分の構造を保存するとともに、当該構造の
   表現データに、ゲート，ピンまたはネットに既に付与さ
   れている名前を付加して該名前を保存する保存手段とを
   そなえたことを特徴とする、エンジニアリング・チェン
   ジ論理合成システム。
8. 【請求項８】 該回路変更手段による該旧論理回路に対
   する修正変更に伴って新たに追加されたゲート，ピンま
   たはネットに対して新たに名前を付与する名前付与手段
   をそなえたことを特徴とする、請求項７記載のエンジニ
   アリング・チェンジ論理合成システム。