JPH09129877A - Manufacture of semiconductor device, manufacture of insulated gate semiconductor device, and insulated gate semiconductor device - Google Patents

Manufacture of semiconductor device, manufacture of insulated gate semiconductor device, and insulated gate semiconductor device

Info

Publication number
JPH09129877A
JPH09129877A JP30506695A JP30506695A JPH09129877A JP H09129877 A JPH09129877 A JP H09129877A JP 30506695 A JP30506695 A JP 30506695A JP 30506695 A JP30506695 A JP 30506695A JP H09129877 A JPH09129877 A JP H09129877A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
film
layer
semiconductor
surface
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP30506695A
Other languages
Japanese (ja)
Inventor
Takashi Suzuki
Tsutomu Uesugi
勉 上杉
隆司 鈴木
Original Assignee
Toyota Central Res & Dev Lab Inc
株式会社豊田中央研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PROBLEM TO BE SOLVED: To form a source contact region in a self-matching manner without using photolithography, and realize a high level of integration.
SOLUTION: By using a first film 12 which was used for forming a trench, a second film 14 covering the trench surface is formed. By etching back the whole surfaces of the first film 12 and the second film 14, and using the difference of the etching rate, only the first film 12 is eliminated, and a contact hole is automatically formed adjacently to the trench. Since the contact hole is formed in an self-matching manner, working precision of the minimum pattern size in photolithography can be realized. As to the second film 14, sufficient film thickness for functioning as an interlayer insulating film can be ensured. The first film 12 and the second film 14 are positioned above the semiconductor substrate surface, so that the stress at the time of film formation and its working is not applied to the semiconductor substrate.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置に関する。 TECHNICAL FIELD The present invention relates to a method of manufacturing a semiconductor device, a manufacturing method and an insulated gate semiconductor device of an insulated gate semiconductor device.

【0002】本発明は、U溝を用いた、きわめて微細な縦型のMOSトランジスタやIGBT(Insulat [0002] The present invention, using a U-groove, very fine vertical MOS transistor or IGBT (Insulat
ed Gate Bipolar Transisto ed Gate Bipolar Transisto
r)の製造に適用できる。 It can be applied to the production of r).

【0003】 [0003]

【背景技術】縦型MOSトランジスタやIGBTは、高い駆動能力を備え、かつ基板上の占有面積が少なく高集積度が得られやすいという点で、今後とも期待できるデバイスの1つであり、さらなるデバイスの微細化を図るべく研究がなされている。 BACKGROUND ART vertical MOS transistor or IGBT has a high driving capability, and in that the area occupied on the substrate is small high density can be easily obtained, one of the devices that can be expected in the future, a further device studies have been made to achieve miniaturization.

【0004】図37〜図45を用いて、本発明前に本願発明者によって検討された、U溝を用いた縦型MOSトランジスタ(以下、UMOSトランジスタという)の製造プロセスについて簡単に説明する。 [0004] with reference to FIGS. 37 to 45 were examined by the present inventors prior to the present invention, a vertical type MOS transistor using the U-groove (hereinafter, referred UMOS transistor) will be briefly described manufacturing process. 図37〜図45は各工程におけるデバイスの断面構造を示している。 FIGS. 37 45 show the sectional structure of a device in each step.

【0005】まず、図37に示すように、n+ 50 [0005] First, as shown in FIG. 37, n + layer 50
0,n -層510を有する半導体基板の表面に酸化膜5 0, n - oxide film 5 on the surface of a semiconductor substrate having a layer 510
40を形成し、続いて、イオン注入による不純物導入と熱処理により、ボディp層520およびソース層530 40 was formed, followed by impurity introduction and heat treatment by ion implantation, the body p layer 520 and the source layer 530
を順次に形成する。 They are sequentially formed.

【0006】次に、図38に示すように、トレンチ加工時のエッチング防止マスクとしてCVD−SiOx膜5 [0006] Next, as shown in FIG. 38, CVD-SiOx film 5 as an etching prevention mask during the trench processing
50を成膜する。 The formation of the 50.

【0007】次に、図39に示すように、フォトリソグラフィ技術を用いてCVD−SiOx膜をパターニングすることにより、開口部560を形成する。 [0007] Next, as shown in FIG. 39, by patterning the CVD-SiOx film by photolithography to form an opening 560.

【0008】その後、図40に示すように、RIE(リアクティブイオンエッチング)によりシリコン基板をエッチングしてトレンチ570を形成する。 [0008] Thereafter, as shown in FIG. 40, the silicon substrate is etched to form a trench 570 by RIE (reactive ion etching).

【0009】次に、図41に示すように、トレンチの内壁面を熱酸化してゲート酸化膜580を形成し、その後不純物をドープしたポリシリコン膜580を成形し、R [0009] Next, as shown in FIG. 41, the inner wall surface of the trench is thermally oxidized to form a gate oxide film 580, by molding the subsequent polysilicon film 580 with an impurity doped, R
IEによるドープドポリシリコンのエッチングとCVD Etching and CVD of doped polysilicon by IE
−SiOx膜を除去することにより、ドープドポリシリコン層580をトレンチ内に埋め込む。 By removing the -SiOx film, embedding doped polysilicon layer 580 in the trench.

【0010】次に、図42に示すように、CVD法により層間絶縁膜590を形成する。 [0010] Next, as shown in FIG. 42, an interlayer insulating film 590 by the CVD method.

【0011】次に、図43に示すように、フォトレジスト600をパターニングする。 [0011] Next, as shown in FIG. 43, patterning the photoresist 600.

【0012】次に、図44に示すように、RIEによる層間絶縁膜590の加工によりソースコンタクトを形成し、続いて、図45に示すように、半導体基板の表裏面にソース電極620およびドレイン電極630を形成する。 [0012] Next, as shown in FIG. 44, to form a source contact by the processing of the interlayer insulating film 590 by RIE, followed by, as shown in FIG. 45, the source electrode 620 and a drain electrode on the front and back surfaces of the semiconductor substrate 630 to the formation.

【0013】 [0013]

【発明が解決しようとする課題】本発明者の検討によると、上述のプロセスでは、UMOSトランジスタにおけるソースコンタクト領域の微細化に限界があることがわかった。 According to the study of the present inventors [0005] In the above process, it was found that there is a limit to miniaturization of the source contact region in UMOS transistor.

【0014】ソースコンタクトは、層間絶縁膜をフォトリソグラフィによりコンタクトパターンを形成し、その後RIEで加工して形成する。 [0014] The source contact, the interlayer insulating film to form a contact pattern is formed by photolithography and processed by subsequent RIE. したがって、ソース領域の寸法はコンタクトパターンの加工精度で決定されることになる。 Accordingly, the dimensions of the source region will be determined by the processing accuracy of the contact pattern. つまり、先に説明した図43におけるフォトレジスト600の加工精度により微細化の程度が決まってしまうということである。 That is, it arises that determined the degree of miniaturization by machining accuracy of the photoresist 600 in FIG. 43 described earlier.

【0015】現実には、ソースコンタクトを形成する場合には、フォトリソグラフィにおいてゲート領域が層間絶縁膜で確実に保護されるように合わせ余裕(レイアウトマージン)をとる必要があり、結果的に、フォトリソグラフィの最小加工寸法の2倍以上でしか加工できないことになる。 [0015] In reality, in the case of forming a source contact, it is necessary to take an allowance (layout margin) combined so that the gate region in the photolithography can be reliably protected by the interlayer insulating film, as a result, photo will not be processed only by less than twice the minimum feature size of the lithography.

【0016】本発明は、このような問題点に着目し、ソースコンタクト領域をフォトリソグラフィによらず自己整合的に形成し、さらなる高集積化を実現できる半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および、そのような方法により製造された絶縁ゲート型半導体装置を提供することにある。 [0016] The present invention focuses on such problems, to form a source contact region in a self-aligned manner without depending on the photolithographic method of manufacturing a semiconductor device can realize higher integration, an insulated gate semiconductor device the method of manufacturing and to provide a is an insulated gate semiconductor device produced by such a method.

【0017】 [0017]

【課題を解決するための手段】 In order to solve the problems]

(1)請求項1の本発明の半導体装置の製造方法は、半導体基板上の所望の領域に選択的に第1の膜を形成し、 (1) A method of manufacturing a semiconductor device of the present invention of claim 1, selectively forming a first layer in a desired region on the semiconductor substrate,
前記第1の膜をマスクとして、前記半導体基板をエッチングして溝を形成する工程と、前記第1の膜を残存させた状態で、前記溝の内部に絶縁層を形成すると共に第1 As a mask the first layer, said forming a groove a semiconductor substrate is etched in a state of being left to the first film, the first with an insulating layer inside the groove
の導電性材料層を埋め込む工程と、前記第1の膜を基準として、前記溝の内部に埋め込まれた前記第1の導電性材料層の表面を覆うように、前記第1の膜よりエッチングレートが小さい第2の膜を形成する工程と、前記第1 Burying a conductive material layer, wherein the first film as a reference, the so as to cover the surface of the first conductive material layer embedded in the trench, etching rate than the first film forming a second film is small, the first
の膜と第2の膜に対して共通のエッチングを施し、エッチングレートの差を利用することにより、前記第2の膜を残存させた状態で、前記第1の膜を全部除去してその第1の膜の下に位置していた前記半導体基板の表面を露出させる工程と、残存している前記第2の膜上および前記露出した半導体基板の表面上に第2の導電性材料層を形成し、前記露出した半導体基板の表面と前記第2の導電性材料層との接続を実現する工程と、を具備することを特徴とする。 Subjected to common etching the film and a second film, by utilizing the difference in etching rate, while being left the second film, the first to remove all the first film forming a step of exposing the surface of said semiconductor substrate located below the first layer, the second conductive material layer on a surface of the second film and the exposed semiconductor substrate remaining and, characterized by comprising the steps of realizing the connection between said exposed semiconductor substrate surface and the second conductive material layer.

【0018】本請求項の発明では、セルフアラインを連続して用いる新規な要素プロセス技術が提供される。 [0018] In the invention of this aspect, the novel element process technology used to continuously self-alignment is provided.

【0019】つまり、溝の形成に用いた第1の膜を用いて溝の表面を覆うような第2の膜を形成し、第1の膜と第2の膜とを全面エッチバックすることにより、エッチングレートの差を利用して第1の膜のみを除去し、溝に隣接してコンタクトホールを自動的に開口する。 [0019] That is, to form a second film to cover the surface of the groove with the first film used in forming the groove, by a first film and the second film is entirely etched back , by utilizing the difference in etching rate only to remove the first layer, to automatically open the contact hole adjacent to the groove. コンタクトホールは自己整合的に形成されるため、フォトリソグラフィにおける最小パターン寸法の加工精度で形成できる。 Contact holes to be formed in a self-alignment manner, can be formed by machining accuracy of the minimum pattern size in photolithography. したがって、デバイスのさらなる微細化が可能である。 Therefore, it is possible to further miniaturization of the device.

【0020】また、第1の膜と第2の膜のエッチングレートの差を大きくしておけば、第1および第2の膜の膜厚を厚くしておいても第1の膜のみを完全に除去するのに問題はない。 Further, if increasing the difference in the etching rate of the first film and the second film, it is previously increasing the thickness of the first and second films only first membrane integrity there is no problem to be removed. この場合、第2の膜は層間絶縁膜として機能するのに十分な膜厚が確保され、デバイスの信頼性は高い。 In this case, the second layer is sufficient thickness to function as an interlayer insulating film is ensured, the reliability of the device is high.

【0021】さらに、第1の膜および第2の膜は、半導体基板表面より上側に位置するものであり、したがって膜形成やその加工時におけるストレスは半導体基板に直接に加わらない。 Furthermore, the first and second membranes, which are located above the semiconductor substrate surface, thus the stress in the film formation and the processing time is not directly applied to the semiconductor substrate. これにより、結晶欠陥の発生等が抑制され、デバイスの信頼性を確保できる。 Accordingly, generation of crystal defect is suppressed, thereby ensuring the reliability of the device.

【0022】(2)請求項2の本発明の半導体装置の製造方法は、請求項1において、第1の膜は、上層であるシリコン窒化膜と下層であるポリシリコン膜との重ね膜を少なくとも含んで形成され、また、第2の膜はシリコン酸化膜であることを特徴とする。 [0022] (2) A method of manufacturing a semiconductor device of the present invention of claim 2, in claim 1, the first film, at least the superposed film with the polysilicon film is a silicon nitride film and a lower layer is an upper layer are comprise forms, also characterized in that the second film is a silicon oxide film.

【0023】本請求項では、第1の膜は、ポリシリコン膜/Si 34膜の重ね膜を含む積層膜であり、第2の膜は、第1の膜を構成するSi 34膜をマスクとした選択酸化(LOCOS)により形成されるシリコン酸化膜(フィールド酸化膜)である。 [0023] In the claims, the first film is a multilayer film including a stacked film of a polysilicon film / Si 3 N 4 film, the second film, Si 3 N 4 which constitutes the first film film is a mask and the selective oxidation of the silicon oxide film formed by (LOCOS) (field oxide film).

【0024】RIEによりエッチングをする場合、シリコン酸化膜に対するポリシリコン膜の選択比はきわめて大きく(例えば1:50)、したがって、全面をエッチバックする際、第1の膜のエッチングは速くすすみ、上述のセルフアラインによるコンタクトホールの形成が可能となる。 [0024] When the etched by RIE, selectivity between the polysilicon film to the silicon oxide film is very large (e.g. 1:50), thus, when etching back the entire surface, proceed etching of the first film is fast, above it is possible the formation of the contact hole by self-alignment of.

【0025】また、ポリシリコン膜の厚みを調整することで第1の膜の厚みを調整でき、この第1の膜の膜厚の範囲で、LOCOSによるフィールド酸化膜の膜厚を確保できる。 Further, to adjust the thickness of the first film by adjusting the thickness of the polysilicon film, a film thickness range of the first film, it can be secured film thickness of the field oxide film by LOCOS. したがって、第1の膜の厚みを厚くしておけば、十分な厚みのフィールド酸化膜が得られ、かつ、そのフィールド酸化膜の形成時の応力は下地の半導体基板(溝部)にまで直接には及ばず、よって層間絶縁膜としての信頼性の確保ならびに結晶欠陥の発生を抑制できる。 Therefore, if increasing the thickness of the first film, obtained field oxide film of sufficient thickness, and the stress during formation of the field oxide film is directly until the underlying semiconductor substrate (groove) not reach, thus possible to suppress the generation of the reliability of the securing and crystal defects as an interlayer insulating film.

【0026】(3)請求項3の本発明の絶縁ゲート型半導体装置の製造方法は、絶縁膜によって半導体基板から電気的に絶縁されて形成された絶縁ゲートに与える電圧により、前記半導体基板内のチャネル形成領域における電荷の誘起を制御してチャネルの形成/非形成を制御する絶縁ゲート構造を具備し、その絶縁ゲート構造は、前記半導体基板内に設けられた溝の内壁面を覆うように形成されたゲート絶縁膜と、前記溝の内部に埋め込まれた導電材料からなるゲート層とを含んで構成される絶縁ゲート型半導体装置の製造方法であって、半導体基板の表面部分において設けられた第1導電型の第1の半導体層と、この第1の半導体層の下側においてその第1の半導体層と接するように設けられた第2導電型の第2の半導体層と、この第2 [0026] (3) A method of manufacturing an insulated gate semiconductor device of the present invention of claim 3, the voltage applied to the electrically insulated are formed by insulated gate from the semiconductor substrate by an insulating film, the semiconductor substrate by controlling the induced charge in the channel formation region comprises an insulated gate structure for controlling the formation / non-formation of the channel, the insulated gate structure is formed to cover the inner wall surface of the groove provided in the semiconductor substrate a gate insulating film, the a method of manufacturing the insulated gate semiconductor device configured to include a gate layer made of a conductive material filled in the groove, the provided in a surface portion of the semiconductor substrate a first conductivity type first semiconductor layer of a first semiconductor layer a second semiconductor layer of a second conductivity type provided in contact with the first semiconductor layer at the lower side of the second 半導体層の下側においてその第2の半導体層と接するように設けられた第1導電型の第3の半導体層とを有する半導体基板の、表面の所望の領域において選択的に第1の膜を形成する工程と、前記第1の膜をマスクとして前記半導体基板をエッチングし、前記第1および第2の半導体層を貫通して前記第3の半導体層に達する溝を形成する工程と、前記溝の内壁面を覆うようにゲート絶縁膜を形成する工程と、前記第1の膜を残存させた状態で、前記溝の内部に、ゲート層となるポリシリコンを埋め込む工程と、前記第1の膜をマスクとして用いて、前記溝の内部に埋め込まれたポリシリコンの表面を選択的に酸化し、これによって、前記第1の膜と隣接し、かつ前記第1の膜よりエッチングレートが小さい第2の膜を形成する工程と、前 A semiconductor substrate having a first conductivity type third semiconductor layer provided in contact with its second semiconductor layer at the lower side of the semiconductor layer, selectively first layer in a desired region of the surface forming a step of the first film by etching the semiconductor substrate as a mask, to form the first and second grooves of the semiconductor layer through reaching said third semiconductor layer, said groove forming a gate insulating film so as to cover the inner wall surface of, in a state in which leaving the first membrane, the interior of the groove, and burying a polysilicon to be a gate layer, the first film using as a mask, the selectively oxidized inside the embedded polysilicon surface of the groove, whereby, adjacent to the first layer, and the first film from the etching rate is small second forming a film, prior to 第1の膜と第2の膜に対して共通のエッチングを施し、エッチングレートの差を利用することにより、前記第2の膜を残存させた状態で、前記第1の膜を全部除去してその第1の膜の下に位置していた前記半導体基板の表面を露出させる工程と、残存している前記第2の膜上および前記露出した半導体基板の表面上に電極層を形成し、これにより前記第2の膜によって前記溝に埋め込まれた前記ゲート層となるポリシリコンと前記電極層との電気的絶縁を確保しつつ、前記半導体基板の表面部に設けられた前記第1の半導体層と前記電極層との接続を実現する工程と、を具備することを特徴とする。 Subjected to common etching the first film and the second film, by utilizing the difference in etching rate, while being left the second film, by removing all the first film a step of exposing the semiconductor substrate surface which was located below the first layer, the electrode layer is formed on the surface of the second film and the exposed semiconductor substrate remaining, which wherein while ensuring electrical insulation between the electrode layer and the polysilicon to be the gate layer embedded in the groove by a second layer, said first semiconductor layer provided on the surface portion of said semiconductor substrate by characterized by comprising the the steps of realizing the connection between the electrode layer and the.

【0027】本請求項の発明によれば、ソースコンタクトは、層間絶縁膜の厚膜化と多層積層膜のRIEによる加工時の材料のエッチング速度差を利用することにより、自己整合的に形成できる。 [0027] According to the invention of the present aspect, the source contacts, by utilizing the etching speed difference of the material during processing by RIE the thicker the multilayer laminated film of the interlayer insulating film, capable of self-aligned manner . これにより、フォトリソグラフィにおける最小パターン寸法の加工精度でソースコンタクト領域を形成できるため、デバイスの高集積化およびソース領域の面積低減が可能となり、基板の抵抗成分も小さくできる。 Accordingly, it is possible to form the source contact region in the processing accuracy of the minimum pattern size in the photolithography, the area reduction of the high integration and the source region of the device becomes possible, the resistance component of the substrate can be reduced.

【0028】また、トレンチゲート表面の層間絶縁膜は、トレンチを埋め込んだドープポリシリコン表面の酸化により形成される。 Further, an interlayer insulating film of the trench gate surface is formed by oxidation of the embedded doped polysilicon surface trenches. この層間絶縁膜の形成膜厚は、多層積層膜の全体膜厚の範囲で形成できる為、厚膜化が可能であり、また、シリコン基板を酸化させない為シリコン基板に酸化誘起応力は発生しない。 Formation thickness of the interlayer insulating film, since it forms in a range of the total thickness of the multilayer laminated film, but may be thicker, also oxidation-induced stress in the silicon substrate so as not to oxidize the silicon substrate does not occur. すなわちソースコンタクトを自己整合的に加工する場合のゲート上の層間絶縁膜の目減りを確保でき、結晶欠陥の発生が抑制できる。 That can be ensured ullage of the interlayer insulating film on the gate of the case of processing the source contact in a self-aligned manner, generation of crystal defects can be suppressed. これにより、きわめて微細で消費電力が小さく、かつ高信頼度のUMOSを製造することができる。 This makes it possible to produce extremely fine power consumption is small and highly reliable UMOS.

【0029】(4)請求項4に記載の本発明の絶縁ゲート型半導体装置の製造方法は、請求項3において、第1 [0029] (4) A method of manufacturing an insulated gate semiconductor device of the present invention according to claim 4, in claim 3, the first
の膜は、上層であるシリコン窒化膜と下層であるポリシリコン膜との重ね膜を少なくとも含んで形成され、また、第2の膜はシリコン酸化膜であることを特徴とする。 The membrane, at least comprise forming a lap film of a polysilicon film, a silicon nitride film and a lower layer is a top layer, also characterized in that the second film is a silicon oxide film.

【0030】請求項2と同じ作用により、ソースコンタクトのセルフアラインによる形成が可能である。 [0030] The same operation as claimed in claim 2, it is possible to form by self-alignment of the source contact.

【0031】(5)請求項5に記載の本発明の絶縁ゲート型半導体装置の製造方法は、請求項3における、半導体基板の表面の所望の領域において選択的に第1の膜を形成する工程の後に、半導体基板および前記第1の膜を覆うようにサイドウォール用の膜を形成し、異方性エッチングにより前記サイドウォール用の膜を加工して半導体基板の表面の一部を露出させると共に、前記第1の膜の側面に前記サイドウォール用の膜を残すことによりサイドウォールを形成する工程と、前記サイドウォール用の膜が除去されて半導体基板の表面の一部が露出した部分に対し、アルカリエッチング液による半導体基板の異方性に基づくエッチングを行って傾斜面を含む溝を形成する工程と、を追加し、かつ、その後、第1の膜および前記サイドウォー [0031] (5) A method of manufacturing an insulated gate semiconductor device of the present invention according to claim 5, in claim 3, the step of selectively forming a first layer in a desired region of a surface of a semiconductor substrate after, the film for the sidewall is formed so as to cover the semiconductor substrate and the first layer, to expose a portion of the surface of the semiconductor substrate by processing the film for the sidewall by anisotropic etching and forming the first of said side film sidewall by leaving for walls on the sides of the film, to partially expose a portion of said the film is removed for the side walls and the semiconductor substrate surface , add, and forming a groove comprising an inclined surface by etching based on the anisotropy of the semiconductor substrate with an alkaline etching solution, and, thereafter, the first film and the side War をマスクとして用いてドライエッチングにより前記半導体基板をエッチングし、これによって前記傾斜面を含む溝に連接し、かつ第1および第2の半導体層を貫通して第3の半導体層に達する溝を形成する工程とを具備し、その後、請求項3に記載の、ゲート絶縁膜の形成工程を含む各工程によって絶縁ゲート型半導体装置を製造することを特徴とする。 The said semiconductor substrate is etched by dry etching using as a mask, thereby forming said concatenated into a groove comprising an inclined surface, and reaches the third semiconductor layer through the first and second semiconductor layers grooves to comprise a step, then, it is characterized by the production of insulated gate semiconductor device by steps including description, the step of forming the gate insulating film in claim 3.

【0032】本請求項の製造方法は、請求項3および請求項4の製造方法の利点の他に、さらに、サイドウォールの形成によって第2の膜の形成の際における横方向のストレスが緩和され、かつ、溝の上部がテーパーをもっているためにポリシリコンを埋め込むための成膜ガスを溝内に導入しやすいという特徴を有する。 The manufacturing method of the present claims, in addition to the advantage of the method according to claim 3 and claim 4, further lateral stresses at the time of formation of the second film is relieved by the formation of sidewall and has a feature that the film forming gas for embedding the polysilicon easily introduced into the groove to the top of the groove has a taper.

【0033】特に、第2の膜をLOCOSにより形成する際、サイドウォールによってバーズビーク(横方向の広がり)が減少し、よってソースコンタクト面積の縮小を防ぐことができる。 [0033] In particular, the second film during the formation of a LOCOS, reduced bird's beak (lateral extent) of the side wall, thus it is possible to prevent the reduction of the source contact area.

【0034】(6)請求項6の本発明の絶縁ゲート型半導体装置は、請求項3〜請求項5のいずれかに記載の絶縁ゲート型半導体装置の製造方法により製造される、第1の半導体層をソース層とし、第2の半導体層をチャネル形成層とし、溝内に埋め込まれたポリシリコンをゲート層とし、かつ、半導体表面とは反対の位置にある半導体裏面において設けられた第1導電型の第4の半導体層をドレイン層として構成される、縦型の絶縁ゲート型半導体装置である。 [0034] (6) an insulated gate semiconductor device of the present invention of claim 6 is produced by the production method of the insulated gate semiconductor device according to any one of claims 3 to 5, the first semiconductor the layers were the source layer, the second semiconductor layer as a channel formation layer, a polysilicon buried in the trench as a gate layer, and a first conductive provided in the backside of a semiconductor on the opposite position to the semiconductor surface It constituted a fourth semiconductor layer of the type as the drain layer, a vertical insulated gate semiconductor device.

【0035】請求項3〜請求項5のセルフアラインプロセスにより製造された、極めて微細で、低消費電力かつ高信頼度の縦型のMOSトランジスタである。 [0035] produced by the self-alignment process of claims 3 to 5, very fine, a vertical type MOS transistor of low power consumption and high reliability.

【0036】(7)請求項7の本発明の絶縁ゲート型半導体装置は、請求項3〜請求項5のいずれかに記載の絶縁ゲート型半導体装置の製造方法により製造される、第1の半導体層をエミッタ層とし、第2の半導体層をチャネル形成層とし、溝内に埋め込まれたポリシリコンをゲート層とし、かつ、半導体表面とは反対の位置にある半導体裏面において設けられた第2導電型の第4の半導体層をコレクタ層として構成される、縦型の絶縁ゲート型半導体装置である。 [0036] (7) insulated gate semiconductor device of the present invention of claim 7 is manufactured by the manufacturing method of the insulated gate semiconductor device according to any one of claims 3 to 5, the first semiconductor the layers were the emitter layer, the second semiconductor layer as a channel formation layer, a polysilicon buried in the trench as a gate layer, and a second conductive provided in the backside of a semiconductor on the opposite position to the semiconductor surface It constituted a fourth semiconductor layer of the type as a collector layer, a vertical insulated gate semiconductor device.

【0037】請求項3〜請求項5のセルフアラインプロセスにより製造された、極めて微細で、低消費電力かつ高信頼度の、IGBT(縦型の、バイポーラ・MOS複合のインバーテッドダーリントントランジスタ)である。 [0037] produced by the self-alignment process of claims 3 to 5, very fine, low power consumption and high reliability, is a IGBT (vertical, inverted Darlington transistor bipolar · MOS composite) .

【0038】 [0038]

【発明の実施の形態】次に、本発明の実施の形態について図面を参照しながら説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Next, with reference to the drawings showing preferred embodiments of the present invention.

【0039】(第1の実施の形態)図2〜図9は本発明の半導体装置の製造方法(要素プロセス技術)を説明するための図であり、それぞれ、各工程におけるデバイスの断面構造を示している。 [0039] (First Embodiment) FIGS. 2-9 is a diagram for explaining a manufacturing method (the element process technology) of the semiconductor device of the present invention, respectively, show a cross-sectional structure of the device in each process ing.

【0040】まず、図2に示すように、半導体基板(S [0040] First, as shown in FIG. 2, a semiconductor substrate (S
i基板)上に第1の膜12を形成する。 i substrate) to form a first film 12 on. この膜としては、後述する第2の膜よりもRIEによるエッチングレートが十分に高いものを使用する(その一例が図1 As the film, to use a sufficiently high etching rate by RIE than the second film to be described later (an example of which FIG. 1
(a)に示されているが、この点については後述する)。 Although shown (a), the later is in this respect).

【0041】続いて、図3に示すように、第1の膜12 [0041] Subsequently, as shown in FIG. 3, the first film 12
をマスクとしてU溝22,24を形成する。 Forming a U groove 22, 24 as a mask.

【0042】次に、図4に示すように、U溝の内壁面を酸化して酸化膜26,28を形成する。 Next, as shown in FIG. 4, by oxidizing the inner wall surface of the U-trench to form an oxide film 26, 28.

【0043】次に、図5に示すように、U溝内および第1の膜12上にポリシリコン層30を形成する。 Next, as shown in FIG. 5, a polysilicon layer 30 on the U groove and the first film 12.

【0044】次に、図6に示すように、ポリシリコンをエッチバックし、U溝内にポリシリコン層32,34を埋め込む。 Next, as shown in FIG. 6, the polysilicon is etched back to bury the polysilicon layers 32 and 34 in the U groove.

【0045】次に、図7に示すように、第1の膜12をマスクとして用いて選択酸化(LOCOS)を行い、第2の膜(フィールド酸化膜)14を形成する。 Next, as shown in FIG. 7, performs selective oxidation (LOCOS) using the first film 12 as a mask to form a second film (field oxide film) 14. この第2 This second
の膜は第1の膜よりも、RIEによるエッチングの進行が十分に遅いという性質を有している。 Membranes than the first film, progression of etching by RIE has a property that sufficiently slow.

【0046】次に、図8に示すように、第1の膜12および第2の膜14を同時に、RIEによりエッチングし、エッチングレートの差を利用して第2の膜14を残し、一方、第1の膜12を完全に除去する。 Next, as shown in FIG. 8, the first film 12 and second film 14 at the same time, etched by RIE, leaving the second layer 14 by utilizing the difference in etching rate, whereas, the first film 12 is completely removed. これにより、半導体基板10に対するコンタクトホールが自動的に形成される。 Thus, the contact holes to the semiconductor substrate 10 is automatically formed.

【0047】次に、図9に示すように、電極40を形成し、半導体基板10との電気的接続をとる。 Next, as shown in FIG. 9, to form the electrode 40, making electrical connection between the semiconductor substrate 10. このとき、 At this time,
第2の膜14は層間絶縁膜として機能する。 The second layer 14 functions as an interlayer insulating film. 以上がプロセスの概要である。 The above is a summary of the process.

【0048】次に、第1図を用いて、エッチングレートの差(選択比)を利用した、RIEによる半導体基板に対するコンタクトホールの自動形成工程の具体的内容について説明する。 Next, with reference to FIG. 1, utilizing a difference in etching rate (selectivity ratio), the specific content of the automatic process of forming the contact holes to the semiconductor substrate by RIE is described.

【0049】図1(a)に示すように、第1の膜は、S [0049] As shown in FIG. 1 (a), the first film, S
34膜17/ポリシリコン層18/SiO 2膜19の積層体により構成される膜(積層膜)からなっている。 It consists configured film (laminate film) of a laminated body of i 3 N 4 film 17 / poly-silicon layer 18 / SiO 2 film 19.
Si 34膜17は、図7のLOCOSによる第2の膜(フィールド酸化膜)の形成のためのマスクとしての役目を果たす。 The Si 3 N 4 film 17 serves as a mask for the formation of the second film by LOCOS 7 (field oxide film).

【0050】シリコンエッチングのためのエッチャントを用いたRIEの場合、ポリシリコン層18のエッチングレートは、第2の膜(フィールド酸化膜)のエッチングレートの約50倍である。 [0050] When the RIE using an etchant for silicon etching, the etching rate of the polysilicon layer 18 is approximately 50 times the etching rate of the second film (field oxide film). したがって、第1の膜のエッチングを速く終了させるのに寄与する。 Thus, contributing to terminate faster etching of the first film.

【0051】一方、Si 34膜17のエッチングレートは、第2の膜(フィールド酸化膜)とそれほど差がないものの、Si 34膜17の厚みは、第2の膜(フィールド酸化膜)の厚みより十分に薄い。 Meanwhile, the etching rate of the Si 3 N 4 film 17, although the second film (field oxide film) and there is no much difference, the thickness of the Si 3 N 4 film 17, the second film (field oxide film ) sufficiently smaller than the thickness of the. 同じく第1の膜を構成する、最下層のSiO 2膜19の厚みも第2の膜(フィールド酸化膜)の厚みに比べ十分に薄い。 Also constitutes the first layer sufficiently thin compared to the thickness of the thickness of the lowermost SiO 2 film 19 is also the second film (field oxide film).

【0052】したがって、第1および第2の膜について、RIEによる全面のエッチバックを行うと、図1 [0052] Thus, the first and second film is subjected to etch-back of the entire surface by RIE, Figure 1
(b)の左側に示すように、第1の膜12については、 As shown on the left side of (b), the first film 12,
エッチングが1−a,1−b,1−cと進行して全部が除去される一方、図1(b)の右側に示すように、第2 While etching all proceeds as 1-a, 1-b, 1-c is removed, as shown on the right side of FIG. 1 (b), the second
の膜14については、2−a,2−b,2−c(それぞれ、1−a,1−b,1−cに対応する)とエッチングされて目減りはするものの、第1の膜12が完全に除去された段階でもかなりの厚みを残して残存する。 The membrane 14, 2-a, 2-b, 2-c (respectively, 1-a, 1-b, corresponding to 1-c) and although is ullage is in etching, the first film 12 is completely remains, leaving a considerable thickness in the removed step.

【0053】このようにして、層間絶縁膜として十分な厚みの第2の膜14を残し、かつ、U溝に最も近い位置に、半導体基板に対するコンタクトホールを自動的に形成することができる。 [0053] In this manner, leaving the second layer 14 of sufficient thickness as an interlayer insulating film, and, closest to the U-shaped groove, it is possible to automatically form a contact hole to the semiconductor substrate.

【0054】このように、本実施の形態によれば、コンタクトホールがセルフアラインで形成されるため、フォトリソグラフィにおける最小パターン寸法の加工精度で形成することが可能となる。 [0054] Thus, according to this embodiment, since the contact holes are formed in self-alignment, it is possible to form by machining accuracy of the minimum pattern size in photolithography. したがって、デバイスのさらなる微細化が可能である。 Therefore, it is possible to further miniaturization of the device.

【0055】また、第1の膜と第2の膜のエッチングレートの差を大きくしておけば、第1および第2の膜の膜厚を厚くしておいても第1の膜のみを完全に除去するのに問題はない。 [0055] Further, if increasing the difference in the etching rate of the first film and the second film, be previously increasing the thickness of the first and second films only first membrane integrity there is no problem to be removed. この場合、第2の膜は層間絶縁膜として機能するのに十分な膜厚が確保され、デバイスの信頼性は高い。 In this case, the second layer is sufficient thickness to function as an interlayer insulating film is ensured, the reliability of the device is high.

【0056】さらに、第1の膜および第2の膜は、半導体基板表面より上側に位置するものであり、したがって膜形成やその加工時におけるストレスは半導体基板に直接に加わらない。 [0056] Further, the first and second membranes, which are located above the semiconductor substrate surface, thus the stress in the film formation and the processing time is not directly applied to the semiconductor substrate. これにより、結晶欠陥の発生等が抑制され、デバイスの信頼性も確保できる。 This will suppress generation of crystal defects, device reliability can be ensured.

【0057】(第2の実施の形態)次に、本発明を用いた絶縁ゲート型半導体装置(UMOSトランジスタ)の製造方法の一例について説明する。 [0057] (Second Embodiment) Next, an example of a method of manufacturing the insulated gate semiconductor device using the present invention (UMOS transistor).

【0058】図10は絶縁ゲート型半導体装置(UMO [0058] Figure 10 is an insulated gate semiconductor device (UMO
Sトランジスタ)の要部の平面レイアウト図であり、図11は図10におけるA−A線およびB−B線に沿うデバイスの断面構造を示す図である。 Is a plan layout view of an essential part of the S transistor), FIG. 11 is a view showing a sectional structure of the device taken along line A-A and line B-B in FIG. 10. 図11において、左側の図がA−A線に沿うゲート回りの断面図あり、右側の図がB−B線に沿うU溝近傍の断面図である。 11, there sectional view of a gate around the left side of the figure along the line A-A is a cross-sectional view of a U-shaped groove near the right figure along the line B-B. また、 Also,
図10の(ア)〜(オ)の各位置は、図11の(ア)〜 Each position (a) to (e) of FIG. 10, in FIG. 11 (a) to
(オ)の各位置に対応している。 It corresponds to each position of (e).

【0059】図11に示すような構造のUMOSトランジスタが、どのようにして製造されるかについて図12 [0059] UMOS transistor having the structure shown in FIG. 11, as to how is produced by 12
〜図27を用いて説明する。 It will be described with reference to to 27. 図12〜図21は、図10 FIGS. 12 to 21, as shown in FIG. 10
におけるA−A線に沿うデバイスの断面構造を示し、図22〜図27は、図10におけるB−B線に沿うデバイスの断面構造を示している。 Shows a cross-sectional structure of the device taken along line A-A in FIG. 22 to FIG. 27 shows a sectional structure of the device taken along line B-B in FIG. 10.

【0060】まず、図12に示すように、n +層10 [0060] First, as shown in FIG. 12, n + layer 10
0,n -層120を有するSi基板上に約50nmの熱酸化膜(SiO 2膜)130を形成後、イオン注入による不純物導入と熱処理により、ソース層(n + )290 0, n - after the formation of the Si thermally-oxidized film of about 50nm on the substrate (SiO 2 film) 130 having a layer 120 by impurity introduction and heat treatment by ion implantation, a source layer (n +) 290
およびボディp層280を形成する。 And forming the body p layer 280.

【0061】次に、図13に示すように、SiO 2膜1 Next, as shown in FIG. 13, SiO 2 film 1
30の上にポリシリコン層140を例えば約500nm 30 a polysilicon layer 140 for example about 500nm on the
と厚めに形成し、さらに、Si 34膜150を約200 And forming a thick, further about the the Si 3 N 4 film 150 200
nm、CVD−SiOx膜160を約250nm、順次に積み重ねて形成する。 nm, CVD-SiOx film 160 of about 250 nm, formed by stacking sequentially. これにより、多層積層膜(Si Thus, multi-layered film (Si
Ox/Si 34 /PolySi/SiO 2 )が、形成される。 Ox / Si 3 N 4 / PolySi / SiO 2) is formed.

【0062】次に、図14に示すように、フォトリソグラフィの最小線幅でパターンを形成し、RIEで多層積層膜(SiOx/Si 34 /PolySi/SiO 2 Next, as shown in FIG. 14, to form a pattern with a minimum line width of photolithography, multilayer laminated film RIE (SiOx / Si 3 N 4 / PolySi / SiO 2)
をエッチングすることにより、開口部300を形成する。 The by etching to form an opening 300.

【0063】その後、図15に示すように、パターニングされた多層積層膜をマスクとして用いて、RIEによりトレンチ(U溝)320を形成する。 [0063] Thereafter, as shown in FIG. 15, using the patterned multilayer laminated film as a mask, by RIE to form a trench (U groove) 320.

【0064】次に、図16に示すように、トレンチ32 Next, as shown in FIG. 16, a trench 32
0の内壁面を熱酸化することによりゲート酸化膜200 A gate oxide film 200 by the inner wall of 0 to thermal oxidation
を形成する。 To form.

【0065】その後、図17に示すように、不純物をドープしたポリシリコン層(ドープドポリシリコン層)1 [0065] Thereafter, as shown in FIG. 17, a polysilicon layer doped with impurities (doped polysilicon layer) 1
70を形成する。 70 to form a. このとき、図10のA−A線に沿う部分の要部の断面構造(ゲート回りの一部の断面構造) In this case, the cross-sectional structure of a main part of a portion along the line A-A of FIG. 10 (a portion of the cross-sectional structure of the gate around)
は、図22のようになっている。 Is as shown in Figure 22. つまり、多層積層膜(SiOx膜160,Si 34膜150,ポリシリコン150,SiO 2膜130)の上部に覆うように、ドープドポリシリコン層170が形成されている。 In other words, the multilayer laminated film (SiOx film 160, Si 3 N 4 film 150, the polysilicon 150, SiO 2 film 130) so as to cover the upper part of the doped polysilicon layer 170 is formed.

【0066】次に、図23に示すように、ゲート部分において、Si 34膜260およびCVD−SiOx膜2 Next, as shown in FIG. 23, the gate portion, Si 3 N 4 film 260 and CVD-SiOx film 2
70の重ね膜を所定のパターンで形成する。 Lap film 70 is formed in a predetermined pattern.

【0067】次に、図18および図24に示すように、 Next, as shown in FIGS. 18 and 24,
ドープドポリシリコン層170をエッチバックし、溝3 The doped polysilicon layer 170 is etched back, the groove 3
20内にそのドープドポリシリコン層を埋め込む。 Embed the doped polysilicon layer 20. 図1 Figure 1
8に示されるように、半導体基板の表面部にはSi 34 As shown in 8, in a surface portion of the semiconductor substrate Si 3 N 4
膜150が残存している。 Film 150 is left. また、図24に示すように、 Further, as shown in FIG. 24,
ゲート部分では、このエッチバックにより段差(L)が生じる。 In the gate portion, the step (L) is caused by the etch-back.

【0068】次に、図19および図25に示すように、 Next, as shown in FIGS. 19 and 25,
Si 34膜150をマスクとしてLOCOSによりフィールド酸化膜210を約600nmの厚みで形成する。 The LOCOS the the Si 3 N 4 film 150 as a mask to form a field oxide film 210 of about 600nm thick.
このフィールド酸化膜210は層間絶縁膜として機能する。 The field oxide film 210 serves as an interlayer insulating film. . 次に、RIEによる全面のエッチングを行い、多層積層膜(150,140,130)とフィールド酸化膜210とのエッチングレートの差を利用して、図20 Next, the etching of the whole surface by RIE, by utilizing the difference in etching rates between the multi-layered film (150,140,130) and the field oxide film 210, FIG. 20
のように、多層積層膜直下のシリコン基板の表面を露出させる。 As to expose the surface of the silicon substrate directly under the multilayer laminated film of. これにより、自動的にソースコンタクトが形成される。 Thus, automatic source contact is formed. つまり、ソースコンタクトの形成は、マスク合わせなしで、ソース領域上部に形成した多層積層膜をR That is, formation of the source contacts, without mask alignment, a multilayer laminated film formed in the upper source region R
IEで除去することにより自己整合的に形成できる。 Can self-aligned manner by removing at IE.

【0069】すなわち、フィールド酸化膜210とSi [0069] That is, the field oxide film 210 and the Si
34膜150との選択比は約「5」、フィールド酸化膜(SiO 2 )210とポリシリコン層140との選択比は約「70」、フィールド酸化膜(SiO 2 )210とSiO 2膜130との選択比は約「1」であることから、この3層膜をエッチングする間に、厚いフィールド酸化膜(SiO 2 )210は約100nm程度膜減りし、結果的に約500nmの厚みを残してエッチングが終了すると同時に、ソースコンタクトが自己整合的に形成される。 Selectivity to the 3 N 4 film 150 is about "5", a field oxide film (SiO 2) selectivity between 210 and polysilicon layer 140 is about "70", the field oxide film (SiO 2) 210 and the SiO 2 film since the selectivity to the 130 is about "1", during the etching the three-layer film, a thick field oxide film (SiO 2) 210 is reduced to about 100nm about film, the thickness of the resulting about 500nm leaving at the same time the etching ends, the source contact is formed in a self-aligned manner.

【0070】次に、図26に示すように、ゲート部分において、ゲートコンタクト250を開口する。 Next, as shown in FIG. 26, the gate portion, opening a gate contact 250.

【0071】次に、図21および図27に示すように、 Next, as shown in FIGS. 21 and 27,
アルミニュウム等からなるゲート電極220ならびにソース電極230を形成する。 Forming the gate electrode 220 and source electrode 230 made of aluminum or the like. また、半導体基板の裏面にドレイン電極240を形成する。 Further, a drain electrode 240 on the back surface of the semiconductor substrate.

【0072】このようにして、図10,図11に記載される構造が完成する。 [0072] Thus, FIG. 10, the structure is completed as described in Figure 11. 図11や図27からも明らかなように、完成したデバイスは、ゲート電極部分の直下の多層膜積層構造(Si 34 /PolySi/SiO 2 As is apparent from FIGS. 11 and 27, the completed device, multi-layer laminate structure immediately under the gate electrode portion (Si 3 N 4 / PolySi / SiO 2)
が、その後のソースコンタクト形成プロセスで除去されないでそのまま残存した構造となる。 But the intact remaining structure is not removed in a subsequent source contact formation process.

【0073】このように、本実施の形態によれば、ソースコンタクトは、層間絶縁膜の厚膜化と多層積層膜RI [0073] Thus, according to this embodiment, the source contact, the interlayer insulating film thicker and the multi-layer laminate film RI
E時の材料のエッチング速度差を利用することにより、 By using an etching rate difference between the material during E,
自己整合的に形成可能であり、したがって、フォトリソグラフィにおける最小パターン寸法の加工精度でソースコンタクト領域を形成できるため、デバイスの高集積化及びソース領域の面積低減が可能となり、基板の抵抗成分を小さくできる。 A self-aligning manner can be formed, therefore, it is possible to form the source contact region in the processing accuracy of the minimum pattern size in the photolithography, the area reduction of the high integration and the source region of the device becomes possible, reduce the resistance component of the substrate it can.

【0074】また、トレンチゲート表面の層間絶縁膜は、トレンチを埋め込んだドープポリシリコン表面の酸化により形成される。 [0074] Further, an interlayer insulating film of the trench gate surface is formed by oxidation of the embedded doped polysilicon surface trenches. この層間絶縁膜の形成膜厚は、多層積層膜の全体膜厚の範囲で形成できる為、厚膜化が可能であり、また、シリコン基板を酸化させない為シリコン基板に酸化誘起応力は発生しない。 Formation thickness of the interlayer insulating film, since it forms in a range of the total thickness of the multilayer laminated film, but may be thicker, also oxidation-induced stress in the silicon substrate so as not to oxidize the silicon substrate does not occur. すなわちソースコンタクトを自己整合的に加工する場合のゲート上の層間絶縁膜の目減りを確保でき、結晶欠陥の発生が抑制できる。 That can be ensured ullage of the interlayer insulating film on the gate of the case of processing the source contact in a self-aligned manner, generation of crystal defects can be suppressed. これにより信頼性が高く、消費電力の小さく高性能なUMOSトランジスタを製造することができる。 Thereby reliable, to produce a small high-performance UMOS transistor power consumption.

【0075】(第3の実施の形態)次に、本発明を用いた絶縁ゲート型半導体装置(UMOSトランジスタ)の製造方法の他の例について、図28〜図35を用いて説明する。 [0075] (Third Embodiment) Next, another example of a method of manufacturing the insulated gate semiconductor device using the present invention (UMOS transistor) will be described with reference to FIGS. 28 to 35.

【0076】本実施の形態は、(100)面のSi基板を用いて第2の実施の形態と同様のの工程を実行するに際し、多層積層膜加工後の側面にCVD膜によるサイドウォールを形成する工程と、アルカリエッチング液を用いてシリコン異方性エッチングによりV溝を形成する工程を付加することを特徴とする。 [0076] This embodiment forms the side wall by CVD film upon, on the side surface after multilayer laminated film processing executes (100) plane to the second embodiment similar to the process using a Si substrate a step of, characterized by adding a step of forming a V groove by anisotropic silicon etching using an alkali etching solution.

【0077】以下、具体的に説明する。 [0077] will be specifically described below.

【0078】半導体基板に対して図12〜図14までの工程により処理を施した後、まず、図28に示すように、サイドウォール用CVD−SiOx膜400を形成する。 [0078] After performing the process in the step of the semiconductor substrate to 12 to 14, first, as shown in FIG. 28, to form the sidewall CVD-SiOx film 400.

【0079】次に、図29に示すように、RIEによるエッチングを施し、サイドウォール410を形成する。 [0079] Next, as shown in FIG. 29, etched by RIE, to form the sidewall 410.

【0080】次に、図30に示すように、アルカリエッチングにより、V溝420を形成する。 [0080] Next, as shown in FIG. 30, by alkali etching to form a V-groove 420.

【0081】次に、図31に示すように、RIEによりトレンチ440を形成する。 [0081] Next, as shown in FIG. 31, to form the trench 440 by RIE.

【0082】次に、図32に示すように、U溝内にドープドポリシリコン170の埋め込みを行う。 [0082] Next, as shown in FIG. 32, to embed the doped polysilicon 170 in the U groove.

【0083】次に、図33に示すように、ドープドポリシリコン170表面を局所酸化し、フィールド酸化膜2 [0083] Next, as shown in FIG. 33, and local oxidation of the doped polysilicon 170 surface, field oxide films 2
10を形成する。 10 to form a.

【0084】次に、図34に示すように、RIEにより全面をエッチバックし、フィールド酸化膜210を残しつつ、ソースコンタクトを形成する。 [0084] Next, as shown in FIG. 34, the entire surface is etched back by RIE, while leaving the field oxide film 210, to form a source contact.

【0085】次に、図35に示すように、半導体基板の表裏面にソース電極230とドレイン電極240をそれぞれ形成し、デバイスが完成する。 [0085] Next, as shown in FIG. 35, respectively to form a source electrode 230 and the drain electrode 240 on the front and back surfaces of the semiconductor substrate, the device is completed.

【0086】本実施の形態のデバイスでは、特に、サイドウォール410の存在によって、LOCOSによるフィールド酸化膜210の形成の際における横方向のストレスの発生(バーズビークの発生)が緩和され、十分なソースコンタクト面積を確保できると共に、アルカリエッチングにより形成されたV溝がテーパーをもっているために、ポリシリコンを埋め込むための成膜ガスが溝内に導入されやすいという特徴を有する。 [0086] In the device according to this embodiment, in particular, by the presence of the side walls 410, the occurrence of lateral stresses in the formation of the field oxide film 210 by LOCOS (bird's beak occurs) is reduced, sufficient source contacts area with can be secured, for the V-groove formed by alkali etching has a tapered, deposition gas for embedding the polysilicon has a feature that likely to be introduced into the groove.

【0087】(第4の実施の形態)図36(a)は本発明第4の実施の形態にかかるIGBT(Insulat [0087] IGBT according to a Fourth Embodiment FIG. 36 (a) the present invention the fourth embodiment (Insulat
ed Gate Bipolar Transisto ed Gate Bipolar Transisto
r)のデバイスの断面構造を示し、(b)はその等価回路を示す。 Shows a cross-sectional structure of the device of r), (b) shows its equivalent circuit.

【0088】IGBTは、図11等に示される半導体基板の最下層のn +型半導体層100を、P +の半導体層1 [0088] IGBT is the lowest layer of the n + -type semiconductor layer 100 of the semiconductor substrate shown in FIG. 11 or the like, P + semiconductor layer 1
05に置き換えることにより形成され、図36(b)に示すように、回路的には、MOSトップのインバーテッドダーリントントランジスタを構成する。 It is formed by replacing the 05, as shown in FIG. 36 (b), the circuit they will constitute inverted Darlington transistor of MOS top.

【0089】図36(a)に示すように、溝内に形成されるドープドポリシリコン層170がゲート(G)となり、基板表面に形成される電極232がエミッタ電極となり、基板裏面に形成される電極242がコレクタ電極となる。 [0089] As shown in FIG. 36 (a), doped polysilicon layer 170 which is formed in the groove a gate (G), and the electrode 232 formed on the substrate surface is the emitter electrode, is formed on the back surface of the substrate electrode 242 is a collector electrode that.

【0090】このようなIGBTも、上述のプロセスにより、MOSFETと同様に形成可能であり、製造されたデバイスは高集積、低消費電極で、かつ信頼性が高い。 [0090] Also this IGBT, by the process described above, may be formed similarly to the MOSFET, manufactured devices are highly integrated, low-consuming electrode, and reliable.

【0091】 [0091]

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】(a),(b)はそれぞれ、本発明の半導体装置の製造方法の特徴を説明するための図である。 [1] (a), is a diagram for explaining the characteristics of (b), respectively, a method of manufacturing a semiconductor device of the present invention.

【図2】本発明の半導体装置の製造方法の第1の工程を示すデバイスの断面図である。 2 is a cross-sectional view of the device showing a first step of the method for manufacturing the semiconductor device of the present invention.

【図3】本発明の半導体装置の製造方法の第2の工程を示すデバイスの断面図である。 3 is a cross-sectional view of the device showing the second step of the method for manufacturing the semiconductor device of the present invention.

【図4】本発明の半導体装置の製造方法の第3の工程を示すデバイスの断面図である。 It is a cross-sectional view of the device showing a third step of the method for manufacturing the semiconductor device of the present invention; FIG.

【図5】本発明の半導体装置の製造方法の第4の工程を示すデバイスの断面図である。 5 is a section view of the device showing a fourth step of the method for manufacturing a semiconductor device of the present invention.

【図6】本発明の半導体装置の製造方法の第5の工程を示すデバイスの断面図である。 6 is a cross-sectional view of the device showing a fifth step of the method for manufacturing the semiconductor device of the present invention.

【図7】本発明の半導体装置の製造方法の第6の工程を示すデバイスの断面図である。 7 is a cross-sectional view of the device showing a sixth step of the method for manufacturing the semiconductor device of the present invention.

【図8】本発明の半導体装置の製造方法の第7の工程を示すデバイスの断面図である。 8 is a cross-sectional view of the device showing a seventh step of the method for manufacturing the semiconductor device of the present invention.

【図9】本発明の半導体装置の製造方法の第8の工程を示すデバイスの断面図である。 9 is a cross-sectional view of the device showing an eighth step of the method for manufacturing the semiconductor device of the present invention.

【図10】本発明の絶縁ゲート型半導体装置の要部の平面レイアウト図である。 10 is a plan layout view of a main part of an insulated gate semiconductor device of the present invention.

【図11】図10のA−A線ならびにB−B線に沿うデバイスの断面構造の一例を示す図である。 11 is a diagram illustrating an example of sectional structure of the device taken along line A-A and line B-B in FIG. 10.

【図12】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第1の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 12] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the first step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図13】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第2の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 13] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the second step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図14】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第3の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 14] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the third step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図15】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第4の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 15] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the fourth step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図16】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第5の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 16] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the fifth step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図17】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第6の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 17] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the sixth step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図18】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第7の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 18] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the seventh step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図19】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第8の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 19] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the eighth step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図20】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第9の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 20] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the ninth step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図21】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、第10の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 21] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the tenth step, a diagram showing a sectional structure of the device taken along line A-A in FIG. 10 is there.

【図22】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、図17に示す工程における、図10のB−B線に沿うデバイスの断面構造を示す図である。 [Figure 22] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the step shown in FIG. 17, illustrates a cross-sectional structure of the device taken along line B-B of FIG. 10 it is.

【図23】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、図17の工程と図18の工程の中間の工程における、図10のB−B [Figure 23] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the intermediate step of the process steps and 18 of FIG. 17, in FIG. 10 B-B
線に沿うデバイスの断面構造を示す図である。 It is a diagram showing a sectional structure of the device taken along the line.

【図24】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、図18に示す工程における、図10のB−B線に沿うデバイスの断面構造を示す図である。 [Figure 24] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the step shown in FIG. 18, illustrates a cross-sectional structure of the device taken along line B-B of FIG. 10 it is.

【図25】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、図19に示す工程における、図10のB−B線に沿うデバイスの断面構造を示す図である。 [Figure 25] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the step shown in FIG. 19, illustrates a cross-sectional structure of the device taken along line B-B of FIG. 10 it is.

【図26】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、図20の工程と図21の工程との中間の工程における、図10のB− [Figure 26] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the intermediate step of the process of the process and 21 in FIG. 20, in FIG. 10 B-
B線に沿うデバイスの断面構造を示す図である。 It is a diagram showing a sectional structure of the device taken along the line B.

【図27】図10および図11に示されるデバイスの製造方法の一例を説明するための図であり、図21に示す工程における、図10のB−B線に沿うデバイスの断面構造を示す図である。 [Figure 27] is a diagram for explaining an example of a manufacturing method of the device shown in FIGS. 10 and 11, in the step shown in FIG. 21, illustrates a cross-sectional structure of the device taken along line B-B of FIG. 10 it is.

【図28】図10および図11に示されるデバイスの製造方法の他の例を説明するための図であり、第1の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 Shown FIG. 28 is a diagram for explaining another example of the method of manufacturing the device shown in FIGS. 10 and 11, in the first step, the cross-sectional structure of the device taken along line A-A in FIG. 10 it is a diagram.

【図29】図10および図11に示されるデバイスの製造方法の他の例を説明するための図であり、第2の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 Shown [29] is a diagram for explaining another example of the method of manufacturing the device shown in FIGS. 10 and 11, in the second step, the cross-sectional structure of the device taken along line A-A in FIG. 10 it is a diagram.

【図30】図10および図11に示されるデバイスの製造方法の他の例を説明するための図であり、第3の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 [Figure 30] is a diagram for explaining another example of the method of manufacturing the device shown in FIGS. 10 and 11, shown in the third step, the cross-sectional structure of the device taken along line A-A in FIG. 10 it is a diagram.

【図31】図10および図11に示されるデバイスの製造方法の他の例を説明するための図であり、第4の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 Shown FIG. 31 is a diagram for explaining another example of the method of manufacturing the device shown in FIGS. 10 and 11, in the fourth step, the cross-sectional structure of the device taken along line A-A in FIG. 10 it is a diagram.

【図32】図10および図11に示されるデバイスの製造方法の他の例を説明するための図であり、第5の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 Shown FIG. 32 is a diagram for explaining another example of the method of manufacturing the device shown in FIGS. 10 and 11, in the fifth step, the cross-sectional structure of the device taken along line A-A in FIG. 10 it is a diagram.

【図33】図10および図11に示されるデバイスの製造方法の他の例を説明するための図であり、第6の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 Shown FIG. 33 is a diagram for explaining another example of the method of manufacturing the device shown in FIGS. 10 and 11, in the sixth step, the cross-sectional structure of the device taken along line A-A in FIG. 10 it is a diagram.

【図34】図10および図11に示されるデバイスの製造方法の他の例を説明するための図であり、第7の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 Shown FIG. 34 is a diagram for explaining another example of the method of manufacturing the device shown in FIGS. 10 and 11, in the seventh step, the cross-sectional structure of the device taken along line A-A in FIG. 10 it is a diagram.

【図35】図10および図11に示されるデバイスの製造方法の他の例を説明するための図であり、第8の工程における、図10のA−A線に沿うデバイスの断面構造を示す図である。 Shown FIG. 35 is a diagram for explaining another example of the method of manufacturing the device shown in FIGS. 10 and 11, in the eighth step, the cross-sectional structure of the device taken along line A-A in FIG. 10 it is a diagram.

【図36】(a)は本発明の製造方法によって製造されるIGBTのデバイスの断面図を示し、(b)はその等価回路図である。 [Figure 36 (a) is a sectional view of an IGBT device manufactured by the manufacturing method of the present invention, and (b) is an equivalent circuit diagram.

【図37】本発明前に本発明者によって検討されたUM [Figure 37] UM which is considered before the present invention by the present inventors
OSの製造方法を示す図であり、第1の工程におけるデバイスの断面図である。 It is a diagram showing a manufacturing method of the OS, a cross-sectional view of the device in the first step.

【図38】本発明前に本発明者によって検討されたUM [Figure 38] UM which is considered before the present invention by the present inventors
OSの製造方法を示す図であり、第2の工程におけるデバイスの断面図である。 It is a diagram showing a manufacturing method of the OS, a cross-sectional view of the device in the second step.

【図39】本発明前に本発明者によって検討されたUM UM was examined by the present inventors before [39] The present invention
OSの製造方法を示す図であり、第3の工程におけるデバイスの断面図である。 It is a diagram showing a manufacturing method of the OS, a cross-sectional view of the device in the third step.

【図40】本発明前に本発明者によって検討されたUM [Figure 40] UM which is considered before the present invention by the present inventors
OSの製造方法を示す図であり、第4の工程におけるデバイスの断面図である。 It is a diagram showing a manufacturing method of the OS, a cross-sectional view of the device in the fourth step.

【図41】本発明前に本発明者によって検討されたUM UM was examined by the present inventors before [Figure 41] The present invention
OSの製造方法を示す図であり、第5の工程におけるデバイスの断面図である。 It is a diagram showing a manufacturing method of the OS, a cross-sectional view of the device in the fifth step.

【図42】本発明前に本発明者によって検討されたUM [Figure 42] UM which is considered before the present invention by the present inventors
OSの製造方法を示す図であり、第6の工程におけるデバイスの断面図である。 It is a diagram showing a manufacturing method of the OS, a cross-sectional view of the device in the sixth step.

【図43】本発明前に本発明者によって検討されたUM [Figure 43] UM which is considered before the present invention by the present inventors
OSの製造方法を示す図であり、第7の工程におけるデバイスの断面図である。 It is a diagram showing a manufacturing method of the OS, a cross-sectional view of the device in the seventh step.

【図44】本発明前に本発明者によって検討されたUM UM was examined by the present inventors before [Figure 44] The present invention
OSの製造方法を示す図であり、第8の工程におけるデバイスの断面図である。 It is a diagram showing a manufacturing method of the OS, a cross-sectional view of the device in the eighth step.

【図45】本発明前に本発明者によって検討されたUM UM was examined by the present inventors before [Figure 45] The present invention
OSの製造方法を示す図であり、第9の工程におけるデバイスの断面図である。 It is a diagram showing a manufacturing method of the OS, a cross-sectional view of the device in the ninth step.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 シリコン基板 12 第1の膜(Si 34膜/ポリシリコン膜/酸化膜の積層膜) 14 第2の膜(SiO 2膜) 17 Si 34膜 18 ポリシリコン層 19 SiO 2 10 silicon substrate 12 first film (Si 3 N 4 film / polysilicon / oxide stack film) 14 second film (SiO 2 film) 17 Si 3 N 4 film 18 a polysilicon layer 19 SiO 2 film

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板上の所望の領域に選択的に第1の膜を形成し、前記第1の膜をマスクとして、前記半導体基板をエッチングして溝を形成する工程と、 前記第1の膜を残存させた状態で、前記溝の内部に絶縁層を形成すると共に第1の導電性材料層を埋め込む工程と、 前記第1の膜を基準として、前記溝の内部に埋め込まれた前記第1の導電性材料層の表面を覆うように、前記第1の膜よりエッチングレートが小さい第2の膜を形成する工程と、 前記第1の膜と第2の膜に対して共通のエッチングを施し、エッチングレートの差を利用することにより、前記第2の膜を残存させた状態で、前記第1の膜を除去してその第1の膜の下に位置していた前記半導体基板の表面を露出させる工程と、 残存している前記第2の膜上および前記 1. A first film is formed selectively in the desired region on the semiconductor substrate as a mask the first layer, and forming a groove the semiconductor substrate by etching, the first film in a state of leaving of burying the first conductive material layer with an insulating layer inside the groove, as a reference the first layer, embedded inside the groove the so as to cover the surface of the first conductive material layer, and forming a second layer the more the etching rate is the first film small, common etching on the first film and the second film alms, by utilizing the difference in etching rate, while being left the second layer, of the semiconductor substrate located below the first layer by removing the first film a step of exposing the surface, on the second film remaining and the 出した半導体基板の表面上に第2の導電性材料層を形成し、前記露出した半導体基板の表面と前記第2の導電性材料層との接続を実現する工程と、を具備することを特徴とする半導体装置の製造方法。 Out the second conductive material layer formed on the surface of the semiconductor substrate, characterized by comprising the steps of realizing the connection between the exposed semiconductor substrate surface and the second conductive material layer the method of manufacturing a semiconductor device according to.
  2. 【請求項2】 請求項1において、第1の膜は、上層であるシリコン窒化膜と下層であるポリシリコン膜との重ね膜を少なくとも含んで形成され、また、第2の膜はシリコン酸化膜であることを特徴とする半導体装置の製造方法。 2. The method of claim 1, the first layer is at least comprise forming a lap film of a polysilicon film, a silicon nitride film and a lower layer is a top layer, also, the second film silicon oxide film the method of manufacturing a semiconductor device, characterized in that it.
  3. 【請求項3】 絶縁膜によって半導体基板から電気的に絶縁されて形成された絶縁ゲートに与える電圧により、 By wherein a voltage applied to the insulated gate formed are electrically insulated from the semiconductor substrate by an insulating film,
    前記半導体基板内のチャネル形成領域における電荷の誘起を制御してチャネルの形成/非形成を制御する絶縁ゲート構造を具備し、その絶縁ゲート構造は、前記半導体基板内に設けられた溝の内壁面を覆うように形成されたゲート絶縁膜と、前記溝の内部に埋め込まれた導電材料からなるゲート層とを含んで構成される絶縁ゲート型半導体装置の製造方法であって、 半導体基板の表面部分において設けられた第1導電型の第1の半導体層と、この第1の半導体層の下側においてその第1の半導体層と接するように設けられた第2導電型の第2の半導体層と、この第2の半導体層の下側においてその第2の半導体層と接するように設けられた第1 The controls induced charge in the channel formation region of the semiconductor substrate comprises an insulated gate structure for controlling the formation / non-formation of channels, the insulated gate structure, the inner wall surface of the groove provided in the semiconductor substrate a gate insulating film formed to cover the a method of manufacturing the insulated gate semiconductor device configured to include a gate layer made of a conductive material filled in the groove, the surface portion of the semiconductor substrate a first semiconductor layer of a first conductivity type provided in the first semiconductor layer a second semiconductor layer of a second conductivity type provided in contact with the first semiconductor layer at the lower side of the , first provided to the lower side of the second semiconductor layer in contact with the second semiconductor layer
    導電型の第3の半導体層とを有する半導体基板の、表面の所望の領域において選択的に第1の膜を形成する工程と、 前記第1の膜をマスクとして前記半導体基板をエッチングし、前記第1および第2の半導体層を貫通して前記第3の半導体層に達する溝を形成する工程と、 前記溝の内壁面を覆うようにゲート絶縁膜を形成する工程と、 前記第1の膜を残存させた状態で、前記溝の内部に、ゲート層となるポリシリコンを埋め込む工程と、 前記第1の膜をマスクとして用いて、前記溝の内部に埋め込まれたポリシリコンの表面を選択的に酸化し、これによって、前記第1の膜と隣接し、かつ前記第1の膜よりエッチングレートが小さい第2の膜を形成する工程と、 前記第1の膜と第2の膜に対して共通のエッチングを施し、エッチングレー A semiconductor substrate having a conductivity type third semiconductor layer of the steps of selectively forming a first layer in a desired region of the surface, said semiconductor substrate with said first film as a mask by etching, the forming a groove reaching said third semiconductor layer through the first and second semiconductor layer, forming a gate insulating film so as to cover the inner wall surface of said groove, said first membrane in a state where the leaving, inside the groove, and burying a polysilicon to be a gate layer, using said first layer as a mask, selectively surface of the polysilicon buried in the interior of the groove oxidized to, thereby, to the first layer and the adjacent, and the step of forming the first film a second film etching rate is less than the first film and the second film subjected to common etching, etching rate の差を利用することにより、前記第2の膜を残存させた状態で、前記第1の膜を全部除去してその第1の膜の下に位置していた前記半導体基板の表面を露出させる工程と、 残存している前記第2の膜上および前記露出した半導体基板の表面上に電極層を形成し、これにより前記第2の膜によって前記溝に埋め込まれた前記ゲート層となるポリシリコンと前記電極層との電気的絶縁を確保しつつ、 By utilizing the difference in, in a state in which leaving the second layer to expose the surface of the semiconductor substrate located below the first film by removing all the first film step and an electrode layer formed on the surface of the second film and the exposed semiconductor substrate remaining, thereby polysilicon serving as the gate layer embedded in the groove by the second layer while ensuring electrical insulation between the electrode layer and,
    前記半導体基板の表面部に設けられた前記第1の半導体層と前記電極層との接続を実現する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 Manufacturing method of the semiconductor substrate an insulated gate semiconductor device characterized by comprising the steps, a to implement the provided surface portion and the first semiconductor layer the connection between the electrode layers.
  4. 【請求項4】 請求項3において、第1の膜は、上層であるシリコン窒化膜と下層であるポリシリコン膜との重ね膜を少なくとも含んで形成され、また、第2の膜はシリコン酸化膜であることを特徴とする絶縁ゲート型半導体装置の製造方法。 4. The method of claim 3, the first layer is at least comprise forming a lap film of a polysilicon film, a silicon nitride film and a lower layer is a top layer, also, the second film silicon oxide film method for manufacturing an insulated gate semiconductor device, characterized in that it.
  5. 【請求項5】 請求項3における、半導体基板の表面の所望の領域において選択的に第1の膜を形成する工程の後に、 半導体基板および前記第1の膜を覆うようにサイドウォール用の膜を形成し、異方性エッチングにより前記サイドウォール用の膜を加工して半導体基板の表面の一部を露出させると共に、前記第1の膜の側面に前記サイドウォール用の膜を残すことによりサイドウォールを形成する工程と、 前記サイドウォール用の膜が除去されて半導体基板の表面の一部が露出した部分に対し、アルカリエッチング液による半導体基板の異方性に基づくエッチングを行って傾斜面を含む溝を形成する工程と、を追加し、 かつ、その後、第1の膜および前記サイドウォールをマスクとして用いてドライエッチングにより前記半導体基板をエッ In 5. The method of claim 3, after the step of selectively forming a first layer in a desired region of the surface of the semiconductor substrate, the film of the sidewall so as to cover the semiconductor substrate and the first film side by forming a to expose a portion of the surface of the film processed to a semiconductor substrate for the sidewall by anisotropic etching, leaving the film for the sidewall on the side surface of the first film forming a wall, partially exposed portions of said side films for wall is removed by the semiconductor substrate surface to the inclined surface by etching based on the anisotropy of the semiconductor substrate with an alkaline etching solution forming a groove comprising, add, and then edge of the semiconductor substrate by dry etching using the first film and the sidewall as a mask チングし、これによって前記傾斜面を含む溝に連接し、かつ第1および第2の半導体層を貫通して第3 And quenching, thereby concatenated into a groove comprising the inclined surface, and the third through the first and second semiconductor layer
    の半導体層に達する溝を形成する工程とを具備し、 その後、請求項3に記載の、ゲート絶縁膜の形成工程を含む各工程によって絶縁ゲート型半導体装置を製造することを特徴とする絶縁ゲート型半導体装置の製造方法。 Of to and forming a groove reaching the semiconductor layer, then, an insulated gate, characterized by manufacturing an insulated gate semiconductor device by steps including description, the step of forming the gate insulating film in claim 3 manufacturing method of the type semiconductor device.
  6. 【請求項6】 請求項3〜請求項5のいずれかに記載の絶縁ゲート型半導体装置の製造方法により製造される、 6. manufactured by the method for manufacturing an insulated gate semiconductor device according to any one of claims 3 to 5,
    第1の半導体層をソース層とし、第2の半導体層をチャネル形成層とし、溝内に埋め込まれたポリシリコンをゲート層とし、かつ、半導体表面とは反対の位置にある半導体裏面において設けられた第1導電型の第4の半導体層をドレイン層として構成される、縦型の絶縁ゲート型半導体装置。 A first semiconductor layer and the source layer, the second semiconductor layer as a channel formation layer, a polysilicon buried in the trench as a gate layer, and provided in a semiconductor back in the opposite position from the semiconductor surface It was constructed a fourth semiconductor layer of the first conductivity type as the drain layer, a vertical insulated gate semiconductor device.
  7. 【請求項7】 請求項3〜請求項5のいずれかに記載の絶縁ゲート型半導体装置の製造方法により製造される、 7. produced by the production method of the insulated gate semiconductor device according to any one of claims 3 to 5,
    第1の半導体層をエミッタ層とし、第2の半導体層をチャネル形成層とし、溝内に埋め込まれたポリシリコンをゲート層とし、かつ、半導体表面とは反対の位置にある半導体裏面において設けられた第2導電型の第4の半導体層をコレクタ層として構成される、縦型の絶縁ゲート型半導体装置。 A first semiconductor layer and the emitter layer, the second semiconductor layer as a channel formation layer, a polysilicon buried in the trench as a gate layer, and provided in a semiconductor back in the opposite position from the semiconductor surface It was constructed a fourth semiconductor layer of the second conductivity type as a collector layer, a vertical insulated gate semiconductor device.
JP30506695A 1995-10-30 1995-10-30 Manufacture of semiconductor device, manufacture of insulated gate semiconductor device, and insulated gate semiconductor device Withdrawn JPH09129877A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30506695A JPH09129877A (en) 1995-10-30 1995-10-30 Manufacture of semiconductor device, manufacture of insulated gate semiconductor device, and insulated gate semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30506695A JPH09129877A (en) 1995-10-30 1995-10-30 Manufacture of semiconductor device, manufacture of insulated gate semiconductor device, and insulated gate semiconductor device

Publications (1)

Publication Number Publication Date
JPH09129877A true true JPH09129877A (en) 1997-05-16

Family

ID=17940715

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30506695A Withdrawn JPH09129877A (en) 1995-10-30 1995-10-30 Manufacture of semiconductor device, manufacture of insulated gate semiconductor device, and insulated gate semiconductor device

Country Status (1)

Country Link
JP (1) JPH09129877A (en)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999012214A1 (en) * 1997-08-29 1999-03-11 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method for manufacturing the same
US6410959B2 (en) 1997-08-28 2002-06-25 Hitachi, Ltd. Method of fabricating semiconductor device
JP2006013487A (en) * 2004-06-15 2006-01-12 Vishay-Siliconix Manufacturing method of forming self-aligned contact in semiconductor device
US8629019B2 (en) 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US9111754B2 (en) 2005-07-26 2015-08-18 Vishay-Siliconix Floating gate structure with high electrostatic discharge performance
US9431550B2 (en) 2005-12-28 2016-08-30 Vishay-Siliconix Trench polysilicon diode
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9761696B2 (en) 2007-04-03 2017-09-12 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8748266B2 (en) 1997-08-28 2014-06-10 Renesas Electronics Corporation Method of fabricating semiconductor device
US7180130B2 (en) 1997-08-28 2007-02-20 Renesas Technology Corp. Method of fabricating semiconductor device
US6410959B2 (en) 1997-08-28 2002-06-25 Hitachi, Ltd. Method of fabricating semiconductor device
US6512265B2 (en) 1997-08-28 2003-01-28 Hitachi, Ltd. Method of fabricating semiconductor device
US6720220B2 (en) 1997-08-28 2004-04-13 Renesas Technology Corp. Method of fabricating semiconductor device
US6803281B2 (en) 1997-08-28 2004-10-12 Renesas Technology Corp. Method of fabricating semiconductor device
US9275863B2 (en) 1997-08-28 2016-03-01 Renesas Electronics Corporation Method of fabricating semiconductor device
US8076202B2 (en) 1997-08-28 2011-12-13 Renesas Electronics Corporation Method of fabricating semiconductor device
US8354713B2 (en) 1997-08-28 2013-01-15 Renesas Electronics Corporation Method of fabricating semiconductor device
US6285058B1 (en) 1997-08-29 2001-09-04 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method of manufacturing the same
WO1999012214A1 (en) * 1997-08-29 1999-03-11 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and method for manufacturing the same
US8080459B2 (en) 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
US8629019B2 (en) 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
JP2006013487A (en) * 2004-06-15 2006-01-12 Vishay-Siliconix Manufacturing method of forming self-aligned contact in semiconductor device
US9111754B2 (en) 2005-07-26 2015-08-18 Vishay-Siliconix Floating gate structure with high electrostatic discharge performance
US9431550B2 (en) 2005-12-28 2016-08-30 Vishay-Siliconix Trench polysilicon diode
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9761696B2 (en) 2007-04-03 2017-09-12 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs

Similar Documents

Publication Publication Date Title
US6303460B1 (en) Semiconductor device and method for manufacturing the same
US6215197B1 (en) Semiconductor device having a trench isolation structure and an alignment mark area
US5830797A (en) Interconnect methods and apparatus
US6060765A (en) Semiconductor device and a method of manufacturing the same
US20060035437A1 (en) Semiconductor device having dual-STI and manufacturing method thereof
US5459354A (en) Semiconductor device with improved insulation of wiring structure from a gate electrode
US5158902A (en) Method of manufacturing logic semiconductor device having non-volatile memory
US5866465A (en) Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass
US7087475B2 (en) Semiconductor device having a plurality of gate electrodes and manufacturing method thereof
US6271065B1 (en) Method directed to the manufacture of an SOI device
US6124622A (en) MIS transistor with a three-layer device isolation film surrounding the MIS transistor
US4615746A (en) Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom
JPH118379A (en) Semiconductor device and manufacture thereof
US5610101A (en) Method of manufacturing a semiconductor device having improved coverage with increased wiring layers
JP2005175306A (en) Semiconductor integrated circuit device and its manufacturing method
US6252280B1 (en) Semiconductor device and manufacturing method thereof
JPH09246550A (en) Semiconductor device, and manufacture of semiconductor device, and insulated gate type of semiconductor device, and manufacture of insulated gate type of semiconductor device
US20040012068A1 (en) Semiconductor device and its production method
JPH08172174A (en) Nonvolatile semiconductor storage device and its manufacture
US4887145A (en) Semiconductor device in which electrodes are formed in a self-aligned manner
JP2000323706A (en) Semiconductor device and fabrication thereof
JP2005209807A (en) Insulated gate semiconductor device and its manufacturing method
JP2000260952A (en) Semiconductor device
JPH08130309A (en) Semiconductor device and its manufacture
US6432799B1 (en) Method of manufacturing semiconductor integrated circuit device

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030107