JPH05198817A - Structure of semiconductor device and method of manufacturing semiconductor device - Google Patents

Structure of semiconductor device and method of manufacturing semiconductor device

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Abstract

PURPOSE:To realize a superfine and high-speed semiconductor device by a method wherein sidewalls are respectively formed on both side surfaces of a thin film pattern on a substrate, the substrate is etched using the sidewalls as masks to form semiconductor pillars and electrodes are respectively formed in such a way as to encircle the peripheries of the pillars. CONSTITUTION:An SiO2 film pattern 32 and an Si3N4 film 33 are formed on the surface of a P-type silicon substrate 31, the whole surface is etched to form sidewalls 33a consisting of the Si3N4 film on both side surfaces of the pattern 32, the substrate is dipped in a hydrofluoric acid solution and the pattern 32 only is selectively removed. The substrate 31 is etched using the sidewalls 33a as etching masks to form silicon pillars 31a, arsenic ions are implanted in the substrate 31 to form source regions 34, the sidewalls 33a are removed and a gate oxide film 35 is formed. Then, a tungsten layer 36 is deposited, is flattened and an etchback is performed to form gate electrodes 36a leaving the layer 36. Thereby, the semiconductor pillars are completely depleted and a superfine and high-speed semiconductor device can be realized.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、超微細で高速で信頼性を有する半導体装置の製造方法に関する。 BACKGROUND OF THE INVENTION This invention relates to a method of manufacturing a semiconductor device having a high-speed, reliable ultrafine.

【0002】 [0002]

【従来の技術】現在、実用に供されているMOS(金属酸化物半導体)型集積回路では、半導体基板表面の方向に対して同方向(水平方向)に電気伝導路を形成した平面型MOS半導体装置が用いられている。 Presently, in MOS (metal oxide semiconductor) integrated circuit that has been subjected to practical use, the planar type MOS semiconductor with respect to the direction of the semiconductor substrate surface to form an electrically conductive path in the same direction (horizontal direction) device has been used. 集積回路の集積度を向上させるためには各素子の占有面積を減少させる必要がある。 In order to increase the integration degree of the integrated circuit, it is necessary to reduce the occupied area of ​​each element. 上記平面型MOS半導体装置の一つである平面型MOS電界効果トランジスタ(以下、MOSFE The planar type MOS semiconductor device which is one planar type MOS field effect transistor (hereinafter, a MOSFET
Tと略称する)において占有面積を減少させるためには、チャネル長を短くしたりチャネル幅を小さくする必要がある。 In order to reduce the area occupied in the T and abbreviated), it is necessary to reduce the channel width or a shorter channel length. ところが、そうすると短チャネル効果やホットキャリアによる劣化あるいは電流駆動能力の低下等の多くの問題が生ずるため、チャネル長やチャネル幅を小さくして占有面積を有効に減少させることは困難なのである。 However, Then for many problems such as reduced degradation or the current driving capability due to the short channel effect and hot carriers occurs, it is the difficulty to effectively reduce the occupied area by reducing the channel length and channel width.

【0003】一方、SOI(絶縁体上半導体薄膜)基板等に形成したMOSFETにおいて、半導体薄膜部分を完全に空乏化することにより動作速度等の素子特性を向上できることが見いだされており、こうした完全空乏化デバイスの研究が最近行われている。 [0003] On the other hand, in the SOI MOSFET formed on (semiconductor on insulator film) substrate or the like, have been found to be improved device characteristics such as operation speed by completely depleted the semiconductor thin film portion, such complete depletion research has been conducted recently of the reduction device. また、チャネル領域を挟む2つのゲート電極を有する2ゲートMOSFET Further, second gate MOSFET having two gate electrodes sandwiching the channel region
により、ドレイン電流の制御性を向上させる研究も進められている。 Accordingly, and research underway to improve the controllability of the drain current.

【0004】上述のような占有面積の小さなデバイスや完全空乏化デバイスや2ゲートデバイスの実現には様々な方法が試みられている。 [0004] have been tried many ways to realize a small device and fully depleted device and second gate device occupied area as described above. 上記方法の一つとして、シリコン基板表面に対して垂直方向に突出して電気伝導路を形成する方法がある。 One of the above methods, there is a method of forming an electrically conductive path protrude in a direction perpendicular to the silicon substrate surface.

【0005】このように、上記電気伝導路をシリコン基板表面に対して垂直方向に突出して形成したMOSFE [0005] MOSFE Thus, where the electrical conduction path formed to project in a direction perpendicular to the silicon substrate surface
Tとして縦型MOSFETがある。 There is a vertical MOSFET as T. この縦型MOSFE This vertical MOSFE
Tにおいては、チャネルをシリコン基板表面に対して垂直方向に形成することによって、チャネル長を短くしたりチャネル幅を小さくすることなく占有面積を減少できるのである。 In T, by forming in a direction perpendicular to the silicon substrate surface channel, it can reduce the area occupied without reducing the channel width or a shorter channel length. また、上記縦型MOSFETにおいては、 In the above vertical MOSFET,
垂直方向に形成されたチャネル領域の周囲にゲート電極を容易に形成することができる。 The gate electrode around a formed vertically channel region can be easily formed. したがって、チャネル領域が形成される垂直の基板部分を十分薄い柱状にすることによって、上記柱状の基板部分を完全に空乏化することができるのである。 Therefore, by the substrate portion of the vertical channel region is formed sufficiently thin columnar, it is possible to completely deplete the substrate portion of the pillar. さらに、上記縦型MOSFET Further, the vertical MOSFET
においては、柱状に形成した上記基板部分の相対する2 In the opposite of the substrate portion formed in a columnar shape 2
つの側壁に沿ってゲート電極を形成することにより、2 By forming a gate electrode along One of the side walls, 2
ゲート完全空乏化縦型MOSFETを容易に実現できるのである。 Gates fully depleted vertical MOSFET is able easily realized. このように、上記電気伝導路を垂直方向に突出して形成することによって、微細で高速な半導体装置を形成できるのである。 Thus, by forming projecting the electrical conduction path in a vertical direction, it can form a high-speed semiconductor devices with fine.

【0006】従来、縦型MOSFETの製造方法として図12および図13に示すような方法がある。 Conventionally, there is a method as shown in FIGS. 12 and 13 as a method for manufacturing the vertical MOSFET. 以下、図12および図13に従って従来の縦型MOSFETの製造方法について説明する。 Hereinafter, a conventional method of manufacturing a vertical MOSFET will be described with reference to FIGS.

【0007】まず、図12(a)に示すように、シリコン基板1の表面に硼素イオンを注入して6μmの深さでp [0007] First, as shown in FIG. 12 (a), p at a depth of 6μm by implanting boron ions into the surface of the silicon substrate 1
型不純物層2を形成する。 -Type impurity layer 2. そうした後、ホトリソグラフィによってp型不純物層2上にエッチングマスク(図示せず)を形成する。 After doing so, to form an etching mask (not shown) on the p-type impurity layer 2 by photolithography. そして、この形成されたエッチングマスクを用いたRIE(反応性イオンエッチング)法によって部分的にp型不純物層2を除去して、図12(b)に示すように、1μmの高さで0.5μmの厚さを有するシリコン柱4を形成する。 And this with the formed etching mask using RIE (reactive ion etching) method to remove partially p-type impurity layer 2, as shown in FIG. 12 (b), of 1μm height 0. forming a silicon pillar 4 having a thickness of 5 [mu] m.

【0008】次に、図12(c)に示すように、熱酸化によって20nmの厚さのゲート酸化膜5を形成し、図13 [0008] Next, as shown in FIG. 12 (c), to form a gate oxide film 5 having a thickness of 20nm by the thermal oxidation, Figure 13
(d)に示すように、0.6μmの厚さで多結晶シリコン層6を堆積する。 (D), the deposited polycrystalline silicon layer 6 with a thickness of 0.6 .mu.m. そして、サイドウォール(側壁)形成技術を用いてエッチバックして、図13(e)に示すように、 Then, etch back using a sidewall (sidewall) forming techniques, as illustrated in FIG. 13 (e),
水平方向に0.3μmの厚さで多結晶シリコン層6を残してゲート電極7,7とする。 A gate electrode 7, 7 leaving the polycrystalline silicon layer 6 with a thickness of 0.3μm in the horizontal direction.

【0009】次に、図13(f)に示すように、上記ゲート電極7をマスクとして砒素イオンを注入し、0.3μm [0009] Next, as shown in FIG. 13 (f), arsenic ions are implanted using the gate electrode 7 as a mask, 0.3 [mu] m
の深さでドレイン領域8およびソース領域3を形成する。 Forming a drain region 8 and the source region 3 in the depth. こうして、縦型MOSFETが形成される。 Thus, a vertical MOSFET is formed. 上記構成の縦型MOSFETは、ゲート酸化膜5を挟んでゲート電極7,7に対向するシリコン柱4の両側面にチャネルが形成されるので、この形成されたチャネルはシリコン基板1の表面に対して垂直方向となるのである。 Vertical MOSFET having the above structure, since the channel on both sides of the silicon pillar 4 facing the gate electrode 7, 7 sandwiching the gate oxide film 5 is formed, to the formed channel surface of the silicon substrate 1 it is to become the vertical direction Te. 尚、 still,
上記ドレイン領域8とソース領域3とは入れ代わってもよい。 It may be interchanged and the drain region 8 and the source region 3.

【0010】また、シリコン基板表面に対して垂直方向に突出して電気伝導路を形成した横型MOSFETの例として、図14〜図18にその製造方法を示すようなものがある。 [0010] Examples of lateral MOSFET forming the electrically conductive paths to protrude in a direction perpendicular to the surface of the silicon substrate, there is shown a method of manufacturing in FIGS. 14 to 18. 以下、図14〜図18に従って、シリコン基板表面に対して垂直方向に突出して電気伝導路を形成した従来の横型MOSFETの製造方法について説明する。 Hereinafter, according to FIGS. 14 to 18, a method of manufacturing the conventional lateral MOSFET forming the electrically conductive path is described with projecting perpendicularly to the silicon substrate surface.

【0011】先ず、図14(a)に示すように、シリコン基板11を熱酸化してシリコン酸化膜12を形成し、さらにシリコン窒化膜13を積層する。 [0011] First, as shown in FIG. 14 (a), the silicon substrate 11 is thermally oxidized to form a silicon oxide film 12, and further laminating a silicon nitride film 13. 次に、図14(b) Next, and FIG. 14 (b)
に示すように、素子形成領域にホトリソグラフィによってレジストパターン14を形成する。 As shown in, to form a resist pattern 14 by photolithography in the element formation region. そして、このレジストパターン14をマスクにして、シリコン窒化膜1 Then, using the resist pattern 14 as a mask, the silicon nitride film 1
3,シリコン酸化膜12およびシリコン基板11を数1 3, the number of silicon oxide film 12 and the silicon substrate 11 1
00nm程度の深さで連続的にエッチングして、図14 Continuously etched in a depth of about nm, 14
(c)に示すようなシリコン柱15を形成する。 To form a silicon pillar 15 as shown in (c). そうした後、図14(d)に示すように、上記レジストパターン1 After doing so, as shown in FIG. 14 (d), the resist pattern 1
4を除去し、シリコン柱15の露出している部分の表面に熱酸化によってシリコン酸化膜16を形成する。 4 is removed, a silicon oxide film 16 on the surface of the exposed portion of the silicon pillar 15 by thermal oxidation.

【0012】次に、図15(e)に示すように、全面にシリコン窒化膜17を積層する。 [0012] Next, as shown in FIG. 15 (e), laminated silicon nitride film 17 on the entire surface. そして、シリコン窒化膜17を全面エッチバックすることによって、図15(f) Then, by etching back the entire surface of the silicon nitride film 17, FIG. 15 (f)
に示すようにシリコン柱15の側面にシリコン窒化膜の側壁18を形成する。 Forming sidewall 18 of silicon nitride film on the side surfaces of the silicon pillar 15 as shown in. こうした後、高温の熱酸化を施すことによって側壁18で覆われていないシリコン基板1 After this, the silicon substrate 1 not covered with the sidewall 18 by applying the high-temperature thermal oxidation
1が酸化される。 1 is oxidized. そして、さらに酸化を進めることによって、図15(g)に示すように、シリコン基板11におけるシリコン柱15下部にも両側からシリコン酸化膜1 Then, by further advancing the oxidation, Figure 15 (g), the silicon oxide film 1 from both sides in the silicon pillar 15 lower in the silicon substrate 11
9が成長してシリコン柱15がフローティングされたフローティング構造が形成される。 9 is a floating structure silicon pillar 15 is floating in growth is formed.

【0013】次に、図16(h)に示すように、上記シリコン窒化膜13,側壁18およびシリコン酸化膜12,1 [0013] Next, as shown in FIG. 16 (h), the silicon nitride film 13, side walls 18 and the silicon oxide film 12, 1
6を除去する。 6 is removed. そして、図16(i)に示すように、シリコン柱15に熱酸化を施してゲート絶縁膜用のシリコン酸化膜20を形成する。 Then, as shown in FIG. 16 (i), a silicon oxide film 20 for the gate insulating film is subjected to thermal oxidation silicon pillar 15. 次に、ゲート電極用の低抵抗多結晶シリコン膜21を積層した後ホトリソグラフィによってレジストのパターニングを施し、パターニングされたレジストをマスクとして低抵抗多結晶シリコン膜21 Next, subjected to resist patterning by photolithography after laminating the low-resistance polycrystalline silicon film 21 for the gate electrode, the low-resistance polycrystalline silicon film 21 using the patterned resist as a mask
をエッチングして図16(j)に示すようなゲート電極を形成する。 The etched to form a gate electrode as shown in FIG. 16 (j). そしてさらに、ゲート電極21をマスクとしてソース/ドレイン部における拡散層形成用の不純物イオン注入22を行う。 And further, an impurity ion implantation 22 for the diffusion layer formed in the source / drain portion of the gate electrode 21 as a mask.

【0014】そうした後、図17(k)に示すように、全面にシリコン酸化膜23を積層し、エッチバックして表面凹凸を平滑にする。 [0014] Thereafter, the program as shown in FIG. 17 (k), the silicon oxide film 23 is laminated on the entire surface, to smooth the surface irregularities is etched back. そして、各電極の取り出し用のコンタクトホール24を形成する。 Then, a contact hole 24 for removal of the electrodes. 次に、金属膜を積層し、ホトエッチングによって図17(l)に示すような金属配線層25を形成する。 Next, a metal layer is deposited to form the metal wiring layer 25 as shown in FIG. 17 (l) by photoetching. こうして、図18に全体像を示すように、シリコン基板11表面に対して垂直方向に突出して電気伝導路としてのシリコン柱15が形成された横型MOSFETが形成されるのである。 Thus, as shown in the overview in Figure 18 is the lateral MOSFET silicon pillar 15 as an electric conduction path is formed to protrude in a direction perpendicular to the silicon substrate 11 surface. 尚、図18 It should be noted that, as shown in FIG. 18
においてはソース/ドレイン電極は片側のみが記載されているが実際には両電極を形成することは言うまでもない。 It goes without saying source / drain electrodes is the fact that only one side has been described to form the two electrodes at.

【0015】 [0015]

【発明が解決しようとする課題】しかしながら、上記従来のシリコン基板表面に対して垂直方向に突出して電気伝導路を形成したMOSFETにおいては次のような問題がある。 [SUMMARY OF THE INVENTION However, there is the following problem in MOSFET forming the electrically conductive paths to protrude perpendicularly to the conventional silicon substrate surface. 先ず、上記縦型MOSFETの製造方法においては、上記シリコン柱4の形成はホトリソグラフィによる微細加工で形成されるエッチングマスクに依存するため、形成される上記シリコン柱4の厚みは微細加工技術の限界に伴って0.5μm程度以下にはできない。 First, in the method of manufacturing the vertical type MOSFET, since it depends on the etching mask formed of the silicon pillar 4 formed by fine processing by photolithography, the thickness of the silicon pillar 4 formed in the limits of microfabrication technology can not be made less than about 0.5μm along with. そのため、上述のようにして形成された縦型MOSFETにおいては、相対向するゲート電極7,7に電圧が印加された場合にシリコン柱4の両側に形成された空乏層の間にp型シリコン部が残り、シリコン柱4を完全空乏化できないのである。 Therefore, in the vertical MOSFET is formed as described above, p-type silicon portion between the depletion layer voltage to the gate electrode 7, 7 facing each formed on both sides of the silicon pillar 4 when applied the rest, is not fully depleted silicon pillar 4.

【0016】したがって、上記縦型MOSFETの製造方法によっては、シリコン柱4を完全に空乏化した完全空乏化型MOSFETを製造できないのである。 [0016] Thus, by the above-described method for manufacturing the vertical type MOSFET, we can not produce a complete depletion-type MOSFET which is fully depleted silicon pillar 4. つまり、微細加工によって半導体柱を形成する方法では超微細で高速な半導体装置は製造できないという問題がある。 That is, in the method of forming a semiconductor pillar by micromachining a problem that ultrafine fast semiconductor device can not be manufactured.

【0017】上記横型MOSFETの製造方法においてもシリコン柱15の形成はホトリソグラフィに因っているので上述の縦型MOSFETの場合と同じ問題がある。 The formation of the silicon pillar 15 in the manufacturing method of the lateral MOSFET has the same problem as the case of the vertical type MOSFET mentioned above since due to photolithography. それに加えて、上述のような構造特有の問題が生ずる。 In addition, resulting structure-specific issues, such as described above.

【0018】すなわち、図16(j),図18に見られるように、上記横型MOSFETの場合におけるゲート電極21は、シリコン基板11表面から突出したシリコン柱15の側面に沿って長く縦方向に延在する部分とそれに続いてシリコン酸化膜19表面に沿って水平に延在する部分とから構成されている。 [0018] That is, FIG. 16 (j), as seen in FIG. 18, the gate electrode 21 in the case of a lateral MOSFET is extended longitudinally long along the side surface of the silicon pillar 15 protruding from the silicon substrate 11 surface It is composed of a stationary part and it subsequently extend horizontally along the silicon oxide film 19 surface portions. したがって、このような形状のゲート電極21を一般的なホトリソグラフィによって形成する場合には、シリコン柱15上に形成される低抵抗多結晶シリコン膜やレジストパターンにおける上記縦方向の部分と水平方向の部分との交差箇所等にくびれ等が発生し、エッチングによってゲート電極21を形成する際に断線等に至ってしまう危険性がある。 Therefore, in the case of forming a gate electrode 21 having such a shape by a general photolithography is the longitudinal direction in the low-resistance polycrystalline silicon film or a resist pattern is formed on the silicon pillar 15 portion and horizontal parts and the like constriction at the intersection or the like occurs, and there is a danger of leading to disconnection or the like in forming the gate electrode 21 by etching. つまり、 That is,
素子特性に悪影響を与えるという問題がある。 There is a problem that adversely affect the device characteristics.

【0019】そこで、この発明の目的は、微細加工の限界に左右されずに超微細で高速で高信頼性を有する半導体装置の構造および製造方法を提供することにある。 [0019] Accordingly, an object of the present invention is to provide a structure and a manufacturing method of a semiconductor device having a high speed highly reliable microfabrication ultrafine irrespective of the limit.

【0020】 [0020]

【課題を解決するための手段】上記目的を達成するため、第1の発明の半導体装置の製造方法は、所定伝導形の半導体基板上に薄膜パターンを形成し、サイドウォール形成技術によって上記薄膜パターンに側壁を形成した後に上記薄膜パターンを除去して上記半導体基板上に上記側壁のみを残す工程と、上記側壁をマスクとしてエッチングを行って、上記半導体基板上に半導体柱を形成する工程と、上記側壁を除去した後に上記半導体柱の周囲を取り囲んで電極を形成する工程を備えたことを特徴としている。 To achieve the above object, according to an aspect of manufacturing method of a semiconductor device of the first invention, the thin film pattern is formed in a predetermined conductivity type of the semiconductor substrate, the thin film pattern by the side wall forming technique forming a step to leave only the side wall by removing the thin film pattern on the semiconductor substrate after forming the sidewall, by etching the side walls as a mask, the semiconductor pillar on the semiconductor substrate, the It is characterized by comprising a step of forming an electrode surrounding the periphery of the semiconductor pillar after removing the side wall.

【0021】また、第2の発明の半導体装置の製造方法は、所定伝導形の半導体基板上に薄膜パターンを形成し、サイドウォール形成技術によって上記薄膜パターンに第1の側壁を形成した後に上記薄膜パターンを除去して上記半導体基板上に上記第1の側壁のみを残す工程と、上記第1の側壁をマスクとしてエッチングを行って、上記半導体基板上に半導体柱を形成する工程と、サイドウォール形成技術によって上記半導体柱の側面に第2の側壁を形成する工程と、上記半導体柱を覆う第1の側壁および第2の側壁を保護膜として熱酸化を行って上記半導体基板の表面に酸化膜を形成し、上記半導体基板から半導体柱を絶縁する工程と、上記第1の側壁および第2の側壁を除去した後に上記半導体柱の周囲を取り囲んで電極を形成する工程 [0021] In the method of the second invention, the thin film pattern is formed in a predetermined conductivity type of the semiconductor substrate, the thin film after forming the first sidewall to the thin film pattern by the side wall forming technique a step of removing the pattern to leave only the first side wall on said semiconductor substrate, by etching the first sidewall as a mask to form a semiconductor pillar on the semiconductor substrate, forming the sidewalls forming a second sidewall on the side surface of the semiconductor pillar by a technique, the oxide film on the first side wall and by performing a thermal oxidation surface of the semiconductor substrate and the second side wall as a protective film which covers the semiconductor pillar formed, forming a step of insulating the semiconductor pillar from the semiconductor substrate, an electrode surrounding the periphery of the semiconductor pillar after removing the first sidewall and a second sidewall 備えたことを特徴としている。 It is characterized by comprising.

【0022】また、第3の発明の半導体装置の製造方法は、絶縁層上に島状に形成された所定伝導形の半導体薄膜上に薄膜パターンを形成し、サイドウォール形成技術によって上記薄膜パターンに側壁を形成した後に上記薄膜パターンを除去して上記半導体薄膜上に上記側壁のみを残す工程と、上記側壁をマスクとして上記絶縁層に達するまでエッチングを行って上記絶縁層上に半導体柱を形成する工程と、上記側壁を除去した後に上記半導体柱の周囲を取り囲んで電極を形成する工程を備えたことを特徴としている。 [0022] In the method of the third invention, a thin film pattern formed on the semiconductor thin film having a predetermined conductivity type formed in an island shape on the insulating layer, on the thin film pattern by the side wall forming technique forming a step leaving only the side wall on the semiconductor thin film by removing the thin film pattern after the formation of the sidewall, the etching is performed until reaching to the insulating layer the sidewall as a mask semiconductor pillar on said insulating layer a step, and comprising the step of forming an electrode surrounding the periphery of the semiconductor pillar after removing the side wall.

【0023】また、第4の発明の半導体装置の製造方法は、上記第1乃至第3のいずれか一つの発明の半導体装置の製造方法において、上記電極は上記半導体柱の周囲の一部を取り囲んで形成されることを特徴としている。 [0023] In the method of the fourth invention is the manufacturing method of the semiconductor device of the first to third any one of the inventions, the electrode is surrounds a part of the periphery of the semiconductor pillar It is characterized in that in the formation.

【0024】また、第5の発明の半導体装置の構造は、 Further, the structure of the semiconductor device of the fifth invention,
所定伝導型を有する半導体基板上にこの半導体基板表面に形成された絶縁膜を介して突出して形成された板状の半導体柱と、上記半導体柱における上縁に所定幅であって所定深さの溝を刻んで形成された狭部と、上記半導体基板表面の絶縁膜をくぐり抜けて上記半導体柱における上記狭部の側壁に沿ってこの狭部の周囲を取り囲む電極を備えたことを特徴としている。 And the semiconductor substrate surface which is formed on protrudes through an insulating film a plate-like semiconductor pillar on a semiconductor substrate having a predetermined conductivity type, of a predetermined width upper edge a predetermined depth in the semiconductor pillar a narrow portion formed carved grooves, is characterized by comprising an electrode that surrounds the periphery of the narrow portion along a side wall of the narrow portion of the semiconductor pillar and went through the insulating film of the semiconductor substrate surface.

【0025】また、第6の発明の半導体装置の製造方法は、所定伝導形の半導体基板上に膜形成技術,サイドウォール形成技術あるいはホトリソグラフィ技術等によって半導体柱を形成する工程と、サイドウォール形成技術によって上記半導体柱に側壁を形成する工程と、上記半導体柱を覆う側壁を保護膜として熱酸化を行って上記半導体基板の表面に酸化膜を形成して上記半導体基板から半導体柱を絶縁する工程と、上記側壁を除去した後に上記半導体柱における電極形成箇所を開口したレジストパターンを形成し、このレジストパターンをマスクとして半導体柱をエッチングして電極形成箇所の高さを他の箇所よりも低くする工程と、上記半導体基板表面に形成された上記酸化膜における上記電極形成箇所の周囲および下部を等方性エッチ Further, a method of manufacturing a semiconductor device of the sixth aspect of the present invention includes the steps of forming a semiconductor pillar in a predetermined conductivity type of the semiconductor substrate film formation technique, the sidewall forming technique or photolithography technique or the like, forming the sidewalls process for insulating a step of forming a sidewall on the semiconductor pillar by a technique, a thermal oxidation is carried out by forming an oxide film on the surface of the semiconductor substrate a semiconductor pillar from the semiconductor substrate as a protective film sidewalls which covers the semiconductor pillar When the electrode forming portions of the semiconductor pillar after removing the side wall to form an opening resist pattern is lower than the height of other portions of the resist pattern by etching the semiconductor pillars as a mask electrode formed portion process and, isotropic etch ambient and the lower of the electrode forming portions in the semiconductor substrate surface which is formed on the oxide film ング条件によるエッチングで掘り下げて空欠部を形成する工程と、電極用の半導体膜を積層して上記空欠部を埋め尽くすと共に上記半導体柱における電極形成箇所を覆った後にパターニングして上記電極形成箇所を取り囲む電極を形成する工程を備えたことを特徴としている。 Forming a blank cut-out portions in depth by etching with ring conditions, the electrode formed by patterning after covering the electrode formation portion of the semiconductor pillar with by stacking semiconductor films of electrodes fill the empty deletion unit It is characterized by comprising a step of forming an electrode that surrounds the location.

【0026】 [0026]

【作用】第5の発明では、電気伝導路としての半導体柱が、半導体基板上にこの半導体基板表面に形成された絶縁膜を介して突出して形成されている。 [Action] In the fifth invention, the semiconductor pillar as an electrical conduction path is formed to protrude through the insulating film formed on the semiconductor substrate surface on a semiconductor substrate. そして、上記半導体柱における上縁に所定幅であって所定深さの溝を刻んで形成された狭部の側壁に沿って、この狭部の周囲を上記半導体基板表面に形成された絶縁膜をくぐり抜けて取り囲むように電極が形成されている。 Then, along the side wall of the narrow portion formed carved groove having a predetermined depth a predetermined width upper edge of the semiconductor pillar, an insulating film around which is formed on the semiconductor substrate surface of the isthmus electrode is formed so as to surround slip through. このように、上記半導体柱における狭部を細く微細に形成すると共に電極によって取り囲むことによって、バイアス電圧を印加した際に上記狭部全体に空乏層が広がって高速な完全空乏化動作が実施される。 Thus, by surrounding the electrodes with narrowing finely forming a narrow portion of the semiconductor pillar, the depletion layer throughout the isthmus fast completely depleted operation is performed spread upon applying a bias voltage .

【0027】 [0027]

【実施例】以下、この発明を図示の実施例により詳細に説明する。 EXAMPLES Hereinafter, described in detail by the examples illustrated in the accompanying drawings. <第1例>本例は、ホトリソグラフィによる微細加工に因らずに半導体基板表面から突出した半導体柱を形成する方法に関する。 <First Example> The present example relates to a method of forming a semiconductor pillar projecting from the semiconductor substrate surface irrespective of the microfabrication by photolithography. 以下本例においては、半導体装置としてMOSFETを例に上げて説明する。 In the following the present embodiment will be described as an example of the MOSFET as a semiconductor device. [第1実施例]図1は本実施例に係る縦型MOSFET First Embodiment FIG. 1 is a vertical type MOSFET according to this embodiment
の製造過程における横断面図である。 It is a cross-sectional view in the process of manufacturing the. 以下、図1に従って縦型MOSFETの製造方法を説明する。 Hereinafter, a method for manufacturing the vertical MOSFET will be described in accordance with FIG.

【0028】まず、図1(a)に示すように、p型シリコン基板31の表面に、通常のホトリソグラフィおよびR First, as shown in FIG. 1 (a), the surface of the p-type silicon substrate 31, conventional photolithography and R
IE法によってSiO 2 (酸化ケイ素)のパターン32を形成する。 Forming a SiO 2 pattern 32 (silicon oxide) by IE method. 次いで、図1(b)に示すように、Si 34 (窒化ケイ素)膜33を100nmの厚さに形成する。 Then, as shown in FIG. 1 (b), to form a Si 3 N 4 (silicon nitride) film 33 to a thickness of 100 nm. そうした後、図1(c)に示すように、RIE法によって全面をエッチングしてSiO 2パターン32の両側面にSi 34の側壁33aを形成する。 Such After, as shown in FIG. 1 (c), by etching the entire surface by RIE method to form a side wall 33a the Si 3 N 4 on both sides of the SiO 2 pattern 32. この場合に形成される側壁33a Side walls 33a which are formed in this case
の水平方向の厚み(以下、単に側壁33aの厚みと言う) Horizontal thickness (hereinafter, simply referred to as thickness of the side wall 33a)
は50nmであるが、この側壁33aの厚みはSiO 2パターン32の厚さやSi 34膜33の厚さによって制御できる。 Is a 50 nm, the thickness of the side wall 33a can be controlled by the thickness of the thickness and the Si 3 N 4 film 33 of SiO 2 pattern 32.

【0029】次に、フッ酸溶液に付けて、図1(d)に示すように、SiO 2パターン32のみを選択的に除去する。 Next, put the hydrofluoric acid solution, as shown in FIG. 1 (d), to selectively remove only the SiO 2 pattern 32. そうした後、図1(e)に示すように、側壁33aをエッチングマスクとしてRIE法によってp型シリコン基板31を300nmの深さまでエッチングしてシリコン柱31aを形成する。 After doing so, as shown in FIG. 1 (e), by etching the p-type silicon substrate 31 by RIE method sidewalls 33a as an etching mask to a depth of 300nm to form a silicon pillar 31a. このように、本実施例においては、 Thus, in this embodiment,
ホトリソグラフィによらずに膜形成技術とサイドウォール形成技術とによってエッチングマスクとなる側壁33 As an etching mask regardless of the photolithography by the film forming technique and the side wall forming technique sidewall 33
aを形成するので、シリコン柱31aの厚みは微細加工の制限に左右されないのである。 Since forming the a, thickness of the silicon pillar 31a is not being affected by the limitations of microfabrication.

【0030】次に、図2(f)に示すように、p型シリコン基板31に砒素イオンを注入してソース領域34を形成した後、Si 34から成る側壁33aを燐酸溶液によって除去する。 Next, as shown in FIG. 2 (f), after forming the source region 34 by implanting arsenic ions into the p-type silicon substrate 31, the side wall 33a made of Si 3 N 4 is removed by phosphoric acid solution . さらに、第2図(g)に示すように、10nm Further, as shown in FIG. 2 (g), 10 nm
の厚みでゲート酸化膜35を形成する。 Forming a gate oxide film 35 in thickness. 次に、図2(h) Next, as shown in FIG. 2 (h)
に示すように、タングステン層36を堆積して0.15 As shown in, depositing a tungsten layer 36 0.15
μmの厚さに平坦化する。 Flattening a thickness of [mu] m. そうした後に、図2(i)に示すように、エッチバックを施して0.1μmの高さでタングステン層を残してゲート電極36aを形成する。 After these, as shown in FIG. 2 (i), to form a gate electrode 36a, leaving a tungsten layer with a height of 0.1μm by performing etching back.

【0031】さらに、図2(j)に示すように、シリコン柱31aの先端部に砒素イオンを注入して、0.2μmの深さのドレイン領域37を形成する。 Furthermore, as shown in FIG. 2 (j), by implanting arsenic ions at the tip portion of the silicon pillar 31a, a drain region 37 of a depth of 0.2 [mu] m. こうして、チャネル長(ドレイン領域37の深さに依存する)が0.1μmに調整された縦型MOSFETが形成されるのである。 Thus, (depending on the depth of the drain region 37) the channel length is the vertical MOSFET is adjusted to 0.1μm is formed.
尚、上記ドレイン領域37とソース領域34とは入れ代わってもよい。 It is also interchanged and the drain region 37 and source region 34.

【0032】ここで、図2(i)に示すように、平坦化されたタングステン層36をエッチバックしてゲート電極36aを形成する際における形状制御性は良好であり、 [0032] Here, as shown in FIG. 2 (i), the shape controllability at the time of forming the gate electrode 36a by etching back the tungsten layer 36 which is planarized is good,
ゲート電極36aの高さは制御された高さに一定している。 The height of the gate electrode 36a are fixed to the height control. したがって、次に砒素イオンを注入してドレイン領域37を形成する際におけるドレイン領域37の深さが、ゲート電極36aの高さによって精度良く制御できる。 Therefore, the depth of the drain region 37 at the time of forming the drain region 37 and then implanting arsenic ions, can be accurately controlled by the height of the gate electrode 36a. こうして、シリコン柱31aにおける両側面に形成されるチャネルのチャネル長は容易に精度良く制御されるのである。 Thus, the channel length of a channel formed in both side surfaces of the silicon pillar 31a is being easily and precisely controlled.

【0033】また、上記シリコン柱31aの水平方向の厚みは、図1(d)に示すSi 34の側壁33aの厚みをサイドウォール形成技術に基づいて薄く形成することによって、微細加工の限度とは関係なく薄く設定できる。 Further, the horizontal thickness of the silicon pillar 31a, by thinning formed based on the thickness of the sidewall forming technique of the side wall 33a the Si 3 N 4 illustrated in FIG. 1 (d), the limit of micromachining It can be set to be thinner regardless of the. ここで、上記側壁33aの厚みは、上述のようにSiO 2パターン32の厚さやSi 34膜33の厚さによって制御できる。 The thickness of the side wall 33a can be controlled by the thickness of the SiO 2 thickness of the pattern 32 and the Si 3 N 4 film 33 as described above. したがって、本実施例の縦型MOSFETの製造方法によって形成された縦型MOSFETのシリコン柱31aは、その厚みを0.5μm以下にすることが可能なのである。 Therefore, the silicon pillar 31a of the vertical MOSFET is formed by the method for manufacturing the vertical MOSFET of this embodiment is the capable of the thickness 0.5μm or less.

【0034】図3は、図2(f)に対応する中間部品の鳥瞰図である。 [0034] Figure 3 is a perspective view of an intermediate part corresponding to FIG. 2 (f). 図3から容易に分かるように、本実施例によって形成されるシリコン柱31aは、図3(a)に示すような枠状であってもよく、図3(b)に示すような相対向した2枚の平板状であってもよい。 As can be readily seen from FIG. 3, the silicon pillar 31a is present examples formation may be a frame shape as shown in FIG. 3 (a), was opposed as shown in FIG. 3 (b) it may be two flat-plate. いずれの場合にも、 In any case,
チャネルはシリコン柱31aにおける平板状部の相対する両側面に形成されることになり、シリコン柱31aの厚みが十分薄ければ上記両側面から内側に向かって形成される両空乏層が中央部で重なり合って、シリコン柱3 Channel would be formed on opposite sides of the flat portion of the silicon pillars 31a, both the depletion layer at the central portion of the thickness of the silicon pillars 31a are formed toward the inside from the both sides is sufficiently thin overlap, the silicon pillar 3
1aは2つのチャネルと重なり合った2つの空乏層のみとなる。 1a is only two depletion layers overlap the two channels. こうして、完全空乏化縦型MOSFETが製造されるのである。 Thus, fully depleted vertical MOSFET is being manufactured.

【0035】このようにして、本実施例によれば、Si [0035] Thus, according to this embodiment, Si
2パターン32の厚さやSi 34膜33の厚さでその厚みが制御される上記側壁33aを用いて、シリコン柱3 With the side wall 33a of the thickness and Si 3 N a thickness in a thickness of 4 film 33 O 2 pattern 32 is controlled, the silicon pillar 3
1aを形成するようにしている。 And so as to form a 1a. したがって、微細加工の限度とは関係なくシリコン柱31aの厚みを薄く設定でき、完全空乏化縦型MOSFETを形成できる。 Therefore, the limit of fine processing can set the thickness of the silicon pillars 31a regardless to form a fully depleted vertical MOSFET. つまり、上記電気伝導路を縦型に形成することによって微細構造を実現し、微細加工に因らずに厚みの薄いシリコン柱を形成することによって超微細構造および完全空乏化を実現して、超微細で高速な半導体装置を製造できるのである。 That is, the electrical conduction path to achieve a fine structure by forming a vertical, to achieve ultrastructure and complete depletion by forming a thin silicon pillar of thickness regardless of the microfabrication, super it can be produced a high-speed semiconductor devices with fine.

【0036】[第2実施例]図4は本実施例に係る縦型MOSFETの製造過程における横断面図である。 [0036] [Second Embodiment] FIG. 4 is a cross-sectional view in the manufacturing process of the vertical type MOSFET according to this embodiment. 以下、図4に従って、第1実施例とは異なる縦型MOSF Hereinafter, according to FIG. 4, different vertical from the first embodiment MOSF
ETの製造方法について説明する。 It describes ET method of manufacturing. まず、第1実施例における縦型MOSFETの製造方法に従って、図1(e) First, according to the manufacturing method of the vertical type MOSFET according to the first embodiment, FIG. 1 (e)
に示すようなSi 34の側壁33aを頂いたシリコン柱3 Si 3 N silicon pillar 3 which obtained sidewalls 33a of 4 as shown in
1aをp型シリコン基板31上に形成する。 1a to be formed on the p-type silicon substrate 31. 尚、この場合に形成されるシリコン柱31aの高さは500nmが望ましい。 The height of the silicon pillar 31a formed in this case 500nm is desirable.

【0037】次に、図4(f)に示すように50nmの厚さでSi 34膜42を形成した後、RIE法によって全面エッチバックを行って、図4(g)に示すようにSi 34の側壁42aを形成する。 Next, after an Si 3 N 4 film 42 to a thickness of 50nm as shown in FIG. 4 (f), performing etching back the entire surface by the RIE method, as shown in FIG. 4 (g) forming sidewall 42a of Si 3 N 4. 次に、図4(h)に示すように、熱酸化を行って酸化膜43を形成し、この酸化膜43によって、シリコン柱31aをp型シリコン基板31から絶縁する。 Next, as shown in FIG. 4 (h), by performing a thermal oxidation to form an oxide film 43, the oxide film 43 insulates the silicon pillar 31a from p-type silicon substrate 31. そうした後、図4(i)に示すように、燐酸溶液で側壁42a,33aを除去してシリコン柱31aを残す。 After doing so, as shown in FIG. 4 (i), the side wall 42a in the phosphoric acid solution, 33a is removed to leave the silicon pillar 31a.

【0038】次に、図4(j)に示すように、上記シリコン柱31aの表面にゲート酸化膜44を形成した後に、 Next, as shown in FIG. 4 (j), after forming the gate oxide film 44 on the surface of the silicon pillar 31a,
砒素イオンを注入してシリコン柱31a下部にソース領域45を形成する。 Arsenic ion implantation to form the source region 45 to the lower silicon pillar 31a. 続いて、図4(k)に示すように、第1実施例(図2(h)乃至図2(j)参照)の場合と同様にして、ゲート電極46およびドレイン領域47を形成する。 Subsequently, as shown in FIG. 4 (k), the first embodiment as in the case of (FIG. 2 (h) to FIG. 2 (j) see), to form the gate electrode 46 and the drain region 47. このようにして、チャネル長が調整された縦型MO In this way, vertical MO channel length is adjusted
SFETが形成されるのである。 SFET it than is formed. 尚、上記ドレイン領域47とソース領域45とは入れ代わってもよいことは言うまでもない。 Incidentally, it may of course be interchanged and the drain region 47 and source region 45.

【0039】上述のように、本実施例によれば、第1実施例の場合と同様に、チャネル長を精度よく制御できると共に、シリコン柱31aの厚みを微細加工の限度とは関係なく薄く設定できるので完全空乏化MOS半導体装置を製造できる。 [0039] As described above, according to this embodiment, as in the case of the first embodiment, with the channel length can be precisely controlled, thin set regardless of the extent of the fine thickness of the silicon pillar 31a machining capable of producing a complete depletion MOS semiconductor device so can be. それに加えて、本実施例によって形成された完全空乏化縦型MOSFETは、図4(k)に見られるように、上記SOI構造と同じ構造を有している。 In addition, fully depleted vertical MOSFET is present examples formation, as seen in FIG. 4 (k), has the same structure as the SOI structure.
したがって、各素子間が分離されているために素子間の寄生容量を低減でき、更に高速化を図ることができるのである。 Therefore, it is possible to reduce the parasitic capacitance between the elements in order between the elements are separated, it is possible to further increase the speed.

【0040】[第3実施例]図5は本実施例に係る横型MOSFETの形成過程における横断面図である。 [0040] [Third Embodiment] FIG. 5 is a cross-sectional view in the formation process of a lateral MOSFET according to this embodiment. 以下、図5に従って、第1実施例および第2実施例とは異なる横型MOSFETの製造方法について説明する。 Hereinafter, according to FIG. 5, a method for manufacturing the different lateral MOSFET and the first and second embodiments. まず、第2実施例における製造方法に従って、図4(i)に示すように、p型シリコン基板31上に、このp型シリコン基板31から酸化膜43によって絶縁されているシリコン柱31aを形成する。 First, according to the manufacturing method in the second embodiment, as shown in FIG. 4 (i), on the p-type silicon substrate 31 to form a silicon pillar 31a it is insulated by the oxide film 43 from the p-type silicon substrate 31 .

【0041】次に、図5(j)に示すように、シリコン柱31aの表面にゲート酸化膜51を形成する。 Next, as shown in FIG. 5 (j), to form a gate oxide film 51 on the surface of the silicon pillar 31a. そして、 And,
図5(k)に示すように、表面をタングステン層で覆った後パターンニングを実施して、シリコン柱31aの長手方向中央部にのみタングステン層を残してゲート電極5 5 as shown in (k), the surface was carried out covered after patterning a tungsten layer, a gate electrode 5, leaving a tungsten layer only in the longitudinal central portion of the silicon pillar 31a
2を形成する。 To form a 2. 次に、上記形成されたゲート電極52をマスクとして、シリコン柱31aに砒素イオンを注入する。 Then, a gate electrode 52 which is the form used as a mask, implanting arsenic ions into the silicon pillar 31a. こうして、シリコン柱31aにおけるゲート電極5 Thus, the gate electrode 5 in the silicon pillar 31a
2によって覆われていない箇所にソース領域およびドレイン領域を同時に形成するのである。 The portion not covered by 2 is to form a source region and a drain region at the same time.

【0042】図6は本実施例によって形成された横型M [0042] Figure 6 is according to this example forms a lateral M
OSFETにおける鳥瞰図であり、図6(a)はシリコン柱31aが枠状の場合を示し、図6(b)はシリコン柱31 A bird's eye view in OSFET, FIG. 6 (a) silicon pillar 31a indicates the case of the frame-shaped, FIG. 6 (b) silicon pillars 31
aが相対向した平板状の場合を示す。 a indicates the case of the opposed tabular. いずれの場合にも、例えば、シリコン柱31aにおけるゲート電極52 In either case, for example, the gate electrode 52 in the silicon pillar 31a
よりも図中手前側をソース領域53とすれば、シリコン柱31aにおけるゲート電極52よりも図中後側がドレイン領域54となるのである。 If the source region 53 in the drawing front of the, is the diagram Nakago side of the gate electrode 52 in the silicon pillar 31a is a drain region 54. したがって、図6におけるゲート電極52を含む横断面図である図5(k)には、 Therefore, in FIG. 5 (k) is a cross-sectional view including a gate electrode 52 in FIG. 6,
ソース領域53およびドレイン領域54は現れてはいないのである。 Source region 53 and drain region 54 is not yet in appear.

【0043】こうして、横型MOSFETが形成されるのである。 [0043] Thus, it is the lateral MOSFET is formed. 尚、この場合にも、上記ドレイン領域54とソース領域53とは入れ代わってもよい。 Also in this case, it may be interchanged and the drain region 54 and source region 53. この場合、得られる横型MOSFETは、上記シリコン柱31aの両側面におけるゲート電極33の幅方向(水平方向)にチャネルが形成されることになる。 In this case, the resulting lateral MOSFET would channel is formed in the width direction of the gate electrode 33 in the side surfaces of the silicon pillar 31a (horizontal direction). したがって、チャネル長はゲート電極52の幅によって調整できるのである。 Therefore, the channel length is as it can adjust the width of the gate electrode 52.

【0044】上述のように、本実施例によれば、第2実施例の場合と同様に、チャネル長を精度良く制御でき、 [0044] As described above, according to this embodiment, as in the second embodiment, it can accurately control the channel length,
微細加工の限度とは関係なく薄いシリコン柱を形成できると共に、SOI構造が形成されてより高速な完全空乏化縦型MOSFETを製造できる。 With the limit of fine processing to form a thin silicon pillar regardless it can be manufactured faster full depletion vertical MOSFET SOI structure is formed. これに加えて、本実施例による横型MOSFETの製造方法では、ゲート電極52をマスクとした1回のイオン注入でソース領域5 In addition to this, in the manufacturing method of the lateral MOSFET according to this embodiment, the source region 5 with a single ion implantation using the gate electrode 52 as a mask
3とドレイン領域54とを同時に形成できる。 3 and the drain region 54 can be formed simultaneously.

【0045】上記第2実施例および第3実施例の場合には、結果的にSOI構造を有することになる。 [0045] In the case of the second and third embodiments will have consequently an SOI structure. したがって、最初からSOI基板を使用して完全空乏化MOSF Therefore, complete depletion MOSF using an SOI substrate from the beginning
ETを形成してもよい。 ET may be formed. すなわち、第1実施例による縦型MOSFETの製造方法に従って、SOI基板における絶縁体上に島状に形成されたシリコン薄膜を膜形成技術とサイドウォール形成技術によって形成した側壁をマスクとしたエッチングによって柱状に残し、図4(i)に示すような中間部品を作成する。 That is, according to the manufacturing method of the vertical type MOSFET according to the first embodiment, the columnar by etching using the sidewall forming a silicon thin film formed in an island shape on the insulating body in the SOI substrate by film forming technique and the side wall forming technique as a mask leaving, to create an intermediate part as shown in FIG. 4 (i). 以後、図4(j)または図5(j)以降に示すような手順で、第2実施例あるいは第3実施例を実施すればよいのである。 Thereafter, the procedure as shown in FIG. 4 (j) or FIG. 5 (j) and later, we can I perform the second embodiment or the third embodiment.

【0046】上記第1実施例および第2実施例の場合には、ゲート電極を形成する際にシリコン柱31aの全周囲をゲート電極で取り囲む必要はない。 [0046] In the case of the first embodiment and the second embodiment need not be surrounded by the gate electrode of the entire periphery of the silicon pillar 31a in forming the gate electrode. すなわち、図3 That is, FIG. 3
(a)に示すような枠状のシリコン柱31aの場合には、相対向する2つの平板部夫々の両側面のみを挟んでゲート電極を形成してもよい。 If the frame-shaped silicon pillar 31a shown in (a) may form a gate electrode across only two flat plate portions each side surfaces of the people facing each other. また、図3(b)に示すような相対向した平板状のシリコン柱31aの場合には、夫々のシリコン柱31aの側面のみを挟んでゲート電極を形成してもよい。 In the case of opposing the plate-shaped silicon pillar 31a shown in FIG. 3 (b), it may form a gate electrode across the only side of the silicon pillars 31a each.

【0047】<第2例>本例は、半導体基板表面から突出して形成したシリコン柱を取り囲むゲート電極を一般的なホトリソグラフィによって形成するに際して、レジストパターン等にくびれ等が発生しないような横型半導体装置の構造及び特性に関する。 [0047] <Second Example> The present example, when forming a gate electrode surrounding a silicon pillar formed to protrude from the semiconductor substrate surface by common photolithography, a resist pattern such as constricted like lateral semiconductor that does not occur with respect to structure and characteristics of the device. 以下、本例においては横型MOSFETを例に上げて説明する。 Hereinafter, in the present embodiment will be described by raising the lateral MOSFET as an example.

【0048】[第4実施例]図7〜図11は本実施例に係る横型MOSFETの製造過程における横断面図である。 [0048] [Fourth Embodiment] FIG. 7 to 11 are cross-sectional views in the manufacturing process of a lateral MOSFET according to this embodiment. 以下、図7〜図11に従って横型MOSFETの製造方法を説明する。 Hereinafter, a method of manufacturing a lateral MOSFET according to FIGS. 7-11.

【0049】先ず、図7(a)に示すように、シリコン基板61を熱酸化してシリコン酸化膜62を形成し、さらにシリコン窒化膜63を積層する。 [0049] First, as shown in FIG. 7 (a), the silicon substrate 61 is thermally oxidized to form a silicon oxide film 62, and further laminating a silicon nitride film 63. 次に、図7(b)に示すように、素子形成領域にホトリソグラフィによってレジストパターン64を形成する。 Next, as shown in FIG. 7 (b), a resist pattern 64 by photolithography in the element formation region. そして、このレジストパターン64をマスクにして、シリコン窒化膜63,シリコン酸化膜62およびシリコン基板61を数100nm Then, using the resist pattern 64 as a mask, the silicon nitride film 63, the number of the silicon oxide film 62 and the silicon substrate 61 100 nm
程度の深さで連続的にエッチングして、図7(c)に示すようなシリコン柱65を形成する。 Continuously etched on the order of depth, to form a silicon pillar 65 as shown in FIG. 7 (c). そうした後、図7 After doing so, as shown in FIG. 7
(d)に示すように、上記レジストパターン64を除去し、シリコン柱65の露出している部分の表面に熱酸化によってシリコン酸化膜66を形成する。 (D), the aforementioned resist pattern 64 is removed to form a silicon oxide film 66 on the surface of the exposed portion of the silicon pillar 65 by thermal oxidation.

【0050】次に、図8(e)に示すように全面にシリコン窒化膜67を積層する。 Next, laminated silicon nitride film 67 on the entire surface as shown in FIG. 8 (e). そして、シリコン窒化膜67 Then, silicon nitride film 67
を全面エッチバックすることによって、図8(f)に示すようにシリコン柱65の側面にシリコン窒化膜の側壁6 By etching back the entire surface of the sidewalls of the silicon nitride film on the side surfaces of the silicon pillar 65 as shown in FIG. 8 (f) 6
8を形成する。 8 to the formation. こうした後、高温の熱酸化を施すことによって側壁68で覆われていないシリコン基板61が酸化される。 After this, the silicon substrate 61 not covered with the sidewall 68 by applying the high-temperature thermal oxidation is oxidized. そして、更に酸化を進めることによって、図8(g)に示すように、シリコン基板61におけるシリコン柱65下部にも両側からシリコン酸化膜69が成長してシリコン柱65がフローティングされたフローティング構造が形成される。 Then, by further advancing the oxidation, as shown in FIG. 8 (g), a floating structure silicon pillar 65 silicon oxide film 69 from both sides in the silicon pillar 65 lower in the silicon substrate 61 is grown is floating is formed It is.

【0051】次に、図9(h)に示すように、上記シリコン窒化膜63,側壁68およびシリコン酸化膜62,6 Next, as shown in FIG. 9 (h), the silicon nitride film 63, side walls 68 and the silicon oxide film 62,6
6を除去する。 6 is removed. そして、シリコン柱65におけるチャネルを形成すべき領域にレジストマスクによる開口部を設けたパターニングを行い、このレジストをマスクにしてシリコン柱65をエッチングする。 Then, patterning is performed an opening of a resist mask region for forming a channel in the silicon pillar 65 to etch the silicon pillar 65 using the resist as a mask. こうして、図9(i) Thus, as shown in FIG. 9 (i)
に示すように、シリコン柱65におけるチャネル形成領域76の高さを100nm程度まで低くする。 As shown in, to reduce the height of the channel forming region 76 in the silicon pillar 65 to about 100 nm.

【0052】さらに、同一マスクのままでシリコン酸化膜69におけるチャネル形成領域76の周囲と下層とを等方性のエッチング条件(深さ方向と横方向のエッチング速度が等しい条件)で掘り下げ、さらに横方向のエッチングを行う。 [0052] Further, drill down and around the lower of the channel forming region 76 in the silicon oxide film 69 by isotropic etching condition (the depth direction and lateral etching rates are equal conditions) remain the same mask, further transverse carry out the direction of etching. こうして、シリコン柱65の底面下部のシリコン酸化膜69を除去して図9(j)に示すような空欠部77を形成する。 Thus, to form the Soraketsu portion 77 as shown in FIG. 9 (j) removing the bottom lower part of the silicon oxide film 69 of the silicon pillar 65.

【0053】次に、上記チャネル形成領域76を含むシリコン柱65に熱酸化を施してゲート絶縁膜用のシリコン酸化膜70を形成する。 Next, a silicon oxide film 70 for the gate insulating film is subjected to thermal oxidation silicon pillar 65 including the channel formation region 76. そして、ゲート電極用の低抵抗多結晶シリコン膜71を積層して空欠部77を埋め尽くすと共にシリコン柱65におけるチャネル形成領域7 Then, the channel formation region 7 in the silicon pillar 65 with fill the empty deletion portion 77 by laminating the low-resistance polycrystalline silicon film 71 for the gate electrode
6上を覆った後ホトリソグラフィによってレジストのパターニングを施し、これをマスクとして低抵抗多結晶シリコン膜71をエッチングして図10(k)に示すようなゲート電極を形成する。 Subjected to resist patterning by photolithography after covering over 6, the low-resistance polycrystalline silicon film 71 is etched to form a gate electrode as shown in FIG. 10 (k) as a mask. そしてさらに、ゲート電極71 And further, the gate electrode 71
をマスクとしてソース/ドレイン部における拡散層形成用の不純物イオン注入72を行う。 The performing impurity ion implantation 72 for the diffusion layer formed in the source / drain portion as a mask.

【0054】そうした後、全面にシリコン酸化膜73を積層し、エッチバックして表面凹凸を平滑にする。 [0054] After these, the silicon oxide film 73 is laminated on the entire surface, to smooth the surface irregularities is etched back. そして、図10(l)に示すように、各電極の取り出し用のコンタクトホール74を形成する。 Then, as shown in FIG. 10 (l), to form a contact hole 74 for removal of the electrodes. 次に、金属膜を積層し、ホトエッチングによって図10(m)に示すような金属配線層75を形成する。 Next, a metal layer is deposited to form the metal wiring layer 75 as shown in FIG. 10 (m) by photoetching. こうして、図11に全体像を示すように、シリコン基板61表面に対して垂直方向に突出して電気伝導路としてのシリコン柱65が形成された横型MOSFETが形成されるのである。 Thus, as shown in the overview in Figure 11 is the lateral MOSFET silicon pillar 65 as an electric conduction path is formed to protrude in a direction perpendicular to the silicon substrate 61 surface. 尚、図11 Incidentally, FIG. 11
においてはソース/ドレイン電極は片側のみが記載されているが実際には両電極を形成する。 In the source / drain electrodes is the actually only one side is described to form the two electrodes.

【0055】このようにして形成された横型MOSFE [0055] horizontal MOSFE which is formed in this way
Tは、図11に示すように、電気伝導路としてのシリコン柱65がシリコン基板61表面から突出しており、そのシリコン柱65におけるチャネル形成領域76のみの高さが低くなっている。 T, as shown in FIG. 11, and the silicon pillar 65 as an electric conductive path protrude from the silicon substrate 61 surface, the height of only the channel formation region 76 in the silicon pillar 65 is low. そして、チャネル形成領域76 Then, the channel formation region 76
下部のシリコン酸化膜69には空欠部77が設けられて、細く微細なチャネル形成領域76の周囲をゲート電極71で取り囲んだ構造を有している。 The lower part of the silicon oxide film 69 is provided with a Soraketsu portion 77, and a surrounding the periphery of the thin fine channel forming region 76 in the gate electrode 71 structure. したがって、上記チャネル形成領域76にゲートバイアスを加えた場合に、容易にチャネル全体に空乏層が広がることができ、 Thus, when added to the gate bias to the channel forming region 76, can be easily depletion layer across the channel widens,
完全空乏化動作のトランジスタが得られるのである。 Fully depleted operation of the transistor is to be obtained.

【0056】その際に、上記シリコン柱65全体の高さを低くしてしまうとソース/ドレイン部の抵抗が大きくなってしまい、完全空乏化デバイスの利点である高速性の妨げになる。 [0056] At this time, when the result in lowering the overall height of the silicon pillar 65 will be the resistance of the source / drain portion is increased, it hinders is an advantage of fully depleted devices high speed. そこで、本実施例では、ソース/ドレイン部は広い面積を確保してチャネル形成領域76のみを狭く形成するのである。 Accordingly, in this embodiment, the source / drain portions are to narrower only the channel formation region 76 to secure a large area.

【0057】また、本実施例における横型MOSFET [0057] Further, the lateral MOSFET in this embodiment
は、上述のようにシリコン柱65におけるチャネル形成領域76の高さが低い構造を有している。 The height of the channel forming region 76 in the silicon pillar 65 has a lower structure as described above. したがって、 Therefore,
この横型MOSFETの製造方法においては、ゲート電極71を一般的なホトリソグラフィによって形成する際に、シリコン柱65上に形成される低抵抗多結晶シリコン膜71やレジストパターンの縦方向の部分が短いのでくびれ等が発生しにくく、エッチングによってゲート電極71を形成する際に断線等に至ってしまう危険性は少ない。 In the production method of this lateral MOSFET, when forming the gate electrode 71 by a typical photolithography, is short longitudinal portion of the low-resistance polycrystalline silicon film 71 and a resist pattern is formed on the silicon pillar 65 hardly constriction or the like occurs, the less danger of leading to disconnection or the like in forming the gate electrode 71 by etching. つまり、本実施例によれば、素子特性に悪影響を与えないような横型MOSFETを容易に製造できる。 In other words, according to the present embodiment, a lateral MOSFET which does not adversely affect the device characteristics can be easily produced.

【0058】上述のような完全空乏化動作のトランジスタの場合には、電流駆動力の増加および電流特性の立ち上がりの急峻化を図ることができるので低電圧動作に適している。 [0058] In the case of the transistor of fully depleted operation as described above is suitable for low voltage operation because it is possible to rise the steep increase and current characteristics of the current driving force. また、閾値電圧を低下させなくとも動作速度を高速に維持できることから閾値電圧を高い値で維持でき、閾値電圧のばらつきの許容範囲の設定が可能となり、トランジスタ素子の信頼性向上が図れる。 Further, the threshold voltage because it can maintain the operating speed faster without lowering the threshold voltage can be maintained at a high value, it is possible to set the permissible range of variation in the threshold voltage, thereby the reliability of the transistor element.

【0059】上記第4実施例においては、シリコン柱6 [0059] In the above-described fourth embodiment, the silicon pillar 6
5を形成するに際して、シリコン基板61をエッチングする際のマスクであるレジストパターン64をホトリソグラフィ技術によって形成している。 5 when forming a to form a resist pattern 64 is a mask for etching the silicon substrate 61 by the photolithography technique. しかしながら、この発明はこれに限定されるものではなく、第1例(第1 However, the present invention is not limited thereto, the first example (first
実施例〜第3実施例)と同様に、シリコン基板上に形成された薄膜パターンにサイドウォール形成技術によって側壁を形成し、この側壁をマスクとしたエッチングによって形成してもよい。 Like the through third embodiments), to form a side wall by the side wall forming technique the thin film pattern formed on a silicon substrate, may be formed by the etching the sidewalls as a mask.

【0060】上記各実施例においては、MOSFETを例に超微細で高速な半導体装置の製造方法を説明している。 [0060] In the above embodiments describes a method for manufacturing a high-speed semiconductor device MOSFET as an example ultrafine. しかしながら、この発明は、他の半導体装置の製造に適用しても何等差し支えない。 However, the present invention is nothing like no problem even when applied to the manufacture of other semiconductor devices.

【0061】 [0061]

【発明の効果】以上より明らかなように、第1の発明の半導体装置の製造方法は、所定伝導形の半導体基板上に形成された薄膜パターンにサイドウォール形成技術によって側壁を形成した後に上記薄膜パターンを除去し、上記側壁をマスクとしてエッチングを行って半導体柱を形成し、上記側壁を除去した後に上記半導体柱の周囲を取り囲んで電極を形成するので、ホトリソグラフィによる微細加工に因らずに上記半導体柱形成用のエッチングマスクを形成できる。 As apparent from above, according to the present invention, a method of manufacturing a semiconductor device of the first invention, the thin film after formation of the side wall by the side wall forming technique the thin film pattern formed on a predetermined conductivity type of the semiconductor substrate removing the pattern, by etching the side walls as a mask to form a semiconductor pillar, so to form an electrode surrounding the periphery of the semiconductor pillar after removing the side wall, irrespective of whether fine processing by photolithography It can form an etching mask for the semiconductor pillar formed. したがって、上記微細加工の限度に拘わりなく上記半導体柱の厚みを薄く形成できる。 Therefore, it thinner the thickness of the semiconductor pillar regardless of the limit of the fine processing. その結果、上記半導体柱の両側面に電気伝導路を形成した際に上記半導体柱は完全空乏化され、超微細で高速な半導体装置を製造できる。 As a result, the semiconductor pillar when forming an electrically conductive path on both sides of the semiconductor pillar is completely depleted, can be produced a high-speed semiconductor device with ultra-fine.

【0062】また、第2の発明の半導体装置の製造方法は、所定伝導形の半導体基板上に形成された薄膜パターンにサイドウォール形成技術によって第1の側壁を形成した後上記薄膜パターンを除去し、上記第1の側壁をマスクとしてエッチングを行って半導体柱を形成し、上記半導体柱の側面に第2の側壁を形成し、上記両側壁を保護膜として熱酸化を行って上記半導体柱を酸化膜によって上記半導体基板から絶縁し、上記両側壁を除去した後に上記半導体柱の周囲を取り囲んで電極を形成するので、上記電極によって取り囲まれた半導体柱から成る半導体素子間を分離できる。 [0062] In the method of the second invention, removing the thin film pattern after the formation of the first side wall by the side wall forming technique the thin film pattern formed on a semiconductor substrate of a predetermined conductivity type , the first side wall by etching to form a semiconductor pillar as a mask, to form a second side wall on the side surface of the semiconductor pillar, oxidizing the semiconductor pillar thermal oxidation is carried out as a protective film to the side walls insulated from the semiconductor substrate by a membrane, so to form an electrode surrounding the periphery of the semiconductor pillar after removing the side walls, it can be separated between the semiconductor device comprising a semiconductor pillar surrounded by the electrode. したがって、SOI構造と同じ構造を有して、超微細で更に高速な半導体装置を製造できる。 Therefore, it has the same structure as the SOI structure, further can be produced a high-speed semiconductor device with ultra-fine.

【0063】また、第3の発明の半導体装置の製造方法は、絶縁層上に島状に形成された所定伝導形の半導体薄膜上に形成された薄膜パターンにサイドウォール形成技術によって側壁を形成した後上記薄膜パターンを除去し、上記側壁をマスクとしてエッチングを行って上記絶縁層上に半導体柱を形成し、上記側壁を除去した後に上記半導体柱の周囲を取り囲んで電極を形成するので、S [0063] In the method of the third invention, the formation of the side wall by the side wall forming technique the thin film pattern formed on a semiconductor thin film having a predetermined conductivity type formed in an island shape on the insulating layer removing the rear the thin film pattern, by etching the side walls as a mask to form a semiconductor pillar on the insulating layer, so to form an electrode surrounding the periphery of the semiconductor pillar after removing the side wall, S
OI構造と同じ構造を有する超微細で高速な半導体装置をより簡単に製造できる。 Fast semiconductor device ultrafine having the same structure as OI structure can be more easily produced.

【0064】また、第5の発明の半導体装置の構造は、 [0064] The structure of a semiconductor device of the fifth invention,
半導体基板上に絶縁膜を介して突出して形成された板状の半導体柱と、この半導体柱における上縁に所定幅で所定深さの溝を刻んで形成された狭部と、この狭部の周囲を取り囲む電極を備えているので、上記半導体柱における狭部は細く微細な形状を有している。 A semiconductor pillar which is formed plate-like projecting through an insulating film on a semiconductor substrate, and a narrow portion formed carved groove having a predetermined depth at a predetermined width in the upper edge of the semiconductor pillar, the isthmus It is provided with the electrodes surrounding the narrow portion of the semiconductor pillar has a thin fine shape. したがって、この細く微細な狭部に周囲を取り囲む電極からバイアス電圧を印加すると上記狭部全体に空乏層が広がり、完全空乏化動作を示す高速で高信頼性を有する半導体装置を提供できる。 Therefore, the thin depletion layer spreads throughout the isthmus when a bias voltage is applied from the electrode surrounding the fine narrow portion, it is possible to provide a semiconductor device with high reliability at high speed indicating a fully depleted operation.

【0065】また、第6の発明の半導体装置の製造方法は、所定伝導形の半導体基板上に膜形成技術,サイドウォール形成技術またはホトリソグラフィ技術によって形成された半導体柱にサイドウォール形成技術によって側壁を形成し、この側壁を保護膜として熱酸化を行って上記半導体基板の表面に酸化膜を形成して上記半導体基板から半導体柱を絶縁し、この半導体柱における電極形成箇所をエッチングして他の箇所よりも低くし、上記半導体基板表面の酸化膜における上記電極形成箇所の周囲および下部をエッチングして空欠部を形成し、上記半導体柱における電極形成箇所を電極用の半導体膜で取り囲んてパターニングして電極を形成するようにしたので、微細加工の限界に左右されずに超微細な電気伝導路を形成できる。 [0065] In the method of the sixth aspect of the present invention, the side wall by the side wall forming technique the predetermined conductivity type in the semiconductor substrate on the film forming techniques, the semiconductor pillar which is formed by a side wall forming technique or photolithography technique It is formed and to form an oxide film on the surface of the semiconductor substrate to insulate the semiconductor pillar from the semiconductor substrate by performing a thermal oxidation as a protective film of the side wall, to the other etching an electrode forming portion of the semiconductor pillar lower than places, by etching the periphery and bottom of the electrode forming portions in oxide film of the semiconductor substrate surface to form an empty out portions, patterned surrounds the electrode forming portions of the semiconductor pillar semiconductor film for electrode since so as to form an electrode by, it can form ultrafine electrical conduction path without being influenced by the limits of microfabrication. さらに、この発明によって形成される半導体柱における電極形成箇所の高さは低いので、この電極形成箇所を取り囲む電極を通常のホトリソグラフィ技術によって形成する場合にレジストパターンにくびれ等が発生しにくい。 Further, since the height of the electrode forming portions in the semiconductor pillar which is formed by the invention is low, such as constrictions in the resist pattern is unlikely to occur when forming an electrode surrounding the electrode forming portion by a conventional photolithography technique. したがって、この発明によれば、高速で高信頼性を有する半導体装置を容易に形成できる。 Therefore, according to the present invention can be easily formed of a semiconductor device with high reliability at high speed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の半導体装置の製造方法の一実施例による縦型MOSFET製造過程の説明図である。 FIG. 1 is an explanatory view of a vertical MOSFET manufacturing process according to an embodiment of a method of manufacturing a semiconductor device of the present invention.

【図2】図1に続く製造過程の説明図である。 It is an illustration of a subsequent manufacturing process in FIG. 1. FIG.

【図3】図2(f)に対応する中間部品の鳥瞰図である。 3 is a perspective view of an intermediate part corresponding to FIG. 2 (f).

【図4】他の縦型MOSFET製造過程の説明図である。 4 is an explanatory diagram of another vertical MOSFET manufacturing process.

【図5】横型MOSFET製造過程の説明図である。 5 is an explanatory view of a lateral MOSFET manufacturing process.

【図6】図5(k)に対応する横型MOSFETの鳥瞰図である。 6 is a perspective view of the corresponding lateral MOSFET in FIG. 5 (k).

【図7】図5とは異なる横型MOSFET製造過程の説明図である。 It is an illustration of different lateral MOSFET manufacturing process and Figure 7 Figure 5.

【図8】図7に続く製造過程の説明図である。 8 is an explanatory view of a subsequent manufacturing process in FIG.

【図9】図8に続く製造過程の説明図である。 9 is an explanatory view of a subsequent manufacturing process in FIG.

【図10】図9に続く製造過程の説明図である。 10 is an explanatory view of a subsequent manufacturing process in FIG.

【図11】図10に続く製造過程の説明図である。 11 is an explanatory view of a subsequent manufacturing process in FIG. 10.

【図12】従来の縦型MOSFETの製造方法に係る製造過程の説明図である。 12 is an explanatory view of a manufacturing process according to the conventional method of manufacturing a vertical type MOSFET.

【図13】図12に続く製造過程の説明図である。 13 is an illustration of a subsequent manufacturing process in FIG. 12.

【図14】他の従来例における横型MOSFETの製造方法に係る製造過程の説明図である。 14 is an explanatory view of a manufacturing process according to the method of manufacturing a lateral MOSFET in another conventional example.

【図15】図14に続く製造過程の説明図である。 15 is an explanatory diagram subsequent manufacturing process in FIG. 14.

【図16】図15に続く製造過程の説明図である。 It is an illustration of a subsequent manufacturing process in Figure 16 Figure 15.

【図17】図16に続く製造過程の説明図である。 17 is an explanatory view of a subsequent manufacturing process in FIG. 16.

【図18】図17に続く製造過程の説明図である。 18 is an explanatory diagram subsequent manufacturing process in FIG. 17.

【符号の説明】 DESCRIPTION OF SYMBOLS

31…p型シリコン基板、 31a…シリコン柱、33a,42a…側壁、 34,4 31 ... p-type silicon substrate, 31a ... silicon pillar, 33a, 42a ... side wall, 34,4
5,53…ソース領域、35,44,51…ゲート酸化膜、 36a,46,52…ゲート電極、37,47, 5,53 ... source region, 35,44,51 ... gate oxide film, 36a, 46 and 52 ... gate electrode, 37, 47,
54…ドレイン領域、 43…酸化膜、61…シリコン基板、62,66,69,73…シリコン酸化膜、6 54 ... drain region, 43 ... oxide layer, 61 ... silicon substrate, 62,66,69,73 ... silicon oxide film, 6
3,67…シリコン窒化膜、 65…シリコン柱、68…側壁、 71…低抵抗多結晶シリコン膜、76…チャネル形成領域、 3,67 ... silicon nitride film, 65 ... silicon pillar, 68 ... side wall, 71 ... low-resistance polycrystalline silicon film, 76 ... channel forming region,
77…空欠部。 77 ... Soraketsu part.

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 所定伝導形の半導体基板上に薄膜パターンを形成し、サイドウォール形成技術によって上記薄膜パターンに側壁を形成した後に上記薄膜パターンを除去して上記半導体基板上に上記側壁のみを残す工程と、 上記側壁をマスクとしてエッチングを行って、上記半導体基板上に半導体柱を形成する工程と、 上記側壁を除去した後、上記半導体柱の周囲を取り囲んで電極を形成する工程を備えたことを特徴とする半導体装置の製造方法。 1. A forming a thin film pattern on a predetermined conductivity type semiconductor substrate, leaving only the side wall on the semiconductor substrate by removing the thin film pattern after forming the sidewall on the thin film pattern by the side wall forming technique a step, by etching the side walls as a mask that includes the steps of forming a semiconductor pillar on the semiconductor substrate, in which after removal of the side wall, with a step of forming an electrode surrounding the periphery of the semiconductor pillar the method of manufacturing a semiconductor device according to claim.
  2. 【請求項2】 所定伝導形の半導体基板上に薄膜パターンを形成し、サイドウォール形成技術によって上記薄膜パターンに第1の側壁を形成した後に上記薄膜パターンを除去して上記半導体基板上に上記第1の側壁のみを残す工程と、 上記第1の側壁をマスクとしてエッチングを行って、上記半導体基板上に半導体柱を形成する工程と、 サイドウォール形成技術によって上記半導体柱の側面に第2の側壁を形成する工程と、 上記半導体柱を覆う第1の側壁および第2の側壁を保護膜として熱酸化を行って上記半導体基板の表面に酸化膜を形成し、上記半導体基板から半導体柱を絶縁する工程と、 上記第1の側壁および第2の側壁を除去した後、上記半導体柱の周囲を取り囲んで電極を形成する工程を備えたことを特徴とする半導体装置の製 Wherein forming a thin film pattern on a predetermined conductivity type semiconductor substrate, said removing the thin film pattern after forming the first sidewall to the thin film pattern by the side wall forming technique on the semiconductor substrate first a step of leaving only one of the side walls, the first side wall by etching as a mask, forming a semiconductor pillar on the semiconductor substrate, the second side wall by the side wall forming technique on a side surface of the semiconductor pillar forming a first sidewall and a second sidewall covering the semiconductor pillar by performing thermal oxidation to form an oxide film on the surface of the semiconductor substrate as a protective film, insulating the semiconductor pillar from the semiconductor substrate a step, after removing the first sidewall and a second sidewall, manufacturing of a semiconductor device characterized by comprising a step of forming an electrode surrounding the periphery of the semiconductor pillar 方法。 Method.
  3. 【請求項3】 絶縁層上に島状に形成された所定伝導形の半導体薄膜上に薄膜パターンを形成し、サイドウォール形成技術によって上記薄膜パターンに側壁を形成した後に上記薄膜パターンを除去して上記半導体薄膜上に上記側壁のみを残す工程と、 上記側壁をマスクとして上記絶縁層に達するまでエッチングを行って、上記絶縁層上に半導体柱を形成する工程と、 上記側壁を除去した後、上記半導体柱の周囲を取り囲んで電極を形成する工程を備えたことを特徴とする半導体装置の製造方法。 3. A thin film pattern is formed on the semiconductor thin film having a predetermined conductivity type formed in an island shape on the insulating layer, the sidewall forming technology by removing the thin film pattern after forming the sidewall on the thin film pattern a step of leaving only the side wall on the semiconductor thin film, by etching to reach the above insulating layer the sidewall as a mask to form a semiconductor pillar on the insulating layer, after removal of the side walls, the the method of manufacturing a semiconductor device characterized by comprising a step of forming an electrode surrounds the semiconductor pillar.
  4. 【請求項4】 請求項1乃至請求項3のいずれか一つに記載の半導体装置の製造方法において、 上記電極は、上記半導体柱の周囲の一部を取り囲んで形成されることを特徴とする半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to any one of claims 1 to 3, the electrode is characterized in that it is formed to surround the part of the periphery of the semiconductor pillar the method of manufacturing a semiconductor device.
  5. 【請求項5】 所定伝導型の半導体基板上に、この半導体基板表面に形成された絶縁膜を介して突出して形成された板状の半導体柱と、 上記半導体柱における上縁に所定幅であって所定深さの溝を刻んで形成された狭部と、 上記半導体基板表面の絶縁膜をくぐり抜けて、上記半導体柱における上記狭部の側壁に沿ってこの狭部の周囲を取り囲む電極を備えたことを特徴とする半導体装置の構造。 5. A predetermined conductivity type of the semiconductor substrate, and the semiconductor substrate surface which is formed on protrudes through an insulating film a plate-like semiconductor pillar, there a predetermined width to the upper edge of the semiconductor pillar a narrow portion formed carved groove having a predetermined depth Te, and slip through the insulating film of the semiconductor substrate surface, comprising an electrode surrounding the periphery of the narrow portion along a side wall of the narrow portion of the semiconductor pillar structure wherein a.
  6. 【請求項6】 所定伝導形の半導体基板上に膜形成技術,サイドウォール形成技術あるいはホトリソグラフィ技術等によって半導体柱を形成する工程と、 サイドウォール形成技術によって上記半導体柱に側壁を形成する工程と、 上記半導体柱を覆う側壁を保護膜として熱酸化を行って上記半導体基板の表面に酸化膜を形成し、上記半導体基板から半導体柱を絶縁する工程と、 上記側壁を除去した後に上記半導体柱における電極形成箇所を開口したレジストパターンを形成し、このレジストパターンをマスクとして半導体柱をエッチングして電極形成箇所の高さを他の箇所よりも低くする工程と、 上記半導体基板表面に形成された上記酸化膜における上記電極形成箇所の周囲および下部を等方性エッチング条件によるエッチングで掘り下げて空 6. predetermined conductivity type semiconductor substrate on the film forming technique, a step of forming a semiconductor pillar by sidewall forming technique or photolithography technique or the like, a step of forming a sidewall on the semiconductor pillar by sidewall forming technique , thermal oxidation is carried out as a protective film side wall for covering the semiconductor pillar to form an oxide film on the surface of the semiconductor substrate, a step of insulating the semiconductor pillar from the semiconductor substrate, in the semiconductor pillar after removing the side wall an electrode forming portion to form an opening resist pattern, a step to be lower than the height of other portions of the resist pattern by etching the semiconductor pillars as a mask electrode formed portion, which is formed on the semiconductor substrate surface above Check dig around and bottom of the electrode forming portions in oxide film by etching with isotropic etching conditions 部を形成する工程と、 電極用の半導体膜を積層して上記空欠部を埋め尽くすと共に上記半導体柱における電極形成箇所を覆った後にパターニングして上記電極形成箇所を取り囲む電極を形成する工程を備えたことを特徴とする半導体装置の製造方法。 Forming a part, by stacking a semiconductor film for electrode is patterned after covering the electrode formation portion of the semiconductor pillar with fill the empty out portions forming an electrode surrounding the electrode forming portion method of manufacturing a semiconductor device characterized by comprising.
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