JPH09121047A - Vertical mosfet - Google Patents

Vertical mosfet

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JPH09121047A
JPH09121047A JP7275967A JP27596795A JPH09121047A JP H09121047 A JPH09121047 A JP H09121047A JP 7275967 A JP7275967 A JP 7275967A JP 27596795 A JP27596795 A JP 27596795A JP H09121047 A JPH09121047 A JP H09121047A
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JP
Japan
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source
area
region
vertical mosfet
epitaxial layer
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JP7275967A
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Japanese (ja)
Inventor
Yoshifumi Higashida
祥史 東田
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Rohm Co Ltd
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Rohm Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Abstract

PROBLEM TO BE SOLVED: To minimize an inactive area by rotating the source areas adjacent to each other on the surfacial layer of a substrate which forms a common drain area and arranging them in matrix. SOLUTION: An n<-> type epitaxial layer 2 for a common drain area is formed on a semiconductor substrate, and a square P type well 3 is arranged in matrix on the surfacial layer thereof. A square, circular source area 4a is formed in a manner that its respective sides are parallel to the arrangement direction, while source areas 4b, 4c, 4d, and 4e are square and circular and the area 4a rotated at 40 deg. is arranged thereagainst. A current flows not only in the adjoinging source areas but in an area surrounded with four source area, so that the surfacial area of the layer 2 for a drain area can be utilized as far as possible as a current route. Therefore, a vertical MOSFET can reduce the area rate of the inactive area, resulting in minimization of ON-state resistance.

Description

【発明の詳細な説明】Detailed Description of the Invention

【発明の属する技術分野】本発明は、縦型ＭＯＳＦＥＴ
に関し、特にオン抵抗を小さくすることができる縦型Ｍ
ＯＳＦＥＴに関する。TECHNICAL FIELD The present invention relates to a vertical MOSFET.
With respect to the above, in particular, a vertical M capable of reducing the on-resistance
Regarding OSFET.

【従来の技術】縦型ＭＯＳＦＥＴは、周波数特性に優
れ、しかも低電力で駆動できる等多くの特徴を有するこ
とから、幅広い分野で利用されている。従来の縦型ＭＯ
ＳＦＥＴは、図３の部分断面図に示すようにｎ型の半導
体基板１に形成されたｎ-型のエピタキシャル層２と、
エピタキシャル層２の表層部に形成されたＰ型のウエル
３と、ウエル３内の表層部に形成された矩形環状のｎ+
型のソース領域４と、隣合うソース領域４の間を覆うよ
うにエピタキシャル層２上に形成されたゲート酸化膜５
と、ゲート酸化膜５上に形成されたゲート電極６と、ゲ
ート電極６を覆うように形成された層間絶縁膜７と、各
ソース領域４を電気的に接続するために形成されたソー
ス電極８と、半導体基板１の裏面に形成されたドレイン
電極９を備えている。縦型ＭＯＳＦＥＴにおいて、半導
体基板１とエピタキシャル層２が共通ドレイン領域を構
成している。縦型ＭＯＳＦＥＴでは、ソース電極８とド
レイン電極９との間に電圧を印加した状態でゲート電極
６に電圧を印加すると、ゲート電極６下のウエル３の表
層部にチャネルが形成され、これにより電流がソース電
極８からチャネル並びにエピタキシャル層２及び半導体
基板１からなるドレイン領域を経て、矢印に示すように
ドレイン電極９に向かって流れる。次に、動作を理解し
易くするため、縦型ＭＯＳＦＥＴのソース領域の配列と
電流の流れだけを図４の概略平面図に示す。ソース領域
４は矩形環状の形状をなし、エピタキシャル層２の表面
に数百から数千個マトリクス状に配列されている。この
配列で複数のソース領域４は、同一の方向を向くように
配置されている。この状態で動作させた場合、電流の大
部分は図の矢印に示すようにゲート電極化に形成される
チャネル領域を介して隣接するソース領域４に向かうよ
うに流れ、図示しないドレイン電極に向かって流れる。2. Description of the Related Art Vertical MOSFETs are used in a wide range of fields because they have many characteristics such as excellent frequency characteristics and low power consumption. Conventional vertical MO
The SFET comprises an n − type epitaxial layer 2 formed on an n type semiconductor substrate 1 as shown in the partial sectional view of FIG.
The P-type well 3 formed in the surface layer portion of the epitaxial layer 2 and the rectangular annular n + formed in the surface layer portion in the well 3
-Type source region 4 and a gate oxide film 5 formed on the epitaxial layer 2 so as to cover between the adjacent source regions 4.
A gate electrode 6 formed on the gate oxide film 5, an interlayer insulating film 7 formed so as to cover the gate electrode 6, and a source electrode 8 formed for electrically connecting each source region 4. And a drain electrode 9 formed on the back surface of the semiconductor substrate 1. In the vertical MOSFET, the semiconductor substrate 1 and the epitaxial layer 2 form a common drain region. In the vertical MOSFET, when a voltage is applied to the gate electrode 6 while a voltage is applied between the source electrode 8 and the drain electrode 9, a channel is formed in the surface layer portion of the well 3 below the gate electrode 6, which causes a current to flow. Flows from the source electrode 8 to the drain electrode 9 through the channel and the drain region composed of the epitaxial layer 2 and the semiconductor substrate 1, as shown by the arrow. Next, in order to facilitate understanding of the operation, only the arrangement of the source regions of the vertical MOSFET and the current flow are shown in the schematic plan view of FIG. The source regions 4 have a rectangular ring shape, and hundreds to thousands of them are arranged in a matrix on the surface of the epitaxial layer 2. In this arrangement, the plurality of source regions 4 are arranged so as to face the same direction. When operated in this state, most of the current flows toward the adjacent source region 4 via the channel region formed as a gate electrode, as shown by the arrow in the figure, toward the drain electrode (not shown). Flowing.

【発明が解決しようとする課題】ところで、上述のソー
ス配列では、図４の矢印に示す電流の流れから理解でき
るように、４つのソース領域４で囲まれた領域（破線領
域）には電流がほとんど流れない不活性領域１０とな
る。特に、高電圧の縦型ＭＯＳＦＥＴが求められる現在
では、電流の流れを良くするためにソース領域４間の距
離も大きくなるように配列されており、エピタキシャル
層２の表層部にさらに大きな不活性領域１０が生じやす
い状況にある。このように、不活性領域１０が占める割
合が増大すると縦型ＭＯＳＦＥＴの特性上好ましくない
状態が生じる。すなわち、縦型ＭＯＳＦＥＴの特性上重
要な要因は、電流が流れるときのオン抵抗をできるだけ
小さくすることであるが、これはドレイン領域となるエ
ピタキシャル層２の表面積を電流路として最大限利用す
ることで達成できる。従って、不活性領域１０の占有割
合が増大すると、エピタキシャル層２の表面積を最大限
利用することができず、オン抵抗を小さくすることが難
しくなってきた。本発明の目的は、上述した問題点に鑑
み、不活性領域を最小にし、オン抵抗を小さくすること
ができる縦型ＭＯＳＦＥＴを提供することにある。By the way, in the above-mentioned source arrangement, as can be understood from the current flow indicated by the arrow in FIG. 4, no current flows in the region surrounded by the four source regions 4 (dashed line region). The inactive region 10 hardly flows. In particular, at the present time when a high-voltage vertical MOSFET is required, the distance between the source regions 4 is arranged to be large in order to improve the current flow, and a larger inactive region is formed in the surface layer portion of the epitaxial layer 2. 10 is likely to occur. As described above, when the ratio of the inactive region 10 increases, an unfavorable state occurs in the characteristics of the vertical MOSFET. That is, an important factor in the characteristics of the vertical MOSFET is to reduce the on-resistance when a current flows as much as possible. This is to maximize the use of the surface area of the epitaxial layer 2 which becomes the drain region as a current path. Can be achieved. Therefore, when the occupation ratio of the inactive region 10 increases, the surface area of the epitaxial layer 2 cannot be utilized to the maximum, and it becomes difficult to reduce the on-resistance. In view of the above problems, an object of the present invention is to provide a vertical MOSFET capable of minimizing the inactive region and reducing the on-resistance.

【課題を解決するための手段】本発明は、上記目的を達
成するために次のような構成をとる。すなわち、本発明
の縦型ＭＯＳＦＥＴは、共通ドレイン領域となる半導体
基板の表層部に行及び列のマトリクス状に配列されたウ
エルと、前記ウエル内に矩形環状に形成されたソース領
域とを有する縦型ＭＯＳＦＥＴにおいて、行及び列内で
互いに隣接するソース領域が相互に所定の角度だけ回転
されて配置されていることを特徴とするものである。ま
た、本発明の縦型ＭＯＳＦＥＴは、上記角度が４５゜で
あることを特徴とするものである。本発明の縦型ＭＯＳ
ＦＥＴでは、互いに隣接するソース領域を所定の角度だ
け回転させてマトリクス配列しているので、電流を共通
ドレイン領域の全域に流すことができ、不活性領域の面
積を小さくすることができる。特に、傾ける角度を４５
゜とすることで不活性領域はほとんど生じない。The present invention has the following configuration to achieve the above object. That is, the vertical MOSFET of the present invention has vertical wells having wells arranged in a matrix of rows and columns on the surface layer portion of the semiconductor substrate that serves as a common drain region, and source regions formed in a rectangular ring shape in the wells. In the type MOSFET, the source regions adjacent to each other in the row and the column are arranged so as to be rotated by a predetermined angle with respect to each other. Further, the vertical MOSFET of the present invention is characterized in that the angle is 45 °. Vertical MOS of the present invention
In the FET, the source regions adjacent to each other are rotated by a predetermined angle and arranged in a matrix, so that the current can flow through the entire common drain region and the area of the inactive region can be reduced. Especially, the tilt angle is 45
By setting the angle to be °, an inactive region hardly occurs.

【発明の実施の形態】以下、本発明の実施例を、図面を
参照しつつ具体的に説明する。まず、本発明おける縦型
ＭＯＳＦＥＴにおける構造と電流の流れを図１の平面図
に示す。尚、従来と同一部分や相当部分には同一の符号
を付している。共通ドレイン領域となるｎ-型のエピタ
キシャル層２が図示しない半導体基板上に形成されてい
る。このエピタキシャル層２の表層部には矩形状のＰ型
のウエル３が数百から数千個マトリクス配列するように
形成されており、さらにウエル３内の表層部には矩形環
状のｎ+型のソース領域４が形成されている。平面図の
下部には、エピタキシャル層２上に形成されたゲート電
極９の形状を示している。ゲート電極６は複数の開口部
１１を有する網目状のポリシリコン膜で、各開口部１１
はウエル３の中心上にあってソース領域４の一部を露出
するようになっている。本来、縦型ＭＯＳＦＥＴでは、
ゲート電極６は層間絶縁膜及びソース電極で覆われてい
るが、図を簡単にするために図示されていない。本発明
の縦型ＭＯＳＦＥＴでは、互いに隣接する矩形環状のソ
ース領域４を所定の角度だけ回転されて、マトリクス配
列されている。より詳しく説明すれば、図１に示すよう
に、複数の矩形環状のソース領域４は横方向に配列され
て行を成し、このソース領域４の行を縦方向に複数配列
することでマトリクス配列を構成している。マトリクス
配列のされている一つのソース領域４ａを基準に考える
と、このソース領域４ａに互いに隣接する他のソース領
域として上下左右方向に４つのソース領域４ｂ，４ｃ，
４ｄ、４ｅが形成されている。各ソース領域４ｂ，４
ａ，４ｃが横方向に、また各ソース領域４ｄ，４ａ，４
ｅが縦方向にそれぞれマトリクス配列されている。この
実施例では、矩形環状のソース領域４ａは、その各辺が
配列方向と平行となるように形成されている。これに対
してソース領域４ｂ，４ｃ，４ｄ、４ｅは同様に矩形環
状であるが、ソース領域４ａを４５°回転させるように
配置されている。上述のようにマトリクス配列された縦
型ＭＯＳＦＥＴにおいて、ソース電極とドレイン電極と
の間に電圧を印加した状態でゲート電極６に電圧を印加
すると、ゲート電極６下のウエル３の表層部にチャネル
が形成され、電流がソース電極からチャネル並びにエピ
タキシャル層２及び半導体基板からなるドレイン領域を
経て、図示しないドレイン電極に向かって流れる。この
点は従来の縦型ＭＯＳＦＥＴと同様である。しかし、本
発明では、電流は図の矢印に示すように隣接するソース
領域だけでなく、従来不活性領域となっていた４つのソ
ース領域に囲まれた領域にも流れるので、ドレイン領域
となるエピタキシャル層２の表面積を電流路として最大
限利用することできるようになる。従って、本発明の縦
型ＭＯＳＦＥＴは、不活性領域の面積割合を減少するこ
とができるのでオン抵抗を小さくすることが可能とな
る。最後に、図１のＡ−Ａ線に沿う断面図を図２に示
す。本発明の縦型ＭＯＳＦＥＴは、ｎ型の半導体基板１
上のｎ-型のエピタキシャル層２が形成されており共通
ドレインを構成している。このエピタキシャル層２の表
層部にＰ型のウエル３が形成されており、さらにウエル
３内の表層部には矩形環状のｎ+型のソース領域４が形
成されている。この図からも明らかなように中央側に示
されている回転配置されたソース領域４は、左右に形成
されているソース領域４より断面上幅広となっている。
これは、図１の平面図にも示したように、中央側のソー
ス領域４が左右のソース領域４に対して４５°回転され
た形状となっているからである。また、隣合うソース領
域４の間を覆うようにエピタキシャル層２上にゲート酸
化膜５及びゲート電極６が形成されている。このゲート
酸化膜５及びゲート電極６には開口部１１が形成されて
いる。ゲート電極６は他の電極と短絡しないように層間
絶縁膜７で覆われ、その層間絶縁膜７がソース電極８で
覆われている。このソース電極８は開口部１１を介して
ウエル３の中心部とソース領域４の一部と接触してい
る。半導体基板１の裏面にはドレイン電極９が形成され
ている。本発明の縦型ＭＯＳＦＥＴを動作させたときの
電流の流れは、図４に示す同図中の左右のウエル３内の
ソース領域４から中央側ウエル３のソース領域４方向か
らドレイン電極９側に流れ込むが、中央側のウエル３内
のソース領域４から従来不活性領域であった領域を介し
てにドレイン電極９側に流れ込むことになる。このよう
に電流を流すことにより、共通ドレイン領域を電流路と
して最大限利用することになる。Embodiments of the present invention will be specifically described below with reference to the drawings. First, the structure and current flow in the vertical MOSFET according to the present invention are shown in the plan view of FIG. Note that the same reference numerals are given to the same or corresponding parts as in the related art. An n − type epitaxial layer 2 to be a common drain region is formed on a semiconductor substrate (not shown). In the surface layer portion of the epitaxial layer 2, hundreds to thousands of rectangular P-type wells 3 are formed in a matrix arrangement. Further, the surface layer portion in the well 3 has a rectangular ring-shaped n + -type. The source region 4 is formed. The shape of the gate electrode 9 formed on the epitaxial layer 2 is shown in the lower part of the plan view. The gate electrode 6 is a mesh-shaped polysilicon film having a plurality of openings 11,
Is located on the center of the well 3 and exposes part of the source region 4. Originally, in the vertical MOSFET,
The gate electrode 6 is covered with an interlayer insulating film and a source electrode, but is not shown in order to simplify the drawing. In the vertical MOSFET of the present invention, the rectangular annular source regions 4 adjacent to each other are rotated by a predetermined angle and arranged in a matrix. More specifically, as shown in FIG. 1, a plurality of rectangular annular source regions 4 are arranged in a row in a horizontal direction to form rows, and a plurality of rows of the source areas 4 are arranged in a vertical direction to form a matrix array. Are configured. Considering one source region 4a arranged in a matrix as a reference, four source regions 4b, 4c, 4c in the vertical and horizontal directions are provided as other source regions adjacent to the source region 4a.
4d and 4e are formed. Each source region 4b, 4
a, 4c in the lateral direction, and the source regions 4d, 4a, 4
e are arranged in a matrix in the vertical direction. In this embodiment, the rectangular annular source region 4a is formed such that each side thereof is parallel to the arrangement direction. On the other hand, the source regions 4b, 4c, 4d, and 4e are similarly rectangular ring-shaped, but are arranged so as to rotate the source region 4a by 45 °. In the vertical MOSFETs arranged in a matrix as described above, when a voltage is applied to the gate electrode 6 with a voltage applied between the source electrode and the drain electrode, a channel is formed in the surface layer of the well 3 below the gate electrode 6. The formed current flows from the source electrode to the drain electrode (not shown) through the channel and the drain region formed of the epitaxial layer 2 and the semiconductor substrate. This point is similar to the conventional vertical MOSFET. However, in the present invention, the current flows not only to the adjacent source regions as shown by the arrows in the figure but also to the region surrounded by the four source regions, which are conventionally inactive regions. The surface area of the layer 2 can be maximally utilized as a current path. Therefore, in the vertical MOSFET of the present invention, the area ratio of the inactive region can be reduced, and the on-resistance can be reduced. Finally, FIG. 2 shows a sectional view taken along the line AA of FIG. The vertical MOSFET of the present invention is an n-type semiconductor substrate 1
The upper n − type epitaxial layer 2 is formed and constitutes a common drain. A P-type well 3 is formed in the surface layer of the epitaxial layer 2, and a rectangular annular n + type source region 4 is formed in the surface layer of the well 3. As is apparent from this figure, the rotationally arranged source region 4 shown on the center side is wider in cross section than the source regions 4 formed on the left and right.
This is because, as shown in the plan view of FIG. 1, the central source region 4 has a shape rotated by 45 ° with respect to the left and right source regions 4. A gate oxide film 5 and a gate electrode 6 are formed on the epitaxial layer 2 so as to cover the space between the adjacent source regions 4. Openings 11 are formed in the gate oxide film 5 and the gate electrode 6. The gate electrode 6 is covered with an interlayer insulating film 7 so as not to short-circuit with other electrodes, and the interlayer insulating film 7 is covered with a source electrode 8. The source electrode 8 is in contact with the center of the well 3 and a part of the source region 4 through the opening 11. A drain electrode 9 is formed on the back surface of the semiconductor substrate 1. The current flow when the vertical MOSFET of the present invention is operated is as shown in FIG. 4 from the source region 4 in the left and right wells 3 in FIG. Although it flows in, it will flow from the source region 4 in the well 3 on the central side to the drain electrode 9 side through the region which was conventionally an inactive region. By causing the current to flow in this manner, the common drain region is used as a current path to the maximum extent.

【発明の効果】以上、説明したように本発明による縦型
ＭＯＳＦＥＴによれば、動作させたときの電流を共通ド
レイン領域の全域に流すことできるので、半導体基板ま
たはエピタキシャル層の表面における不活性領域の面積
を小さくすることができ、オン抵抗を小さくすることが
できる。特に、互いに隣接するソース領域を所定の角度
だけ回転させてマトリクス配列させてオン抵抗を小さく
しているので、マスクを変更するだけで既存の工程を利
用して容易に製造することができる。As described above, according to the vertical MOSFET of the present invention, a current when operated can flow through the entire common drain region, and therefore, the inactive region on the surface of the semiconductor substrate or the epitaxial layer. Area can be reduced, and on-resistance can be reduced. In particular, since the source regions adjacent to each other are rotated by a predetermined angle and arranged in a matrix to reduce the on-resistance, it is possible to easily manufacture by using the existing process only by changing the mask.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の縦型ＭＯＳＦＥＴを示す平面図。FIG. 1 is a plan view showing a vertical MOSFET of the present invention.

【図２】本発明の縦型ＭＯＳＦＥＴを示す部分断面図。FIG. 2 is a partial sectional view showing a vertical MOSFET of the present invention.

【図３】従来の縦型ＭＯＳＦＥＴを示す部分断面図。FIG. 3 is a partial cross-sectional view showing a conventional vertical MOSFET.

【図４】従来の縦型ＭＯＳＦＥＴを示す平面図。FIG. 4 is a plan view showing a conventional vertical MOSFET.

【符号の説明】[Explanation of symbols]

１ 半導体基板 ２ エピタキシャル層 ３ ウエル ４ ソース領域 ５ ゲート酸化膜 ６ ゲート電極 ７ 層間絶縁膜 ８ ソース電極 ９ ドレイン電極 1 semiconductor substrate 2 epitaxial layer 3 well 4 source region 5 gate oxide film 6 gate electrode 7 interlayer insulating film 8 source electrode 9 drain electrode

─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成７年１０月３０日[Submission date] October 30, 1995

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】全文[Correction target item name] Full text

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【書類名】 明細書[Document Name] Statement

【発明の名称】 縦型ＭＯＳＦＥＴTitle of Invention Vertical MOSFET

【特許請求の範囲】[Claims]

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、縦型ＭＯＳＦＥＴ
に関し、特にオン抵抗を小さくすることができる縦型Ｍ
ＯＳＦＥＴに関する。TECHNICAL FIELD The present invention relates to a vertical MOSFET.
With respect to the above, in particular, a vertical M capable of reducing the on-resistance
Regarding OSFET.

【０００２】[0002]

【従来の技術】縦型ＭＯＳＦＥＴは、周波数特性に優
れ、しかも低電力で駆動できる等多くの特徴を有するこ
とから、幅広い分野で利用されている。従来の縦型ＭＯ
ＳＦＥＴは、図３の部分断面図に示すようにｎ型の半導
体基板１に形成されたｎ-型のエピタキシャル層２と、
エピタキシャル層２の表層部に形成されたＰ型のウエル
３と、ウエル３内の表層部に形成された矩形環状のｎ+
型のソース領域４と、隣合うソース領域４の間を覆うよ
うにエピタキシャル層２上に形成されたゲート酸化膜５
と、ゲート酸化膜５上に形成されたゲート電極６と、ゲ
ート電極６を覆うように形成された層間絶縁膜７と、各
ソース領域４を電気的に接続するために形成されたソー
ス電極８と、半導体基板１の裏面に形成されたドレイン
電極９を備えている。縦型ＭＯＳＦＥＴにおいて、半導
体基板１とエピタキシャル層２が共通ドレイン領域を構
成している。2. Description of the Related Art Vertical MOSFETs are used in a wide range of fields because they have many characteristics such as excellent frequency characteristics and low power consumption. Conventional vertical MO
The SFET comprises an n − type epitaxial layer 2 formed on an n type semiconductor substrate 1 as shown in the partial sectional view of FIG.
The P-type well 3 formed in the surface layer portion of the epitaxial layer 2 and the rectangular annular n + formed in the surface layer portion in the well 3
-Type source region 4 and a gate oxide film 5 formed on the epitaxial layer 2 so as to cover between the adjacent source regions 4.
A gate electrode 6 formed on the gate oxide film 5, an interlayer insulating film 7 formed so as to cover the gate electrode 6, and a source electrode 8 formed for electrically connecting each source region 4. And a drain electrode 9 formed on the back surface of the semiconductor substrate 1. In the vertical MOSFET, the semiconductor substrate 1 and the epitaxial layer 2 form a common drain region.

【０００３】縦型ＭＯＳＦＥＴでは、ソース電極８とド
レイン電極９との間に電圧を印加した状態でゲート電極
６に電圧を印加すると、ゲート電極６下のウエル３の表
層部にチャネルが形成され、これにより電流がソース電
極８からチャネル並びにエピタキシャル層２及び半導体
基板１からなるドレイン領域を経て、矢印に示すように
ドレイン電極９に向かって流れる。In the vertical MOSFET, when a voltage is applied to the gate electrode 6 with a voltage applied between the source electrode 8 and the drain electrode 9, a channel is formed in the surface layer portion of the well 3 below the gate electrode 6, As a result, a current flows from the source electrode 8 to the drain electrode 9 through the channel and the drain region composed of the epitaxial layer 2 and the semiconductor substrate 1, as shown by the arrow.

【０００４】次に、動作を理解し易くするため、縦型Ｍ
ＯＳＦＥＴのソース領域の配列と電流の流れだけを図４
の概略平面図に示す。ソース領域４は矩形環状の形状を
なし、エピタキシャル層２の表面に数百から数千個マト
リクス状に配列されている。この配列で複数のソース領
域４は、同一の方向を向くように配置されている。この
状態で動作させた場合、電流の大部分は図の矢印に示す
ようにゲート電極化に形成されるチャネル領域を介して
隣接するソース領域４に向かうように流れ、図示しない
ドレイン電極に向かって流れる。Next, in order to make the operation easier to understand, a vertical M
Only the arrangement of the source region of the OSFET and the current flow are shown in FIG.
Is shown in a schematic plan view. The source regions 4 have a rectangular ring shape, and hundreds to thousands of them are arranged in a matrix on the surface of the epitaxial layer 2. In this arrangement, the plurality of source regions 4 are arranged so as to face the same direction. When operated in this state, most of the current flows toward the adjacent source region 4 via the channel region formed as a gate electrode, as shown by the arrow in the figure, toward the drain electrode (not shown). Flowing.

【０００５】[0005]

【発明が解決しようとする課題】ところで、上述のソー
ス配列では、図４の矢印に示す電流の流れから理解でき
るように、４つのソース領域４で囲まれた領域（破線領
域）には電流がほとんど流れない不活性領域１０とな
る。特に、高電圧の縦型ＭＯＳＦＥＴが求められる現在
では、電流の流れを良くするためにソース領域４間の距
離も大きくなるように配列されており、エピタキシャル
層２の表層部にさらに大きな不活性領域１０が生じやす
い状況にある。By the way, in the above-mentioned source arrangement, as can be understood from the current flow indicated by the arrow in FIG. 4, no current flows in the region surrounded by the four source regions 4 (dashed line region). The inactive region 10 hardly flows. In particular, at the present time when a high-voltage vertical MOSFET is required, the distance between the source regions 4 is arranged to be large in order to improve the current flow, and a larger inactive region is formed in the surface layer portion of the epitaxial layer 2. 10 is likely to occur.

【０００６】このように、不活性領域１０が占める割合
が増大すると縦型ＭＯＳＦＥＴの特性上好ましくない状
態が生じる。すなわち、縦型ＭＯＳＦＥＴの特性上重要
な要因は、電流が流れるときのオン抵抗をできるだけ小
さくすることであるが、これはドレイン領域となるエピ
タキシャル層２の表面積を電流路として最大限利用する
ことで達成できる。As described above, an increase in the proportion of the inactive region 10 causes an undesirable state in the characteristics of the vertical MOSFET. That is, an important factor in the characteristics of the vertical MOSFET is to reduce the on-resistance when a current flows as much as possible. This is to maximize the use of the surface area of the epitaxial layer 2 which becomes the drain region as a current path. Can be achieved.

【０００７】従って、不活性領域１０の占有割合が増大
すると、エピタキシャル層２の表面積を最大限利用する
ことができず、オン抵抗を小さくすることが難しくなっ
てきた。本発明の目的は、上述した問題点に鑑み、不活
性領域を最小にし、オン抵抗を小さくすることができる
縦型ＭＯＳＦＥＴを提供することにある。Therefore, if the occupation ratio of the inactive region 10 increases, the surface area of the epitaxial layer 2 cannot be utilized to the maximum extent, and it becomes difficult to reduce the on-resistance. In view of the above problems, an object of the present invention is to provide a vertical MOSFET capable of minimizing the inactive region and reducing the on-resistance.

【０００８】[0008]

【課題を解決するための手段】本発明は、上記目的を達
成するために次のような構成をとる。すなわち、本発明
の縦型ＭＯＳＦＥＴは、共通ドレイン領域となる半導体
基板の表層部に行及び列のマトリクス状に配列されたウ
エルと、前記ウエル内に矩形環状に形成されたソース領
域とを有する縦型ＭＯＳＦＥＴにおいて、行及び列内で
互いに隣接するソース領域が相互に所定の角度だけ回転
されて配置されていることを特徴とするものである。The present invention has the following configuration to achieve the above object. That is, the vertical MOSFET of the present invention has vertical wells having wells arranged in a matrix of rows and columns on the surface layer portion of the semiconductor substrate that serves as a common drain region, and source regions formed in a rectangular ring shape in the wells. In the type MOSFET, the source regions adjacent to each other in the row and the column are arranged so as to be rotated by a predetermined angle with respect to each other.

【０００９】また、本発明の縦型ＭＯＳＦＥＴは、上記
角度が４５゜であることを特徴とするものである。本発
明の縦型ＭＯＳＦＥＴでは、互いに隣接するソース領域
を所定の角度だけ回転させてマトリクス配列しているの
で、電流を共通ドレイン領域の全域に流すことができ、
不活性領域の面積を小さくすることができる。The vertical MOSFET of the present invention is characterized in that the angle is 45 °. In the vertical MOSFET of the present invention, since the source regions adjacent to each other are rotated by a predetermined angle and arranged in a matrix, a current can flow through the entire common drain region.
The area of the inactive region can be reduced.

【００１０】特に、傾ける角度を４５゜とすることで不
活性領域はほとんど生じない。Particularly, when the tilting angle is 45 °, almost no inactive region is generated.

【００１１】[0011]

【発明の実施の形態】以下、本発明の実施例を、図面を
参照しつつ具体的に説明する。まず、本発明おける縦型
ＭＯＳＦＥＴにおける構造と電流の流れを図１の平面図
に示す。尚、従来と同一部分や相当部分には同一の符号
を付している。共通ドレイン領域となるｎ-型のエピタ
キシャル層２が図示しない半導体基板上に形成されてい
る。このエピタキシャル層２の表層部には矩形状のＰ型
のウエル３が数百から数千個マトリクス配列するように
形成されており、さらにウエル３内の表層部には矩形環
状のｎ+型のソース領域４が形成されている。Embodiments of the present invention will be specifically described below with reference to the drawings. First, the structure and current flow in the vertical MOSFET according to the present invention are shown in the plan view of FIG. Note that the same reference numerals are given to the same or corresponding parts as in the related art. An n − type epitaxial layer 2 to be a common drain region is formed on a semiconductor substrate (not shown). In the surface layer portion of the epitaxial layer 2, hundreds to thousands of rectangular P-type wells 3 are formed in a matrix arrangement. Further, the surface layer portion in the well 3 has a rectangular ring-shaped n + -type. The source region 4 is formed.

【００１２】平面図の下部には、エピタキシャル層２上
に形成されたゲート電極９の形状を示している。ゲート
電極６は複数の開口部１１を有する網目状のポリシリコ
ン膜で、各開口部１１はウエル３の中心上にあってソー
ス領域４の一部を露出するようになっている。本来、縦
型ＭＯＳＦＥＴでは、ゲート電極６は層間絶縁膜及びソ
ース電極で覆われているが、図を簡単にするために図示
されていない。The shape of the gate electrode 9 formed on the epitaxial layer 2 is shown in the lower part of the plan view. The gate electrode 6 is a mesh-shaped polysilicon film having a plurality of openings 11, and each opening 11 is located on the center of the well 3 and exposes a part of the source region 4. Originally, in the vertical MOSFET, the gate electrode 6 is covered with the interlayer insulating film and the source electrode, but it is not shown in order to simplify the drawing.

【００１３】本発明の縦型ＭＯＳＦＥＴでは、互いに隣
接する矩形環状のソース領域４を所定の角度だけ回転さ
れて、マトリクス配列されている。より詳しく説明すれ
ば、図１に示すように、複数の矩形環状のソース領域４
は横方向に配列されて行を成し、このソース領域４の行
を縦方向に複数配列することでマトリクス配列を構成し
ている。マトリクス配列のされている一つのソース領域
４ａを基準に考えると、このソース領域４ａに互いに隣
接する他のソース領域として上下左右方向に４つのソー
ス領域４ｂ，４ｃ，４ｄ、４ｅが形成されている。各ソ
ース領域４ｂ，４ａ，４ｃが横方向に、また各ソース領
域４ｄ，４ａ，４ｅが縦方向にそれぞれマトリクス配列
されている。In the vertical MOSFET of the present invention, the rectangular annular source regions 4 adjacent to each other are rotated by a predetermined angle and arranged in a matrix. More specifically, as shown in FIG. 1, a plurality of rectangular annular source regions 4 are provided.
Are arranged in the horizontal direction to form rows, and a plurality of rows of the source region 4 are arranged in the vertical direction to form a matrix arrangement. Considering one source region 4a arranged in a matrix as a reference, four source regions 4b, 4c, 4d, and 4e are formed vertically and horizontally as other source regions adjacent to the source region 4a. . The source regions 4b, 4a, 4c are arranged in a matrix in the horizontal direction, and the source regions 4d, 4a, 4e are arranged in a matrix in the vertical direction.

【００１４】この実施例では、矩形環状のソース領域４
ａは、その各辺が配列方向と平行となるように形成され
ている。これに対してソース領域４ｂ，４ｃ，４ｄ、４
ｅは同様に矩形環状であるが、ソース領域４ａを４５°
回転させるように配置されている。上述のようにマトリ
クス配列された縦型ＭＯＳＦＥＴにおいて、ソース電極
とドレイン電極との間に電圧を印加した状態でゲート電
極６に電圧を印加すると、ゲート電極６下のウエル３の
表層部にチャネルが形成され、電流がソース電極からチ
ャネル並びにエピタキシャル層２及び半導体基板からな
るドレイン領域を経て、図示しないドレイン電極に向か
って流れる。この点は従来の縦型ＭＯＳＦＥＴと同様で
ある。In this embodiment, the rectangular annular source region 4 is used.
The a is formed so that each side thereof is parallel to the arrangement direction. On the other hand, the source regions 4b, 4c, 4d, 4
Similarly, e has a rectangular ring shape, but the source region 4a is 45 °.
It is arranged to rotate. In the vertical MOSFETs arranged in a matrix as described above, when a voltage is applied to the gate electrode 6 with a voltage applied between the source electrode and the drain electrode, a channel is formed in the surface layer of the well 3 below the gate electrode 6. The formed current flows from the source electrode to the drain electrode (not shown) through the channel and the drain region formed of the epitaxial layer 2 and the semiconductor substrate. This point is similar to the conventional vertical MOSFET.

【００１５】しかし、本発明では、電流は図の矢印に示
すように隣接するソース領域だけでなく、従来不活性領
域となっていた４つのソース領域に囲まれた領域にも流
れるので、ドレイン領域となるエピタキシャル層２の表
面積を電流路として最大限利用することできるようにな
る。従って、本発明の縦型ＭＯＳＦＥＴは、不活性領域
の面積割合を減少することができるのでオン抵抗を小さ
くすることが可能となる。However, in the present invention, the current flows not only in the adjacent source regions as shown by the arrows in the figure, but also in the region surrounded by the four source regions, which are conventionally inactive regions. Thus, the surface area of the epitaxial layer 2 to be used can be maximally utilized as a current path. Therefore, in the vertical MOSFET of the present invention, the area ratio of the inactive region can be reduced, and the on-resistance can be reduced.

【００１６】最後に、図１のＡ−Ａ線に沿う断面図を図
２に示す。本発明の縦型ＭＯＳＦＥＴは、ｎ型の半導体
基板１上のｎ-型のエピタキシャル層２が形成されてお
り共通ドレインを構成している。このエピタキシャル層
２の表層部にＰ型のウエル３が形成されており、さらに
ウエル３内の表層部には矩形環状のｎ+型のソース領域
４が形成されている。この図からも明らかなように中央
側に示されている回転配置されたソース領域４は、左右
に形成されているソース領域４より断面上幅広となって
いる。これは、図１の平面図にも示したように、中央側
のソース領域４が左右のソース領域４に対して４５°回
転された形状となっているからである。また、隣合うソ
ース領域４の間を覆うようにエピタキシャル層２上にゲ
ート酸化膜５及びゲート電極６が形成されている。この
ゲート酸化膜５及びゲート電極６には開口部１１が形成
されている。Finally, FIG. 2 shows a sectional view taken along the line AA of FIG. In the vertical MOSFET of the present invention, an n − type epitaxial layer 2 is formed on an n type semiconductor substrate 1 to form a common drain. A P-type well 3 is formed in the surface layer of the epitaxial layer 2, and a rectangular annular n + type source region 4 is formed in the surface layer of the well 3. As is apparent from this figure, the rotationally arranged source region 4 shown on the center side is wider in cross section than the source regions 4 formed on the left and right. This is because, as shown in the plan view of FIG. 1, the central source region 4 has a shape rotated by 45 ° with respect to the left and right source regions 4. A gate oxide film 5 and a gate electrode 6 are formed on the epitaxial layer 2 so as to cover the space between the adjacent source regions 4. Openings 11 are formed in the gate oxide film 5 and the gate electrode 6.

【００１７】ゲート電極６は他の電極と短絡しないよう
に層間絶縁膜７で覆われ、その層間絶縁膜７がソース電
極８で覆われている。このソース電極８は開口部１１を
介してウエル３の中心部とソース領域４の一部と接触し
ている。半導体基板１の裏面にはドレイン電極９が形成
されている。本発明の縦型ＭＯＳＦＥＴを動作させたと
きの電流の流れは、図４に示す同図中の左右のウエル３
内のソース領域４から中央側ウエル３のソース領域４方
向からドレイン電極９側に流れ込むが、中央側のウエル
３内のソース領域４から従来不活性領域であった領域を
介してにドレイン電極９側に流れ込むことになる。この
ように電流を流すことにより、共通ドレイン領域を電流
路として最大限利用することになる。The gate electrode 6 is covered with an interlayer insulating film 7 so as not to short-circuit with other electrodes, and the interlayer insulating film 7 is covered with a source electrode 8. The source electrode 8 is in contact with the center of the well 3 and a part of the source region 4 through the opening 11. A drain electrode 9 is formed on the back surface of the semiconductor substrate 1. The current flow when the vertical MOSFET of the present invention is operated is shown in FIG.
Flows into the drain electrode 9 side from the source region 4 of the central well 3 in the direction of the source region 4, but from the source region 4 in the central well 3 to the drain electrode 9 through the region which is a conventional inactive region. It will flow to the side. By causing the current to flow in this manner, the common drain region is used as a current path to the maximum extent.

【００１８】[0018]

【発明の効果】以上、説明したように本発明による縦型
ＭＯＳＦＥＴによれば、動作させたときの電流を共通ド
レイン領域の全域に流すことできるので、半導体基板ま
たはエピタキシャル層の表面における不活性領域の面積
を小さくすることができ、オン抵抗を小さくすることが
できる。As described above, according to the vertical MOSFET of the present invention, a current when operated can flow through the entire common drain region, and therefore, the inactive region on the surface of the semiconductor substrate or the epitaxial layer. Area can be reduced, and on-resistance can be reduced.

【００１９】特に、互いに隣接するソース領域を所定の
角度だけ回転させてマトリクス配列させてオン抵抗を小
さくしているので、マスクを変更するだけで既存の工程
を利用して容易に製造することができる。In particular, since the source regions adjacent to each other are rotated by a predetermined angle and arranged in a matrix to reduce the on-resistance, it is possible to easily manufacture by using the existing process only by changing the mask. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の縦型ＭＯＳＦＥＴを示す平面図。FIG. 1 is a plan view showing a vertical MOSFET of the present invention.

【図２】本発明の縦型ＭＯＳＦＥＴを示す部分断面図。FIG. 2 is a partial sectional view showing a vertical MOSFET of the present invention.

【図３】従来の縦型ＭＯＳＦＥＴを示す部分断面図。FIG. 3 is a partial cross-sectional view showing a conventional vertical MOSFET.

【図４】従来の縦型ＭＯＳＦＥＴを示す平面図。FIG. 4 is a plan view showing a conventional vertical MOSFET.

【符号の説明】 １ 半導体基板 ２ エピタキシャル層 ３ ウエル ４ ソース領域 ５ ゲート酸化膜 ６ ゲート電極 ７ 層間絶縁膜 ８ ソース電極 ９ ドレイン電極[Description of Reference Signs] 1 semiconductor substrate 2 epitaxial layer 3 well 4 source region 5 gate oxide film 6 gate electrode 7 interlayer insulating film 8 source electrode 9 drain electrode

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 共通ドレイン領域となる半導体基板の表
層部に行及び列のマトリクス状に配列されたウエルと、
前記ウエル内に矩形環状に形成されたソース領域とを有
する縦型ＭＯＳＦＥＴにおいて、行及び列内で互いに隣
接するソース領域が相互に所定の角度だけ回転されて配
置されていることを特徴とする縦型ＭＯＳＦＥＴ。1. Wells arranged in a matrix of rows and columns in a surface layer portion of a semiconductor substrate to be a common drain region,
In a vertical MOSFET having a source region formed in the well in a rectangular ring shape, the source regions adjacent to each other in a row and a column are arranged so as to be rotated by a predetermined angle with respect to each other. Type MOSFET. 【請求項２】 上記角度が４５゜であることを特徴とす
る請求項１記載の縦型ＭＯＳＦＥＴ。2. The vertical MOSFET according to claim 1, wherein the angle is 45 °.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388505C (en) * 2003-12-26 2008-05-14 恩益禧电子股份有限公司 Semiconductor device and method of manufacturing the same

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