JPH09114750A

JPH09114750A - バス制御装置

Info

Publication number: JPH09114750A
Application number: JP7265586A
Authority: JP
Inventors: Hitoshi Ishida; 仁志石田; Yuichi Tokunaga; 雄一徳永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-10-13
Filing date: 1995-10-13
Publication date: 1997-05-02

Abstract

(57)【要約】【課題】システムバス上で異常終了した処理のリトラ
イ動作を動的に制御する、又は優先して実行することが
できるバス制御装置を得ることを目的とする。【解決手段】各モジュールはバス制御回路を備え、閾
値レジスタに示されたリトライ回数で動的にリトライ間
隔を変化する。また、リトライ動作を優先して実行す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、バス上で処理が
異常終了した場合に再実行処理を行なうバス制御装置に
関するものである。

【０００２】

【従来の技術】図１６は従来例におけるシステム構成の
一例を示したもので、図において、１０１はプロセッ
サ、メモリ、内部バスやバス制御回路から構成されるモ
ジュール、１０２はシステムバスと内部バスの処理の送
受信制御を行なうバス制御回路、１０３は複数のモジュ
ールが接続されるシステムバス、１０４はシステムバス
の使用権を調停する調停回路、１０５はシステムバスの
使用権を獲得する時にセットされるバス要求信号、１０
６はシステムバスの使用権を獲得した時にセットされる
バス許可信号、１０７はプロセッサ、メモリやバス制御
回路が接続される内部バス、１０８はアプリケーション
を実行するプロセッサ、１０９はプログラムやデータを
保持するメモリである。

【０００３】次に動作について説明する。一例として、
モジュール１１０１ａのプロセッサ１０８ａがモジュ
ール２１０１ｂのメモリ１０９ｂにアクセスするケース
を説明する。プロセッサ１０１ａは内部バス１０７ａの
使用権を獲得すると、バス制御回路１０２ａに対してア
クセスを行なう。バス制御回路１０２ａは、内部バス１
０７ａからのアクセスを受信し、システムバス１０３へ
のアクセスであると判断すると調停回路１０４にバス要
求信号１０５ａを有意にする。調停回路１０４はモジュ
ールからのバス要求信号の優先度を調べ、優先度の高い
モジュールのバス許可信号を有意にする。優先度が同じ
ならば、一番早く受信したモジュールのバス許可信号を
有意にする。バス制御回路１０２ａは調停回路１０４か
らシステムバス許可信号１０６ａが有意になると、モジ
ュール２１０１ｂに対してアクセスを行なう。モジュ
ール２１０１ｂ内のバス制御回路１０２ｂは、受信可
能であればモジュール１１０１ａからのアクセスを受
信し、内部バス１０７ｂの使用権を獲得した後、メモリ
１０９ｂにアクセスを行ない、処理は正常に終了する。
バス制御回路１０２ｂがモジュール１１０１ａからの
アクセスを受信できない場合にはリトライ要求を出力す
る。モジュール１１０１ａは、リトライ要求を受信す
ると一旦システムバス１０３を開放した後、一定時間後
にバス要求信号１０５ａを再度、有意にする。バス許可
信号１０６ａが有意になると、モジュール２１０１ｂ
に対してアクセスを行なう。モジュール２１０２ａ
は、受信可能であればアクセス要求を受信し、処理は正
常に終了する。受信できないならば、再度リトライ要求
を出力する。モジュール１１０１ａは、このようにし
て、一定回数リトライ要求を受信するとリトライエラー
と判断し、エラー処理を実行する。

【０００４】また従来、リトライ方式を定義するバスと
してＩＥＥＥ８９６（Ｆｕｔｕｒｅｂｕｓ＋）があり、
図１７はビジー状態におけるリトライ回路を示したもの
である。図１７において、９０１はシステムバス１０３
の使用権を調停回路１０４に要求し、許可が得られた場
合にシステムバス１０３上で処理を実行するプロトコル
制御回路、９０２はＲＥＴＲＹ＿ＣＯＵＮＴＥＲフィー
ルドとＲＥＴＲＹ＿ＴＨＲＥＳＨＯＬＤフィールドから
なるＢＵＳＹ＿ＲＥＴＲＹ＿ＣＯＵＮＴＥＲＣＳＲで
ある。また、９０３はＲＥＴＲＹ＿ＤＥＬＡＹフィール
ドからなるＢＵＳＹ＿ＲＥＴＲＹ＿ＤＥＬＡＹＣＳ
Ｒ、９０４はリトライ開始時間を計数する計数カウン
タ、９０５は加算器、９０６は比較器である。なお、Ｒ
ＥＴＲＹ＿ＣＯＵＮＴＥＲフィールドはリトライ実行回
数を示し、ＲＥＴＲＹ＿ＴＨＲＥＳＨＯＬＤフィールド
はモジュールが実行するリトライ回数の最大値を示し、
ＲＥＴＲＹ＿ＤＥＬＡＹフィールドはリトライ動作を起
動するまでの時間を示す。尚、１０２〜１０６は図１６
で相当符号を付したものと同様であり、また、ＣＳＲと
はＣｏｎｔｒｏｌａｎｄＳｔａｔｕｓＲｅｇｉｓ
ｔｅｒｓの略で、ＩＥＥＥ１２１２で定義され、レジス
タの値はシステム構成時に設定される。

【０００５】次に動作について説明する。プロトコル制
御回路９０１がシステムバス１０３上で処理を実行中に
ビジーを検出すると、リトライ要求を出力する。リトラ
イ回路はリトライ要求を受信すると、ＢＵＳＹ＿ＲＥＴ
ＲＹ＿ＣＯＵＮＴＥＲＣＳＲ９０２のＲＥＴＲＹ＿Ｃ
ＯＵＮＴＥＲフィールドとＲＥＴＲＹ＿ＴＨＲＥＳＨＯ
ＬＤフィールドを比較する。ＲＥＴＲＹ＿ＣＯＵＮＴＥ
Ｒの値がＲＥＴＲＹ＿ＴＨＲＥＳＨＯＬＤの値未満であ
れば、ＲＥＴＲＹ＿ＣＯＵＮＴＥＲの値をインクリメン
トし、計時カウンタ９０４をイネーブルにする。計時カ
ウンタ９０４とＢＵＳＹ＿ＲＥＴＲＹ＿ＤＥＬＡＹＣ
ＳＲ９０３に設定された値が等しくなると、リトライ開
始をプロトコル制御回路９０１に通知すると共に、計時
カウンタ９０４をクリアする。ＲＥＴＲＹ＿ＣＯＵＮＴ
ＥＲの値がＲＥＴＲＹ＿ＴＨＲＥＳＨＯＬＤの値と等し
ければ、プロトコル制御回路９０１にビジーリトライエ
ラーを通知する。プロトコル制御回路９０１は、リトラ
イ開始を受信すると再度バス要求を出力し、ビジーリト
ライエラーを受信すると、エラー処理の実行に入る。

【０００６】

【発明が解決しようとする課題】ＩＥＥＥ８９６（Ｆｕ
ｔｕｒｅｂｕｓ＋）規格のバス仕様では、リトライ動作
の実行間隔が一意に決定されているので、Ｆｕｔｕｒｅ
ｂｕｓ＋に接続された他のモジュールが、それぞれにリ
トライ動作を実行した場合、一定間隔で実行されるリト
ライ動作の処理周期が同じタイミングとなり、リトライ
動作に対するリトライ要求が相次いで出力されるという
問題点があった。

【０００７】また、バス制御装置が複数のバスアクセス
要求を蓄積する場合、一旦リトライモードに入ると、リ
トライを開始するまでの時間待ちの期間、他の処理も待
たされるため転送処理性能を低下させるという問題点が
あった。

【０００８】また、エラー時にエラーを発生したバスア
クセス要求のみを切り離すため、アクセスの順番を重視
する処理においては、データ抜けが生じ、データの整合
性がとれなくなることにより処理に異常が発生するとい
う問題点があった。

【０００９】本発明は、上記のような問題点を解決する
ためになされたもので、バスに接続された各モジュール
のリトライ動作の周期が同期した場合においても、動的
にリトライ要求間隔を変化させることでリトライエラー
を回避するようにしたものである。また、複数のバスア
クセス要求を蓄積することによって、例え、リトライ状
態が発生してもリトライ時間待ちの期間に別のモジュー
ルに対するバスアクセスサービスを実行することによ
り、処理効率のよいバス制御装置を提供することを目的
としたものである。さらに、エラー発生時において当該
エラーに関連したバスアクセス要求を消去することによ
り、アクセスシーケンスが重視される処理実行において
も、データの整合を維持することのできるバス制御装置
を提供することを目的としたものである。

【００１０】

【課題を解決するための手段】第１の発明に係わるバス
制御装置は、バスプロトコルに従ってデータ転送処理を
行うプロトコル制御部とバス制御部から構成されバスに
接続されたバス制御装置と、バス制御装置からのバス使
用要求に対して優先度を決定する調停回路からなるバス
制御システムにおいて、リトライ間隔を保持する１つま
たは複数からなるリトライ間隔レジスタと、リトライ実
行回数を計数するリトライ実行回数カウンタと、リトラ
イ間隔レジスタの切り換えに要するリトライ回数値を保
持するリトライ間隔閾値レジスタと、最大実行リトライ
回数を保持するリトライエラーレジスタと、リトライ開
始からの経過時間を計数する計時カウンタとを備えるこ
とにより、各リトライ処理が異常終了した際に前記リト
ライ間隔閾値レジスタとリトライ実行回数カウンタの値
を比較して等しい場合、リトライ間隔を他のリトライ間
隔レジスタで規定された値に切替えることによって、リ
トライによる再試行開始までの時間間隔を制御するよう
にしたものである。

【００１１】第２の発明に係わるバス制御装置は、バス
プロトコルに従ってデータ転送処理を行うプロトコル制
御部とバス制御部から構成されバスに接続されたバス制
御装置と、バス制御装置からのバス使用要求に対して優
先度を決定する調停回路からなるバス制御システムにお
いて、リトライ間隔を保持するリトライ間隔レジスタ
と、リトライ実行回数を計数するリトライ実行回数カウ
ンタと、バスのアイドル時間を監視し測定結果を保持す
るバス監視制御回路と、リトライ間隔レジスタとバス監
視制御回路出力の切り換えに要するリトライ回数値を保
持するリトライ間隔閾値レジスタと、最大実行リトライ
回数を保持するリトライエラーレジスタと、リトライ開
始からの経過時間を計数する計時カウンタとを備えるこ
とにより、各リトライ処理が異常終了した際にリトライ
間隔閾値レジスタとリトライ実行回数カウンタの値を比
較して等しい場合、リトライ間隔をバス監視制御回路の
出力で規定された値に切替えることによって、リトライ
による再試行開始までの時間間隔を制御するようにした
ものである。

【００１２】第３の発明に係わるバス制御装置は、バス
プロトコルに従ってデータ転送処理を行うプロトコル制
御部とバス制御部から構成されバスに接続されたバス制
御装置と、バス制御装置からのバス使用要求に対して優
先度を決定する調停回路からなるバス制御システムにお
いて、リトライ間隔を保持するリトライ間隔レジスタ
と、リトライ実行回数を計数するリトライ実行回数カウ
ンタと、バスアクセス時における優先度を記録した優先
度レジスタと、優先度レジスタの切り換えに要するリト
ライ回数値を保持するリトライ間隔閾値レジスタと、最
大実行リトライ回数を保持するリトライエラーレジスタ
と、リトライ開始からの経過時間を計数する計時カウン
タとを備えることにより、各リトライ処理が異常終了し
た際にリトライ間隔閾値レジスタとリトライ実行回数カ
ウンタの値を比較して等しい場合、バス調停回路に対す
るアクセス要求優先度を他の優先度レジスタの出力で規
定された値に切替えることによって、バス調停回路に対
するアクセス要求優先度を変更するようにしたものであ
る。

【００１３】第４の発明に係わるバス制御装置は、バス
プロトコルに従ってデータ転送処理を行うプロトコル制
御部とバス制御部から構成されバスに接続されたバス制
御装置と、バス制御装置からのバス使用要求に対して優
先度を決定する調停回路からなるバス制御システムにお
いて、バス制御装置に対してアクセス要求を行ったモジ
ュールを判別するモジュール判別回路と、アクセス要求
のあったモジュールに対してリトライ要求で応答した場
合に該モジュール情報を記憶しておくモジュール情報保
持回路と、リトライを応答した後に受信したアクセス要
求に対し、該アクセス要求を行ったモジュールがモジュ
ール保持回路に記憶されているモジュールと同一の場合
に限り該アクセス要求を受け入れる排他受信回路とを備
えるようにしたものである。

【００１４】第５の発明に係わるバス制御装置は、バス
プロトコルに従ってデータ転送処理を行うプロトコル制
御部とバス制御部から構成されバスに接続されたバス制
御装置と、バス制御装置からのバス使用要求に対して優
先度を決定する調停回路からなるバス制御システムにお
いて、受信した複数のアクセス要求情報を蓄積する要求
バッファレジスタと、要求バッファレジスタに保持され
ているアドレス情報から転送先モジュールを判別するモ
ジュール判別回路と、要求バッファレジスタに蓄積され
ているアクセス要求の１つを実行した時に実行先モジュ
ールからリトライ要求が返された場合、一定時間経過し
てからリトライを実行させるリトライウエイト回路と、
リトライウエイト期間中に、上記モジュール判別回路に
よって別モジュールへのアクセスと判断された要求バッ
ファレジスタ内のアクセス要求を実行する転送制御回路
とを備えるようにしたものである。

【００１５】第６の発明に係わるバス制御装置は、バス
プロトコルに従ってデータ転送処理を行うプロトコル制
御部とバス制御部から構成されバスに接続されたバス制
御装置と、バス制御装置からのバス使用要求に対して優
先度を決定する調停回路からなるバス制御システムにお
いて、受信した複数のアクセス要求情報を蓄積する要求
バッファレジスタと、要求バッファレジスタに保持され
ているアドレス情報から転送先モジュールを判別するモ
ジュール判別回路と、要求バッファに保持されたアクセ
ス要求の１つを実行した時に異常転送が検出された場
合、同一モジュールへのアクセス要求を保持している要
求バッファレジスタ内のアクセス要求を消去するバッフ
ァレジスタ制御回路を備えるようにしたものである。

【００１６】第７の発明は第５の発明におけるバス制御
装置において、モジュール判別回路に、モジュールのア
ドレスとは処理上独立した領域を特定する領域判別回路
を備えるようにし、リトライウエイト期間中に別領域へ
のアクセス要求を実行するようにしたものである。

【００１７】第８の発明は第６の発明におけるバス制御
装置において、モジュール判別回路に、モジュールのア
ドレスとは処理上独立した領域を特定する領域判別回路
を備えるようにし、異常転送検出時に同じ領域へのアク
セス要求をキャンセルするようにしたものである。

【００１８】

【発明の実施の形態】

実施の形態１．本発明の第１の実施の形態について、図
１、図２に基づいて説明する。図１はバス制御回路の構
成図であり、図中、２０１はシステムバスのプロトコル
制御を行うプロトコル制御回路、２０２はリトライエラ
ーを検知するためのリトライ回数を保持しておくエラー
レジスタ、２０３はリトライ発生時における現在までの
リトライ回数を保持するリトライカウンタ、２０４はリ
トライ間隔を切替えるまでに実行するリトライの回数を
保持しておく閾値レジスタである。また、２０５は各々
異なったリトライ動作の実行間隔時間を保持する複数か
らなるリトライ間隔レジスタ群、２０６はリトライ要求
を受信してからリトライ動作を起動するまでの時間を計
測する計時カウンタ、２０７は複数のリトライ間隔レジ
スタ群から一個のレジスタを選択するセレクタ、２０８
ｃはセレクタ２０７の出力結果と計時カウンタ２０６の
出力を比較する比較器、２０９はリトライ実行の都度、
リトライカウンタ内容をインクレメントしていく加算器
である。なお、図において、符号１０２〜１０６は図１
６の相当符号と同様の要素を示す。

【００１９】次に動作について、図１、および図２を用
いて説明する。なお、図２では、予め、エラーレジスタ
２０２に値”４”を、閾値レジスタ２０４に値”２”
を、更にリトライ間隔レジスタ１に値”Ｔ₁ ”を、リト
ライ間隔レジスタ２に値”Ｔ₂ ”を設定しておいた場合
において、リトライエラーが発生した時の様子を表して
いる。プロトコル制御回路２０１は、システムバス１０
３に対する転送要求を受信すると、バス要求信号１０５
を有意にする（時刻ｔ１）。調停回路１０４からのバス
許可信号１０６が有意になった時点で（時刻ｔ２）、シ
ステムバス１０３にデータ転送処理を起動する（時刻ｔ
３）。ここで、処理が正常に終了した時は、リトライカ
ウンタ２０３、計時カウンタ２０６はリセットされ、プ
ロトコル制御回路２０１は次のシステムバス要求が来る
までアイドル状態となる。

【００２０】一方、システムバス１０３からリトライ要
求信号を受信した場合（時刻ｔ４）、プロトコル制御回
路２０１はデータ転送処理を終了させ（時刻ｔ５）、リ
トライ制御回路に対してリトライ要求を出力する。プロ
トコル制御回路２０１からリトライ要求を受信すると、
比較器２０８ａ，２０８ｂは各々リトライカウンタ２０
３とエラーレジスタ２０２、およびリトライカウンタ２
０３と閾値レジスタ２０４の内容を比較する。（ケース１）リトライカウンタ２０３の値が閾値レジス
タ２０４、及びエラーレジスタ２０１のいずれの値とも
等しくない場合（時刻ｔ５，ｔ７，ｔ９）には、加算器
２０９がイネーブルになり、リトライカウンタ２０３の
値を１加算する。それと共に、計時カウンタ２０６がイ
ネーブルになり、時間を計り始める。計時カウンタ２０
６は、リトライ開始によりディスエーブルになるまで時
間を計り続ける。（ケース２）リトライカウンタ２０３の値と閾値レジス
タ２０４の値（”２”）が等しい場合（時刻ｔ８）に
は、リトライ間隔を切替えるために、セレクタ２０７に
セレクト信号が出力される。この例では、次のリトライ
までの時間間隔がこれまでの”Ｔ₁ ”から”Ｔ₂ ”に変
化している様子がわかる。（ケース３）リトライカウンタ２０３の値とエラーレジ
スタ２０２の値（”４”）が等しい場合（時刻ｔ１０）
には、プロトコル制御回路２０１にリトライエラーを通
知すると共に、リトライ開始信号をディスイネーブルに
し、リトライカウンタ２０３および計時カウンタ２０６
をリセットして一連のリトライ動作を終了する。

【００２１】比較器２０８ｃは、リトライエラーになる
まで、現在選択されているリトライ間隔レジスタ２０５
が保持している値と計時カウンタ２０６の値を比較して
いて、等しくなった場合に、プロトコル制御回路２０１
にリトライ開始信号を出力すると共に計時カウンタをリ
セットする。プロトコル制御回路２０１はリトライ開始
信号を受信すると（時刻ｔ６）、調停回路１０４にバス
要求信号１０５を出力し、調停回路１０４からバス使用
権が得られると、システムバス１０３に対して処理の再
実行を試みる。

【００２２】このように、第１の実施形態によれば、リ
トライ間隔を変更しながらリトライ動作を実行するよう
にしたので、システムバス１０３上で他のモジュールに
よる処理動作と例え、動作が同期した場合においても、
リトライ間隔を動的に変化させることができるので、無
用なリトライ動作を回避することができるという効果が
ある。

【００２３】実施の形態２．この発明の第２の実施の形
態について図３、図４に基づいて説明する。図３はバス
制御回路１０２の中のバス要求部に関する構成図であ
り、図において、３０２はシステムバス１０３上でのア
イドル時間を計測する監視回路、３０１は監視回路の出
力を保持する監視レジスタである。尚、図において、符
号１０２乃至１０６および２０１〜２０９は各々図１、
図２記載の相当符号と同様のものである。

【００２４】次に動作について説明する。なお、予め、
図３のエラーレジスタ２０２には値”４”を、閾値レジ
スタ２０４には値”２”を、またリトライ間隔レジスタ
１には値”Ｔ₁ ”を設定し、リトライ動作の結果、処理
が正常に終了した場合を表している。プロトコル制御回
路２０１は、システムバスへの要求を受信するとバス要
求信号１０５を有意にする（時刻ｔ１）。調停回路１０
４からのバス許可信号１０６が有意になると（時刻ｔ
２）、システムバス１０３に対してデータ転送処理を起
動する（時刻ｔ３）。データ転送処理が正常に終了する
と、リトライカウンタ２０３、計時カウンタ２０６はリ
セットされ、プロトコル制御回路２０１は次のシステム
バス要求が来るまでアイドル状態となる。ここで、シス
テムバス１０３からリトライ要求信号を受信した場合
（時刻ｔ４）には、プロトコル制御回路２０１は処理を
終了させ（時刻ｔ５）、リトライ制御回路に対してリト
ライ要求を出力する。

【００２５】プロトコル制御回路２０１からリトライ要
求を受信すると、比較器２０８ａ，２０８ｂはリトライ
カウンタ２０３とエラーレジスタ２０２、およびリトラ
イカウンタ２０３と閾値レジスタ２０４の値を比較す
る。（ケース１）リトライカウンタ２０３の値が閾値レジス
タ２０４、エラーレジスタ２０２の両方の値と等しくな
い場合（時刻ｔ５，ｔ８）には、加算器２０９がイネー
ブルになり、リトライカウンタ２０３の値を１加算す
る。それと共に、計時カウンタ２０６がイネーブルにな
り、時間を計り始める。計時カウンタ２０６はリトライ
開始によりディスエーブルになるまで時間を計り続け
る。（ケース２）リトライカウンタ２０３の値と閾値レジス
タ２０４の値が等しい場合（時刻ｔ１０）には、リトラ
イ間隔を監視レジスタ３０１の値に切替えるために、セ
レクタ２０７にセレクト信号を出力する。この例では、
次のリトライまでの時間間隔がこれまでの”Ｔ₁ ”から
システムバス上の監視レジスタの値”Ｔ₂ ”に変化して
いる様子がわかる。（ケース３）リトライカウンタ２０３の値とエラーレジ
スタ２０１の値が等しい場合は、プロトコル制御回路２
０１にリトライエラーを通知すると共に、リトライ開始
信号をディスイネーブルにし、リトライカウンタ２０３
と計時カウンタ２０６をリセットして一連のリトライ処
理を終了する。

【００２６】比較器２０８ｃは、リトライエラーになる
まで、セレクタ２０７の出力結果と計時カウンタ２０６
の値を比較する。一致すると、プロトコル制御回路２０
１にリトライ開始信号を出力すると共に、計時カウンタ
をリセットしディスエーブルにする。監視回路３０２
は、プロトコル制御回路２０１からリトライ要求を受信
すると（時刻ｔ５）、システムバス１０３上の処理を監
視し、システムバス１０３上で処理が行われていない時
間（この例ではＴ₂ ）を測定し、監視レジスタ３０１に
測定結果を出力する。プロトコル制御回路２０１は、リ
トライ開始信号を受信すると、調停回路１０４に対して
バス要求信号１０５を有意にし、調停回路１０４からの
バス許可信号１０６が有意になると、システムバスに対
してデータ転送処理を再実行する。

【００２７】このように、本実施形態によると、システ
ムバス上の他の周期処理とリトライ動作が同期した場
合、システムバス上の現在の負荷状況に従ってリトライ
間隔を動的に変化させながらリトライ動作を実行するよ
うにしたので、システムバス上の他のモジュールによる
動作周期との重なりを極力回避することができ、無用な
リトライ動作を回避し、少ないリトライ回数でデータ転
送を終了することができるという効果がある。

【００２８】実施の形態３．この発明の第３の実施の形
態について、図５、図６に基づいて説明する。図５はバ
ス制御回路１０２の中のバス要求部に関する構成図であ
り、図において、４０１はシステムバス要求信号１０５
の優先度を指定する優先度レジスタである。なお、符号
１０２乃至１０６、および２０１〜２０９は各々図１、
図２の相当符号と同一要素を表わす。

【００２９】次に動作について説明する。なお、図５で
は予め、エラーレジスタ２０２に値”４”を、閾値レジ
スタ２０４に値”２”を、またリトライ間隔レジスタ２
０５に値”Ｔ₁ ”を設定し、リトライ動作において処理
が正常に終了した場合を表している。プロトコル制御回
路２０１は、システムバスへの要求を受信するとバス要
求信号１０５を有意にする（時刻ｔ１）。調停回路１０
４からのバス許可信号１０６が有意になると（時刻ｔ
２）、システムバス１０３に対してデータ転送処理を起
動し（時刻ｔ３）、処理が正常に終了するとリトライカ
ウンタ２０３、計時カウンタ２０６はリセットされ、プ
ロトコル制御回路２０１は次のシステムバス要求が来る
までアイドル状態となる。ここで、システムバス１０３
からリトライ要求信号を受信した場合（時刻ｔ４）に
は、プロトコル制御回路２０１はデータ転送処理を終了
させ（時刻ｔ５）リトライ制御回路に対してリトライ要
求を出力する。

【００３０】プロトコル制御回路２０１からリトライ要
求を受信すると、比較器２０８ａ，２０８ｂは、各々リ
トライカウンタ２０３とエラーレジスタ２０２、および
リトライカウンタ２０３と閾値レジスタ２０４の値を比
較する。（ケース１）リトライカウンタ２０３の値が閾値レジス
タ２０４、エラーレジスタ２０２のいずれの値とも等し
くない場合（時刻ｔ５）には、加算器２０９がイネーブ
ルになり、リトライカウンタ２０３の値を１加算する。
それと共に、計時カウンタ２０６がイネーブルになり、
時間計測を開始し、リトライ開始信号が出力されてディ
スエーブルになるまで時間を計り続ける。（ケース２）リトライカウンタ２０３の値と閾値レジス
タ２０４の値が等しい場合（時刻ｔ１０）には、システ
ムバス要求信号１０５の優先度を切替えるために、プロ
トコル制御回路２０１に切替信号を出力する。（ケース３）リトライカウンタ２０３の値とエラーレジ
スタ２０２の値が等しい場合、プロトコル制御回路２０
１にリトライエラーを通知すると共に、リトライ開始信
号をディスイネーブルにする。

【００３１】比較器２０８ｃは、リトライエラーになる
までセレクタ２０７の値と計時カウンタ２０６の値を比
較し、等しい場合には、プロトコル制御回路２０１にリ
トライ開始信号を出力すると共に計時カウンタをリセッ
トしディスエーブルにする。プロトコル制御回路２０１
は、リトライ開始信号と切替信号の両方を受信すると、
高い優先度のバス要求信号１０５を有意にする（時刻ｔ
１０）。調停回路１０４からバス使用権が得られると、
システムバスに対してデータ転送処理を再実行する。

【００３２】本実施形態によれば、システムバス上の他
のモジュールの処理周期と同期した場合においても、一
定回数リトライ動作を実行した後は、バス要求信号の優
先度を高くしてバス使用要求を出力するようにしたの
で、優先処理によって徒らにリトライ要求回数を増やす
ことなく処理を行うことができるという効果がある。

【００３３】実施の形態４．本発明の第４の実施形態に
ついて、図７、図８に基づいて説明する。図７は、バス
制御装置を示す構成図であり、５０１はマスタモジュー
ルからシステムバス経由で転送されるデータを受信し内
部バスへ転送するスレーブモジュール、５０２ａ，５０
２ｂは各々マスタモジュール１および２、５０３はスレ
ーブモジュール５０１内のバス制御装置、５０４はスレ
ーブモジュール５０１の内部バス、５０５はスレーブモ
ジュール５０１がシステムバス１０３から受信したデー
タを内部バス５０４へ転送するためのデータバッファ、
５０６はバス調停回路１０４が出力する許可信号１０６
ａ，１０６ｂを入力して、バスを使用しているマスタモ
ジュール番号を識別するエンコーダ、５０７はリトライ
要求発生時にバスを使用しているマスタモジュールの番
号を記憶するラッチである。また、５０８はラッチ５０
７の保持しているマスタモジュールの番号と現在システ
ムバスを使用しているマスタモジュールの番号を比較す
る比較器、５０９はデータバッファ５０５内部にデータ
が転送されずに残っている場合にセットされるバッファ
エンプティ信号、５１０はバッファエンプティ信号５０
９がリセットまたは比較器５０８の出力がリセットされ
ている時にバスアクセス要求があった場合にシステムバ
スへリトライ要求を発生するリトライ要求信号である。
５１１はバスアクセスの開始を示すアクセス信号線であ
る。

【００３４】次に動作について説明する。尚、図８はマ
スタモジュール２（５０２ｂ）のアクセスの直後にマス
タモジュール１（５０２ａ）がアクセスし、リトライ要
求が成功する例を示したものである。マスタモジュール
１５０２ａ、およびマスタモジュール２５０２ｂ
は、スレーブモジュール５０１へのデータ転送要求が発
生すると、バス調停回路１０４へバス要求信号１０５
ａ，１０５ｂをセットしてバス使用要求を出し、バス調
停回路１０４がセットするバス使用許可信号１０６ａ，
１０６ｂを受けて、システムバス１０３へバスプロトコ
ルに従ってデータを出力する。システムバス１０３の使
用者は１モジュールに限られるので、バス許可信号１０
６ａと１０６ｂが、同時にセットされることはない。

【００３５】マスタモジュール１５０２ａがシステム
バス１０３を獲得してスレーブモジュール５０１とのデ
ータ転送が開始されると、スレーブモジュール５０１の
バス制御回路５０３は一旦データをデータバッファ５０
５へ格納し、マスターモジュールとのバス接続を開放し
た後、データバッファ５０５から内部バス５０４へのデ
ータ転送を開始する。もし、それ以前に受信したデータ
がまだ内部バス５０４に全て転送され終えてなく、デー
タバッファ５０５にデータが残っている場合、即ちバッ
ファエンプティ信号５０９がリセットされている時、リ
トライ要求信号５１０がセットされマスタモジュール１
５０１ａへリトライ要求として通知される。

【００３６】一方、リトライ要求信号５１０のセットに
よって、ラッチ５０７が入力保持になり、エンコーダ５
０６の出力、即ち、この場合はリトライ要求を発生した
時のマスタモジュール１５０２ａの番号”１”がラッ
チ５０７に保持される。

【００３７】このような状態で、マスタモジュール２
５０２ｂがスレーブモジュール５０１にデータを転送し
た時、スレーブモジュール５０１のバス制御回路５０３
は比較器５０８において、ラッチ５０７出力とエンコー
ダ５０６出力を比較する。ラッチ５０７出力はマスタモ
ジュール１５０２ａを示す番号”１”で、エンコーダ
５０６出力はマスタモジュール２５０２ｂを示す番
号”２”なので、比較結果は為（”０”）となるので、
リトライ要求信号５１０がセットされて、マスタモジュ
ール２５０２ｂへリトライ要求が出力される。

【００３８】次に、マスタモジュール１５０２ａがス
レーブモジュール５０１にリトライアクセスを要求した
時、ラッチ５０７出力とエンコーダ５０６出力は同じマ
スタモジュール１５０２ａを示すので、比較器５０８
は真（”１”）を示し、この時データバッファ５０５の
データが既に内部バス５０４へデータ転送を終了し、バ
ッファエンプティ信号５０９がセットされていれば、リ
トライ要求信号をリセットし、アクセス要求を受け入れ
る。このようにして、ラッチ５０７に記憶されたマスタ
モジュール１５０２ａからのリトライアクセスが受信
されるまでは、他のアクセス要求を受け付けないため、
リトライアクセスが再びリトライ要求でリジェクトされ
ることはなく、確実に受信できる。

【００３９】また、本実施の形態ではマスタ情報保持回
路としてラッチ５０７を用い、１つのマスタ情報を保持
しているが、複数のマスタ情報を保持し、アクセス要求
の受け入れに順番付けをしても良い。

【００４０】実施の形態５．本発明の第５の実施形態に
ついて、図９乃至図１１に基づいて説明する。図９は、
バス制御回路中のマスタモジュールに関する構成図であ
り、マスタモジュールのバス制御部は、内部バス上位か
ら転送されるアドレスとデータを受信し、それをシステ
ムバスを経由してアドレスに対応するスレーブモジュー
ルへ転送するものである。図において、５０１ａ，５０
１ｂは各々スレーブモジュール１および２、５０３はマ
スタモジュールであり、１０３はマスターモジュールと
スレーブモジュールを接続するシステムバスである。６
００はマスタモジュール５０３内のバス制御部、６１０
は内部バス、６０１ａ〜６０１ｃは内部バス６１０から
受信したアドレスおよびデータをシステムバスへ転送す
るまでの期間保持しておくための要求バッファレジス
タ、６０２ａ〜６０２ｃは要求バッファレジスタ６０１
ａ〜６０１ｃに格納されているアドレスから個々のスレ
ーブモジュールを判別するＩＤ番号に変換するための変
換マップ、６０３はスレーブモジュールからのリトライ
要求を受信した時にリトライ開始までの時間を管理する
リトライウエイトタイマ、６０４は要求バッファレジス
タ６０１ａ〜６０１ｃの内のどの要求をシステムバスへ
転送するかを制御するための転送制御回路である。ま
た、６０５は要求バッファレジスタ６０１ａ〜６０１ｃ
とシステムバスとのパスを切替えるためのセレクタ、６
０６ａ〜６０６ｃは要求バッファレジスタ６０１ａ〜６
０１ｃから出力されるアドレス信号、６０７はスレーブ
モジュールからのリトライ要求信号、６０８はリトライ
ウエイトタイマ６０３からの出力であるリトライウエイ
ト信号、６０９はセレクタ６０５のセレクタ出力を指定
するセレクト信号、６１１ａ〜６１１ｃは変換マップ６
０２ａ〜６０２ｃの出力であるスレーブモジュールＩＤ
である。

【００４１】図１０は、転送制御回路６０４の動作フロ
ーを示した図である。また、図１１は、変換マップ６０
２ａ〜６０２ｃの詳細を示した図である。

【００４２】次に動作について説明する。マスタモジュ
ール５０３では、内部バス６１０から受信しシステムバ
スへ出力するアドレスとデータを、要求バッファレジス
タ６０１ａ〜６０１ｃの空いているレジスタに格納す
る。内部バス６１０はアドレス、およびデータを転送し
た後に開放され、次のバスサイクルに移ることができ
る。この様にして、内部バス６１０からシステムバス１
０３へのアクセス要求は、システムバス１０３の使用権
獲得とは独立に次々に受信され、複数の要求バッファレ
ジスタへ分配されて格納される。

【００４３】要求バッファレジスタ６０１ａ〜６０１ｃ
に格納されたアドレス信号６０６ａ〜６０６ｃは、各々
アドレス変換マップ６０２ａ〜６０２ｃによって送信先
のスレーブモジュールを特定するＩＤ値へ変換され、転
送制御回路６０４へ出力される。転送制御回路６０４は
セレクタ６０５へセレクト信号６０９を送り、要求バッ
ファレジスタ６０１ａ〜６０１ｃからのアクセス要求を
順番にシステムバス１０３へ転送する。

【００４４】ここで、要求バッファレジスタ６０１ａ〜
６０１ｃに、各々スレーブモジュール１５０１ａ、ス
レーブモジュール１５０１ａ、スレーブモジュール２
５０１ｂへのアクセス要求が格納されていたと仮定す
る。要求バッファレジスタ６０１ａの要求をシステムバ
ス１０３へ転送した後、スレーブモジュール１５０１
ａからリトライ要求が応答された場合、リトライウエイ
ト回路はタイマを起動し、予め設定されたリトライ待ち
時間の間待ち状態に入る。この時、リトライウエイトタ
イマ６０３は、リトライ待ち状態にあることを示すため
にリトライウエイト信号６０８をセットする。

【００４５】転送制御回路６０４は、リトライウエイト
信号６０８のセットを検出すると、現在アクセス要求中
のスレーブＩＤを保存した後、他の要求バッファレジス
タ６０１ｂ，および６０１ｃのアドレス変換マップ出力
６１１ｂ，６１１ｃとの値を比較する。その結果、要求
バッファレジスタ６０１ｃの転送先が他スレーブモジュ
ール、即ちスレーブモジュール２５０１ｂへのアクセ
ス要求であることを検知すると、セレクタ６０５へのセ
レクト信号６０９を制御し、要求バッファレジスタ６０
１ｃに対する転送要求処理を行なう。

【００４６】要求バッファレジスタ６０１ｃに対する転
送要求を終了し、リトライウエイト信号６０８がリセッ
トされた時点で再び要求バッファレジスタ６０１ａに対
する転送要求の実行を試み、これが成功すると、続いて
要求バッファレジスタ６０１ｂの転送要求を実行するこ
とにより、全ての転送処理を終了する。このようにリト
ライウエイト期間を利用して、リトライ要求を返したス
レーブモジュールとは別のスレーブモジュールとの転送
動作を継続することにより、ウエイト期間中におけるバ
ス制御回路の処理低下を防ぐことができる。

【００４７】実施の形態６．この発明の第６の実施形態
について、図１２、図１３に基づいて説明する。図１２
は、バス制御回路中のマスタモジュールに関する構成図
であり、図において、７０１は異常転送が発生した時
に、要求バッファレジスタ６０１ａ〜６０１ｃをクリア
するリセット信号を発生するためのバッファレジスタ制
御回路、７０３ａ〜７０３ｃはこれらレジスタをクリア
するためのレジスタリセット信号であり、７０２はスレ
ーブモジュール５０１からの異常転送検出信号である。
また、図１３はバッファレジスタ制御回路７０１の内部
構成を示す図である。

【００４８】次に動作について説明する。内部バス６１
０からの転送要求を要求バッファレジスタ６０１ａ〜６
０１ｃに格納し、内部バスとは独立に各々システムバス
１０３へアクセス要求を転送することは、先の第５の実
施の形態と同様である。ここで、要求バッファレジスタ
６０１ａ〜６０１ｃに各々スレーブモジュール１５０
１ａ、スレーブモジュール１５０１ａ、スレーブモジ
ュール２５０１ｂへのアクセス要求が格納されていた
と仮定する。要求バッファレジスタ６０１ａの要求をシ
ステムバス１０３へ転送した時、何らかのバス転送異常
が発生してスレーブモジュール１５０１ａから異常転
送検出信号７０２が応答された場合、マスタモジュール
５０３はシステムバス１０３のバスサイクルを中止す
る。

【００４９】バッファレジスタ制御回路７０１は、異常
転送検出信号７０２がセットされると、現在バスへ転送
している要求バッファレジスタ６０１ａ中のスレーブモ
ジュール５０１ａのマップ変換出力であるスレーブモジ
ュールＩＤ６１１ａと、全要求バッファレジスタ６０１
ａ〜６０１ｃのマップ変換出力であるスレーブモジュー
ルＩＤ６１１ａ〜６１１ｃを比較し、同じスレーブＩＤ
を持つ要求バッファレジスタ６０１ａ，６０１ｂへリセ
ット信号７０３ａ，７０３ｂを送り、要求バッファレジ
スタの内容をクリアする。マスタモジュール５０３は、
残る要求バッファレジスタ６０１ｃ中に格納されている
スレーブモジュール５０１ｂのマップ変換結果であるス
レーブＩＤ６１１ｃを要求をスレーブモジュール２５
０１ｂへ転送し、すべての転送を終了する。このよう
に、スレーブモジュール１５０１ａへのデータ転送で
異常転送が発生した時に、以降、該モジュールが回復す
るまではスレーブモジュール１５０１ａに対するデー
タ転送を全てキャンセルすることにより、一連の連続し
たデータ転送において、データ抜けによる処理動作の異
常を防ぐことができる。

【００５０】実施の形態７．本発明の第７の実施形態に
ついて、図１４、図１５に基づいて説明する。図１４
は、バス制御回路の中のマスタ制御部に関する構成図で
あり、図において、８０１ａ〜８０１ｃはアドレスを処
理対応に区分された領域を判別するためのＩＤ番号へ変
換する変換マップ、８０２ａ〜８０２ｃは変換マップ８
０１ａ〜８０１ｃによって出力される領域区分ＩＤ信号
である。区分された領域とは、作業用メモリ領域、制御
管理レジスタ領域、あるいはＩ／Ｏ領域などのように、
計算機が処理する上で、完全に別の目的で使われるアド
レス領域を指す。図におけるその他の構成要素は実施の
形態５に記載の相当番号と同一である。また図１５は、
変換マップ８０１ａ〜８０１ｃの詳細を記載した図であ
る。

【００５１】次に、動作について説明する。ここで、要
求バッファレジスタ６０１ａ〜６０１ｃには、スレーブ
モジュール１５０１ａへのアクセス要求として、各々
メモリ領域１、メモリ領域２、Ｉ／Ｏ領域に対するアク
セス要求が格納されていたとする。ここでメモリ領域と
は例えば、プロセッサ演算の命令あるいはデータが格納
される領域のことであり、Ｉ／Ｏ領域とはＤＭＡ制御等
の制御コマンドが格納される領域であって、お互いが干
渉し合うことはない。

【００５２】要求バッファレジスタ６０１ａの要求をシ
ステムバス１０３へ転送し、スレーブモジュール１５
０１ａからリトライ要求が応答された場合、転送制御回
路６０４は、各変換マップの出力である要求バッファレ
ジスタのアドレスの領域区分ＩＤを比較する。そして、
要求バッファレジスタ６０１ｃの転送先がメモリ領域と
は異なる他領域、即ちＩ／Ｏ領域へのアクセス要求であ
ることを検知して、リトライウエイトタイマによる先の
メモリ領域に対するリトライ開始待ちの期間を用いて、
要求バッファレジスタ６０１ｃに対する転送要求を行な
う。

【００５３】要求バッファレジスタ６０１ｃの要求に対
する転送処理が終了し、リトライウエイト信号６０８が
リセットされた時点で、再び要求バッファレジスタ６０
１ａの要求、即ちメモリ領域に対する転送を再開し、続
いて要求バッファレジスタ６０１ｂに対する転送要求
（これも同じくメモリに対する転送）を実行して、全て
の転送処理を終了する。特に、領域区分が異なるアドレ
スへのアクセスは、順序が入れ替わっても問題がないた
め、リトライウエイト時間を利用して先に転送すること
ができる。

【００５４】また、図１２において、アドレスからスレ
ーブＩＤへの変換マップ６０２ａ〜６０２ｃをアドレス
から領域区分ＩＤへの変換マップ８０１ａ〜８０１ｃに
置き換え、要求バッファレジスタ６０１ａ〜６０１ｃに
対しては、メモリ領域、メモリ領域、Ｉ／Ｏ領域へのア
クセス要求が格納されていた場合、要求バッファレジス
タ６０１ａの要求に対しスレーブモジュール１５０１
ａから異常転送検出が応答された時、バッファレジスタ
制御回路７０１は、各要求バッファレジスタのアドレス
の領域区分ＩＤを比較し、転送中の要求バッファレジス
タ６０１ａの領域区分ＩＤと要求バッファレジスタ６０
１ｂの領域区分ＩＤが同じ、即ちメモリ領域へのアクセ
ス要求であることを検知して要求バッファレジスタ６０
１ａ，６０１ｂをリセットし、マスタモジュール５０３
は残る要求バッファレジスタ６０１ｃの要求をＩ／Ｏ領
域へ転送し、全ての転送を終える。このように、領域区
分が異なるアドレスへのアクセスは、別領域へのデータ
が消去されても処理上問題がないため、異常転送検出時
は同じ領域区分のデータのみを消去するだけで良い。

【００５５】

【発明の効果】本発明は、以上説明したようにして構成
されているので、以下に記載されるような効果を奏す
る。

【００５６】この発明によれば、リトライ間隔を変更し
ながらリトライ動作を実行するようにしたので、バス上
において他のモジュールの処理動作と競合を起こした場
合においても、リトライ間隔を動的に変化させることが
できるので、無用なリトライ動作を回避することができ
るという効果がある。

【００５７】また、この発明によれば、バスの負荷状況
に応じてリトライ間隔を動的に変化させるようにしたの
で、バス上の他のモジュールと処理周期が同期した場合
においても、動作周期の重なりを極力回避することがで
きるので、効率の良いリトライ動作を実行することがで
きる。

【００５８】また、この発明によれば、一定回数のリト
ライ動作を実行した後は、バス使用要求に対する優先度
を高くするようにしたので、バス上の他のモジュール動
作と競合した場合においても、これを回避して効率のよ
いリトライ処理を行うことができる。

【００５９】また、この発明によれば、アクセス要求の
あったモジュール情報を保持し、リトライ状態発生後
は、保持回路に記録していると同じモジュールからのア
クセス要求に限って受理するようにしたので、他のモジ
ュールの処理要求周期との同期によるリトライエラーを
回避することができる。

【００６０】また、この発明によれば、リトライウエイ
ト期間を利用して、リトライ要求を返したモジュールと
は別のモジュールに対して転送動作を継続するようにし
たので、リトライ時間待ち期間中におけるバス制御回路
の処理低下を防ぐことができる。

【００６１】また、この発明によれば、データ転送で異
常転送が発生した際に、以降、該モジュールが回復する
までこのモジュールに対するデータ転送を全てキャンセ
ルするようにしたので、一連の連続したデータ転送にお
いてデータ抜けによる処理動作の異常を回避することが
できる。

【００６２】さらに、この発明によれば、各モジュール
を処理上独立した領域区分に分割してアクセスするよう
にしたので、異なる領域に対するアクセス要求実行が可
能となり、リトライ時間待ちによる転送処理性能低下お
よび異常転送のデータ抜けによる処理の異常を回避する
ことができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態を示す構成図で
ある。

【図２】この発明の第１の実施の形態におけるバス制
御装置のタイミングチャートを示す図である。

【図３】この発明の第２の実施の形態を示す構成図で
ある。

【図４】この発明の第２の実施の形態におけるバス制
御装置のタイミングチャートである。

【図５】この発明の第３の実施の形態を示す構成図で
ある。

【図６】この発明の第２の実施の形態におけるバス制
御装置のタイミングチャートである。

【図７】この発明の第４の実施の形態を示す構成図で
ある。

【図８】この発明の第４の実施の形態におけるバス制
御装置のタイミングチャートである。

【図９】この発明の第５の実施の形態を示す構成図で
ある。

【図１０】この発明の第５の実施の形態における転送
制御回路の動作を示すフローチャートである。

【図１１】この発明の第５の実施の形態にける変換マ
ップの構成図である。

【図１２】この発明の第６の実施の形態を示す構成図
である。

【図１３】この発明の第６の実施の形態におけるバッ
ファレジスタ制御回路を示す構成図である。

【図１４】この発明の第７の実施の形態を示す構成図
である。

【図１５】この発明の第７の実施の形態にける変換マ
ップの構成図である。

【図１６】従来例におけるバス制御装置を示す構成図
である。

【図１７】従来例におけるバス制御装置を示す構成図
である。

【符号の説明】

１０１モジュール、１０２バス制御回路、１０３
システムバス、１０４調停回路、１０５バス要求信
号、１０６バス許可信号、１０７内部バス、１０８
プロセッサ、１０９メモリ、２０１プロトコル制
御回路、２０２エラーレジスタ、２０３リトライカウ
ンタ、２０４閾値レジスタ、２０５リトライ間隔レジ
スタ、２０６計時カウンタ、２０７セレクタ、２０
８比較器、２０９加算器、３０１監視レジスタ、３
０２監視回路、４０１優先度レジスタ、５０１スレ
ーブモジュール、５０２マスタモジュール、５０３
バス制御装置、５０４内部バス、５０５データバッ
ファ、５０６エンコーダ、５０７ラッチ、５０８比
較器、６００バス制御部、６０１要求バッファレジス
タ、６０２アドレス→スレーブＩＤ変換マップ、６０
３リトライウエイトタイマ、６０４転送制御回路、６
０５セレクタ、６０９セレクト信号、６１０ローカ
ルバス、７０１バッファレジスタ制御回路、７０３
レジスタリセット信号、７０２異常転送検出信号、８
０１アドレス→領域区分ＩＤ変換マップ。

Claims

【特許請求の範囲】

【請求項１】バスプロトコルに従ってデータ転送処理
を行うプロトコル制御部とバス制御部から構成されバス
に接続されたバス制御装置と、前記バス制御装置からの
バス使用要求に対して優先度を決定する調停回路からな
るバス制御システムにおいて、前記バス制御装置は、リトライ間隔を保持する１つまたは複数からなるリトラ
イ間隔レジスタと、リトライ実行回数を計数するリトライ実行回数カウンタ
と、前記リトライ間隔レジスタの切り換えに要するリトライ
回数値を保持するリトライ間隔閾値レジスタと、最大実行リトライ回数を保持するリトライエラーレジス
タと、リトライ開始からの経過時間を計数する計時カウンタと
を備え、各リトライ処理が異常終了した際に前記リトライ間隔閾
値レジスタと前記リトライ実行回数カウンタの値を比較
して等しい場合、リトライ間隔を他のリトライ間隔レジ
スタで規定された値に切替えることによって、リトライ
による再試行開始までの時間間隔を制御するようにした
ことを特徴とするバス制御装置。
【請求項２】バスプロトコルに従ってデータ転送処理
を行うプロトコル制御部とバス制御部から構成されバス
に接続されたバス制御装置と、前記バス制御装置からの
バス使用要求に対して優先度を決定する調停回路からな
るバス制御システムにおいて、前記バス制御装置は、リトライ間隔を保持するリトライ間隔レジスタと、リトライ実行回数を計数するリトライ実行回数カウンタ
と、バスのアイドル時間を監視し測定結果を保持するバス監
視制御回路と、前記リトライ間隔レジスタとバス監視制御回路出力の切
り換えに要するリトライ回数値を保持するリトライ間隔
閾値レジスタと、最大実行リトライ回数を保持するリトライエラーレジス
タと、リトライ開始からの経過時間を計数する計時カウンタと
を備え、各リトライ処理が異常終了した際に前記リトライ間隔閾
値レジスタと前記リトライ実行回数カウンタの値を比較
して等しい場合、リトライ間隔をバス監視制御回路の出
力で規定された値に切替えることによって、リトライに
よる再試行開始までの時間間隔を制御するようにしたこ
とを特徴とするバス制御装置。
【請求項３】バスプロトコルに従ってデータ転送処理
を行うプロトコル制御部とバス制御部から構成されバス
に接続されたバス制御装置と、前記バス制御装置からの
バス使用要求に対して優先度を決定する調停回路からな
るバス制御システムにおいて、前記バス制御装置は、リトライ間隔を保持するリトライ間隔レジスタと、リトライ実行回数を計数するリトライ実行回数カウンタ
と、バスアクセス時における優先度を記録した優先度レジス
タと、前記優先度レジスタの切り換えに要するリトライ回数値
を保持するリトライ間隔閾値レジスタと、最大実行リトライ回数を保持するリトライエラーレジス
タと、リトライ開始からの経過時間を計数する計時カウンタと
を備え、各リトライ処理が異常終了した際に前記リトライ間隔閾
値レジスタと前記リトライ実行回数カウンタの値を比較
して等しい場合、前記バス調停回路に対するアクセス要
求優先度を他の優先度レジスタの出力で規定された値に
切替えることによって、前記バス調停回路に対するアク
セス要求優先度を変更するようにしたことを特徴とする
バス制御装置。
【請求項４】バスプロトコルに従ってデータ転送処理
を行うプロトコル制御部とバス制御部から構成されバス
に接続されたバス制御装置と、前記バス制御装置からの
バス使用要求に対して優先度を決定する調停回路からな
るバス制御システムにおいて、前記バス制御装置は、該バス制御装置に対してアクセス要求を行ったモジュー
ルを判別するモジュール判別回路と、前記アクセス要求のあったモジュールに対してリトライ
要求で応答した場合に該モジュール情報を記憶しておく
モジュール情報保持回路と、前記リトライを応答した後に受信したアクセス要求に対
し、該アクセス要求を行ったモジュールが前記モジュー
ル保持回路に記憶されているモジュールと同一の場合に
限り該アクセス要求を受け入れる排他受信回路とを備え
たことを特徴とするバス制御装置。
【請求項５】バスプロトコルに従ってデータ転送処理
を行うプロトコル制御部とバス制御部から構成されバス
に接続されたバス制御装置と、前記バス制御装置からの
バス使用要求に対して優先度を決定する調停回路からな
るバス制御システムにおいて、前記バス制御装置は、受信した複数のアクセス要求情報を蓄積する要求バッフ
ァレジスタと、前記要求バッファレジスタに保持されているアドレス情
報から転送先モジュールを判別するモジュール判別回路
と、要求バッファレジスタに蓄積されているアクセス要求の
１つを実行した時に実行先モジュールからリトライ要求
が返された場合、一定時間経過してからリトライを実行
させるリトライウエイト回路と、リトライウエイト期間中に、前記モジュール判別回路に
よって別モジュールへのアクセスと判断された要求バッ
ファレジスタ内のアクセス要求を実行する転送制御回路
を備えたことを特徴とするバス制御装置。
【請求項６】バスプロトコルに従ってデータ転送処理
を行うプロトコル制御部とバス制御部から構成されバス
に接続されたバス制御装置と、前記バス制御装置からの
バス使用要求に対して優先度を決定する調停回路からな
るバス制御システムにおいて、前記バス制御装置は、受信した複数のアクセス要求情報を蓄積する要求バッフ
ァレジスタと、前記要求バッファレジスタに保持されているアドレス情
報から転送先モジュールを判別するモジュール判別回路
と、前記要求バッファに保持されたアクセス要求の１つを実
行した時に異常転送が検出された場合、同一モジュール
へのアクセス要求を保持している前記要求バッファレジ
スタ内のアクセス要求を消去するバッファレジスタ制御
回路を備えたことを特徴とするバス制御装置。
【請求項７】前記モジュール判別回路は、モジュール
のアドレスとは処理上独立した領域を特定する領域判別
回路を備え、リトライウエイト期間中に別領域へのアク
セス要求を実行することを特徴とする請求項５記載のバ
ス制御装置。
【請求項８】前記モジュール判別回路は、モジュール
のアドレスとは処理上独立した領域を特定する領域判別
回路を備え、異常転送検出時に同じ領域へのアクセス要
求を消去することを特徴とする請求項６記載のバス制御
装置。