JPH0896003A - 回路遅延算出装置およびその方法 - Google Patents

Abstract

(57)【要約】 【目的】 機能レベルで記述された回路の遅延時間を見
積もることができる回路遅延算出装置およびその方法を
提供する。 【構成】 入力ＨＤＬデータ１１０はＨＤＬで回路を記
述したテキストデータである。記述解析部１００は入力
ＨＤＬデータ１１０を構文解析し、構文解析データ１２
０として出力する。遅延解析部１０２は構文解析データ
１２０を解析し、相対遅延データ１３０として出力す
る。遅延見積部１０４は現実手段データ１４０等を参照
して、相対遅延データ１３０から入力ＨＤＬデータ１１
０に記述された回路における実時間的な遅延時間それぞ
れを算出し、絶対遅延データ１５０として出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の論理設計の
際に用いられる時間遅延を算出する回路遅延算出装置に
関する。

【０００２】

【従来の技術】半導体装置（集積回路）内で発生する時
間遅延の値は、一般に半導体装置に用いられている論理
演算回路がそれぞれ固有に信号に与える遅延時間と、内
部配線が信号に与える遅延時間の総和として算出され
る。このように、半導体装置の時間遅延を半導体装置内
の論理演算回路および内部配線（以下、これらを総称し
て「回路要素」と記す）それぞれの遅延時間の総和を算
出する場合、遅延時間算出の対称となる回路を論理演算
回路等の相互接続網として表現する必要がある。

【０００３】

【発明が解決しようとする課題】近年、半導体装置の論
理設計において、トップダウン設計方法が用いられるよ
うになってきた。トップダウン設計方法には、以下のよ
うな特徴がある。トップダウン設計方法においては、半
導体装置の回路をハードウエア記述言語（ＨＤＬ）を用
いて記述する。ＨＤＬを用いて論理演算回路を記述する
ことにより、論理演算回路の相互接続網による記述より
も抽象的な機能レベルで回路を表現することができるよ
うになった。よって、トップダウン設計方法を用いる
と、機能レベルで設計した回路を現実の回路として実現
する手段（実現手段）と独立に回路の論理設計をするこ
とができる。論理設計と実現手段とが独立していること
は、設計の再利用、具体的にはＨＤＬで記述した回路を
ある実現手段により実現している場合に、実現手段のみ
を独立にバージョンアップすることができる等の面で非
常に有効である。

【０００４】また、トップダウン設計方法においては、
論理合成による回路表現変換を行う。つまり、論理合成
技術を用いることにより、機能レベルで記述された回路
を論理演算回路の相互接続網の表現に自動的に変換する
ことができる。機能レベルで記述された回路を論理合成
により変換する際には、回路の実現手段や回路の性能
（動作速度、回路規模）を設計制約として与えることが
できる。したがって、１つの機能レベルの回路から異な
る実現手段それぞれに対して最適な論理演算回路の相互
接続網表現の回路を生成することができる。

【０００５】しかしながら、論理合成を用いつつ遅延時
間を算出しようとする場合には１つの矛盾が生じる。つ
まり、論理合成を行う際には、制約条件として論理演算
回路それぞれの遅延時間（速度）を与える必要がある。
このため、回路の遅延時間を論理合成前に見積もる必要
があるが、従来の技術として示した回路要素それぞれの
遅延時間の総和を算出する方法は、回路が論理演算回路
の相互接続網として記述されている場合にのみ適用可能
である。つまり回路要素それぞれの遅延時間は論理合成
の後に初めて判明する。

【０００６】論理合成の前に回路の遅延時間を見積もる
ためには、例えば設計者の経験的な知識にたよったり、
論理合成を繰り返し適用したりする方法が現在のところ
取られている。しかし、半導体装置の回路規模の増大や
設計期間短縮の必要から、これらの方法を採ることが難
しくなってきていた。

【０００７】本発明は上述した従来技術の問題点に鑑み
てなされたものであり、ＨＤＬ等により抽象的な機能レ
ベルで記述された回路の遅延時間を見積もることができ
る回路遅延算出装置およびその方法を提供することを目
的とする。

【０００８】

【課題を解決するための手段】上述の目的を達成するた
めに、本発明の回路遅延算出装置は、入力端子と出力端
子との間に接続された回路要素から構成される回路を所
定の記述言語で記述したテキストから、該入力端子それ
ぞれから入力された信号が、いずれの回路要素を介して
いずれの出力端子から出力されるかを示す信号経路を解
析する回路解析手段と、前記回路要素それぞれが信号に
与える遅延時間に対応する符号と該回路要素とを対応付
け、 前記各回路要素が信号に与える遅延時間に対応す
る符号と該回路要素とを対応付け、前記各信号経路に含
まれる前記入力端子と前記出力端子との組み合わせの間
それぞれの遅延時間を、該符号を用いた式として算出す
る第１の遅延時間算出手段と、前記式に含まれる符号そ
れぞれと、該符号と対応する前記回路要素それぞれが実
現された場合に信号に与える実際の遅延時間の値とを対
応付け、前記信号経路の入力端子と出力端子との間で信
号に与えられる遅延時間の値を算出する第２の遅延時間
算出手段とを有する。

【０００９】好適には、前記回路解析手段は、前記信号
経路それぞれを、前記出力端子を根とし、該出力端子に
対応する前記回路要素および前記入力端子をそれぞれ節
および葉とするグラフとして記述する。好適には、前記
第１の遅延時間算出手段は、前記回路要素として単位論
理演算回路ごとに前記符号との対応付けを行う。好適に
は、前記第２の遅延時間算出手段は、前記符号と前記実
際の遅延時間との関係を示す変換テーブルを有し、前記
変換テーブルを参照して前記符号と前記実際の遅延時間
とを対応付ける。好適には、算出された前記遅延時間の
値を、前記回路の回路規模および前記信号経路の分岐
数、またはこれらのいずれかに対応して重み付け補正す
る補正手段をさらに有する。

【００１０】また、本発明の回路遅延算出方法は、回路
の機能を所定の記述言語で記述したテキストから、該機
能を実現するための回路要素間の信号経路を解析し、前
記信号経路に含まれる回路要素が信号に与える遅延時間
を、該回路要素それぞれに対応する符号を用いた式とし
て算出し、前記式に含まれる符号それぞれと、該符号と
対応する前記回路要素それぞれが実現された場合に信号
に与える実際の遅延時間の値とを対応付け、前記信号経
路において信号に与えられる遅延時間の値を算出する。

【００１１】

【作用】回路解析手段は、半導体装置の内部回路等をＨ
ＤＬといったハードウェア記述言語で記述したテキスト
を構文解析し、その回路を構成する論理演算回路および
内部配線等の回路要素と入出力関係の接続を示す信号経
路を、例えば出力端子を根とし、入力端子を葉とし、回
路要素を節とした木状のグラフの形式の構文解析データ
として出力する。第１の遅延時間算出手段は、回路解析
手段が生成した構文解析データに含まれる各信号経路の
回路要素それぞれと、これらの回路要素が信号に与える
遅延時間に対応する符号とを対応付け、１組の入力端子
と出力端子との間で信号が受ける遅延時間それぞれを、
これらの符号を用いた式として算出し、相対遅延データ
として出力する。第２の遅延時間算出手段は、相対遅延
データの各式に含まれる符号それぞれに実際の遅延時間
を代入し、回路が現実の半導体装置として実現された際
に入力端子と出力端子との間で信号に与える実際の遅延
時間を算出し、絶対遅延データとして出力する。

【００１２】

【実施例】以下、本発明の実施例を説明する。まず、図
１を参照して本発明の回路遅延算出システム１の構成を
説明する。回路遅延算出システム１は、入力ＨＤＬデー
タ１１０から、その内部回路の遅延時間を見積もり、見
積結果を絶対遅延データ１５０として出力する。図１に
示すように、回路遅延算出システム１は、回路遅延算出
装置１０と、回路遅延算出装置１０が入出力する入力Ｈ
ＤＬデータ１１０、構文解析データ１２０、相対遅延デ
ータ１３０、実現手段データ１４０および絶対遅延デー
タ１５０から構成され、回路遅延算出装置１０は、記述
解析部１００、遅延解析部１０２、遅延見積部１０４お
よび絶対遅延変換表１０６から構成される。なお、回路
遅延算出装置１０の各構成要素は、例えば計算機上にソ
フトウェアとして実現される。

【００１３】入力ＨＤＬデータ１１０は、例えば、ハー
ドウェア記述言語ＨＤＬで論理演算を行う半導体装置内
部の回路を記述したテキストデータである。なお、説明
の簡略化のために、入力ＨＤＬデータ１１０において、
階層構造を有さない組み合わせ論理回路のみからなる回
路が、出力信号を左辺とし、入力信号と回路要素の論理
等（演算子）を右辺とする式（代入文）の形式で記述さ
れている場合について説明する。

【００１４】記述解析部１００は、入力ＨＤＬデータ１
１０を構文解析し、その結果を構文解析データ１２０と
して出力する。遅延解析部１０２は、構文解析データ１
２０を解析し、その結果を相対遅延データ１３０として
出力する。遅延見積部１０４は、実現手段データ１４０
と絶対遅延変換表１０６とを参照して相対遅延データ１
３０から入力ＨＤＬデータ１１０に記述された回路が実
現された場合の１組の入力端子と出力端子との間の実時
間的な遅延時間それぞれを算出し、その結果を絶対遅延
データ１５０として出力する。

【００１５】以下、図２〜図５を参照して、回路遅延算
出システム１において用いられる各データの内容および
形式を説明する。構文解析データ１２０の内容は、例え
ば図２に示すように、入力ＨＤＬデータ１１０に記述さ
れた回路の出力端子を根とし、入力端子を葉とし、論理
演算回路に対応する演算子を内部節（葉でない節）とす
るグラフ（構文解析木）を記述するデータである。内部
節の子節への枝は演算子のオペランドを示し、逆に、内
部節の親節への枝は内部節における演算結果の引渡しを
示す。ここで、「葉」および「内部節」は以下のように
定義される。つまり、「葉」は、それより下位に節を持
たない節を示し、「内部節」はそれより下位に節を有す
る節を示す。また、「親節」と「子節」とは節の間の関
係を示しており、「親節」はある節の上位の節を示し、
ある節について必ず１つである。また、「子節」とは、
ある節の下位の節を示し、ある節について複数ある場合
がある。なお、図２は、入力ＨＤＬデータ１１０に含ま
れている、ＨＤＬにより次式で記述されるデータを遅延
解析部１０２が構文解析して得られた構文解析木を示し
ている。

【００１６】

【数１】 ｏｕｔ＝（ｉｎ１−ｉｎ２）＋（ｉｎ３＋ｉｎ４＊ｉｎ５） …（１） ただし、ｏｕｔは出力端子（出力信号）を示し、ｉｎ１
〜ｉｎ５は入力端子（入力信号）を示し、＋は加算（ｎ
１１，ｎ２２）を示し、−は減算（ｎ２１）を示し、＊
は乗算（ｎ３１）を示す。

【００１７】相対遅延データ１３０の内容は、回路の入
力端子と出力端子との全ての組合わせに対して、入力端
子と出力端子との間に接続された論理演算回路および内
部配線（以下、これらを「回路要素」と総称する）とに
それぞれ対応した符号（演算子遅延データ）を付して表
の形式で記述したデータである。相対遅延値は、入出力
間の遅延量を抽象的に表しており、演算子遅延データの
和として表される。演算子遅延データは、例えば、次式
のように記述される。

【００１８】

【数２】 Ｔ（演算子種類：ビット幅情報） …（２）

【００１９】なお、相対遅延データ１３０は、図３に示
すように表形式になっており、１行分のデータ、つま
り、入力端子、出力端子およびこれらに対応する相対遅
延値のデータをレコードと呼ぶ。また、各レコードの各
項目をフィールドと呼ぶ。つまり、相対遅延データ１３
０の１レコードは、「入力名」「出力名」および「相対
遅延値」という３つのフィールドを有している。

【００２０】絶対遅延変換表１０６は、図４に示すよう
に、相対遅延データ１３０の相対遅延値と、絶対遅延デ
ータ１５０の説明において後述する実現手段固有の絶対
遅延値とを対応付ける表の形式で記述される。絶対遅延
変換表１０６は、予め、何らかの手段により、例えば実
現手段がサポートする論理回路を実測することにより測
定された遅延時間に基づいて、回路遅延算出システム１
による遅延時間の見積もり作業の前に作成される。

【００２１】絶対遅延データ１５０の内容は、回路の入
力端子と出力端子との全ての組み合わせと、入力端子と
出力端子との間に接続された回路要素を、実現手段によ
り現実の回路とした場合に、その実現手段に固有の遅延
時間（絶対遅延値）に対応付けた表の形式で記述したデ
ータである。絶対遅延値は入出力間の遅延量を具体的に
表しており、通常の時間の単位、例えばナノ秒（ｎｓ）
で表される。図５に示すように、絶対遅延データ１５０
は、相対遅延データ１３０と同様の形式になっており、
絶対遅延情報レコードは、「入力名」「出力名」「絶対
遅延値」という３つのフィールドを有する。

【００２２】以下、図７〜図１１を参照して、回路遅延
算出装置１０の各構成要素における処理を説明する。記
述解析部１００は、例えば「Alfred V. Aho, Ravi Seth
i, and Jeffrey D.Ullman. Compilers: Principles, Te
chniques, and Tools. Addison Wesley,1986.」（文献
１）に開示されている方法に従って、例えばグラフ形式
で図６（Ａ）〜（Ｃ）に示すように表せる入力端子ｉｎ
０〜ｉｎ５と出力端子ｏｕｔ０〜ｏｕｔ２と３つの論理
演算回路（ｎ４１，ｎ４２，ｎ５１）から構成される回
路を、ＨＤＬにより下表（表１）のように記述した入力
ＨＤＬデータ１１０を構文解析して構文解析データ１２
０を生成する。つまり、図６（Ａ）〜（Ｃ）に示す論理
演算回路を構文解析すると下表（表１）のような内容の
構文解析データ１２０を得ることができる。

【００２３】

【表１】ｍｏｄｕｌｅ ｔｅｓｔ（ｉｎ０，ｉｎ１，ｉ
ｎ２，ｉｎ３，ｉｎ４，ｉｎ５，ｏｕｔ０，ｏｕｔ１，
ｏｕｔ３） ｉｎｐｕｔ〔３：０〕 ｉｎ０，ｉｎ２，ｉｎ３，ｉｎ
４； ｉｎｐｕｔ〔７：０〕 ｉｎ５； ｏｕｔｐｕｔ〔３：０〕 ｏｕｔ０，ｏｕｔ１； ｏｕｔｐｕｔ〔７：０〕ｏｕｔ２； ａｓｓｉｇｎ ｏｕｔ０＝ｉｎ０； ａｓｓｉｇｎ ｏｕｔ１＝ｉｎ１＋ｉｎ２； ａｓｓｉｇｎ ｏｕｔ２＝ｉｎ３＊ｉｎ４＋ｉｎ５； ただし、〔３：０〕等は、〔ｍｓｂ：ｌｓｂ〕を意味
し、信号線の幅を示している。

【００２４】遅延解析部１０２は、構文解析データ１２
０に含まれる全ての構文解析木に対して、図７〜図９に
示すステップ１００（Ｓ１００）、ステップ１１０（Ｓ
１１０）およびステップ１２０（Ｓ１２０）の処理を行
う。図７に示すように、Ｓ１００のステップ１０１（Ｓ
１０１）において、遅延解析部１０２は、例えば「Dona
ld E. Knuth. The Art of Computer Programming Volum
e1. Addison Wesley. 」（文献２）に開示されている方
法に従って、構文解析データ１２０の各構文解析木の根
を開始節として節を行きがけ順になぞりながら、節に通
し番号を付ける。ここで、節の番号は０から始まり（０
オリジンであり）、ｎ番目の節の番号をＮ_n と記述し、
最後の節の番号をＮ_max と記述する。

【００２５】ステップ１０２（Ｓ１０２）において、遅
延解析部１０２は、数値ｉに０を代入する（ｉ：＝
０）。ステップ１０３（Ｓ１０３）において、遅延解析
部１０２は数値ｉがＮ_max より大きいか否かを判断す
る。数値ｉがＮ_max より大きい場合にはＳ１０４の処理
に進み、数値ｉがＮ_max 以下である場合にはＳ１０５の
処理に進む。ステップ１０４（Ｓ１０４）において、遅
延解析部１０２は生成した、例えば下表に示す相対遅延
データ１３０のレコード全てをまとめて出力し、構文解
析データ１２０に含まれる次の構文解析木の処理に移
る。

【００２６】

【表２】 （入力名） （出力名） （相対遅値） ｉｎ０ ｏｕｔ０ ０ ｉｎ１ ｏｕｔ１ Ｔ（＋：４，４） ｉｎ２ ｏｕｔ１ Ｔ（＋：４，４） ｉｎ３ ｏｕｔ２ Ｔ（＊：４，４）＋Ｔ（＋：８，８） ｉｎ４ ｏｕｔ２ Ｔ（＊：４，４）＋Ｔ（＋：８，８） ｉｎ５ ｏｕｔ２ Ｔ（＋：８，８） ただし、（４，４）等は、演算子の２つのオペランドの
ビット幅を示す。

【００２７】ステップ１０５（Ｓ１０５）において、遅
延解析部１０２は、数値ｉが０である（ｉ＝＝０）か否
かを判断する。数値ｉが０である場合には、図９に示す
Ｓ１２０の処理に進み、数値ｉが０でない場合には、図
８に示すＳ１１０の処理に進む。ステップ１０６（Ｓ１
０６）において、遅延解析部１０２は数値ｉを１増加
（インクリメント）してＳ１０３の処理に進む。

【００２８】図８に示すように、Ｓ１１０のステップ１
１１（Ｓ１１１）において、１個の相対遅延データ１３
０のレコードを作成する。ステップ１１２（Ｓ１１２）
において、遅延解析部１０２は、Ｓ１１１の処理におい
て生成したレコードの出力名フィールドに根の名前を書
き込む。ステップ１１３（Ｓ１１３）において、遅延解
析部１０２は、Ｓ１１１の処理において生成したレコー
ドの入力名フィールドに子節の節番号を書き込む。

【００２９】図９に示すように、Ｓ１２０のステップ１
２１（Ｓ１２１）において、遅延解析部１０２は、相対
遅延データ１３０の入力名フィールドがｉであるレコー
ドを探索する。探索の結果見つかったレコードをＲ１と
する。ステップ１２２（Ｓ１２２）において、遅延解析
部１０２は、Ｓ１２１で発見したｉ番目の節Ｎｉが構文
解析木の葉であるか、つまり、入力端子に対応するか否
かを判断する。節Ｎｉが葉である場合にはＳ１２３の処
理に進み、節Ｎｉが葉でない場合にはＳ１２４の処理に
進む。

【００３０】ステップ１２３（Ｓ１２３）において、遅
延解析部１０２はＳ１２１で見つけたレコードの入力名
フィールドに入力端子の名前（入力名）を書き込む。ス
テップ１２４（Ｓ１２４）において、遅延解析部１０２
は、節Ｎｉの演算子の種類とビット幅から決まる演算子
遅延データを求める。ステップ１２５（Ｓ１２５）にお
いて、遅延解析部１０２は、レコードＲ１の相対遅延値
フィールドに、求めた演算子遅延データを加算する。ス
テップ１２６（Ｓ１２６）において、遅延解析部１０２
は、節Ｎｉの子節の数をｍとおき、レコードＲ１をｍ−
１個複製する。複製したレコードをＲｊ（ｊ＝２〜ｍ）
とする。ステップ１２７（Ｓ１２７）において、遅延解
析部１０２は、レコードＲｊ（ｊ＝１〜ｍ）の入力名フ
ィールドにｊ番目の子節番号をそれぞれ書き込む。以上
説明した遅延解析部１０２の処理により、相対遅延デー
タ１３０が生成される。

【００３１】以下、図１０および図１１を参照して遅延
見積部１０４の処理を説明する。遅延見積部１０４は、
相対遅延データ１３０に含まれる相対遅延値に対して、
図１０および図１１にそれぞれ示すステップ２００（Ｓ
２００）およびステップ２１０（Ｓ２１０）の処理を行
う。図１０に示すように、Ｓ２００のステップ２０１
（Ｓ２０１）において、遅延見積部１０４は、相対遅延
データ１３０に含まれるレコード数をｎ_r としてｎ_r個
の絶対遅延値レコードを作成する。

【００３２】ステップ２０２（Ｓ２０２）において、遅
延見積部１０４は、数値ｉに１を代入する（ｉ：＝
１）。ステップ２０３（Ｓ２０３）において、遅延見積
部１０４は、数値ｉがｎ_r よりも大きいが否かを判断す
る。数値ｉがｎ_r よりも大きい場合にはＳ２０４の処理
に進み、数値ｉがｎ_r 以下である場合には、図１１に示
すＳ２１０の処理に進む。ステップ２０４（Ｓ２０４）
において、遅延見積部１０４は、生成したレコード全て
を、例えば下表に示す絶対遅延データ１５０として出力
する。

【００３３】

【表３】 （入力名） （出力名） （絶対遅値値；ｎｓ） ｉｎ０ ｏｕｔ０ ０ ｉｎ１ ｏｕｔ１ ４ ｉｎ２ ｏｕｔ１ ４ ｉｎ３ ｏｕｔ２ １４ ｉｎ４ ｏｕｔ２ １４ ｉｎ５ ｏｕｔ２ ８

【００３４】ステップ２０５（Ｓ２０５）において、遅
延見積部１０４は、数値ｉをインクリメントする。

【００３５】図１１に示すように、Ｓ２１０のステップ
２１１（Ｓ２１１）において、遅延見積部１０４は、ｉ
番目の相対遅延データ１３０のレコードの入力名フィー
ルドを、絶対遅延データ１５０のｉ番目の入力名フィー
ルドに複製し、相対遅延データ１３０のｉ番目のレコー
ドの出力名フィールドを、絶対遅延データ１５０のｉ番
目のレコードの出力名フィールドに複製する。ステップ
２１２（Ｓ２１２）において、遅延見積部１０４は、相
対遅延データ１３０のｉ番目のレコードの相対遅延値フ
ィールドから相対遅延値を取り出す。この相対遅延値に
含まれる演算子遅延データ情報の数をｎ_o とする。

【００３６】ステップ２１３（Ｓ２１３）において、遅
延見積部１０４は、数値ｊに１を代入し（ｊ：＝１）、
数値ｄに０を代入する（ｄ：＝０）。ステップ２１４
（Ｓ２１４）において、遅延見積部１０４は、数値ｊが
ｎ_o より大きいか否かを判断する。数値ｊがｎ_o よりも
大きい場合にはＳ２１５の処理に進み、数値ｊがｎ_o よ
りも小さい場合にはＳ２１６の処理に進む。

【００３７】ステップ２１５（Ｓ２１５）において、遅
延見積部１０４は、絶対遅延データ１５０のｉ番目のレ
コードの絶対遅延値フィールドに書き込む。ステップ２
１６（Ｓ２１６）において、遅延見積部１０４は、実現
手段データ１４０と、下表に示すような絶対遅延変換表
１０６とを参照してｊ番目の演算子遅延データを絶対遅
延値に変換し、変換結果を絶対遅延値ｄｊとする。

【００３８】

【表４】 （演算子遅延データ） （絶対遅延時間；ｎｓ） Ｔ（＋：４，４） ４ Ｔ（＊：４，４） ６ Ｔ（＋：８，８） ８

【００３９】ステップ２１７（Ｓ２１７）において、遅
延見積部１０４は、数値ｄにｄ＋ｄｊを代入する（ｄ：
＝ｄ＋ｄｊ）。ステップ２１８（Ｓ２１８）において、
数値ｊをインクリメントする。以上に説明した処理によ
り、遅延見積部１０４は、絶対遅延変換表１０６および
実現手段データ１４０を参照して、相対遅延データ１３
０から絶対遅延データ１５０を生成する。

【００４０】以上述べたように、本発明の回路遅延算出
システム１によれば、相互接続網の形式で記述されてい
る回路の他、ＨＤＬにより機能レベルで記述されている
回路の遅延時間の見積もりもが可能である。また、本発
明の回路遅延算出システム１によれば、機能レベルで記
述されている回路についても遅延時間を見積もることが
できるので、上述の論理合成時に遅延時間の見積もりを
行う際に生じていたような問題を解決することができ
る。

【００４１】以上説明した実施例に示した他、本発明の
回路遅延算出装置は、遅延時間見積もりの対称となる回
路を、論理合成等により論理演算回路の相互接続網とし
て表現したあとに遅延を測定し、その値を本方式による
見積結果と比較し、その差異を情報として絶対遅延変換
表を自動的に更新するように構成する、つまり、学習機
能を付加して構成してもよい。また、回路の規模が増大
するにつれて回路の遅延時間も増大するので、まず遅延
見積りを行う回路の回路規模を見積もり、見積もった回
路規模に対応して算出した絶対遅延値に重み付けをする
ように回路遅延算出装置を構成してもよい。また、構造
解析木あるいはそれを容易に構築できる図面を入力する
画像入力手段を付加して回路遅延算出装置を構成しても
よい。また、本発明の回路遅延算出装置は、組み合わせ
論理演算回路のみから構成される回路の他、階層構造を
有したり順序論理を含んだりする回路の遅延時間見積も
りにも容易に適用することができる。

【００４２】

【発明の効果】以上述べたように本発明によれば、ＨＤ
Ｌ等により抽象的な機能レベルで記述された回路の遅延
時間を見積もることができる。

【図面の簡単な説明】

【図１】本発明の回路遅延算出装置の構成を示す図であ
る。

【図２】図１に示した入力ＨＤＬデータに含まれる式１
で記述されるデータを、遅延解析部が構文解析して得ら
れた構文解析木を示す図である。

【図３】図１に示した相対遅延データの形式を示す図で
ある。

【図４】図１に示した相対遅延データの形式を示す図で
ある。

【図５】図１に示した絶対遅延データの形式を示す図で
ある。

【図６】図１に示した入力ＨＤＬデータの内容を例示す
る図である。

【図７】図１に示した遅延解析部の第１の処理（Ｓ１０
０）を示すフローチャート図である。

【図８】図１に示した遅延解析部の第２の処理（Ｓ１１
０）を示すフローチャート図である。

【図９】図１に示した遅延解析部の第３の処理（Ｓ１２
０）を示すフローチャート図である。

【図１０】図１に示した遅延見積部の第１の処理（Ｓ２
００）を示すフローチャート図である。

【図１１】図１に示した遅延見積部の第２の処理（Ｓ２
１０）を示すフローチャート図である。

【符号の説明】

１…回路遅延算出システム、１０…回路遅延算出装置、
１００…記述解析部、１０２…遅延解析部、１０４…遅
延見積部、１０６…絶対遅延変換表、１１０…入力ＨＤ
Ｌデータ、１２０…構文解析データ、１３０…相対遅延
データ、１４０…実現手段データ

Claims (6)

【特許請求の範囲】
1. 【請求項１】入力端子と出力端子との間に接続された回
   路要素から構成される回路を所定の記述言語で記述した
   テキストから、該入力端子それぞれから入力された信号
   が、いずれの回路要素を介していずれの出力端子から出
   力されるかを示す信号経路を解析する回路解析手段と、 前記各回路要素が信号に与える遅延時間に対応する符号
   と該回路要素とを対応付け、前記各信号経路に含まれる
   前記入力端子と前記出力端子との組み合わせの間それぞ
   れの遅延時間を、該符号を用いた式として算出する第１
   の遅延時間算出手段と、 前記式に含まれる符号それぞれと、該符号と対応する前
   記回路要素それぞれが実現された場合に信号に与える実
   際の遅延時間の値とを対応付け、前記信号経路の入力端
   子と出力端子との間で信号に与えられる遅延時間の値を
   算出する第２の遅延時間算出手段とを有する回路遅延算
   出装置。
2. 【請求項２】前記回路解析手段は、前記信号経路それぞ
   れを、前記出力端子を根とし、該出力端子に対応する前
   記回路要素および前記入力端子をそれぞれ節および葉と
   するグラフとして記述する請求項１に記載の回路遅延算
   出装置。
3. 【請求項３】前記第１の遅延時間算出手段は、前記回路
   要素として単位論理演算回路ごとに前記符号との対応付
   けを行う請求項１または２に記載の回路遅延算出装置。
4. 【請求項４】前記第２の遅延時間算出手段は、 前記符号と前記実際の遅延時間との関係を示す変換テー
   ブルを有し、 前記変換テーブルを参照して前記符号と前記実際の遅延
   時間とを対応付ける請求項１〜３のいずれかに記載の回
   路遅延算出装置。
5. 【請求項５】算出された前記遅延時間の値を、前記回路
   の回路規模および前記信号経路の分岐数、またはこれら
   のいずれかに対応して重み付け補正する補正手段をさら
   に有する請求項１〜４のいずれかに記載の回路遅延算出
   装置。
6. 【請求項６】回路の機能を所定の記述言語で記述したテ
   キストから、該機能を実現するための回路要素間の信号
   経路を解析し、 前記信号経路に含まれる回路要素が信号に与える遅延時
   間を、該回路要素それぞれに対応する符号を用いた式と
   して算出し、 前記式に含まれる符号それぞれと、該符号と対応する前
   記回路要素それぞれが実現された場合に信号に与える実
   際の遅延時間の値とを対応付け、前記信号経路において
   信号に与えられる遅延時間の値を算出する回路遅延算出
   方法。