JPH0888349A - Power semiconductor device - Google Patents
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- JPH0888349A JPH0888349A JP22187694A JP22187694A JPH0888349A JP H0888349 A JPH0888349 A JP H0888349A JP 22187694 A JP22187694 A JP 22187694A JP 22187694 A JP22187694 A JP 22187694A JP H0888349 A JPH0888349 A JP H0888349A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、サイリスタ、ＧＴＯ、
ＩＧＢＴ等の電力用半導体素子に関する。The present invention relates to a thyristor, a GTO,
The present invention relates to a power semiconductor element such as an IGBT.
【０００２】[0002]
【従来の技術】サイリスタ、ＧＴＯ、ＩＧＢＴ等の電力
用半導体素子はその用途上大きな耐圧を必要としてい
る。これら電力用半導体素子は耐圧の観点からパンチス
ールー型とノンパンチスールー型に分けることができ
る。2. Description of the Related Art Power semiconductor devices such as thyristors, GTOs and IGBTs require a large breakdown voltage for their applications. These power semiconductor devices can be classified into a punch sulu type and a non-punch sulu type from the viewpoint of withstand voltage.
【０００３】図６は、従来のノンパンチスールー型電力
用半導体素子の概略構成を示す素子断面図である。図
中、１０３は低不純物濃度のＮ- 型ベース層を示してお
り、その表面にはＰ型ベース層１０４が形成されてい
る。このＰ型ベース層１０４の表面には選択的にＮ型エ
ミッタ層１０５が形成されており、その表面にはカソー
ド電極１０６が設けられている。一方、Ｎ- 型ベース層
１０３の裏面にはＰ型エミッタ層１０２が形成されてお
り、その表面にはアノード電極１０１が設けられてい
る。FIG. 6 is an element sectional view showing a schematic structure of a conventional non-punch sulu type power semiconductor element. In the figure, 103 indicates a low impurity concentration N − type base layer, and a P type base layer 104 is formed on the surface thereof. An N-type emitter layer 105 is selectively formed on the surface of the P-type base layer 104, and a cathode electrode 106 is provided on the surface thereof. On the other hand, a P type emitter layer 102 is formed on the back surface of the N − type base layer 103, and an anode electrode 101 is provided on the surface thereof.
【０００４】ノンパンチスールー型電力用半導体素子と
は、最大順方向電圧を印加しても、主接合から発生する
空乏層がＰ型エミッタ層１０２に達しないように設計さ
れているものである。具体的には、Ｎ- 型ベース層１０
３を厚くして空乏層がＰ型エミッタ層１０２に到達しな
いようにする。なお、図６の素子の場合、主接合とは、
Ｎ- 型ベース層１０３とＰ型ベース層１０４との接合面
である。The non-punch sulu type power semiconductor device is designed so that the depletion layer generated from the main junction does not reach the P-type emitter layer 102 even when the maximum forward voltage is applied. Specifically, the N − type base layer 10
3 is made thick so that the depletion layer does not reach the P-type emitter layer 102. In the case of the element of FIG. 6, the main junction means
It is a bonding surface between the N − type base layer 103 and the P type base layer 104.
【０００５】ノンパンチスールー型電力用半導体素子で
は、逆方向電圧を印加しても、順方向電圧を印加した場
合と同じ逆方向耐圧が得られ、最大順方向電圧と最大逆
方向電圧は等しくなる。この場合、主接合はＰ型エミッ
タ層１０２とＮ- 型ベース層１０３との接合面になり、
この接合面から発生する空乏層はＰ型ベース層１０４に
達しない。In the non-punch sulu type power semiconductor device, even when a reverse voltage is applied, the same reverse breakdown voltage as when a forward voltage is applied is obtained, and the maximum forward voltage and the maximum reverse voltage are equal. . In this case, the main junction is the junction surface between the P-type emitter layer 102 and the N − -type base layer 103,
The depletion layer generated from this junction surface does not reach the P-type base layer 104.
【０００６】しかしながら、ノンパンチスールー型電力
用半導体素子には以下のような問題がある。すなわち、
高抵抗半導体層であるＮ- 型ベース層１０３を厚くする
必要があるので、素子のオン抵抗が高くなったり、スイ
ッチング特性が良くないという問題がある。However, the non-punch sulu type power semiconductor device has the following problems. That is,
Since it is necessary to thicken the N − type base layer 103 which is a high resistance semiconductor layer, there are problems that the ON resistance of the device is high and the switching characteristics are not good.
【０００７】図７は、従来のパンチスールー型電力用半
導体素子の概略構成を示す素子断面図である。このパン
チスールー型電力用半導体素子が図６のノンパンチスー
ルー型電力用半導体素子と異なる点は、Ｐ型エミッタ層
１０２とＮ- 型ベース層１０３との間に高不純物濃度の
Ｎ型バッファ層１０７が設けられていることにある。FIG. 7 is an element cross-sectional view showing a schematic configuration of a conventional punch sulu type power semiconductor element. This punch-thru type power semiconductor device is different from the non-punch-sulu type power semiconductor device of FIG. 6 in that a high impurity concentration N-type buffer layer 107 is provided between the P-type emitter layer 102 and the N − type base layer 103. Is provided.
【０００８】パンチスールー型電力用半導体素子とは、
最大順方向電圧を印加すると、主接合から発生する空乏
層が高不純物濃度のＮ型バッファ層１０７に到達して停
止し、空乏層がＰ型エミッタ層１０２に達しないように
設計されているものである。Punch sulu type power semiconductor device is
When the maximum forward voltage is applied, the depletion layer generated from the main junction reaches the high impurity concentration N-type buffer layer 107 and stops, and the depletion layer is designed not to reach the P-type emitter layer 102. Is.
【０００９】パンチスールー型電力用半導体素子の場
合、Ｎ- 型ベース層１０３の不純物濃度を下げることに
よって、Ｎ- 型ベース層１０３の厚さをノンパンチスー
ルー型電力用半導体素子のそれの約半分で、ノンパンチ
スールー型電力用半導体素子と同じ順方向耐圧が得られ
る。したがって、ノンパンチスールー型電力用半導体素
子よりも、低いオン抵抗、良好なスイッチング特性が得
られる。[0009] When the punch Sulu type power semiconductor device, N - by lowering the impurity concentration of type base layer 103, N - about half that of the thickness of the mold base layer 103 a non-punch Sulu type power semiconductor device Thus, the same forward breakdown voltage as that of the non-punch sulu type power semiconductor device can be obtained. Therefore, lower on-resistance and better switching characteristics can be obtained than those of the non-punch sulu type power semiconductor device.
【００１０】しかしながら、パンチスールー型電力用半
導体素子の場合、逆方向電圧を印加すると、高不純物濃
度のＮ型バッファ層１０７が存在するため、逆方向耐圧
は非常に低いものとなる（具体的には、数〜数十Ｖ）。However, in the case of the punch sulu type power semiconductor element, when a reverse voltage is applied, the reverse breakdown voltage becomes extremely low because of the presence of the N-type buffer layer 107 having a high impurity concentration (specifically, the reverse breakdown voltage is very low). Is several to several tens of V).
【００１１】[0011]
【発明が解決しようとする課題】上述の如く、従来のノ
ンパンチスールー型電力用半導体素子では、高い順方向
耐圧および逆方向耐圧が得られるが、Ｎ- 型ベース層が
厚いため、オン抵抗が高くなったり、スイッチング特性
が劣化するという問題がある。As described above, in the conventional non-punch sulu type power semiconductor device, a high forward breakdown voltage and high reverse breakdown voltage can be obtained, but since the N -- type base layer is thick, the on-resistance is high. There is a problem that it becomes high and the switching characteristics deteriorate.
【００１２】一方、従来のパンチスールー型電力用半導
体素子では、低いオン抵抗、良好なスイッチング特性が
得られるが、高不純物濃度のＮ型バッファ層が存在する
ため、逆方向耐圧が非常に低いという問題がある。On the other hand, in the conventional punch sulu type power semiconductor element, low on-resistance and good switching characteristics are obtained, but the reverse breakdown voltage is extremely low because of the presence of the N-type buffer layer having a high impurity concentration. There's a problem.
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン抵抗が低く、スイ
ッチング特性が良好で、高い順方向耐圧および逆方向耐
圧を有する電力用半導体素子を提供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a power semiconductor element having low on-resistance, good switching characteristics, and high forward breakdown voltage and reverse breakdown voltage. To provide.
【００１４】[0014]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電力用半導体装置（請求項１）は、低不
純物濃度の第１導電型ベース層と、この第１導電型ベー
ス層の上下にそれぞれ形成された第２導電型ベース層
と、前記第２導電型ベース層の表面から前記第１導電型
ベース層に達する溝とを備えた電力用半導体素子であっ
て、前記溝がない場合に前記電力用半導体素子に定格電
圧を印加したときは、前記第１導電型ベース層の厚さよ
りも長い空乏層が、前記第１導電型ベース層から前記第
２導電型ベース層にかけて形成され、かつ前記溝がある
場合に前記電力用半導体素子に定格電圧を印加したとき
は、前記第１導電型ベース層の厚さよりも短い空乏層
が、前記第１導電型ベース層内に形成されることを特徴
とする。In order to achieve the above object, a power semiconductor device of the present invention (claim 1) is a first conductivity type base layer having a low impurity concentration, and the first conductivity type base layer. A power semiconductor device comprising: a second conductivity type base layer formed above and below the layer; and a groove reaching the first conductivity type base layer from a surface of the second conductivity type base layer, the groove comprising: When a rated voltage is applied to the power semiconductor element in the absence of the above, a depletion layer longer than the thickness of the first conductivity type base layer extends from the first conductivity type base layer to the second conductivity type base layer. When the rated voltage is applied to the power semiconductor element in the presence of the groove, the depletion layer shorter than the thickness of the first conductivity type base layer is formed in the first conductivity type base layer. It is characterized by being done.
【００１５】また、本発明の他の電力用半導体装置（請
求項２）は、低不純物濃度の第１導電型ベース層と、こ
の第１導電型ベース層の上下にそれぞれ高不純物濃度の
第１導電型ストッパ層を介して形成された第２導電型ベ
ース層と、前記第２導電型ベース層の表面から前記第１
導電型ベース層に達する溝とを備え、前記各層がシリコ
ンにより形成されている場合に、前記第１導電型ベース
層の厚さＷ［ｃｍ］と、前記第１導電型ベース層の比抵
抗Ｒ［Ωｃｍ］との間に、Ｒ／Ｗ≧１０4 の関係が成立
していることを特徴とする。According to another aspect of the present invention, there is provided a power semiconductor device (claim 2) in which a first-conductivity-type base layer having a low impurity concentration and first and second high-impurity-concentration base layers above and below the first conductivity-type base layer, respectively. A second conductivity type base layer formed via a conductivity type stopper layer, and the first conductivity layer from the surface of the second conductivity type base layer.
A groove reaching the conductivity type base layer, and when each of the layers is made of silicon, the thickness W [cm] of the first conductivity type base layer and the specific resistance R of the first conductivity type base layer. It is characterized in that a relation of R / W ≧ 10 4 is established with [Ωcm].
【００１６】[0016]
【作用】本発明（請求項１）によれば、最大順方向電圧
（定格電圧）を印加しても、溝によって、第１導電型ベ
ース層内に生じる空乏層は、第２導電型ベース層に達し
なくなる。According to the present invention (claim 1), even if the maximum forward voltage (rated voltage) is applied, the depletion layer generated in the first conductivity type base layer by the groove is the second conductivity type base layer. Will not reach.
【００１７】すなわち、第１導電型ベース層を薄くして
も、空乏層が第２導電型ベース層に達するのを防止で
き、また、高い順方向耐圧も得られる。第１導電型ベー
ス層を薄くできることによって、オン抵抗の低減化、ス
イッチング特性の改善を図れるようになる。That is, even if the first-conductivity-type base layer is made thin, the depletion layer can be prevented from reaching the second-conductivity-type base layer, and a high forward breakdown voltage can be obtained. By making the first-conductivity-type base layer thin, it is possible to reduce the on-resistance and improve the switching characteristics.
【００１８】また、一つの第１導電型ベース層と二つの
第２導電型ベース層との間に形成された素子構造は対称
性を有するので、最大順方向電圧を印加した場合の耐圧
と、最大逆方向電圧を印加した場合の耐圧とは同じ大き
さになる。Further, since the element structure formed between one first conductivity type base layer and two second conductivity type base layers has symmetry, the breakdown voltage when a maximum forward voltage is applied, It has the same magnitude as the withstand voltage when the maximum reverse voltage is applied.
【００１９】したがって、オン抵抗の上昇、スイッチン
グ特性の劣化を招かず、高い順方向耐圧および逆方向耐
圧を有する電力用半導体素子を実現できるようになる。
また、本発明（請求項２）によれば、第１導電型ベース
層から第２導電型ベース層に向かって生じる空乏層は、
第１導電型ストッパ層によって、パンチスールー型の場
合と同様に抑制される。Therefore, it is possible to realize a power semiconductor element having a high forward breakdown voltage and a high reverse breakdown voltage without causing an increase in on-resistance and deterioration in switching characteristics.
Further, according to the present invention (claim 2), the depletion layer generated from the first conductivity type base layer toward the second conductivity type base layer is
The first conductivity type stopper layer suppresses the same as in the punch sulu type.
【００２０】更に、本発明者の研究によれば、Ｒ／Ｗ≧
１０4 と設定することにより、第１導電型ベース層から
第２導電型ベース層に向かって生じる空乏層を効果的に
抑制できることが分かった。Further, according to the research conducted by the present inventor, R / W ≧
It was found that the depletion layer generated from the first conductivity type base layer toward the second conductivity type base layer can be effectively suppressed by setting 10 4 .
【００２１】更にまた、第１導電型ベース層から第２導
電型ベース層に向かって生じる空乏層は、溝によっても
抑制される。一方、一つの第１導電型ベース層と二つの
第２導電型ベース層と二つの第１導電型ストッパ層との
間に形成される素子構造は対称性を有するので、最大順
方向電圧を印加した場合の耐圧と、最大逆方向電圧を印
加した場合の耐圧とは同じ大きさになる。したがって、
オン抵抗の上昇、スイッチング特性の劣化を招かず、高
い順方向耐圧および逆方向耐圧を有する電力用半導体素
子を実現できるようになる。Furthermore, the depletion layer generated from the first conductivity type base layer toward the second conductivity type base layer is suppressed by the groove. On the other hand, since the element structure formed between one first conductivity type base layer, two second conductivity type base layers and two first conductivity type stopper layers has symmetry, the maximum forward voltage is applied. The withstand voltage in this case and the withstand voltage in the case of applying the maximum reverse voltage are the same. Therefore,
It is possible to realize a power semiconductor element having a high forward breakdown voltage and a high reverse breakdown voltage without causing an increase in on-resistance and deterioration of switching characteristics.
【００２２】[0022]
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る電力用半導体
素子（ＩＥＧＴ）の素子断面図である。Embodiments will be described below with reference to the drawings. FIG. 1 is a device sectional view of a power semiconductor device (IEGT) according to a first embodiment of the present invention.
【００２３】この電力用半導体素子は、アノード側とカ
ソード側とで対称な構造になっていおり、カソード側の
定不純物濃度のＮ- 型ベース層１上には高不純物濃度の
Ｎ+型ストッパ層２を介してＰ型ベース層３が形成され
ている。このＰ型ベース層３の表面にはＮ型ソース層４
が選択的に形成されている。このＮ型ソース層４および
Ｐ型ベース層３の表面にはカソード電極７が設けられて
いる。This power semiconductor element has a symmetrical structure on the anode side and the cathode side, and a high impurity concentration N + type stopper layer is formed on the N − type base layer 1 having a constant impurity concentration on the cathode side. A P-type base layer 3 is formed via An N-type source layer 4 is formed on the surface of the P-type base layer 3.
Are selectively formed. A cathode electrode 7 is provided on the surfaces of the N-type source layer 4 and the P-type base layer 3.
【００２４】また、カソード側の素子表面からＮ- 型ベ
ース層１に達するトレンチ溝９が形成されており、この
トレンチ溝９内には、ゲート絶縁膜５を介してゲート電
極６が埋込み形成されている。すなわち、ゲート電極
６、ゲート絶縁膜５、Ｎ型ソース層４、Ｐ型ベース層３
およびＮ+ 型ストッパ層２によりＮ型ＭＯＳＦＥＴが構
成されている。Further, a trench groove 9 reaching the N − type base layer 1 from the device surface on the cathode side is formed, and a gate electrode 6 is buried in the trench groove 9 via a gate insulating film 5. ing. That is, the gate electrode 6, the gate insulating film 5, the N-type source layer 4, and the P-type base layer 3
The N + type stopper layer 2 constitutes an N type MOSFET.
【００２５】同様な構造がアノード側のＮ- 型ベース層
１が形成されており、異なる点はカソード電極７の代わ
りにアノード電極８が設けられていることである。この
ように構成された電力用半導体素子をターンオンするに
は、アノード・カソード間に順方向電圧を印加するとも
に、ゲート端子Ｇ１にカソード端子Ｋに対して正の電圧
を印加してカソード側のＮ型ＭＯＳＦＥＴをオン状態に
し、一方、ゲート端子Ｇ２にアノード端子Ａに対して負
の電圧を印加してアノード側のＭＯＳＦＥＴをオフ状態
にする。A similar structure has the N − -type base layer 1 on the anode side formed, and the difference is that the anode electrode 8 is provided instead of the cathode electrode 7. In order to turn on the power semiconductor device configured as described above, a forward voltage is applied between the anode and the cathode, and a positive voltage is applied to the gate terminal G1 with respect to the cathode terminal K so that N on the cathode side is applied. The type MOSFET is turned on, while a negative voltage is applied to the gate terminal G2 with respect to the anode terminal A to turn off the MOSFET on the anode side.
【００２６】順方向電圧が高くなるに従って空乏層がカ
ソード側からアノードに向かって延びていくが、空乏層
は素子内に形成されたトレンチ溝９およびＮ+ 型ストッ
パ層２によってアノード側のＰ型ベース層３には達しな
い。As the forward voltage increases, the depletion layer extends from the cathode side toward the anode, and the depletion layer is formed by the trench groove 9 and the N + type stopper layer 2 formed in the element, and the P type on the anode side. It does not reach the base layer 3.
【００２７】ここで、素子材料がシリコンであれば、Ｒ
／Ｗ≧１０4 とすれば、空乏層がアンノード側のＰ型ベ
ース層３に達するのを防止できる。ここで、ＷはＮ- 型
ベース層１の厚さ（ｃｍ）、Ｒは比抵抗（Ωｃｍ）であ
る。If the element material is silicon, R
By setting / W ≧ 10 4 , it is possible to prevent the depletion layer from reaching the P-type base layer 3 on the unnode side. Here, W is the thickness (cm) of the N − type base layer 1, and R is the specific resistance (Ωcm).
【００２８】また、図１に示すように、トレンチ溝９や
他の領域の寸法を決定する。これにより、トレンチ溝９
の幾何学的形状により生じる空乏層抑制効果、例えば、
トレンチ溝９により形成されるピンチオフによって空乏
層の延びを停止できる。Further, as shown in FIG. 1, the dimensions of the trench groove 9 and other regions are determined. Thereby, the trench groove 9
Depletion layer suppression effect caused by the geometric shape of
The extension of the depletion layer can be stopped by the pinch-off formed by the trench groove 9.
【００２９】換言すれば、トレンチ溝９、Ｎ+ 型ストッ
パ層２がない場合、素子に定格電圧を印加して生じる素
子内の空乏層の長さがＮ- 型ベース層１の厚さより大き
くなるが、トレンチ溝９を設けることにより、上記空乏
層の延びがＮ- 型ベース層１の厚さより小さくなるよう
に、トレンチ溝９の幾何学的形状が決定されている。In other words, when the trench groove 9 and the N + type stopper layer 2 are not provided, the length of the depletion layer in the element generated by applying the rated voltage to the element becomes larger than the thickness of the N − type base layer 1. However, by providing the trench groove 9, the geometric shape of the trench groove 9 is determined such that the extension of the depletion layer is smaller than the thickness of the N − type base layer 1.
【００３０】このように本実施例によれば、トレンチ溝
９およびＮ+ 型ストッパ層２によって空乏層の延びを効
果的に抑制でき、高い順方向耐圧が得られる。換言すれ
ば、Ｎ+ 型ストッパ層２によってパンチスールーの場合
と同様に空乏層の延びを抑制でき、更に、トレンチ溝９
によって空乏層の延びが効果的に抑制される。As described above, according to the present embodiment, the trench groove 9 and the N + type stopper layer 2 can effectively suppress the extension of the depletion layer and obtain a high forward breakdown voltage. In other words, the extension of the depletion layer can be suppressed by the N + -type stopper layer 2 as in the case of the punch sulu, and the trench groove 9
This effectively suppresses the extension of the depletion layer.
【００３１】よって、Ｎ- 型ベース層１の厚さを十分に
薄くでき、オン抵抗の低減およびスイッチング特性の改
善を図れるようになる。一方、逆方向電圧を印加して
も、本実施例の電力用半導体素子は、アノード側とカソ
ード側とで対称な構造になっているので、最大順方向電
圧を印加した場合と同じ耐圧が得られる。Therefore, the thickness of the N -- type base layer 1 can be made sufficiently thin, and the ON resistance can be reduced and the switching characteristics can be improved. On the other hand, even if a reverse voltage is applied, the power semiconductor device of this example has a symmetrical structure on the anode side and the cathode side, and therefore, the same breakdown voltage as that when the maximum forward voltage is applied can be obtained. To be
【００３２】したがって、本実施例の電力用半導体素子
は、オン抵抗の上昇、スイッチング特性の劣化を招かず
に、高い順方向耐圧および逆方向耐圧を達成できる。図
２は、本発明の第２の実施例に係る電力用半導体素子
（ＩＥＧＴ）の素子断面図である。なお、図１の電力用
半導体装置と対応する部分には図１と同一符号を付して
あり、詳細な説明は省略する（以下、同様）。Therefore, the power semiconductor device of this embodiment can achieve high forward breakdown voltage and high reverse breakdown voltage without increasing the on-resistance and the deterioration of the switching characteristics. FIG. 2 is a device sectional view of a power semiconductor device (IEGT) according to a second embodiment of the present invention. The parts corresponding to those of the power semiconductor device in FIG. 1 are designated by the same reference numerals as those in FIG. 1, and detailed description thereof will be omitted (the same applies hereinafter).
【００３３】本実施例の電力用半導体素子が第１の実施
例のそれと異なる点は、Ｎ+ 型ストッパ層２を省いて素
子構造を簡略化したことにある。Ｎ+ 型ストッパ層２が
ないので、その分だけ耐圧向上の効果は先の実施例より
も劣るが、トレンチ溝９による耐圧向上は維持されるの
で、実用上問題がない程度の耐圧は確保できる。The power semiconductor device of this embodiment is different from that of the first embodiment in that the N + -type stopper layer 2 is omitted and the device structure is simplified. Since the N + -type stopper layer 2 is not provided, the effect of improving the breakdown voltage is inferior to that of the previous embodiment, but the breakdown voltage improvement by the trench groove 9 is maintained, so that a breakdown voltage of no practical problem can be secured. .
【００３４】図３は、本発明の第３の実施例に係る電力
用半導体素子（ＩＥＧＴ）の素子断面図である。本実施
例の電力用半導体素子が第２の実施例のそれと異なる点
は、アノード側のｐ型ベース層内３にＮ型ウェル１０を
形成し、このＮ型ウェル１０のアノード電極８側の表面
にゲート絶縁膜８に接するＰ型ドレイン層１１を形成し
たことにある。FIG. 3 is an element cross-sectional view of a power semiconductor element (IEGT) according to a third embodiment of the present invention. The power semiconductor element of the present embodiment is different from that of the second embodiment in that an N-type well 10 is formed in the p-type base layer 3 on the anode side, and the surface of the N-type well 10 on the anode electrode 8 side. That is, the P-type drain layer 11 that is in contact with the gate insulating film 8 is formed.
【００３５】すなわち、本実施例では、アノード側に正
孔排出用のＰ型ＭＯＳＦＥＴを形成し、ターンオフ能力
の改善を図っている。なお、本実施例の場合、アノード
側の素子構造とカソード側の素子構造とが非対称になっ
ているため、順方向耐圧と逆方向耐圧とが若干異なって
しまうが、その差異は実用上問題がない程度のものであ
る。That is, in this embodiment, a P-type MOSFET for discharging holes is formed on the anode side to improve the turn-off ability. In the case of the present embodiment, since the element structure on the anode side and the element structure on the cathode side are asymmetric, the forward breakdown voltage and the reverse breakdown voltage are slightly different, but the difference is not a practical problem. It's not there.
【００３６】図４は、本発明の第４の実施例に係る電力
用半導体素子（ＩＥＧＴ）の素子断面図である。本実施
例の電力用半導体素子が第３の実施例のそれと異なる点
は、カソード側のＮ- 型ベース層１とＰ型ベース層３と
の間にＮ+ 型ストッパ層２を設けたことにある。これに
より、第１の実施例の場合と同様に、逆方向電圧を印加
したときにアノード側からカソード側に延びてくる空乏
層を効果的に止めることができ、十分に大きな逆耐圧を
実現できるようになる。FIG. 4 is a device sectional view of a power semiconductor device (IEGT) according to a fourth embodiment of the present invention. The power semiconductor device of this embodiment is different from that of the third embodiment in that an N + type stopper layer 2 is provided between the N − type base layer 1 and the P type base layer 3 on the cathode side. is there. As a result, similarly to the case of the first embodiment, it is possible to effectively stop the depletion layer extending from the anode side to the cathode side when a reverse voltage is applied, and it is possible to realize a sufficiently large reverse breakdown voltage. Like
【００３７】図５は、本発明の第５の実施例に係る電力
用半導体素子（ＩＥＧＴ）の素子断面図である。本実施
例の電力用半導体素子が第１の実施例のそれと異なる点
は、カソード側のＰ型ベース層３の表面に、高不純物濃
度のＮ+ 型ウェル１２を形成し、このＮ+ 型ウェル１２
の表面にゲート絶縁膜５に接する高不純物濃度のＰ+ 型
ウェル１３を形成したことにある。FIG. 5 is a cross-sectional view of a power semiconductor device (IEGT) according to a fifth embodiment of the present invention. It differs from the power semiconductor device of this embodiment is the first embodiment, the cathode side of the P-type base layer 3 of the surface, to form an N + -type well 12 of high impurity concentration, the N + well 12
That is, the P + type well 13 having a high impurity concentration is formed on the surface of the P-type well 13 in contact with the gate insulating film 5.
【００３８】すなわち、電子注入用のＮ型ＭＯＳＦＥＴ
と正孔排出用のＰ型ＭＯＳＦＥＴとをカソード側に設け
てある。電子注入用のＮ型ＭＯＳＦＥＴは、ゲート絶縁
膜５とゲート電極６とからなるゲート部、Ｎ+ 型ウェル
１２、Ｐ型ベース層３およびトッパ層２により構成され
ている。一方、正孔排出用のＰ型ＭＯＳＦＥＴは、ゲー
ト部、Ｐ+ 型ウェル１３、Ｎ+ 型ウェル１２およびＰ型
ベース層３により構成されている。That is, an N-type MOSFET for electron injection
And a P-type MOSFET for discharging holes are provided on the cathode side. The N-type MOSFET for electron injection is composed of a gate portion including a gate insulating film 5 and a gate electrode 6, an N + type well 12, a P type base layer 3 and a topper layer 2. On the other hand, the P type MOSFET for discharging holes is composed of a gate portion, a P + type well 13, an N + type well 12 and a P type base layer 3.
【００３９】本実施例によれば、電子注入用のＮ型ＭＯ
ＳＦＥＴにより電子の注入効率が高くなるので、ターン
オン特性が改善される。また、正孔排出用のＰ型ＭＯＳ
ＦＥＴにより正孔の排出が速やかに行なわれるので、タ
ーンオフ特性が改善される。According to this embodiment, an N-type MO for electron injection is used.
Since the SFET increases the injection efficiency of electrons, the turn-on characteristic is improved. Also, a P-type MOS for discharging holes
Since the holes are quickly discharged by the FET, the turn-off characteristic is improved.
【００４０】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、電力用半導
体素子としてＩＥＧＴの場合について説明したが、他の
電力用半導体素子、例えば、ＧＴＯ、ＩＧＢＴ，ＩＥＴ
Ｔ等でも良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。The present invention is not limited to the embodiment described above. For example, in the above embodiment, the case of the IEGT as the power semiconductor element has been described, but other power semiconductor elements such as GTO, IGBT, and IET.
It may be T or the like. In addition, various modifications can be made without departing from the scope of the present invention.
【００４１】[0041]
【発明の効果】以上詳述したように本発明によれば、素
子構造が対称構造で、しかも、低不純物濃度の第１導電
型ベース層を薄くしても十分な耐圧が得られるので、オ
ン抵抗が低く、スイッチング特性が良く、そして、順方
向耐圧および逆方向耐圧が高い電力用半導体素子を提供
できるようになる。As described in detail above, according to the present invention, since the device structure is symmetrical and a sufficient withstand voltage can be obtained even if the first-conductivity-type base layer having a low impurity concentration is thin, It is possible to provide a power semiconductor element having low resistance, good switching characteristics, and high forward breakdown voltage and high reverse breakdown voltage.
【図１】本発明の第１の実施例に係る電力用半導体素子
の素子断面図FIG. 1 is an element cross-sectional view of a power semiconductor element according to a first embodiment of the present invention.
【図２】本発明の第２の実施例に係る電力用半導体素子
の素子断面図FIG. 2 is an element sectional view of a power semiconductor element according to a second embodiment of the present invention.
【図３】本発明の第３の実施例に係る電力用半導体素子
の素子断面図FIG. 3 is an element sectional view of a power semiconductor element according to a third embodiment of the present invention.
【図４】本発明の第４の実施例に係る電力用半導体素子
の素子断面図FIG. 4 is an element cross-sectional view of a power semiconductor element according to a fourth embodiment of the present invention.
【図５】本発明の第５の実施例に係る電力用半導体素子
の素子断面図FIG. 5 is an element cross-sectional view of a power semiconductor element according to a fifth embodiment of the present invention.
【図６】従来のノンパンチスールー型電力用半導体素子
の概略構成を示す素子断面図FIG. 6 is an element cross-sectional view showing a schematic configuration of a conventional non-punch sulu type power semiconductor element.
【図７】従来のパンチスールー型電力用半導体素子の概
略構成を示す素子断面図FIG. 7 is an element cross-sectional view showing a schematic configuration of a conventional punch sulu type power semiconductor element.
１…Ｎ- 型ベース層（第１導電型ベース層） ２…Ｎ+ 型ストッパ層（第１導電型ストッパ層） ３…Ｐ型ベース層（第２導電型ベース層） ４…Ｎ型ソース層 ５…ゲート絶縁膜 ６…ゲート電極 ７…カソード電極 ８…アノード電極 ９…トレンチ溝1 ... N - type base layer (first conductivity type base layer) 2 ... N + type stopper layer (first conductivity type stopper layer) 3 ... P type base layer (second conductivity type base layer) 4 ... N type source layer 5 ... Gate insulating film 6 ... Gate electrode 7 ... Cathode electrode 8 ... Anode electrode 9 ... Trench groove
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ 29/78 ６５５ Ｅ Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location 9055-4M 29/78 655 E
Claims (2)
２導電型ベース層と、 前記第２導電型ベース層の表面から前記第１導電型ベー
ス層に達する溝とを具備してなる電力用半導体素子であ
って、 前記溝がない場合に、前記電力用半導体素子に定格電圧
を印加したときは、前記第１導電型ベース層の厚さより
も長い空乏層が、前記第１導電型ベース層から前記第２
導電型ベース層にかけて形成され、 前記溝がある場合に、前記電力用半導体素子に定格電圧
を印加したときは、前記第１導電型ベース層の厚さより
も短い空乏層が、前記第１導電型ベース層内に形成され
ることを特徴とする電力用半導体素子。1. A low-concentration first-conductivity-type base layer, second-conductivity-type base layers formed above and below the first-conductivity-type base layer, and from the surface of the second-conductivity-type base layer A power semiconductor element comprising a groove reaching the first conductivity type base layer, wherein the first conductivity type base is provided when a rated voltage is applied to the power semiconductor element without the groove. A depletion layer, which is longer than the layer thickness, extends from the first conductive type base layer to the second conductive type base layer.
When a rated voltage is applied to the power semiconductor element, the depletion layer formed on the conductive type base layer and having the groove has a depletion layer shorter than the thickness of the first conductive type base layer. A power semiconductor device, which is formed in a base layer.
の第１導電型ストッパ層を介して形成された第２導電型
ベース層と、 前記第２導電型ベース層の表面から前記第１導電型ベー
ス層に達する溝とを具備してなり、 前記各層がシリコンにより形成されている場合に、前記
第１導電型ベース層の厚さＷ［ｃｍ］と、前記第１導電
型ベース層の比抵抗Ｒ［Ωｃｍ］との間に、 Ｒ／Ｗ≧１０4 の関係が成立していることを特徴とする
電力用半導体素子。2. A low-concentration first-conductivity-type base layer, and a second-conductivity-type base layer formed above and below the first-conductivity-type base layer via high-impurity-concentration first-conductivity-type stopper layers, respectively. And a groove reaching from the surface of the second conductive type base layer to the first conductive type base layer, and the thickness of the first conductive type base layer when each of the layers is formed of silicon. The power semiconductor element is characterized in that a relation of R / W ≧ 10 4 is established between the height W [cm] and the specific resistance R [Ωcm] of the first conductivity type base layer.
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