JPH088543B2 - Multiplexing method - Google Patents
Multiplexing methodInfo
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- JPH088543B2 JPH088543B2 JP1109918A JP10991889A JPH088543B2 JP H088543 B2 JPH088543 B2 JP H088543B2 JP 1109918 A JP1109918 A JP 1109918A JP 10991889 A JP10991889 A JP 10991889A JP H088543 B2 JPH088543 B2 JP H088543B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル伝送システムの多重化に利用さ
れ、特に、各入力信号のタイミング調整をパネルごとに
行う多重化方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is used for multiplexing a digital transmission system, and more particularly to a multiplexing method for adjusting the timing of each input signal for each panel.
〔概要〕 各入力信号のタイミング調整をパネルごとに行う複数
の入力制御回路を備えたディジタル伝送システムにおけ
る多重化方式において、 各入力制御回路で必要とする個別多重化制御信号を、
入力される一つの主多重化制御信号から各入力制御回路
ごとに、それぞれ必要なビット数だけ遅延させて生成す
ることにより、 制御パネルと各入力制御回路間の配線を１本だけと
し、パネル間の配線の簡単化を図り、製造ならびに保守
修理が容易になるようにしたものである。[Outline] In a multiplexing system in a digital transmission system including a plurality of input control circuits for adjusting the timing of each input signal for each panel, an individual multiplexing control signal required by each input control circuit is
Each input control circuit is delayed from the input main multiplexing control signal by the required number of bits to generate, so that only one wiring is required between the control panel and each input control circuit. The wiring has been simplified so that manufacturing, maintenance and repair can be facilitated.
従来、この種のディジタル信号の時分割多重化方式
は、各入力信号の多重化タイミングを決めるための複数
の多重化制御信号が必要であり、各入力信号の制御をパ
ネルごとに行う場合、これらの多重化制御信号は装置内
の制御パネルから個々に送出されていた。Conventionally, this type of time-division multiplexing method for digital signals requires a plurality of multiplexing control signals for determining the multiplexing timing of each input signal, and when controlling each input signal for each panel, The multiplex control signals of the above were individually transmitted from the control panel in the apparatus.
第３図はこれら従来の多重化方式の一例の要部を示す
ブロック構成図、および第４図はその動作を示すタイミ
ングチャートであり、４多重回路の場合を示している。
各入力制御回路11、12、13および14は各入力信号101、1
02、103および104を４個の多重化制御信号115、116、11
7および118によりそれぞれ制御し、タイミング調整され
た調整入力信号131、132、133および134を出力する。そ
して各調整入力信号131、132、133および134はシフトレ
ジスタ40により多重化され多重化信号140として出力さ
れる。FIG. 3 is a block diagram showing an essential part of an example of these conventional multiplexing systems, and FIG. 4 is a timing chart showing the operation thereof, showing a case of a 4-multiplexing circuit.
Each input control circuit 11, 12, 13 and 14 has a respective input signal 101, 1
02, 103 and 104 are multiplexed into four multiplexed control signals 115, 116 and 11
It outputs the adjusted input signals 131, 132, 133 and 134 whose timings are adjusted by 7 and 118 respectively. The adjustment input signals 131, 132, 133 and 134 are multiplexed by the shift register 40 and output as a multiplexed signal 140.
前述した従来の多重化方式は、複数の多重化制御信号
を必要とするため、各入力信号の制御をパネルごとに行
う場合に、制御パネルから各機能パネルに対してこれら
の多重化制御信号をそれぞれ送出する必要があり、パネ
ル間の配線が複雑になり、製造ならびに保守修理が困難
になる欠点がある。Since the conventional multiplexing method described above requires a plurality of multiplexing control signals, when controlling each input signal for each panel, the control panel transmits these multiplexing control signals to each functional panel. Each of them has to be sent out, which complicates wiring between the panels and makes it difficult to manufacture and maintain.
本発明の目的は、前記の欠点を除去することにより、
パネル間の配線が簡単になり、製造ならびに保守修理が
容易となる多重化方式を提供することにある。The object of the present invention is to eliminate the above-mentioned drawbacks,
It is an object of the present invention to provide a multiplexing method that simplifies wiring between panels and facilitates manufacturing and maintenance.
本発明は、各入力信号のタイミング調整をパネルごと
に行う複数の入力制御回路を備えたディジタル伝送シス
テムにおける多重化方式において、各入力制御回路にそ
れぞれ設けられ、入力された主多重化制御信号から必要
なビット数だけ遅延させた個別多重化制御信号を発生し
当該入力制御回路へ供給する個別多重化制御信号発生手
段を備えたことを特徴とする。The present invention relates to a multiplexing method in a digital transmission system including a plurality of input control circuits for adjusting the timing of each input signal for each panel, in which a main multiplexing control signal input to each input control circuit is input. It is characterized in that it comprises an individual multiplexing control signal generating means for generating an individual multiplexing control signal delayed by the required number of bits and supplying it to the input control circuit.
個別多重化制御信号発生手段は、例えば、主多重化制
御信号を入力しＮビットのシフトを行うシフトレジスタ
と、このシフトされたＮビットのうちから所定の１ビッ
トを選択して個別多重化制御信号を出力する選択回路よ
り構成される。The individual multiplexing control signal generating means, for example, inputs a main multiplexing control signal and shifts N bits, and selects a predetermined 1 bit from the shifted N bits to control individual multiplexing. It is composed of a selection circuit that outputs a signal.
従って、主多重化制御信号を発生する制御パネルと各
入力制御回路間の配線は１本の信号線だけとなり、パネ
ル間の配線の簡単化を図り、製造と保守修理を容易にす
ることが可能となる。Therefore, the wiring between the control panel that generates the main multiplexing control signal and each input control circuit is only one signal line, which simplifies the wiring between panels and facilitates manufacturing and maintenance / repair. Becomes
以下、本発明の実施例について図面を参照して説明す
る。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の要部を示すブロック構成
図で、４多重回路の場合を示す。FIG. 1 is a block diagram showing an essential part of an embodiment of the present invention, showing a case of a quad multiplex circuit.
本実施例は、各入力信号101、102、103および104のタ
イミング調整をパネルごとに行う４個の入力制御回路1
1、12、13および14と、各入力制御回路11、12、13およ
び14にそれぞれ接続され、入力された主多重化制御信号
110から必要なビット数だけ遅延させた個別多重化制御
信号111、112、113および114をそれぞれ発生し、当該入
力制御回路11、12、13および14へそれぞれ供給する個別
多重化制御信号発生手段としての、シフトレジスタ21、
22、23および24、ならびに選択信号121、122、123およ
び124がそれぞれ入力された選択回路31、32、33および3
4と、入力制御回路11、12、13および14からそれぞれ出
力されるタイミング調整された調整入力信号131、132、
133および134を入力して多重化を行い多重化信号140を
出力する多重化回路としてのシフトレジスタ40とを備え
ている。In this embodiment, four input control circuits 1 for adjusting the timing of each input signal 101, 102, 103 and 104 for each panel are provided.
1, 12, 13 and 14 and the main multiplexing control signals input to and input to the input control circuits 11, 12, 13 and 14, respectively.
As individual multiplex control signal generating means for generating individual multiplex control signals 111, 112, 113 and 114 delayed by the required number of bits from 110 and supplying them to the input control circuits 11, 12, 13 and 14, respectively. Of the shift register 21,
Selection circuits 31, 32, 33 and 3 to which 22, 23 and 24 and selection signals 121, 122, 123 and 124 are input, respectively.
4 and the timing-adjusted adjustment input signals 131, 132 output from the input control circuits 11, 12, 13 and 14, respectively.
A shift register 40 is provided as a multiplexing circuit for inputting 133 and 134 to multiplex and outputting a multiplexed signal 140.
本発明の特徴は、第１図において、個別多重化制御信
号発生手段としての、シフトレジスタ21、22、23および
24、ならびに選択回路31、32、33および34を設けたこと
にある。The feature of the present invention resides in that in FIG. 1, shift registers 21, 22, 23 as individual multiplexing control signal generating means and
24, and selection circuits 31, 32, 33 and 34 are provided.
次に本発明の実施例の動作について第２図に示すタイ
ミングチャートを参照して説明する。Next, the operation of the embodiment of the present invention will be described with reference to the timing chart shown in FIG.
入力信号101、102、103および104は、それぞれデータ
（d1、d5）、（d2、d6）、（d3、d7）および（d4、d8）
を含んでいる。シフトレジスタ21、22、23および24は、
それぞれ入力された主多重化制御信号110をビットごと
に記憶し４個のビット出力として選択回路31、32、33お
よび34に入力する。選択回路31、32、33および34は、そ
れぞれ１ビットずつシフトされたビットを選択するよう
に制御された選択信号121、122、123および124に従い、
入力されたビットの選択を行い、１ビットずつ位相のず
れた個別多重化制御信号111、112、113および114を出力
する。この選択信号121、122、123、124は例えばディジ
タルスイッチにより発生される。入力制御回路11、12、
13および14は、それぞれ入力された個別多重化制御信号
111、112、113および114に基づき、入力信号101、102、
103および104のタイミング調整を行い、調整入力信号13
1、132、133および134を出力する。シフトレジスタ40
は、これらの調整入力信号131、132、133および134を入
力して、データ順に多重化を行い多重化信号140を出力
する。Input signals 101, 102, 103 and 104 are data (d 1 , d 5 ), (d 2 , d 6 ), (d 3 , d 7 ) and (d 4 , d 8 ), respectively.
Is included. The shift registers 21, 22, 23 and 24 are
The input main multiplexing control signal 110 is stored bit by bit and input to the selection circuits 31, 32, 33 and 34 as four bit outputs. The selection circuits 31, 32, 33, and 34 are controlled by the selection signals 121, 122, 123, and 124, which are controlled to select the bits shifted by 1 bit, respectively.
The input bits are selected, and individual multiplexing control signals 111, 112, 113 and 114 whose phases are shifted by one bit are output. The selection signals 121, 122, 123, 124 are generated by digital switches, for example. Input control circuit 11, 12,
13 and 14 are the individual multiplexed control signals input respectively
Based on 111, 112, 113 and 114, input signals 101, 102,
Adjust the timing of 103 and 104 and adjust the input signal 13
It outputs 1, 132, 133 and 134. Shift register 40
Receives the adjusted input signals 131, 132, 133 and 134, multiplexes them in data order, and outputs a multiplexed signal 140.
以上説明したように本発明は、ディジタル伝送システ
ムの多重化方式で、各入力信号の制御をパネルごとに行
う場合において、制御パネルから送出される一つの主多
重化制御信号から位相のずれた複数の個別多重化制御信
号を得ることによって、制御パネルと機能パネル間の配
線を少なくでき、製造ならびに保守修理を容易にする効
果がある。As described above, the present invention is a multiplexing method of a digital transmission system, and when each input signal is controlled for each panel, a plurality of phases shifted from one main multiplexing control signal transmitted from the control panel are used. By obtaining the individual multiplexing control signal of, the wiring between the control panel and the functional panel can be reduced, and there is an effect of facilitating manufacturing and maintenance and repair.
第１図は本発明の一実施例の要部を示すブロック構成
図。 第２図はその動作を示すタイミングチャート。 第３図は従来例の要部を示すブロック構成図。 第４図はその動作を示すタイミングチャート。 11〜14……入力制御回路、21〜24、40……シフトレジス
タ、31〜34……選択回路、101〜104……入力信号、110
……主多重化制御信号、111〜114……個別多重化制御信
号、115〜118……多重化制御信号、121〜124……選択信
号、131〜134……調整入力信号、140……多重化信号。FIG. 1 is a block diagram showing a main part of an embodiment of the present invention. FIG. 2 is a timing chart showing the operation. FIG. 3 is a block diagram showing a main part of a conventional example. FIG. 4 is a timing chart showing the operation. 11 to 14 ...... Input control circuit, 21 to 24, 40 ...... Shift register, 31 to 34 …… Selection circuit, 101 to 104 …… Input signal, 110
...... Main multiplexing control signal, 111-114 ...... Individual multiplexing control signal, 115-118 …… Multiplexing control signal, 121-124 …… Selection signal, 131-134 …… Adjustment input signal, 140 …… Multiplexing Signal.
Claims (1)
に行う複数の入力制御回路を備えたディジタル伝送シス
テムにおける多重化方式において、 各入力制御回路にそれぞれ設けられ、入力された主多重
化制御信号から必要なビット数だけ遅延させた個別多重
化制御信号を発生し当該入力制御回路へ供給する個別多
重化制御信号発生手段 を備えたことを特徴とする多重化方式。1. In a multiplexing system in a digital transmission system having a plurality of input control circuits for adjusting the timing of each input signal for each panel, a main multiplex control signal provided to each input control circuit and inputted. Is provided with an individual multiplex control signal generating means for generating an individual multiplex control signal delayed by the required number of bits and supplying it to the input control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109918A JPH088543B2 (en) | 1989-04-28 | 1989-04-28 | Multiplexing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109918A JPH088543B2 (en) | 1989-04-28 | 1989-04-28 | Multiplexing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288627A JPH02288627A (en) | 1990-11-28 |
| JPH088543B2 true JPH088543B2 (en) | 1996-01-29 |
Family
ID=14522435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1109918A Expired - Lifetime JPH088543B2 (en) | 1989-04-28 | 1989-04-28 | Multiplexing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088543B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691550A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Multiplex transmitter |
| JPH0666755B2 (en) * | 1987-02-17 | 1994-08-24 | 日本電気株式会社 | Time slot allocation method |
-
1989
- 1989-04-28 JP JP1109918A patent/JPH088543B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288627A (en) | 1990-11-28 |
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