JPH0878640A - Semiconductor storage device and its manufacture - Google Patents

Semiconductor storage device and its manufacture

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JPH0878640A
JPH0878640A JP23035994A JP23035994A JPH0878640A JP H0878640 A JPH0878640 A JP H0878640A JP 23035994 A JP23035994 A JP 23035994A JP 23035994 A JP23035994 A JP 23035994A JP H0878640 A JPH0878640 A JP H0878640A
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JP
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Application
Patent type
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structure
storage
bit
contact
film
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Pending
Application number
JP23035994A
Other languages
Japanese (ja)
Inventor
Shoichi Iwasa
昇一 岩佐
Original Assignee
Nippon Steel Corp
新日本製鐵株式会社
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Abstract

PURPOSE: To provide a DRAM which has a COB(Capacitor Over Bitline) structure without increasing the number of processes. CONSTITUTION: A pad polycrystalline silicon film 18 for diffusing impurity on a substrate 12 is provided on a field shield element isolating structure 1 between bit lines 8, and provide a storage contact 5. Thus, film thickness increase or three-dimensional structure of a storage electrode 6 is allowed without influencing the bit lines 8 or a bit contact 7.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体記憶装置及びその製造方法に関し、例えば、ビット線よりも上方にストレージ電極を形成するようにしたCOB(Capacitor Over The present invention relates to relates to a semiconductor memory device and a manufacturing method thereof, e.g., COB which is adapted to form a storage electrode above the bit lines (Capacitor Over
Bit-line)構造のDRAM等に適用して特に好適なものである。 It is particularly suitably applied to a Bit-line) DRAM structures, and the like.

【0002】 [0002]

【従来の技術】スタック型セル構造を有する従来のDR Conventional DR having a stacked cell structure
AMでは、ビットライン間のノイズを相殺できる折り返しビットライン方式に合致した図9に示すようなセルレイアウトが広く用いられている。 In AM, the cell layout as shown in FIG. 9 is widely used which matches the folded bit line system capable of canceling the noise between the bit lines.

【0003】この従来のDRAMにつき、図9〜図11 [0003] With regard to this conventional DRAM, FIGS. 9 to 11
を参照して説明する。 With reference to the description. なお、本例において、素子分離は、フィールドシールド素子分離方式により行われている。 In the present embodiment, element isolation is performed by a field shield isolation method.

【0004】図9は、DRAMのセルレイアウトを示す概略平面図であり、図10は図9のX−X線に沿った断面図、図11は図9のXI−XI線に沿った断面図である。 [0004] Figure 9 is a schematic plan view showing a cell layout of DRAM, FIG. 10 is a sectional view taken along line X-X in FIG. 9, FIG. 11 is a sectional view taken along line XI-XI in FIG. 9 it is.

【0005】図9〜図11に示すように、P型シリコン基板112上にフィールドシールド素子分離構造101 [0005] As shown in FIGS. 9 to 11, the field shield isolation structure 101 on a P-type silicon substrate 112
が形成され、このフィールドシールド素子分離構造10 There is formed, the field shield element isolation structure 10
1により分離された素子領域に、ワード線を構成するメモリセルのゲート電極配線103及び周辺トランジスタのゲート電極110が夫々ゲート酸化膜113を介して形成されている。 The element region isolated by 1, the gate electrode wiring 103 and the gate electrode 110 of the peripheral transistor of the memory cells constituting the word lines are formed over the respective gate oxide film 113. そして、ゲート電極配線103を間に挟むようにドレイン拡散層102及びソース拡散層11 The drain so as to sandwich the gate electrode wiring 103 diffusion layer 102 and the source diffusion layer 11
9が夫々形成され、ドレイン拡散層102及びソース拡散層119の表面上には、夫々の拡散層の不純物の拡散源として用いられたパッド多結晶シリコン膜104が形成されている。 9 are respectively formed, on the surface of the drain diffusion layer 102 and the source diffusion layer 119, the pad polycrystalline silicon film 104 used as a diffusion source of impurities of the respective diffusion layers are formed.

【0006】図10及び図11に示すように、各メモリセルのドレイン拡散層102は、パッド多結晶シリコン膜104及びストレージコンタクト105を介して、ストレージ電極106と接続され、ストレージ電極106 [0006] As shown in FIGS. 10 and 11, the drain diffusion layer 102 of each memory cell, through the pad polycrystalline silicon film 104 and the storage contact 105, is connected to the storage electrode 106, a storage electrode 106
上には、容量絶縁膜111及びセルプレート電極109 The upper, capacitor insulating film 111 and cell plate electrode 109
が夫々形成されている。 There are respectively formed.

【0007】一方、図10に示すように、ソース拡散層119は、2つのゲート電極配線103、即ち、2つのメモリセルで共有されており、パッド多結晶シリコン膜104及びビットコンタクト107を介して、セルプレート電極109よりも上方に形成されたビット線108 On the other hand, as shown in FIG. 10, the source diffusion layer 119, two gate electrode wirings 103, i.e., is shared by two memory cells, through the pad polycrystalline silicon film 104 and the bit contact 107 cell plate bit lines 108 formed above the electrode 109
に接続されている。 It is connected to the.

【0008】図9に示すように、ビットコンタクト10 [0008] As shown in FIG. 9, the bit contacts 10
7は、ワード線103に沿った方向では、ビット線10 7, in the direction along the word line 103, bit line 10
8を1本置きにして配列され、ビット線108に沿った方向では、ワード線103を4本置きにして配列されている。 8 are arranged in every one, in the direction along the bit lines 108 are arranged with every word line 103 4.

【0009】このビットコンタクト107の配列に従い、ストレージコンタクト105は、図9及び図11に示すように、ワード線103に沿った方向に整列するように配置される。 [0009] In accordance with the sequence of the bit contact 107, storage contact 105, as shown in FIGS. 9 and 11 are arranged so as to be aligned in the direction along the word line 103. 一方、ビット線108に沿った方向では、図9及び図10に示すように、ビットコンタクト1 On the other hand, in the direction along the bit line 108, as shown in FIGS. 9 and 10, the bit contacts 1
07、ストレージコンタクト105、フィールドシールド素子分離構造101及び隣接ストレージコンタクト1 07, storage contact 105, field shield isolation structure 101 and the adjacent storage contact 1
05がこの順序で配列される。 05 are arranged in this order.

【0010】この構成では、ストレージコンタクト10 [0010] In this configuration, the storage contact 10
5の直上に形成されるストレージ電極106を平面的に拡大して、セル容量を高めるためのスペースは、もはや実質的に存在しない。 The storage electrode 106 is formed directly on the 5 enlarged planar manner, the space for increasing the cell capacity is substantially no longer present.

【0011】そこで、最近では、セルサイズの縮小化に応じて、充分なセル容量を確保するために、ストレージ電極106の高さを大きくすることが行われている。 [0011] Therefore, recently, in accordance with the reduction of the cell size, in order to ensure sufficient cell capacitance, it has been made to increase the height of the storage electrode 106. この結果、図10に示すように、ビットコンタクト107 As a result, as shown in FIG. 10, the bit contact 107
のアスペクト比が大きくなり、通常のスパッタ法によってアルミニウムなどの配線を形成することが困難になってきている。 Aspect ratio becomes large, it is possible to form a wiring of aluminum or the like has become difficult by conventional sputtering. そこで、アルミ配線の代わりに、熱処理などに対してプロセス的に安定なポリサイド構造がビット線108に用いられるようになってきた。 Therefore, instead of aluminum wiring, the process stable polycide structure against such heat treatment has come to be used in the bit line 108.

【0012】特に、フィールドシールド素子分離方式を用いた場合には、通常のLOCOS法の場合に比べて、 [0012] Particularly, in the case of using the field shield isolation method, as compared with the conventional LOCOS method,
素子分離領域の高さが倍以上になるため、ビット線10 Since the height of the isolation region is more than doubled, the bit line 10
8へのポリサイド構造の適用は必須となっている。 The application of the polycide structure to 8 are essential.

【0013】 [0013]

【発明が解決しようとする課題】上述した従来のセルレイアウトでは、セルサイズの縮小化に応じて、充分なセル容量を確保するためには、ストレージ電極106の高さを大きくするしか方法がなかった。 In the [0006] conventional cell layout described above, in accordance with the reduction of the cell size, in order to ensure sufficient cell capacitance only way not to increase the height of the storage electrode 106 It was. この結果、ビットコンタクト107のアスペクト比が大きくなり、接続の信頼性を保つために、ポリサイド配線や多結晶シリコン又はタングステンによる埋め込みプラグ技術が用いられてきた。 As a result, the aspect ratio of the bit contact 107 is increased in order to maintain the reliability of the connection, plug technology-embedded polycide interconnection or polycrystalline silicon or tungsten have been used.

【0014】しかしながら、一般に、ポリサイド配線に用いられる多結晶シリコン層にはN型の不純物しかドープできないため、ポリサイド配線は、ビットコンタクト107や周辺のN型導電層にのみ接続された配線にしか適用できない。 [0014] However, in general, since the polycrystalline silicon layer used in the polycide interconnection impossible impurities only doping of N-type, polycide wiring, applies only to the only wiring connected to N-type conductive layer near or a bit contact 107 Can not.

【0015】また、埋め込みプラグについても、多結晶シリコンを用いる場合は、ビットコンタクト107や周辺のN型導電層に対してしか使用されない。 Further, the buried plug also in the case of using a polycrystalline silicon, is used only for the N-type conductive layer near or a bit contact 107.

【0016】一方、両導電型導電層に接続可能なタングステンを用いた埋め込みプラグの場合には、バリアメタルであり且つタングステンのCVD形成時の密着性を高めるためのチタンナイトライドがスパッタ法により形成されるため、アスペクト比の高いコンタクトに対しては接続の信頼性が低いという問題がある。 [0016] On the other hand form, in the case of the embedding plug using tungsten connectable to two conductive-type conductive layer, titanium nitride for and a barrier metal increase adhesion during CVD formation of tungsten by sputtering to be, for high aspect ratio contact there is a problem of low reliability of the connection.

【0017】また、現状のプロセスにおいては、せめて周辺部コンタクト120のアスペクト比を小さくするために、BPSGリフローを用いて、セルアレイ部と周辺部との境界部分に段差を設け、周辺部の層間絶縁膜11 Further, in the current state of the process, in order to reduce the aspect ratio of the peripheral portion contacts 120 at least, using a BPSG reflow, a step provided on a boundary portion of the cell array portion and the peripheral portion, an interlayer insulating peripheral portion film 11
5を極力薄くしている。 It is as thin as possible 5.

【0018】しかしながら、近年のセルサイズの縮小化の激化により、ストレージ電極106の高さが著しくなり、セルアレイ部と周辺部との境界部分での段差はますます悪化する傾向にある。 [0018] However, the intensifying of the reduction in recent years cell size, the height of the storage electrode 106 becomes remarkable level difference at the boundary between the cell array portion and the peripheral portion tends to be getting worse. 一方、セルピッチ毎に配されるビット線108は、フォトリソグラフィ上、微細な寸法を解像する程、焦点深度にマージンがなくなってくる。 On the other hand, the bit line 108 that is disposed for each cell pitch, the photolithography, the more resolved the minute dimensions come lost margin depth of focus. この結果、セルアレイ部から周辺部へ引き出されるビット線108が、それらの間の段差部において解像不良を起こしやすくなるという問題が顕在化しつつある。 As a result, the bit lines 108 drawn to the peripheral portion from the cell array portion, a problem tends to occur the poor resolution in the step portion between them is becoming obvious.

【0019】そこで、本発明の目的は、セルアレイ部と周辺部との間の段差がビット線に対して問題とならず、 [0019] It is an object of the present invention, the step between the memory cell array portion and the peripheral portion is no problem with respect to the bit line,
しかも従来よりもメモリセル容量を高めることが可能なセルレイアウトを有する半導体記憶装置及びその製造方法を提供することである。 Moreover there is provided a semiconductor memory device having a cell layout which is capable of increasing the memory cell capacity than conventional.

【0020】 [0020]

【課題を解決するための手段】上述した課題を解決するために、本発明では、トランジスタとキャパシタとからなるメモリセルを有する半導体記憶装置において、ビット線方向に隣接する2つのメモリセルが夫々のトランジスタの一方の不純物拡散層を共有してメモリセル対を構成しており、各メモリセル対がフィールドシールド素子分離構造によって他のメモリセル対から素子分離されており、各メモリセル対が、前記一方の不純物拡散層の直上位置で第1のパッド多結晶シリコン膜を介してビット線にコンタクトしており、各メモリセル対のトランジスタの他方の不純物拡散層の上に夫々形成された第2のパッド多結晶シリコン膜が、ワード線方向に隣接する前記フィールドシールド素子分離構造の上にまで延びて形成され、これらの第 To solve the problems described above SUMMARY OF THE INVENTION In the present invention, a semiconductor memory device having a memory cell comprising a transistor and a capacitor, two memory cells adjacent in the bit line direction each of constitute a memory cell pair share one impurity diffusion layers of transistors, with each memory cell pair is the field shield isolation structure are isolation from other memory cell pair, each memory cell pair, the immediately above the position of one of the impurity diffusion layer through the first pad polycrystalline silicon film are in contact with the bit line, a second which are respectively formed on the other impurity diffusion layer of the transistor of each memory cell pair pad polycrystalline silicon film is formed to extend up to the top of the field shield isolation structure adjacent in the word line direction, these first のパッド多結晶シリコン膜が前記フィールドシールド素子分離構造の直上位置で夫々のメモリセルのキャパシタの下部電極にコンタクトしており、 Pad polycrystalline silicon film are in contact with the lower electrode of the capacitor of the field shield element memory cells each at a position immediately above the isolation structure,
前記下部電極が前記ビット線よりも上層に形成されている。 The lower electrode is formed in an upper layer than the bit line.

【0021】本発明の一態様では、各メモリセル対において、一対の前記第2のパッド多結晶シリコン膜が、各々が接続する前記不純物拡散層から、ワード線に沿った方向において、互いに反対方向に延びて形成されている。 [0021] In one aspect of the present invention, in each memory cell pair, the pair of the second pad polysilicon film, from the impurity diffusion layers, each of which connects, in a direction along the word line, opposite to each other extends is formed on.

【0022】本発明の一態様では、ビットコンタクトを構成する前記第1のパッド多結晶シリコン膜が、ワード線に沿った方向において、2個の前記第2のパッド多結晶シリコン膜を間に置いて配列されており、前記第1のパッド多結晶シリコン膜により構成されるビットコンタクトが、ビット線に沿った方向において、4本のワード線を間に置いて配列されている。 [0022] In one aspect of the present invention, the first pad polycrystalline silicon film forming the bit contact, in the direction along the word line, placed between two of said second pad polycrystalline silicon film It is arranged Te, the bit contact constituted by a first pad polycrystalline silicon film, in the direction along the bit lines and are arranged at between the four word lines.

【0023】本発明の半導体記憶装置の製造方法は、半導体基板上に所定パターンのフィールドシールド素子分離構造を形成する工程と、前記フィールドシールド素子分離構造によって分離された素子領域の前記半導体基板上に、ゲート絶縁膜を介して、ワード線であるゲート電極配線を形成する工程と、前記ゲート電極配線をキャップ絶縁膜及びサイドウォール絶縁膜で覆うとともに、前記サイドウォール絶縁膜と前記フィールドシールド素子分離構造との間の部分の前記半導体基板を露出させる工程と、全面に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜に、前記半導体基板とは反対導電型の不純物を導入する工程と、前記多結晶シリコン膜をパターニングして、前記多結晶シリコン膜と前記半導体基板との接触部分を含 Method for producing a [0023] semiconductor memory device of the present invention includes the steps of forming a field shield isolation structure of a predetermined pattern on a semiconductor substrate, on the semiconductor substrate in the element region separated by the field shield isolation structure , via a gate insulating film, forming a gate electrode wirings are word lines, along with the gate electrode wirings covered with the cap insulating film and the sidewall insulating films, wherein said sidewall insulation film field shield element isolation structure a step a step of exposing the semiconductor substrate portion, and forming a polycrystalline silicon film on the entire surface, the polycrystalline silicon film, introducing the opposite conductivity type impurity to the semiconductor substrate between, by patterning the polycrystalline silicon film, including a contact portion between the polycrystalline silicon film and the semiconductor substrate 第1のパッド多結晶シリコン膜と、 A first pad polycrystalline silicon film,
前記多結晶シリコン膜と前記半導体基板との接触部分を含み且つその接触部分から前記フィールドシールド素子分離構造の上に比較的大きく張り出して延びる第2のパッド多結晶シリコン膜とを形成する工程と、全面に層間絶縁膜を形成する工程と、前記第1及び第2の多結晶シリコン膜の部分から前記半導体基板内に前記不純物を拡散させる工程と、前記第1の多結晶シリコン膜の上の部分の前記層間絶縁膜に第1の開孔を形成する工程と、前記第1の開孔を通じて前記第1の多結晶シリコン膜に接続するビット配線を前記第1の絶縁膜上にパターン形成する工程と、前記ビット配線をキャップ絶縁膜及びサイドウォール絶縁膜で覆う工程と、前記フィールドシールド素子分離構造の直上位置で且つ前記第2の多結晶シリコン膜の上の部分 Forming with said polycrystalline silicon film and the relatively large overhanging extending second pad polycrystalline silicon film on the field shield isolation structure from and the contact portion includes a contact portion between the semiconductor substrate, forming an entire surface in the interlayer insulating film, a step of diffusing the impurities from the portion of the first and second polycrystalline silicon film on the semiconductor substrate, the upper part of the first polycrystalline silicon film the step of the forming the first opening in the interlayer insulating film, patterning said first bit line to be connected to said first polycrystalline silicon film through the opening on the first insulating film When, the upper part of the bit lines comprising the steps of covering with a cap insulating film and the sidewall insulating films, and the second polycrystalline silicon film at a position directly above the field shield isolation structure 前記層間絶縁膜に第2の開孔を形成する工程と、前記第2の開孔を通じて前記第2の多結晶シリコン膜に接続するキャパシタ下部電極をパターン形成する工程と、前記キャパシタ下部電極の上に容量絶縁膜を形成する工程と、前記容量絶縁膜を介して前記キャパシタ下部電極に対向するキャパシタ上部電極を形成する工程とを有する。 Forming a second hole in the interlayer insulating film, a step of the capacitor lower electrode pattern formed to be connected to the second polycrystalline silicon film through said second opening, on the capacitor lower electrode and a step of forming a capacitor insulating film, and forming a capacitor upper electrode opposed to the capacitor lower electrode through the capacitor insulating film.

【0024】本発明の一態様では、前記第2の開孔を形成する際、前記ビット配線の前記サイドウォール絶縁膜をエッチングマスクの少なくとも一部として用いる。 [0024] In one aspect of the present invention, when forming the second opening, using said sidewall insulating films of said bit lines as at least a part of the etching mask.

【0025】 [0025]

【作用】本発明においては、ビット線間のフィールドシールド素子分離構造の上でストレージコンタクトをとるように構成することにより、キャパシタ下部電極であるストレージ電極よりも下にビット線を形成している。 According to the present invention, by configuring to take storage contact on the field shield isolation structure between the bit lines, forming a bit line below the storage electrode is a capacitor lower electrode. 従って、ビット線に対しては、セルアレイ部と周辺部との間の段差が生じず、ビット線の解像不良等の問題が生じない。 Thus, for the bit line, without causing the step between the memory cell array portion and the peripheral portion, no problems poor resolution or the like of the bit line. また、ビット線がストレージ電極よりも下に形成されるので、ビットコンタクトに邪魔されずに従来よりもストレージ電極の平面積拡大が可能となる。 Moreover, since the bit line is formed below the storage electrode, it is possible to plane area expansion of storage electrodes than ever without being obstructed by the bit contact. 更に、ビット線の段差の問題に煩わされることなく、ストレージ電極高さを高くして、セル容量を増やすことが可能となり、更に、キャパシタ構造としてフィン型等の立体構造を採ることも可能となる。 Further, without being troubled by the step problem of the bit lines, by increasing the storage electrode height, it is possible to increase the cell capacity, further, it is possible to adopt a three-dimensional structure of the fin-like as a capacitor structure .

【0026】また、本発明の製造方法においては、フィールドシールド素子分離構造の上でストレージコンタクトをとるために、不純物の拡散源として用いるパッド多結晶シリコン膜を利用している。 Further, in the manufacturing method of the present invention, to take the storage contact on the field shield isolation structure, utilizing a pad polycrystalline silicon film used as a diffusion source of impurities.

【0027】 [0027]

【実施例】以下、本発明を実施例につき図1〜図8を参照して説明する。 EXAMPLES The present invention will now be described with reference to the attached FIGS. 1 8 Example.

【0028】図1は、本発明の一実施例によるDRAM [0028] Figure 1, DRAM according to an embodiment of the present invention
のレイアウトを示す概略平面図であり、図2は図1のII II of a schematic plan view showing the layout, Figure 2 is in FIG. 1
−II線に沿った概略断面図、図3は図1のIII −III 線に沿った概略断面図、図4は図1に対応してパッドシリコン膜のレイアウトを示す概略平面図、図5は図1に対応してメモリセルのレイアウトを示す概略平面図である。 Schematic cross-sectional view taken along -II line, FIG. 3 is a schematic cross-sectional view taken along a III -III line in FIG. 1, FIG. 4 is a schematic plan view showing the layout of the pad silicon film corresponds to FIG. 1, FIG. 5 it is a schematic plan view showing a layout of a memory cell corresponding to FIG.

【0029】図2に示すように、P型シリコン基板12 As shown in FIG. 2, P-type silicon substrate 12
上にフィールドシールド素子分離構造1が形成され、このフィールドシールド素子分離構造1により分離された素子領域に、ワード線3を構成するメモリセルのゲート電極配線及び周辺トランジスタのゲート電極10が夫々ゲート酸化膜13を介して形成されている。 Field shield element isolation structure 1 is formed above the the field shield isolation structure 1 to the separated element regions, a gate electrode 10 of the gate electrode wiring and the peripheral transistor of the memory cell respectively gate oxide constituting the word lines 3 It is formed through the film 13. そして、各メモリセルの領域においてワード線3を間に挟むようにN型のドレイン拡散層2及びソース拡散層17が夫々形成され、メモリセルのアクセストランジスタを構成している。 Then, the drain diffusion layer 2 and the source diffusion layer 17 of N-type so as to sandwich the word lines 3 in the region of each memory cell are respectively formed, to constitute an access transistor of the memory cell. また、周辺トランジスタの領域では、ゲート電極10を間に挟むように周辺トランジスタのN型のソース/ドレイン拡散層20が夫々形成されている。 Further, in the region of the peripheral transistor, the source / drain diffusion layer 20 of N-type peripheral transistor so as to sandwich the gate electrode 10 are respectively formed.

【0030】図2〜図4に示すように、各メモリセルのドレイン拡散層2及びソース拡散層17並びに周辺トランジスタのソース/ドレイン拡散層20の表面上には、 As shown in FIGS. 2 to 4, on the surface of the source / drain diffusion layer 20 the drain diffusion layer 2 and the source diffusion layer 17 and the peripheral transistor of each memory cell,
夫々パッド多結晶シリコン膜18、4、19が形成されている。 Each pad polycrystalline silicon film 18,4,19 is formed. これらの多結晶シリコン膜18、4、19は、 These polycrystalline silicon film 18,4,19 is,
各拡散層2、17、20の不純物の拡散源として用いられたものであり、フィールドシールド素子分離構造1のACサイドウォール24とワード線3のサイドウォール27とで規定された開口を通してP型シリコン基板12 Are those used as a diffusion source of impurities diffusion layers 2,17,20, P-type silicon through defined openings in the field shield isolation structure 1 AC sidewall 24 and the sidewall 27 of the word line 3 substrate 12
に直接接触している。 It is in direct contact with the.

【0031】図2に示すように、各ソース拡散層17 As shown in FIG. 2, the source diffusion layer 17
は、ビット線8に沿った方向に配列された2つのアクセストランジスタのゲート電極によって共有されており、 Is shared by the gate electrodes of the two access transistors arranged in a direction along the bit line 8,
パッド多結晶シリコン膜4及びビットコンタクト7を介して、ビット線8に接続されている。 Through the pad polysilicon film 4 and the bit contact 7 is connected to the bit line 8. 即ち、各ソース拡散層17は、ビット線8に沿った方向に配列された2つのメモリセルで共有され、それらのメモリセルで、ビットコンタクト7を共有するメモリセル対が構成されている(図5参照)。 That is, the source diffusion layer 17 is shared by two memory cells arranged in the direction along the bit line 8, in those memory cells, a memory cell pair is configured to share a bit contact 7 (FIG. see 5).

【0032】図1及び図2に示すように、ビット線8 As shown in FIGS. 1 and 2, the bit line 8
は、セルアレイ領域外へ引き出され、コラムデコーダなどを構成する周辺トランジスタのソース/ドレイン拡散層20にパッド多結晶シリコン膜19を介して接続されている。 Is drawn into the cell array area outside is connected to the source / drain diffusion layer 20 of the peripheral transistor constituting a like column decoder via the pad polycrystalline silicon film 19. この時、図2に示すように、ビット線8が各メモリセルのストレージ電極6よりも下層に形成されているので、セルアレイ部のビットコンタクト7を周辺部のビットコンタクト7と同じに浅く形成できるとともに、 At this time, as shown in FIG. 2, since the bit line 8 is formed below the storage electrode 6 of the memory cell, the bit contact 7 of the cell array portion can same shallow form the bit contact 7 of the peripheral portion along with the
セルアレイ部と周辺部とでビット線8に段差が存在しないので、ビット線8を形成する時に、ビット線8の解像不良が発生することを防止できる。 Since there is no difference in level on the bit line 8 in the cell array portion and the peripheral portion, when forming the bit line 8, resolution failure of the bit line 8 can be prevented from occurring.

【0033】図2及び図3に示すように、各メモリセルのドレイン拡散層2は、パッド多結晶シリコン膜18及びストレージコンタクト5を介して、ビット線8よりも上に形成されたストレージ電極6と接続され、ストレージ電極6上には、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の3層構造からなるONO容量絶縁膜11 As shown in FIGS. 2 and 3, the drain diffusion layer 2 of each memory cell, through the pad polycrystalline silicon film 18 and the storage contact 5, the storage electrode 6 formed above the bit line 8 It is connected to, on the storage electrode 6, ONO capacitor insulating film 11 having a three-layer structure of silicon oxide film / silicon nitride film / silicon oxide film
を介して多結晶シリコン膜からなるセルプレート電極9 Cell plate electrode 9 made of polycrystalline silicon film via a
が形成されている。 There has been formed.

【0034】図3及び図4に示すように、各ドレイン拡散層2上に形成されたパッド多結晶シリコン膜18は、 As shown in FIGS. 3 and 4, the pad polycrystalline silicon film 18 formed on the drain diffusion layer 2,
各ドレイン拡散層2上から、ワード線方向に隣接するフィールドシールド素子分離構造1の上にまで延びて形成され、ストレージコンタクト5は、フィールドシールド素子分離構造1の直上位置に形成されている。 Over the drain diffusion layer 2 is formed extends over the field shield element isolation structure 1 adjacent in the word line direction, storage contact 5 is formed in a position immediately above the field shield isolation structure 1. これにより、図1及び図4に示すように、ストレージコンタクト5は、ワード線3及びビット線8の夫々の間に形成された隙間領域に配置される。 Thus, as shown in FIGS. 1 and 4, storage contact 5 is arranged in the gap region formed between each of the word lines 3 and the bit line 8. また、この時、図4及び図5 Further, at this time, 4 and 5
に示すように、各メモリセル対の一対のパッド多結晶シリコン膜18は、ワード線3に沿った方向において、互いに反対方向に延びて形成されている。 As shown in, the pair of pads polycrystalline silicon film 18 of each memory cell pair in the direction along the word line 3 are formed to extend in opposite directions. これにより、図5に示すように、メモリセル対を、ワード線3及びビット線8の方向に対し斜めの方向に密に配列することができる。 Thus, as shown in FIG. 5, the memory cell pair, with respect to the direction of the word lines 3 and the bit line 8 can be densely arranged in the diagonal direction.

【0035】図4及び図5に示すように、パッド多結晶シリコン膜4は、ワード線3に沿った方向において、2 As shown in FIGS. 4 and 5, the pad polycrystalline silicon film 4, in a direction along the word line 3, 2
個のパッド多結晶シリコン膜18を間に置いて配列されており、ビット線8に沿った方向において、4本のワード線3を間に置いて配列されている。 Number of pads polycrystalline silicon film 18 placed by being arranged between the, in the direction along the bit line 8, are arranged at between four word lines 3. そして、この結果、図1及び図4に示すように、セルアレイ部におけるビットコンタクト7は、ビット線8に沿った方向では、 Then, as a result, as shown in FIGS. 1 and 4, bit contact 7 in the cell array, in the direction along the bit line 8,
4本のワード線を間に挟み、ワード線3に沿った方向では、3本のビット線8を間に挟むようにして配置される。 Sandwiched between the four word lines, in the direction along the word lines 3 are arranged so as to sandwich the three bit lines 8.

【0036】本実施例の構成では、各メモリセルのストレージ電極6をビット線8よりも上の層に形成することができて、いわゆるCOB構造とすることができるので、ビット線8やビットコンタクト7に邪魔されることなく、ストレージ電極6の平面積を拡大することができる。 [0036] In the configuration of this embodiment, the storage electrode 6 of the memory cell can be formed in a layer above the bit line 8, it can be the so-called COB structure, the bit line 8 and bit contact without being obstructed by 7, it is possible to enlarge the plane area of ​​the storage electrode 6. このことは、逆に言うと、メモリセル容量を減少させることなく、ビット線8の間隔を狭めることが可能だということであり、これにより、メモリセルアレイの微小化及び高集積化が達成される。 This Conversely, without reducing the memory cell capacity, it means that it is possible to reduce the distance of the bit line 8, thereby, miniaturization of the memory cell array and integration is achieved .

【0037】また、本実施例の構成によれば、セルアレイ部においてビットコンタクト7のアスペクト比が大きくなったり、セルアレイ部と周辺部との境界部分でビット線8の段差が大きくなったりするという問題を招くことなく、ストレージ電極6の立体化を図ることができる。 Further, according to the structure of this embodiment, a problem or aspect ratio of the bit contact 7 becomes large in the cell array portion, the step of the bit line 8 at a boundary portion of the cell array portion and the peripheral portion may become large the without incurring, it is possible to three-dimensional storage electrode 6. 即ち、ストレージ電極6を厚膜、円筒、フィン、凹凸等の立体構造として、キャパシタの実効面積を増大させることができる。 That is, the storage electrode 6 thick, cylindrical, fins, as a three-dimensional structure such as unevenness, it is possible to increase the effective area of ​​the capacitor.

【0038】更に、各ビット線8をセルプレート電極9 [0038] Further, each bit line 8 cell plate electrode 9
が覆うような構造となるため、ビット線間の干渉ノイズを排除できるという利点も有する。 Since is a structure as to cover also has the advantage of being able to eliminate interference noise between the bit lines.

【0039】次に、図1〜図5で説明した構造の製造方法を図2及び図6〜図8を参照して説明する。 Next, it will be described with reference to FIGS. 2 and FIGS. 6 to 8 the method of manufacturing a structure described in FIGS. なお、図6〜図8は、夫々、図3に対応した概略断面図である。 Incidentally, FIGS. 6 to 8 each show a schematic cross-sectional view corresponding to FIG.

【0040】まず、図6(a)に示すように、P型シリコン基板12上の全面に、熱酸化法により、厚さが40 [0040] First, as shown in FIG. 6 (a), on the entire surface of the P-type silicon substrate 12 by thermal oxidation, a thickness 40
〜60nmのパッド酸化膜21を形成する。 Forming a pad oxide film 21 of 60 nm or less. 次に、このパッド酸化膜21の上に、LPCVD法などにより、リンがドープされた厚さ150〜200nmの多結晶シリコン膜22及び厚さ250〜300nmのキャップ酸化膜23を夫々形成する。 Then, on top of the pad oxide film 21 by a LPCVD method or the like, phosphorus is a cap oxide film 23 of the polycrystalline silicon film 22 and the thickness of 250~300nm thick 150~200nm doped respectively formed. 次に、フォトリソグラフィー及び異方性ドライエッチング技術により、素子分離領域となる部分にのみ多結晶シリコン膜22及びキャップ酸化膜23を残して、素子領域と素子分離領域とを形成する。 Next, by photolithography and anisotropic dry etching techniques, leaving only the polycrystalline silicon film 22 and the cap oxide film 23 on the portion serving as the element isolation region to form an element region and the element isolation region.

【0041】次に、図6(b)に示すように、LPCV Next, as shown in FIG. 6 (b), LPCV
D法などにより、厚さが250〜300nmのシリコン酸化膜を全面に堆積した後、異方性ドライエッチング技術を用いてこれをエッチバックすることにより、多結晶シリコン膜22及びキャップ酸化膜23の側壁にACサイドウォール24を形成し、シリコン基板12上にフィールドシールド素子分離構造を形成する。 Due Process D, thickness after deposition on the entire surface of the silicon oxide film of 250 to 300 nm, by etching back this using an anisotropic dry etching technique, the polysilicon film 22 and the cap oxide film 23 forming an AC side wall 24 on the side walls, to form a field shield isolation structure on a silicon substrate 12.

【0042】次に、図2に示すように、熱酸化法により、素子領域のシリコン基板12上にゲート酸化膜13 Next, as shown in FIG. 2, by thermal oxidation, a gate oxide film on the silicon substrate 12 in the element region 13
を形成した後、CVD法などにより、多結晶シリコン膜と、シリコン酸化膜からなるキャップ絶縁膜とを全面に形成し、フォトリソグラフィー及び異方性ドライエッチング技術によりこれらをパターニングして、ワード線3 After forming the, by a CVD method, a polycrystalline silicon film, and a cap insulating film made of a silicon oxide film is formed on the entire surface, and patterning these by photolithography and anisotropic dry etching technique, the word line 3
及びそのキャップ絶縁膜を形成する。 And forming the cap insulating film. 次に、このワード線3のパターン及びフィールドシールド素子分離構造をマスクとして、シリコン基板12内にヒ素等のN型不純物を低濃度にイオン注入し、LDD構造のN -不純物拡散層を形成する。 Next, the pattern and the field shield element isolation structure of the word line 3 as a mask, the N-type impurity such as arsenic into the silicon substrate 12 by ion implantation at a low concentration, N LDD structure - forming the impurity diffusion layer. 次に、LPCVD法などにより、全面にシリコン酸化膜を堆積し、異方性ドライエッチング技術を用いてこれをエッチバックすることにより、ワード線3の側壁にサイドウォール27を形成する。 Then, the LPCVD method or the like, is deposited on the entire surface of the silicon oxide film, by which the etching back by anisotropic dry etching technique to form sidewall 27 on the side walls of the word lines 3. この時、 At this time,
フィールドシールド素子分離構造のACサイドウォール24間及びACサイドウォール24とワード線3のサイドウォール27との間のゲート酸化膜13が除去され、 A gate oxide film 13 between the field shield element between AC side wall 24 of the isolation structure and AC sidewall 24 and the sidewall 27 of the word line 3 are removed,
その部分のシリコン基板12が露出する。 Silicon substrate 12 of the portion is exposed.

【0043】次に、図6(c)に示すように、CVD法などにより、ノンドープの多結晶シリコン膜を全面に形成する。 Next, as shown in FIG. 6 (c), by a CVD method to form a non-doped polycrystalline silicon film on the entire surface. 次に、イオン注入法などにより、リン等のN型不純物をこの多結晶シリコン膜に導入する。 Then, by an ion implantation method, introducing an N-type impurity such as phosphorus to the polycrystalline silicon film. なお、多結晶シリコン膜の堆積時に同時にN型不純物を導入しても良い。 It is also possible to introduce the N-type impurity simultaneously with the polycrystalline silicon film is deposited. この後、この多結晶シリコン膜を、図4に示すような形状にパターニングすることにより、パッド多結晶シリコン膜4、18を夫々形成する。 Thereafter, the polycrystalline silicon film, by patterning into a shape as shown in FIG. 4, the respectively formed pad polycrystalline silicon film 4,18.

【0044】この時、パッド多結晶シリコン膜4、18 [0044] At this time, the pad polycrystalline silicon film 4,18
は、図2及び図6(c)に示すように、フィールドシールド素子分離構造のACサイドウォール24間及びAC As shown in FIGS. 2 and FIG. 6 (c), the between AC side wall 24 of the field shield isolation structure, and AC
サイドウォール24とワード線3のサイドウォール27 Side wall 24 and the word line 3 side wall 27
との間に自己整合的に形成された開口を通じてシリコン基板12に直接接触した状態で形成される。 It is formed in a state of direct contact with the silicon substrate 12 through the self-formed opening between. また、図4 In addition, FIG. 4
及び図6(c)に示すように、パッド多結晶シリコン膜18は、フィールドシールド素子分離構造のキャップ酸化膜23の上にまで延びた形で形成される。 And as shown in FIG. 6 (c), the pad polycrystalline silicon film 18 is formed so as to extend up over the field shield element isolation structure of the cap oxide film 23.

【0045】次に、図7(a)に示すように、常圧CV Next, as shown in FIG. 7 (a), normal pressure CV
D法などにより、第1層間絶縁膜14としてのBPSG Due Method D, BPSG as the first interlayer insulating film 14
膜を全面に形成する。 To form a film is formed on the entire surface. 次に、850〜900℃の熱処理を施すことによって、BPSG膜の表面を平坦化すると同時に、パッド多結晶シリコン膜4、18に含まれるN Next, by performing heat treatment at 850 to 900 ° C., and at the same time to flatten the surface of the BPSG film, is included in the pad polycrystalline silicon film 4,18 N
型不純物を、接触部分を通じてシリコン基板12内に拡散させ、LDD構造のN +不純物拡散層であると同時にコンタクトインプラでもある高濃度のN型不純物拡散層を形成する。 Type impurity, it is diffused into the silicon substrate 12 through the contact portions to form a high concentration N-type impurity diffusion layer which is also a certain simultaneously contact implantation with N + impurity diffusion layer of the LDD structure. 本実施例では、LDD構造のN -不純物拡散層とN +不純物拡散層とでメモリセルのドレイン拡散層2及びソース拡散層17並びに周辺トランジスタのソース/ドレイン拡散層20が夫々形成されている(図2 In the present exemplary e.g., N LDD structure - impurity diffusion layer and the N + source / drain diffusion layer 20 of the drain diffusion layer 2 and the source diffusion layer 17 and the peripheral transistor of the memory cell and an impurity diffusion layer are formed respectively ( Figure 2
参照)。 reference). なお、メモリセル及び周辺トランジスタのソース/ドレインをLDD構造としない場合には、シリコン基板12への低濃度のN型不純物のイオン注入を行わず、パッド多結晶シリコン膜4、18からの不純物の拡散のみによって、夫々のソース/ドレイン拡散層を形成することも可能である。 In the case where the source / drain of the memory cell and the peripheral transistor does not LDD structure, without ion implantation of N-type impurity of a low concentration of the silicon substrate 12, the impurity from the pad polycrystalline silicon film 4,18 by diffusion alone, it is also possible to form the source / drain diffusion layer of each. その場合、チャネル長は、不純物の横方向拡散を制御することによって制御可能である。 In that case, the channel length can be controlled by controlling the lateral diffusion of impurities.

【0046】次に、パッド多結晶シリコン膜4に対応する部分の第1層間絶縁膜14を、フォトリソグラフィー及び異方性ドライエッチング技術により開孔し、ビットコンタクト7を形成する。 Next, a first interlayer insulating film 14 in the portion corresponding to the pad polycrystalline silicon film 4, and opening by photolithography and anisotropic dry etching technique to form a bit contact 7.

【0047】次に、CVD法などにより、不純物がドープされた多結晶シリコン膜を全面に形成した後、スパッタ法又はCVD法などにより、タングステンシリサイドを全面に形成し、次に、CVD法などにより、キャップシリコン窒化膜15を全面に形成する。 Next, by CVD, after which impurities formed on the entire surface of the polycrystalline silicon film doped, by a sputtering method or a CVD method, a tungsten silicide is formed over the entire surface, then, by CVD , to form a cap silicon nitride film 15 on the entire surface. しかる後、フォトリソグラフィー及び異方性ドライエッチング技術を用いてこれらをパターニングすることにより、ポリサイド構造のビット線8を形成する。 Thereafter, by patterning these by photolithography and anisotropic dry etching technique to form the bit lines 8 of the polycide structure.

【0048】次に、図7(b)に示すように、CVD法などにより、シリコン窒化膜を全面に堆積し、これをエッチバックすることによって、ビット線8の側壁にサイドウォール25を形成する。 Next, as shown in FIG. 7 (b), by a CVD method, a silicon nitride film is deposited on the entire surface by etching back this to form sidewalls 25 on the side walls of the bit line 8 .

【0049】次に、図7(c)に示すように、ビットコンタクト7を含む領域のみをフォトレジスト26で被覆し、ウェット又はドライエッチングを行って、第1層間絶縁膜14を開孔し、ストレージコンタクト5を形成する。 Next, as shown in FIG. 7 (c), only the region including the bit contact 7 is coated with photoresist 26, by wet or dry etching, the first interlayer insulating film 14 and the opening, to form a storage contact 5. この時、シリコン窒化膜であるビット線8のサイドウォール25がエッチングマスクとして作用し、これに対してストレージコンタクト5が自己整合的に形成される。 At this time, the sidewall 25 of the bit line 8 is a silicon nitride film acts as an etching mask, which storage contact 5 is formed in self-alignment with the.

【0050】次に、図8(a)に示すように、フォトレジスト27を除去した後、CVD法などにより、不純物がドープされた多結晶シリコン膜を全面に堆積し、フォトリソグラフィー及び異方性ドライエッチング技術により、これをパターニングし、ストレージ電極6を形成する。 Next, as shown in FIG. 8 (a), after removing the photoresist 27, by a CVD method, a polycrystalline silicon film doped with an impurity is deposited on the entire surface, photolithography and anisotropic the dry etching technique, which is patterned to form a storage electrode 6.

【0051】次に、図8(b)に示すように、ONO容量絶縁膜11及びセルプレート電極9をセルアレイ部全面に形成する。 Next, as shown in FIG. 8 (b), to form an ONO capacitive insulating film 11 and the cell plate electrode 9 in the cell array portion entirely.

【0052】しかる後、図2及び図3に示すように、第2層間絶縁膜16であるBPSG膜を全面に形成する。 [0052] Thereafter, as shown in FIGS. 2 and 3, to form a BPSG film as the second interlayer insulating film 16 on the entire surface.

【0053】以上に説明した本実施例の製造方法では、 [0053] In the production method of the present embodiment described above,
シリコン基板12への不純物の拡散源である一方のパッド多結晶シリコン膜18をフィールドシールド素子分離構造1の上にまで延ばし、これにより、ビット線間のフィールドシールド素子分離構造1の直上位置にストレージコンタクト5を形成して、ストレージ電極6をビット線8よりも上層に形成している。 An impurity diffusion source and is one of the pad polycrystalline silicon film 18 into the silicon substrate 12 extends up over the field shield element isolation structure 1, thereby, the storage position immediately above the field shield isolation structure 1 between the bit lines forming a contact 5 is formed in an upper layer than the bit line 8 to the storage electrode 6.

【0054】 [0054]

【発明の効果】本発明によれば、各メモリセルのストレージ電極やセルプレート電極よりも下層にビット線を形成するので、ストレージ電極の高さを高くしたり、ストレージ電極を立体化したりして、セル容量を増やしても、セルアレイ部におけるビットコンタクトのアスペクト比が大きくならず、また、セルアレイ部と周辺部とでビット線に段差が生じないので、ビット線の解像不良が発生しない。 According to the present invention, since than the storage electrode and the cell plate electrodes of the memory cells forming bit lines in the lower layer, or increasing the height of the storage electrode, or by three-dimensional storage electrode , increasing the cell capacity, the aspect ratio of the bit contact is not increased in the cell array, and since the step is not generated in the bit line in the cell array portion and the peripheral portion, resolution failure of the bit line does not occur.

【0055】また、各メモリセルのストレージコンタクトをビット線間の位置に持ってくる手段として、基板への不純物の拡散源であるパッド多結晶シリコン膜を利用しており、それ以外には、特別の構成要素又は部材を必要としない。 [0055] As a means to bring the storage contact of each memory cell in a position between the bit lines, utilizes the pad polycrystalline silicon film is diffusion source of impurities into the substrate, the others, special It does not require the components or members.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例によるDRAMのレイアウトを示す概略平面図である。 1 is a schematic plan view showing a layout of a DRAM according to an embodiment of the present invention.

【図2】図1のII−II線概略断面図である。 2 is a II-II line sectional view of FIG.

【図3】図1のIII −III 線概略断面図である。 3 is a III -III line schematic cross-sectional view of FIG.

【図4】パッド多結晶シリコン膜の部分における図1に対応した概略平面図である。 4 is a schematic plan view corresponding to FIG. 1 in the portion of the pad polycrystalline silicon film.

【図5】メモリセルのレイアウトを示す図1に対応した概略平面図である。 5 is a schematic plan view corresponding to FIG. 1 showing a layout of a memory cell.

【図6】本発明の一実施例によるDRAMの製造方法を工程順に示す図3に対応した概略断面図である。 6 is a schematic cross-sectional view corresponding to FIG. 3 showing a method of manufacturing a DRAM in the order of steps according to an embodiment of the present invention.

【図7】本発明の一実施例によるDRAMの製造方法を工程順に示す図3に対応した概略断面図である。 7 is a schematic cross-sectional view corresponding to FIG. 3 showing a method of manufacturing a DRAM in the order of steps according to an embodiment of the present invention.

【図8】本発明の一実施例によるDRAMの製造方法を工程順に示す図3に対応した概略断面図である。 8 is a schematic sectional view corresponding to FIG. 3 showing a method of manufacturing a DRAM in the order of steps according to an embodiment of the present invention.

【図9】従来のDRAMのセルレイアウトを示す概略平面図である。 9 is a schematic plan view showing a cell layout of a conventional DRAM.

【図10】図9のX−X線概略断面図である。 10 is a line X-X sectional view of FIG.

【図11】図9のXI−XI線概略断面図である。 11 is a line XI-XI schematic cross-sectional view of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 フィールドシールド素子分離構造 2 ドレイン拡散層(N型拡散層) 3 ワード線(ゲート電極配線) 4、18 パッド多結晶シリコン膜 5 ストレージコンタクト 6 ストレージ電極 7 ビットコンタクト 8 ビット線(ポリサイド配線) 9 セルプレート電極 10 周辺トランジスタゲート電極 11 ONO容量絶縁膜 12 P型シリコン基板 13 ゲート酸化膜 14 第1層間絶縁膜(BPSG) 15 キャップ窒化膜 16 第2層間絶縁膜(BPSG) 17 ソース拡散層(N型拡散層) 20 周辺トランジスタソース/ドレイン拡散層 21 パッド酸化膜 22 多結晶シリコン膜 23 キャップ酸化膜 24 ACサイドウォール 25 ビット線のサイドウォール(シリコン窒化膜) 27 ワード線のサイドウォール 1 field shield element isolation structure 2 drain diffusion layer (N-type diffusion layer) 3 the word line (gate electrode wiring) 4,18 pads polycrystalline silicon film 5 storage contact 6 storage electrode 7 bit contact 8 bit line (polycide wiring) 9 cells plate electrode 10 near the transistor gate electrode 11 ONO capacitive insulating film 12 P-type silicon substrate 13 a gate oxide film 14 first interlayer insulation film (BPSG) 15 cap nitride film 16 second interlayer insulation film (BPSG) 17 source diffusion layer (N-type diffusion layer) 20 near source / drain diffusion layer 21 pad oxide layer 22 polycrystalline silicon film 23 cap oxide film 24 of the AC side wall 25 a bit line sidewall (silicon nitride film) 27 word line sidewall

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 トランジスタとキャパシタとからなるメモリセルを有する半導体記憶装置において、 ビット線方向に隣接する2つのメモリセルが夫々のトランジスタの一方の不純物拡散層を共有してメモリセル対を構成しており、 各メモリセル対がフィールドシールド素子分離構造によって他のメモリセル対から素子分離されており、 各メモリセル対が、前記一方の不純物拡散層の直上位置で第1のパッド多結晶シリコン膜を介してビット線にコンタクトしており、 各メモリセル対のトランジスタの他方の不純物拡散層の上に夫々形成された第2のパッド多結晶シリコン膜が、 1. A semiconductor memory device having a memory cell comprising a transistor and a capacitor constitute a memory cell pair two memory cells adjacent in the bit line direction share one impurity diffusion layers of the respective transistors and which each have a memory cell pair is the isolation from the other memory cell pair by field shield isolation structure, each memory cell pair, the first pad polycrystalline silicon film at a position immediately above the one impurity diffusion layer the are put in contact with the bit line through the second pad polycrystalline silicon film are respectively formed on the other impurity diffusion layer of the transistor of each memory cell pair,
    ワード線方向に隣接する前記フィールドシールド素子分離構造の上にまで延びて形成され、これらの第2のパッド多結晶シリコン膜が前記フィールドシールド素子分離構造の直上位置で夫々のメモリセルのキャパシタの下部電極にコンタクトしており、 前記下部電極が前記ビット線よりも上層に形成されていることを特徴とする半導体記憶装置。 Formed to extend up to the top of the field shield isolation structure adjacent in the word line direction, the lower part of these second pad polycrystalline silicon film of said field shield element each of the memory cell at a position directly above the isolation structure capacitor electrodes are put in contact with the semiconductor memory device, characterized in that the lower electrode is formed in an upper layer than the bit line.
  2. 【請求項2】 各メモリセル対において、一対の前記第2のパッド多結晶シリコン膜が、各々が接続する前記不純物拡散層から、ワード線に沿った方向において、互いに反対方向に延びて形成されていることを特徴とする請求項1に記載の半導体記憶装置。 2. A respective memory cell pair, the pair of the second pad polysilicon film, from the impurity diffusion layers, each of which connects, in a direction along the word lines are formed to extend in opposite directions the semiconductor memory device according to claim 1, characterized in that is.
  3. 【請求項3】 ビットコンタクトを構成する前記第1のパッド多結晶シリコン膜が、ワード線に沿った方向において、2個の前記第2のパッド多結晶シリコン膜を間に置いて配列されており、前記第1のパッド多結晶シリコン膜により構成されるビットコンタクトが、ビット線に沿った方向において、4本のワード線を間に置いて配列されていることを特徴とする請求項2に記載の半導体記憶装置。 Wherein said first pad polycrystalline silicon film forming the bit contact, in the direction along the word lines are arranged over and under two of said second pad polycrystalline silicon film the bit contact constituted by a first pad polycrystalline silicon film, in the direction along the bit lines, according to claim 2, characterized in that it is arranged at between the four word lines the semiconductor memory device.
  4. 【請求項4】 半導体基板上に所定パターンのフィールドシールド素子分離構造を形成する工程と、 前記フィールドシールド素子分離構造によって分離された素子領域の前記半導体基板上に、ゲート絶縁膜を介して、ワード線であるゲート電極配線を形成する工程と、 前記ゲート電極配線をキャップ絶縁膜及びサイドウォール絶縁膜で覆うとともに、前記サイドウォール絶縁膜と前記フィールドシールド素子分離構造との間の部分の前記半導体基板を露出させる工程と、 全面に多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜に、前記半導体基板とは反対導電型の不純物を導入する工程と、 前記多結晶シリコン膜をパターニングして、前記多結晶シリコン膜と前記半導体基板との接触部分を含む第1のパッド多結晶シリコン膜と Forming a field shield isolation structure in a predetermined pattern to 4. A semiconductor substrate, on said semiconductor substrate of said field shield element element region isolated by an isolation structure, via a gate insulating film, the word forming a gate electrode wiring is a line, with the gate electrode wirings covered with the cap insulating film and the sidewall insulating film, the semiconductor substrate portion between said sidewall insulating film and said field shield isolation structure and exposing and forming a polycrystalline silicon film on the entire surface, the polycrystalline silicon film, a step wherein the semiconductor substrate is introduced with impurities of the opposite conductivity type, by patterning the polycrystalline silicon film a first pad polycrystalline silicon film containing a contact portion between the semiconductor substrate and the polycrystalline silicon film 前記多結晶シリコン膜と前記半導体基板との接触部分を含み且つその接触部分から前記フィールドシールド素子分離構造の上に比較的大きく張り出して延びる第2のパッド多結晶シリコン膜とを形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記第1及び第2の多結晶シリコン膜の部分から前記半導体基板内に前記不純物を拡散させる工程と、 前記第1の多結晶シリコン膜の上の部分の前記層間絶縁膜に第1の開孔を形成する工程と、 前記第1の開孔を通じて前記第1の多結晶シリコン膜に接続するビット配線を前記第1の絶縁膜上にパターン形成する工程と、 前記ビット配線をキャップ絶縁膜及びサイドウォール絶縁膜で覆う工程と、 前記フィールドシールド素子分離構造の直上位置で且つ前記第2の多結晶シリコン膜の上 Forming with said polycrystalline silicon film and the relatively large overhanging extending second pad polycrystalline silicon film on the field shield isolation structure from and the contact portion includes a contact portion between the semiconductor substrate, forming an entire surface in the interlayer insulating film, a step of diffusing the impurities from the portion of the first and second polycrystalline silicon film on the semiconductor substrate, the upper part of the first polycrystalline silicon film the step of the forming the first opening in the interlayer insulating film, patterning said first bit line to be connected to said first polycrystalline silicon film through the opening on the first insulating film When the step of covering said bit lines with a cap insulating film and the sidewall insulating film, on the and the second polycrystalline silicon film at a position directly above the field shield isolation structure 部分の前記層間絶縁膜に第2の開孔を形成する工程と、 前記第2の開孔を通じて前記第2の多結晶シリコン膜に接続するキャパシタ下部電極をパターン形成する工程と、 前記キャパシタ下部電極の上に容量絶縁膜を形成する工程と、 前記容量絶縁膜を介して前記キャパシタ下部電極に対向するキャパシタ上部電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。 Forming a second hole in the interlayer insulating film in a portion, a step of patterning a capacitor lower electrode connected to the second polycrystalline silicon film through the second opening, the capacitor lower electrode method of manufacturing a semiconductor memory device characterized by having a step of forming a capacitor insulating film, and forming a capacitor upper electrode opposed to the capacitor lower electrode through the capacitor insulating film on the.
  5. 【請求項5】 前記第2の開孔を形成する際、前記ビット配線の前記サイドウォール絶縁膜をエッチングマスクの少なくとも一部として用いることを特徴とする請求項4に記載の半導体記憶装置の製造方法。 Wherein when forming the second hole, manufacturing of the semiconductor memory device according to claim 4, characterized by using the sidewall insulation film of said bit lines as at least a part of the etching mask Method.
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