JPH0863994A - サンプリング・ゲート回路 - Google Patents

Abstract

(57)【要約】 【目的】 被測定信号の瞬時値をメモリ・キャパシタに
保持してその値を測定するサンプリング・ゲート回路に
おいて、測定の繰り返し周期を短縮するとともに、特別
な回路を設けることなく寄生容量によって生じる歪を補
正する。 【構成】 メモリ・キャパシタＣ２に並列にスイッチＳ
２を接続し、このスイッチを導通させることによりメモ
リ・キャパシタＣ２に蓄えられた電荷を放電させる。さ
らに、同一の回路の動作モードを切り替えて被測定信号
の測定と補正値の測定とを行う。 【効果】 スイッチＳ２を導通させることによりメモリ
・キャパシタＣ２に蓄えられた電荷を急速に放電させる
ことができ、測定の繰り返し周期を短縮できる。また、
動作モードを切り替えることにより、同じ回路で補正値
を求めることができ、補正精度を高めることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ信号をディジタ
ル回路へ入力するための回路に関する。特に、被測定信
号の瞬時値をキャパシタに保持してその値を測定するサ
ンプリング・ゲート回路に関する。本発明は、特に、広
帯域サンプリング・オシロスコープの入力回路として利
用するに適する。

【０００２】

【従来の技術】アナログ信号をサンプリングしてＡ／Ｄ
変換を行うための入力回路として、従来から、被測定信
号の瞬時値をサンプリングするサンプリング・ゲート回
路が用いられている。サンプリング・ゲート回路は、基
本的に、被測定信号を断続するゲート回路と、このゲー
ト回路が接続状態となったときに入力される電圧を保持
するメモリ・キャパシタと、このメモリ・キャパシタの
端子間電圧を測定する測定系とにより構成される。ゲー
ト回路とメモリ・キャパシタとからなる回路をサンプル
・ホールド回路またはＳ／Ｈ回路という。

【０００３】測定系としては、メモリ・キャパシタに蓄
えられた信号を増幅する高入力インピーダンスのバッフ
ァ増幅器が用いられる。ただし１０ＧＨｚ以上の広帯域
Ｓ／Ｈ回路を構成する場合はメモリ・キャパシタが１ｐ
Ｆ以下となる場合も多く、そのときはバッファ増幅器の
入力容量があたかも第二のメモリ・キャパシタの如く作
用してＳ／Ｈ回路帯域の劣化や暴れを引き起こす。この
状況を避けるため、メモリ・キャパシタとバッファ増幅
器との間に高抵抗を挿入し、サンプルされた高周波信号
がバッファ増幅器の入力容量に流れ込むことを阻止する
構成がとられる。

【０００４】このようなサンプリング・ゲート回路で
は、ゲート回路に寄生容量が存在するため、測定波形に
歪が生じる。このような波形歪を補正する技術として
は、特開平４−４８２７０号公報、特開平４−１７４３
６７号公報あるいは特開平５−９０９２４号公報に開示
されたものがある。これらの各公報に実施例として開示
された構成をそれぞれ第一、第二および第三の従来例と
して図１０ないし図１２に示す。

【０００５】これらの従来例では、被測定信号源が被測
定信号電圧源Ｅ０と内部インピーダンスＲ０とにより等
価的に表され、その出力が被測定信号として第１サンプ
リング・ゲート（ゲート回路）１０１に印加される。第
１サンプリング・ゲート１０１は、等価的に、スイッチ
Ｓ３１と、スイッチＳ３１がオンになったときのオン抵
抗を表す抵抗Ｒ３１と、ゲート素子（一般にはダイオー
ド）の端子間容量を表すキャパシタＣ３１とにより表さ
れる。第１サンプリング・ゲート１０１の出力には、グ
ランドとの間にメモリ・キャパシタＣ３２が接続され、
バッファ抵抗Ｒ３３を介して増幅手段すなわち第一およ
び第二の従来例ではバッファ・アンプ１０２、第三の従
来例では差動増幅器１０３が接続される。バッファ・ア
ンプ１０２または差動増幅器１０３の入力とグランドと
の間には、抵抗Ｒ３４と入力容量であるキャパシタＣ３
４とが接続される。バッファ・アンプ１０２または差動
増幅器１０３の出力は、整形回路１０４（図１２では省
略）により波形整形され、第２サンプリング・ゲート１
０５で再度サンプルされる。

【０００６】図１０に示した第一の従来例では、キャパ
シタＣ３１による波形歪を補正するため、第１サンプリ
ング・ゲート１０１の入力信号が、抵抗Ｒ３６と、抵抗
Ｒ３５およびキャパシタＣ３５の並列回路とを介して、
バッファ・アンプ１０２の入力に印加される。抵抗Ｒ３
５とキャパシタＣ３５は、抵抗Ｒ３４とキャパシタＣ３
４との積に実質的に等しい時定数を有し、かつキャパシ
タＣ３５とＣ３４の交点にキャパシタＣ３１とメモリ・
キャパシタＣ３２とによる入力信号に対する減衰比と同
じ値を得るように設定される。また、抵抗Ｒ３６には同
じ減衰比で入力信号を減衰させる減衰器１０６が接続さ
れ、その出力は差動増幅器１０７によりバッファ・アン
プ１０２の出力に逆相加算される。

【０００７】図１１に示した第二の従来例では、第１サ
ンプリング・ゲート１０１の入力信号を等価ネットワー
ク１１０に入力し、第１サンプリング・ゲート１０１が
サンプル動作をしていない場合にキャパシタＣ３４の端
子間に得られる信号の波形と実質的に等しい信号波形を
得る。そして、キャパシタＣ３４に並列に接続されたス
イッチＳ３２と等価ネットワーク１１０の出力に接続さ
れたスイッチＳ３３とにより、第１サンプリング・ゲー
ト１０１がサンプル動作をするときにキャパシタＣ３４
に得られる信号および等価ネットワーク１１０の出力を
通過させ、第２サンプリング・ゲート１０５がサンプル
動作を終了した後にそれぞれを遮断する。そして、差動
増幅器１０７により、バッファ・アンプ１０２の出力と
等価ネットワーク１１０の出力との差信号を得る。

【０００８】等価ネットワーク１１０は、アンプ（また
は減衰器）１１１、キャパシタＣ４１、Ｃ４４および抵
抗Ｒ４３、Ｒ４４により構成され、被測定信号は、アン
プ１１１とその出力側に接続されたキャパシタＣ４１、
抵抗Ｒ４３の直接接続を介して、抵抗Ｒ４４およびキャ
パシタＣ４４の並列接続に印加される。

【０００９】この従来例はまた、サンプリングを指示す
るサンプリング・コマンドを入力するコマンド端子１１
２、このサンプリング・コマンドを受けて第１サンプリ
ング・ゲート１０１のスイッチＳ３１を短時間だけオン
にするサンプリングパルスを発生するサンプリング・パ
ルス発生器１１３、サンプリング・コマンドを受けて一
定の期間だけスイッチＳ３２、Ｓ３３をオフさせるワン
ショット・マルチバイブレータ１１４、第１サンプリン
グ・ゲート１０１と第２サンプリングゲート１０５との
サンプリング時間差を決定するための遅延回路１１５、
および第２サンプリング・ゲート１０５用のサンプリン
グ・パルス発生器１１６を備える。

【００１０】図１２に示した従来例では、図１１に示し
た従来例における等価ネットワーク１１０に加えて等価
サンプリング・ネットワーク１２０を備え、再現波形に
おける歪部分の波形を求めてキャパシタＣ３４の出力と
の差信号を得ることにより、源信号波形に忠実な再現波
形を得る。等価ネットワーク１１０および等価サンプリ
ング・ネットワーク１２０のそれぞれの出力は、差動増
幅器１０３により、キャパシタ３４に蓄えられた信号か
ら差し引かれる。

【００１１】等価サンプリング・ネットワーク１２０に
は、キャパシタＣ３２に瞬時に電荷を蓄えたときの電荷
量に比例した電荷を蓄積するためにキャパシタＣ５２を
備え、このキャパシタＣ３２に瞬時に電荷を与えたとき
に示す応答特性をキャパシタＣ５２が示すように入力信
号をキャパシタＣ５２に印加する減衰器１２１、抵抗Ｒ
５１、Ｒ５２およびキャパシタＣ５１からなる回路網を
備え、この回路網をキャパシタＣ５２に接続し、第１サ
ンプリング・ゲート１０１の動作後はその接続を切断す
るスイッチＳ５１を備え、このスイッチＳ５１が切断状
態にあるときに、キャパシタＣ３２、抵抗Ｒ３３、キャ
パシタＣ３４および抵抗Ｒ３４からなる回路の有する時
定数に等しい時定数をキャパシタＣ５２に与えて電荷を
取り出す抵抗Ｒ５３、この抵抗Ｒ５３を介して取り出さ
れた電荷を蓄積するキャパシタＣ５３、およびこのキャ
パシタＣ５３を放電させてリセットするリセット用の抵
抗Ｒ５４を備える。

【００１２】等価サンプリング・ネットワーク１２０の
出力にはスイッチＳ５２が接続され、キャパシタＣ５３
の端子間電圧をスイッチＳ５１が切断状態にあるときに
差動増幅器１０３に供給し、スイッチＳ５１が接続状態
にあるときにキャパシタＣ５３の端子を接地する。

【００１３】

【発明が解決しようとする課題】しかし、上記の三つの
従来例には、以下の点で問題がある。

【００１４】まず、第一の従来例（特開平４−４８２７
０号公報）では、バッファ・アンプ１０２の入力端子に
Ｒ０×Ｃ３１×Ｃ３２／（Ｃ３１＋Ｃ３２）の時定数で
立ち上がる高速ステップ状の信号が必要である。しか
し、この信号は抵抗Ｒ３６と抵抗Ｒ３５およびキャパシ
タＣ３５の並列回路とを通して抵抗Ｒ３４およびキャパ
シタＣ３４に印加されるので、その立ち上がり時定数は
（Ｒ０＋Ｒ３６）×Ｃ３５×Ｃ３４／（Ｃ３５＋Ｃ３
４）となる。一般に広帯域ゲートではＣ３１（０．１ｐ
Ｆ程度）≦Ｃ３２≒Ｃ３４（０．５〜１ｐＦ）、Ｒ０
（２５Ω程度）≪Ｒ３６（数百Ω程度）となるので、抵
抗Ｒ３６、キャパシタＣ３４およびキャパシタＣ３５に
よる時定数は１００〜２００ｐｓ、立ち上がり時間にし
て２００ｐｓ〜４００ｐｓ程度となり、１０ｐｓ以下の
立ち上がり時間をもつＳ／Ｈ回路では第一の従来例を利
用することはできない。

【００１５】第二の従来例（特開平４−１７４３６７号
公報）では、波形歪除去動作が不完全である。これにつ
いては、本発明実施例の説明において比較して説明す
る。

【００１６】第三の従来例（特開平５−９０９２４号公
報）は、原理的には波形歪を補正できるが、回路構成上
で以下の問題点がある。

【００１７】第一に、被測定信号が加えられる端子に補
正回路が２系統接続されるため、被測定信号に対する影
響が大きく、測定誤差の原因となる。

【００１８】第二に、補正回路の構成が本来のＳ／Ｈ回
路とは異なることである。第三の従来例では、サンプリ
ング動作に基づいて波形歪を除去する等価サンプリング
・ネットワーク１２０が、減衰器１２１、抵抗Ｒ５１、
Ｒ５２およびキャパシタＣ５１による実時間応答と、ス
イッチＳ５１、キャパシタ５２、抵抗５３、５４および
キャパシタ５２、５３による等価時間応答との合成され
た応答を出力する。この応答は、本来のＳ／Ｈ回路応答
からＳ／Ｈ回路のステップ応答分とブローバイ補正回路
（等価ネットワーク１１０）の応答とを引いた差分とな
る。この差分の応答を得るためには、本来のＳ／Ｈ回路
とは異なった回路構成をとらざるを得ず、異なるインピ
ーダンス、異なる時定数および有限の等価帯域の組み合
わせで精度の高い補正信号を得ることは困難である。ま
た、必然的に調整箇所が多くなる。この異なる回路構成
と調整箇所の多さは、超高速のＳ／Ｈ回路実現の基本テ
クノロジーであるＩＣ化技術には適していない。

【００１９】第三に、本来のＳ／Ｈ回路と補正回路とで
は素子定数および回路構成が異なるため、温度変化に対
して回路応答が異なり、低温あるいは高温環境では補正
機能が十分に機能せず、歪を生じる。

【００２０】第四に、メモリ・キャパシタＣ３２に蓄え
られた電荷を放電するための抵抗３４の値が大きいた
め、測定の繰り返し周期が長くなってしまう。メモリ・
キャパシタＣ３２に蓄えられた電荷は１回の測定期間中
に十分に無視できる程度しか放電されてはいけないた
め、放電用の抵抗Ｒ３４はある程度大きな値に定められ
る必要がある。しかし、サンプル間の干渉を防ぐために
は、次回の測定までにこの電荷が十分に放電されていな
ければならない。したがって測定の繰り返し周期は、メ
モリ・キャパシタＣ３２とバッファ抵抗Ｒ３３から定ま
る測定時間よりも数倍から数十倍以上長い時間となる。

【００２１】本発明は、このような課題を解決し、歪補
正回路用に特別な回路を設けることなく補正効果の高い
サンプリング・ゲート回路を提供することを目的とす
る。さらに本発明は、そのようなサンプリング・ゲート
回路を動作させるために必要な技術として、測定の繰り
返し周期が短いサンプリング・ゲート回路を提供するこ
とを目的とする。

【００２２】

【課題を解決するための手段】本発明のサンプリング・
ゲート回路は、入力された被測定信号電圧を保持するメ
モリ・キャパシタと、このメモリ・キャパシタへの被測
定信号の入力を断続するゲート回路と、メモリ・キャパ
シタに保持された電圧を測定する測定手段とを備えたサ
ンプリング・ゲート回路において、メモリ・キャパシタ
に並列に接続されたスイッチと、このスイッチを導通さ
せることによりメモリ・キャパシタに蓄えられた電荷を
放電させる手段とを備えたことを特徴とする。

【００２３】スイッチとメモリ・キャパシタとに別々の
素子を用いることもできるが、スイッチを電圧制御スイ
ッチ内の等価回路で表されるスイッチとし、メモリ・キ
ャパシタをその電圧制御スイッチの端子間容量で実現す
ることもできる。

【００２４】繰り返し入力される被測定信号のあらかじ
め定められた時間位置でスイッチを断続する第一の制御
手段と、ゲート回路が接続状態となりメモリ・キャパシ
タに被測定信号を入力して測定手段による測定を実行す
る信号測定モードと、ゲート回路が断状態のまま被測定
信号がメモリ・キャパシタにリークして測定手段による
測定を実行する補正値測定モードとの切り替えを制御
し、上述したあらかじめ定められた時間位置の近傍で一
度は信号測定モードを実行させ、また一度は補正値測定
モードを実行させる第二の制御手段と、スイッチを開放
にしてからあらかじめ定められた時間が経過した後に測
定手段を動作させる第三の制御手段とを備え、測定手段
は信号測定モードで得られた測定値から補正値測定モー
ドで得られた測定値を減算して波形歪を補正する手段を
含むことができる。

【００２５】また、これとは別に、ゲート回路およびス
イッチからなる回路を２系統備え、この２系統の回路の
双方のスイッチを繰り返し入力される被測定信号のあら
かじめ定められた時間位置で断続する第一の制御手段
と、一方のゲート回路をスイッチが開く時間位置の近傍
で接続状態となるように制御する第二の制御手段と、ス
イッチを開放にしてからあらかじめ定められた時間が経
過した後に測定手段を動作させる第三の制御手段とを備
え、測定手段は２系統の回路の出力を減算してその波形
歪を補正する手段を含んでもよい。

【００２６】

【作用】メモリ・キャパシタに並列にスイッチを設ける
ことにより、補正回路を本来のＳ／Ｈ回路と全く同じ回
路構成で実現できるので、種々の調整を不要とした高精
度の歪補正回路を実現できる。これはＳ／Ｈ回路をモノ
リシックＩＣで超広帯域化する際には極めて有用な特質
である。また、ひとつのサンプリング・ゲート回路の動
作モードを二通りに変えることでＳ／Ｈ回路と補正回路
とを時分割に実現し、補正用の特別な回路を必要とせず
に高い補正精度を実現できる。さらに、メモリキャパシ
タに蓄えられる電荷をスイッチの導通により急速に放電
させ、測定の繰り返し周期を短縮することができる。

【００２７】スイッチとメモリ・キャパシタとの並列接
続回路は、上述した第二の従来例（特開平４−１７４３
６７号公報）にも用いられている。しかし、そのスイッ
チは被測定信号電圧を保持するメモリ・キャパシタ（Ｃ
３２）に並列接続されるのではなく、そのキャパシタに
バッファ抵抗を介して接続された第２のメモリ・キャパ
シタ（Ｃ３４）すなわち測定系の入力容量に並列接続さ
れている。この場合、特開平４−１７４３６７号公報に
記載された効果は得られず、サンプリング・ゲートを構
成するスイッチの端子間容量とバッファ抵抗とによって
ほぼ決定される時定数の歪みが発生する。その時定数は
サンプリング時間に比べて長く、帯域の低下を引き起こ
す。このように、第二の従来例は構成の点でも作用効果
の点でも本発明とは異なる。

【００２８】

【実施例】図１は本発明第一実施例のサンプリング・ゲ
ート回路を示すブロック構成図である。

【００２９】この回路は、入力された被測定信号電圧を
保持するメモリ・キャパシタＣ２と、このメモリ・キャ
パシタＣ２への被測定信号の入力を断続するゲート回路
１０と、メモリ・キャパシタＣ２に保持された電圧を測
定する測定手段としてのバッファ抵抗Ｒ３、Ａ／Ｄ変換
器３０、ディジタル・メモリ４０および演算器５０とを
備える。

【００３０】被測定信号源は被測定信号電圧源Ｅ０と内
部インピーダンスＲ０とにより等価的に表され、これら
がサンプリング・ゲート回路の入力端子とグランドとの
間に直列に接続される。ゲート回路１０は電圧制御スイ
ッチにより構成され、その等価回路はスイッチＳ１と寄
生容量Ｃ１との並列回路に寄生抵抗Ｒ１を直列に接続し
た回路として表される。ゲート回路１０の出力端子とグ
ランドとの間にはメモリ・キャパシタＣ２を含む回路が
接続され、Ｓ／Ｈ回路が構成される。Ｓ／Ｈ回路の出力
はバッファ抵抗Ｒ３を介してＡ／Ｄ変換器３０に入力さ
れる。Ａ／Ｄ変換器３０の入力端子とグランドとの間に
は寄生入力容量Ｃ３が存在する。Ａ／Ｄ変換器３０はデ
ィジタル信号用のバスラインを介してディジタル・メモ
リ４０に接続され、ディジタル・メモリ４０は同じくデ
ィジタル信号用のバスラインを介して演算器５０に接続
される。

【００３１】ここで本実施例の特徴とするところは、メ
モリ・キャパシタＣ２に並列に接続されたスイッチＳ２
を備え、このスイッチＳ２を導通させることによりメモ
リ・キャパシタＣ２に蓄えられた電荷を放電させる手段
としてパルス発生回路６０を備えたことにある。また、
この実施例では、スイッチＳ２が電圧制御スイッチ２０
内の等価回路で表されるスイッチであり、メモリ・キャ
パシタＣ２はその電圧制御スイッチ２０の端子間容量で
実現される。この場合、電圧制御スイッチ２０の等価回
路は、スイッチＳ２と端子間容量との並列回路に寄生抵
抗Ｒ２を直列に接続した回路として表され、その端子間
容量がメモリ・キャパシタＣ２として動作する。電圧制
御スイッチ２０に別個のキャパシタを並列に接続し、メ
モリ・キャパシタの容量を調節することもできる。

【００３２】本実施例はさらに、繰り返し入力される被
測定信号のあらかじめ定められた時間位置で電圧制御ス
イッチ２０（スイッチＳ２）を断続する第一の制御手段
としてパルス発生回路６０を備え、ゲート回路１０（ス
イッチＳ１）が接続状態となりメモリ・キャパシタＣ２
に被測定信号を入力して測定を実行する信号測定モー
ド、すなわちゲート回路１０およびメモリ・キャパシタ
Ｃ２をＳ／Ｈ回路として動作させるモードと、ゲート回
路１０が断状態のまま被測定信号がメモリ・キャパシタ
Ｃ２にリークする状態で測定を実行する補正値測定モー
ドとの切り替えを制御し、上述したあらかじめ定められ
た時間位置の近傍で一度は信号測定モードを実行させ、
また一度は補正値測定モードを実行させる第二の制御手
段としてインパルス発生回路７０およびカウンタ８０を
備え、スイッチＳ２を開放にしてからあらかじめ定めら
れた時間が経過した後に測定手段を動作させる第三の制
御手段として遅延回路９０を備え、演算器５０には、信
号測定モードで得られた測定値から補正値測定モードで
得られた測定値を減算して波形歪を補正するプログラム
手段を含む。

【００３３】パルス発生回路６０は繰り返し被測定信号
波形の同じポイントで２度エッジを発生し、スイッチＳ
２を制御する。インパルス発生回路７０はパルス発生回
路６０の出力のダウンエッジまたはアップエッジの一方
でパルスを発生する。カウンタ８０はインパルス発生回
路７０からの二つのパルス入力に対して一つのパルスを
発生し、電圧制御スイッチ２０（スイッチＳ２）の断続
２動作に対してゲート回路１０（スイッチＳ１）を１度
の割合で、上述した時間位置の近傍で接続状態となるよ
うに制御する。遅延回路９０はインパルス発生回路７０
の出力を遅延させ、Ａ／Ｄ変換器３０にトリガ信号を出
力する。

【００３４】図２は電圧制御スイッチ２０の構成例を示
す。この例はダイオードブリッジを用いた回路であり、
（ａ）が実際の回路、（ｂ）が等価回路を示す。この二
つの回路において、端子Ａ〜Ｄは互いに対応している。
このような回路構成は従来からゲート回路に用いられて
おり、本実施例のゲート回路１０にも同様の回路を用い
ることができる。

【００３５】次に、本実施例の動作について、図３ない
し図５を参照して説明する。図３は被測定信号に対する
パルス発生回路６０のパルス発生タイミング、図４は各
部の動作、図５は各動作状態（フェーズ）における等価
回路を示す。図４において、（ａ）はパルス発生回路６
０の出力電圧、（ｂ）はインパルス発生回路７０の出力
電圧、（ｃ）はカウンタ８０の出力電圧、（ｄ）は遅延
回路９０の出力電圧、（ｅ）は動作状態の変化（フェー
ズ１〜８）、（ｆ）は被測定信号としてステップ状の電
圧Ｅを仮定した場合の立ち上がりのタイミングを示す。
図３、図４において横軸は時間を表す。

【００３６】ここで、最初に信号測定モードで動作さ
せ、次に補正値測定モードで動作させる場合を例に説明
する。スイッチＳ１、Ｓ２は電圧が正のときにオンとな
るものとする。また、パルス発生回路６０は被測定信号
電圧源Ｅ０の発生する繰り返し波形の同じポイントでエ
ッジをもつパルスを２度発生した後、繰り返し波形の順
次異なったポイントでパルスを発生するものとする。さ
らに、インパルス発生回路７０はパルス発生回路６０の
出力のダウンエッジで正のパルスを発生するものとす
る。

【００３７】図４に示すように、信号測定モードおよび
補正値測定モードはいずれも、パルス発生回路６０の出
力電圧が高レベルから低レベルとなるとき（厳密にはそ
の近傍）に開始される。信号測定モードが開始される時
刻をｔ＝ｔ₀ 、ある測定点に対する信号測定モード開始
時刻と補正値測定モード開始時刻との時間差（サンプリ
ング周期）をＴ₀ 、インパルス発生回路７０とカウンタ
８０とによる遅延時間をＴ₁ 、カウンタ８０の出力パル
スの時間幅をＴ₂ とし、インパルス発生回路７０および
遅延回路９０による遅延時間からＴ₁ およびＴ₂ を差し
引いた時間をＴ₃ とする。時間差Ｔ₀ は被測定信号の周
期の整数倍に設定される。Ｔ₁ はスイッチＳ２が動作を
開始する時刻とスイッチＳ１が動作を開始する時刻との
時間差、Ｔ₂ はサンプリング時間、Ｔ₃ はサンプリング
が終了してからＡ／Ｄ変換を開始するための時間であ
る。Ｔ₃ はゲート回路１０が動作し被測定信号電圧源Ｅ
０から電圧制御スイッチ２０のメモリ・キャパシタＣ２
に電荷が流れ込んでから回路全体が定常状態になるまで
の時間に設定され、パルス発生回路６０のハイレベル発
生期間は電圧制御スイッチ２０のスイッチＳ２が閉じて
から回路全体が定常状態になるまでの時間以上に設定さ
れる。

【００３８】信号測定モード時、あるいは補正値測定モ
ード時の等価回路は、パルス発生回路６０、カウンタ８
０および遅延回路９０の出力状態により、 フェーズ１：ｔ＜ｔ₀ フェーズ２：ｔ₀ ≦ｔ＜ｔ₀ ＋Ｔ₁ フェーズ３：ｔ₀ ＋Ｔ₁ ≦ｔ＜ｔ₀ ＋Ｔ₁ ＋Ｔ₂ フェーズ４：ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ≦ｔ＜ｔ₀ ＋Ｔ₁ ＋Ｔ₂
＋Ｔ₃ フェーズ５：ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃ ≦ｔ フェーズ６：ｔ＜ｔ₀ ＋Ｔ₀ フェーズ７：ｔ₀ ＋Ｔ₀ ≦ｔ＜ｔ₀ ＋Ｔ₀ ＋Ｔ₁ ＋Ｔ₂
＋Ｔ₃ フェーズ８：ｔ₀ ＋Ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃ ≦ｔ に分類される。フェーズ６、７、８の等価回路は、図５
に示すように、フェーズ１、４、５の等価回路とそれぞ
れ等しい。

【００３９】ここで、時刻ｔ＝０にステップ状の電圧Ｅ
を入力したときの応答を考える。この電圧Ｅが維持され
る時間は各モードの測定に要する時間より十分に長く、
その後に一旦零に戻り、ｔ＝Ｔ₀ に再び電圧Ｅになるも
のとする。なお、任意の波形はステップ信号のコンボル
ーションで表記できるので、この仮定の下に行う今後の
説明は任意の波形に対しても有効である。

【００４０】このとき、図４（ｆ）に示したように、電
圧Ｅが入力される時刻ｔ＝０がフェーズ１〜５のいずれ
のときかで、場合分けが生じる。この５通りの場合のＡ
／Ｄ変換器３０の出力について図５を参照して説明す
る。なお、回路に電源が供給された直後には寄生容量Ｃ
１、メモリ・キャパシタＣ２および寄生入力容量Ｃ３に
初期電荷が残るが、サンプリングが繰り返されるとこの
電荷は放電されるので、初期電荷は零とする。バッファ
抵抗Ｒ３の抵抗値が十分に大きいとすると、遅延時間Ｔ
₁ およびサンプリング時間Ｔ₂ の間にこのバッファ抵抗
Ｒ３を通過する電荷は、メモリ・キャパシタＣ２に蓄え
られる電荷に比較して十分に小さく、無視することがで
きる。以下の説明では、内部インピーダンスＲ０、ゲー
ト回路１０の寄生抵抗Ｒ１、および電圧制御スイッチ２
０の寄生抵抗Ｒ２のそれぞれの抵抗値をＲ₀ 、Ｒ₁ 、Ｒ
₂ とし、ゲート回路１０および電圧制御スイッチ２０の
それぞれの寄生容量および端子間容量の値をＣ₁ 、Ｃ₂
とし、さらに、 Ｒ≡Ｒ₀ ＋Ｒ₁ ＋Ｒ₂ Ｃ≡Ｃ₁ Ｃ₂ ／（Ｃ₁ ＋Ｃ₂ ） と定義する。

【００４１】（１）フェーズ５で電圧が立ち上がった場
合、すなわちｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃≦ｔ＝０ 時刻ｔ＝ｔ₀ からｔ＝ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃ に至るま
で入力が零なので、Ａ／Ｄ変換後の値は当然に零であ
る。補正値測定モードの場合はフェーズ８で電圧が立ち
上がるので、その動作開始の時刻ｔ＝ｔ₀ ＋Ｔ₀ からｔ
＝ｔ₀ ＋Ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃ に至るまで入力が零で
あり、Ａ／Ｄ変換後の値は零である。したがって、 〔信号測定モードでの測定値〕−〔補正値測定モードで
の測定値〕＝０ となる。

【００４２】（２）フェーズ４で電圧が立ち上がった場
合、すなわちｔ₀ ＋Ｔ₁ ＋Ｔ₂ ≦ｔ＝０＜ｔ₀ ＋Ｔ₁ ＋
Ｔ₂ ＋Ｔ₃ Ａ／Ｄ変換器３０は、時刻ｔ＝ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃
のとき、寄生入力容量Ｃ３の両端が示す電圧値をディジ
タル変換して出力する。また、補正値測定モードでは、
フェーズ７のときに電圧Ｅが入力され、Ａ／Ｄ変換器３
０は時刻ｔ＝ｔ₀ ＋Ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃ のときの寄
生入力容量Ｃ３の両端が示す電圧値を出力する。いずれ
の場合も、初期電荷が零であり、電圧Ｅが入力されてか
らＡ／Ｄ変換を行うまでの時間も等しいので、同じ値を
出力する。したがって、 〔信号測定モードでの測定値〕−〔補正値測定モードで
の測定値〕＝０ となる。

【００４３】（３）フェーズ３で電圧が立ち上がった場
合、すなわちｔ₀ ＋Ｔ₁ ≦ｔ＝０＜ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ｔ＝ｔ₀ ＋Ｔ₁ ＋Ｔ₂ のときのメモリ・キャパシタＣ２
の電圧は次のようになる。

【００４４】

【数１】 時刻ｔ＝ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃ には定常状態になるの
で、寄生入力容量Ｃ３の電圧（＝Ａ／Ｄ変換出力）は次
のようになる。

【００４５】

【数２】 一方、補正値測定モードのときには、初期電荷が零での
定常状態であるから、寄生入力容量Ｃ３の電圧は次のよ
うになる。

【００４６】

【数３】 したがって、信号測定モードと補正値測定モードとの測
定値の差は次のようになる。

【００４７】

【数４】

【００４８】（４）フェーズ２で電圧が立ち上がった場
合、すなわちｔ₀ ≦ｔ＝０＜ｔ₀ ＋Ｔ₁ ｔ＝ｔ₀ ＋Ｔ₁ のときのメモリ・キャパシタＣ２の電圧
は次のようになる。

【００４９】

【数５】 しかし、ゲート回路１０が導通するＴ₂ の時間内に、寄
生容量Ｃ１に蓄えられた電荷が放電される。この結果、
ゲート回路１０が再びオフとなるｔ＝ｔ₀ ＋Ｔ₁＋Ｔ₂
のときのメモリ・キャパシタＣ２の電圧は、次のように
なる。

【００５０】

【数６】 ｔ＝ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃ になると回路は定常状態に
達し、寄生入力容量Ｃ３の電圧は、次式で表される。

【００５１】

【数７】 補正値測定モードのときには（３）の場合と同様であ
り、寄生入力容量Ｃ３の電圧は次のようになる。

【００５２】

【数８】 したがって、信号測定モードと補正値測定モードとの測
定値の差は次のようになる。

【００５３】

【数９】

【００５４】（５）フェーズ１で電圧が立ち上がった場
合、すなわちｔ＝０＜ｔ₀ この場合には信号測定モードが開始されるｔ＝ｔ₀ まで
フェーズ１（図５（ａ））の状態で電圧Ｅが印加され
る。この結果、ｔ＝ｔ₀ のときの寄生容量Ｃ１の両端の
電圧は次式となる。

【００５５】

【数１０】 ｔ＝ｔ₀ でフェーズ２の状態となり、このフェーズが終
了するｔ＝ｔ₀ ＋Ｔ₁ のときのメモリ・キャパシタＣ２
の両端の電圧は次のようになる。

【００５６】

【数１１】 さらに、ｔ＝ｔ₀ ＋Ｔ₁ からフェーズ３の状態となり、
このフェーズが終了するｔ＝ｔ₀ ＋Ｔ₁ ＋Ｔ₂ のときの
メモリ・キャパシタＣ２の両端の電圧は、次のようにな
る。

【００５７】

【数１２】 このＴ₂ 期間内に、（４）の場合と同様に寄生容量Ｃ１
に蓄えれらた電荷が放電される。

【００５８】ｔ＝ｔ₀ ＋Ｔ₁ ＋Ｔ₂ でフェーズ４とな
り、ｔ＝ｔ₀ ＋Ｔ₁ ＋Ｔ₂ ＋Ｔ₃ で回路は定常状態に達
する。このときの寄生入力容量Ｃ３の両端の電圧は次式
となる。

【００５９】

【数１３】 一方、補正値測定モードはｔ＝ｔ₀ ＋Ｔ₀ から開始され
るが、それ以前のＴ₀≦ｔ＜ｔ₀ ＋Ｔ₀ 間はフェーズ５
の状態で電圧Ｅが印加されている。このため、ｔ＝ｔ₀
＋Ｔ₀ のときの寄生容量Ｃ１の両端の電圧は次式で表さ
れる。

【００６０】

【数１４】 ｔ＝ｔ₀ ＋Ｔ₀ で補正値測定モードに入り、フェーズ６
の状態となるので、定常状態に達するｔ＝ｔ₀ ＋Ｔ₀ ＋
Ｔ₁ ＋Ｔ₂ ＋Ｔ₃ のときの寄生入力容量Ｃ３の両端の電
圧は、次のようになる。

【００６１】

【数１５】 したがって、信号測定モードと補正値測定モードとの測
定値の差は次のようになる。

【００６２】

【数１６】 以上、図４および図５を参照して、図１に示した実施例
の動作を（１）〜（５）の場合に分けて解析した。この
結果をまとめると、 （１）、（２）の場合は差が零であり、入力信号を
正確に再現している。 （３）、（４）の場合には、ステップの立ち上がり
が鈍り、周波数帯域が狭くなっている。しかし、（３）
はサンプリング時のパルス時間幅（Ｔ₂ ）がある有限の
値をもつために起きる現象であり、本発明で改善しよう
とする歪ではない。また、（４）は信号測定モードに入
ってからサンプリングパルスがゲート回路１０に入力す
るまでの期間であり、Ｔ₁ は極めて小さい値に設定する
ことができる。このとき、数式９の右辺最終項はほぼ零
となるので、等価帯域を狭めるのはパルス幅Ｔ₂ だけと
なる。 （５）の場合は、ｔが大きくなるにつれ、ＲＣ₁ の
比較的短い時定数で次の値に収束する。

【００６３】

【数１７】 ここで、Ｋは次の式で表される補正係数である。

【００６４】

【数１８】 すなわち、信号測定モードで動作したときのＡ／Ｄ変換
器３０の出力値と補正値測定モードで動作したときのＡ
／Ｄ変換器３０の出力値との差を補正係数Ｋで割ること
により、入力信号の振幅値が得られる。

【００６５】比較のため、図１１に示した第二の従来例
について同様の解析を行った。ここでは、上述の解析と
対応するように、キャパシタＣ３１、メモリ・キャパシ
タＣ３２およびキャパシタＣ３４のそれぞれの容量をＣ
₁ 、Ｃ₂ およびＣ₃ とし、被測定信号源の内部インピー
ダンスＲ０と抵抗Ｒ３１との抵抗値の和をＲ、バッファ
抵抗Ｒ３３の抵抗値をＲ₃ とした。この結果、（１）か
ら（４）のそれぞれの場合について図１に示した実施例
と同じ出力が得られたが、（５）の場合には次の式とな
った。

【００６６】

【数１９】 この式の右辺第３項にはｅの−ｔ₀ ／（Ｃ₁ ＋Ｃ₂ ）Ｒ
₃ 乗の項が含まれており、大きな時定数（Ｃ₁ ＋Ｃ₂ ）
Ｒ₃ で波形が上昇していくことを示している。これは第
二の従来例について開示している特開平４−１７４３６
７号公報の記載と異なっている。

【００６７】図１１に示した符号を用いて特開平４−１
７４３６７号公報の記載を説明すると、ステップ入力が
印加された後にゲートスイッチが動作するフェーズにお
いて、歪補正用信号（差動増幅器１０７の反転入力）の
振幅は、サンプリングされた信号波形（差動増幅器１０
７の非反転入力）の振幅のＣ₁ ／（Ｃ₁ ＋Ｃ₂ ）倍とし
ている。ただし、Ｃ₁ 、Ｃ₂ はそれぞれキャパシタＣ３
１、メモリ・キャパシタＣ３２の容量である。しかし、
信号波形の振幅は入力ステップの立ち上がり時刻とサン
プリング動作が行われる時刻との時間差に依存しない
が、歪補正用信号の振幅は時間差が大きくなるにつれて
減少する。前者はスイッチＳ３１がトラックホールドモ
ードで動作するから自明であり、後者はキャパシタＣ４
１がステップ入力によりチャージされるためである。こ
の結果、第二の従来例ではＣ₁ ／（Ｃ₁ ＋Ｃ₂ ）倍の関
係を維持することができず、チャージ時定数Ｃ４１×Ｒ
４３＝ｋ（Ｃ₁ ＋Ｃ₂ ）×Ｒ₃ ／ｋ＝（Ｃ₁ ＋Ｃ₂ ）×
Ｒ₃ の歪が発生してしまう。Ｃ４１はキャパシタタＣ４
１の容量、Ｒ₃ 、Ｒ４３はそれぞれバッファ抵抗Ｒ３
３、抵抗Ｒ４３の抵抗値を表す。

【００６８】図６は帯域数十ＧＨｚ程度を実現する素子
パラメータを用いて計算したステップ応答を示し、図７
はその遷移部を拡大して示す。実線は本発明実施例によ
るものであり、破線は上述した第二の従来例によるもの
である。この例では、Ｒ₀ ＝２５Ω、Ｒ₁ ＝４Ω、Ｒ₂
＝４Ω、Ｒ₃ ＝１ｋΩ、Ｃ₁ ＝３０ｆＦ、Ｃ₂ ＝５５ｆ
Ｆ、Ｃ₃ ＝１ｐＦ、Ｔ₁ ＝１ｐｓ、Ｔ₂ ＝４．４ｐｓ、
Ｔ₃ ＝５ｎｓとした。図６および図７の横軸は時間であ
り、縦軸は規格化された出力（出力値をＫで割った値）
である。

【００６９】この例では、Ｒ₀ ＋Ｒ₁ ＋Ｒ₂ ＝２５＋４
＋４＝３３Ω、Ｒ₃ ＝１ｋΩであるから、ｔ＝０以降の
時定数が３３／１０００＝０．０３３倍に減少する。こ
れはサンプリング周期Ｔ₂ より小さな値であり、波形歪
としては認識されないレベルである。このように、本願
発明では、時刻ｔ＞０以後の波形が大幅に改善される。

【００７０】また、サンプルされメモリ・キャパシタＣ
２に蓄えられた信号が測定手段に伝わる時定数は（Ｃ₁
＋Ｃ₂ ）×Ｒ₃ ＝（５５ｆ＋３０ｆ）×１Ｋ≒０．１ｎ
ｓ、寄生入力容量Ｃ３に蓄えられた信号を放電する時定
数はＣ₃ ×Ｒ₃ ＝１ｐ×１ｋ＝１ｎとなるので、１０ｎ
ｓ以下毎にサンプル動作を行わせることができる。

【００７１】比較のため第三の従来例について説明する
と、その構成では信号対雑音比の悪化を防ぐため抵抗Ｒ
３４をバッファ抵抗Ｒ３３の十倍以上の値に設定せざる
を得ず、メモリ・キャパシタＣ３２、キャパシタＣ３４
に蓄えられた電荷の放電定数は１０ｎｓを越えることに
なる。この結果、第三の従来例では、サンプリング周期
が１００ｎｓ以上となり、高速サンプルを実現すること
は困難である。

【００７２】図８は本発明第二実施例のサンプリング・
ゲート回路を示すブロック構成図である。この実施例
は、Ａ／Ｄ変換器３０の入力とグランドとの間にさらに
電圧制御スイッチ２０′を設け、電圧制御スイッチ２０
と同じタイミングで動作させることが第一実施例と異な
る。この電圧制御スイッチ２０′により、寄生入力容量
Ｃ３に蓄えられた信号を急速に放電することができる。
このような電圧制御スイッチ２０′を挿入しても上述し
た解析には影響を与えることはない。スイッチがバッフ
ァ抵抗Ｒ３の出力側に接続される点は第二の従来例と類
似しているが、その目的および作用は明らかに異なる。

【００７３】図９は本発明第三実施例のサンプリング・
ゲート回路を示すブロック構成図である。この実施例
は、Ｓ／Ｈ回路を２系統備え、その一方を信号測定モー
ド、他方を補正値測定モードでそれぞれ動作させ、その
出力を減算するように構成されている。また、Ｓ／Ｈ回
路に対応して測定手段の入力部分も２系統設けられてい
る。すなわち、一方の系統にはゲート回路１０−１、電
圧制御スイッチ２０−１、バッファ抵抗Ｒ１３、入力容
量Ｃ１３およびＡ／Ｄ変換器３０−１を備え、他方の系
統にはゲート回路１０−２、電圧制御スイッチ２０−
２、バッファ抵抗Ｒ２３、入力容量Ｃ２３およびＡ／Ｄ
変換器３０−２を備え、この２系統の回路の双方の電圧
制御スイッチ２０−１、２０−２を繰り返し入力される
被測定信号のあらかじめ定められた時間位置で断続する
第一の制御手段としてパルス発生回路６０を備え、一方
のゲート回路１０−１を電圧制御スイッチ２０−１、２
０−２が開く時間位置の近傍で接続状態となるように制
御する第二の制御手段としてインパルス発生回路７０を
備え、電圧制御スイッチ２０−１、２０−２を開放にし
てからあらかじめ定められた時間が経過した後にＡ／Ｄ
変換器３０−１、３０−２を動作させる第三の制御手段
として遅延回路９０を備え、演算部５０は２系統の回路
の出力を減算してその波形歪を補正することができる。
このような構成により、信号測定モードの出力と補正値
測定モードの出力とが同時に得られる。

【００７４】ここではＡ／Ｄ変換器を二つ用いた例を示
したが、Ａ／Ｄ変換器の前段に差動増幅器を配置し、比
較的高価なＡ／Ｄ変換器の数を削減することもできる。

【００７５】

【発明の効果】以上説明したように、本発明のサンプリ
ング・ゲート回路は、メモリ・キャパシタと並列に電荷
放電用のスイッチを設けることにより、ゲート回路のス
イッチに存在する端子間容量およびサンプルされた信号
を測定する測定系に存在する寄生容量の双方に起因して
発生する歪の時定数を小さくするとともに、サンプルし
た信号を急速に放電できる。この結果、高速サンプルレ
ートと広帯域性、さらに低歪特性を併せもつＳ／Ｈ回路
を実現できる。

【００７６】また、Ｓ／Ｈ回路を補正回路として動作さ
せることが可能となるので、被測定信号が入力される端
子には一つのＳ／Ｈ回路を接続するだけで、補正回路の
並列接続は不要とすることが可能である。このとき、被
測定信号に対するＳ／Ｈ回路接続の影響は最小限とな
り、測定器として好ましい結果を得ることができる。

【００７７】また、ゲート回路やメモリ・キャパシタを
構成する電圧制御スイッチがダイオード・ブリッジで容
易に実現できるので、ＩＣ化に有利である。

【図面の簡単な説明】

【図１】本発明第一実施例のサンプリング・ゲート回路
を示すブロック構成図。

【図２】電圧制御スイッチの構成例を示す図。

【図３】パルス発生回路によるパルス発生のタイミング
を示す図。

【図４】実施例回路の各部の信号波形、動作状態の変化
および被測定ステップ信号のタイミング例を示す図。

【図５】各動作状態の等価回路を示す図。

【図６】計算により求めたステップ応答例を示す図。

【図７】図６における遷移部を拡大して示す図。

【図８】本発明第二実施例のサンプリング・ゲート回路
を示すブロック構成図。

【図９】本発明第三実施例のサンプリング・ゲート回路
を示すブロック構成図。

【図１０】第一の従来例を示すブロック構成図。

【図１１】第三の従来例を示すブロック構成図。

【図１２】第三の従来例を示すブロック構成図。

【符号の説明】

１０ ゲート回路 ２０ 電圧制御スイッチ ３０ Ａ／Ｄ変換器 ４０ ディジタルメモリ ５０ 演算器 ６０ パルス発生回路 ７０ インパルス発生回路 ８０ カウンタ ９０ 遅延回路 Ｃ１ 寄生容量 Ｃ２ メモリ・キャパシタ Ｃ３ 寄生入力容量 Ｒ１ 寄生抵抗 Ｒ２ 寄生抵抗 Ｒ３ バッファ抵抗 Ｓ１、Ｓ２ スイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力された被測定信号電圧を保持するメ
   モリ・キャパシタ（Ｃ２）と、 このメモリ・キャパシタへの被測定信号の入力を断続す
   るゲート回路（１０）と、 前記メモリ・キャパシタに保持された電圧を測定する測
   定手段（Ｒ３、３０、４０、５０）とを備えたサンプリ
   ング・ゲート回路において、 前記メモリ・キャパシタに並列に接続されたスイッチ
   （Ｓ２）と、 このスイッチを導通させることにより前記メモリ・キャ
   パシタに蓄えられた電荷を放電させる手段（６０）とを
   備えたことを特徴とするサンプリング・ゲート回路。
2. 【請求項２】 前記スイッチ（Ｓ２）は電圧制御スイッ
   チ（２０）内の等価回路で表されるスイッチであり、前
   記メモリ・キャパシタ（Ｃ２）はその電圧制御スイッチ
   （２０）の端子間容量で実現された請求項１記載のサン
   プリング・ゲート回路。
3. 【請求項３】 繰り返し入力される被測定信号のあらか
   じめ定められた時間位置で前記スイッチを断続する第一
   の制御手段（６０）と、 前記ゲート回路が接続状態となり前記メモリ・キャパシ
   タに被測定信号を入力して前記測定手段による測定を実
   行する信号測定モードと、前記ゲート回路が断状態のま
   ま被測定信号が前記メモリ・キャパシタにリークして前
   記測定手段による測定を実行する補正値測定モードとの
   切り替えを制御し、前記時間位置の近傍で一度は前記信
   号測定モードを実行させ、また一度は前記補正値測定モ
   ードを実行させる第二の制御手段（７０、８０）と、 前記スイッチを開放にしてからあらかじめ定められた時
   間が経過した後に前記測定手段を動作させる第三の制御
   手段（９０）とを備え、 前記測定手段は前記信号測定モードで得られた測定値か
   ら前記補正値測定モードで得られた測定値を減算して波
   形歪を補正する手段を含む請求項１または２記載のサン
   プリング・ゲート回路。
4. 【請求項４】 ゲート回路およびスイッチからなる回路
   を２系統備え、 この２系統の回路の双方のスイッチを繰り返し入力され
   る被測定信号のあらかじめ定められた時間位置で断続す
   る第一の制御手段（６０）と、 一方のゲート回路を前記スイッチが開く時間位置の近傍
   で接続状態となるように制御する第二の制御手段（７
   ０）と、 前記スイッチを開放にしてからあらかじめ定められた時
   間が経過した後に前記測定手段を動作させる第三の制御
   手段（９０）とを備え、 前記測定手段は前記２系統の回路の出力を減算してその
   波形歪を補正する手段を含む請求項１または２記載のサ
   ンプリング・ゲート回路。