JPH0855095A - 二重系情報処理システム - Google Patents

Abstract

(57)【要約】 【目的】二重系計算機システムにおける再同期のための
行うメモリコピーの、高速化を図るとともに、システム
の信頼性を向上する手段を提供する。 【構成】メモリコピーのために、複数のデータ転送装置
を備えたシステム構成にする。そして、データ転送経路
に障害が発生してない場合には、メモリコピー動作にお
ける、データ転送を、各データ転送装置に分担させて行
う。また、データ転送装置に障害が発生した場合には、
残りの正常なデータ転送装置を使用して、データ転送を
行う構成にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】同期運転する２つの計算機系を備
え、片系に障害が発生しても、他系がシステム機能を維
持すべく運転し、さらに、前記片系の回復後、両系を再
同期して二重化運転する耐障害性計算機システムに関
し、特に、両系を再同期する際に必要な動作である、メ
モリコピーの、性能および耐障害性を向上する技術に関
する。

【０００２】

【従来の技術】従来の二重系情報処理システム、特に、
計算機システムにおける、再同期時のメモリコピーの方
法としては、例えば、特開平３−１８２９５８号公報に
記載開示されており、これについて説明する。

【０００３】システムは、２つの計算機系を有して構成
されている。いずれの計算機系も、ＣＰＵ、ＭＣ（メモ
リ制御装置）、ＣＬ（クロスリンク制御装置）、Ｉ／Ｏ
（入出力装置）、および、メモリを、少なくとも有して
構成される。そして、それぞれの系において、ＣＰＵ、
ＭＣ、およびＣＬ（これらを接続するバスも含む）は、
２重化されている。

【０００４】すなわち、１つの系内のデータ転送経路
（例えば、メモリ、ＭＣ、およびＣＬ間のデータ転送の
経路）を二重化している。また、両系における、２つの
ＣＬの各々を互いに接続し、一方の系のメモリの内容
を、他方の系のメモリに伝送するための、系間のデータ
転送経路を二重化して、データコピーの信頼性を高めて
いる。

【０００５】なお、前記系間のデータ転送経路は、メモ
リコピー（一方の系が備えるメモリの内容を、他方の系
が備えるメモリに転送すること）や、他系のＩ／Ｏ装置
からのアクセスの際に使用される。

【０００６】かかる従来技術においては、一方の系か
ら、他方の系に対し、メモリコピーを行う場合、例え
ば、一方の系が備えるメモリから読みだされたデータ
は、前記一方の系が備える２つのＭＣに、各々接続され
ているＣＬを通り、他方の系へと転送される。

【０００７】ここで、前記２つのＭＣは、系内で同期し
て同じ動作を行っているので、メモリコピーの際には、
２つのＣＬを介して、全く同じデータが、他系に転送さ
れることになる。

【０００８】すなわち、前述の、二重化された系間のデ
ータ転送経路を使用して、全く同一の動作を行っている
ことになる。

【０００９】なお、メモリコピー先のメモリを備える系
における、２つのＣＬは、受け取ったデータを、それぞ
れが接続されているＭＣを介して、自系内のメモリに書
き込む処理を行い、メモリコピーを完了する。

【００１０】

【発明が解決しようとする課題】ところで、メモリコピ
ーは、正常系の主たる動作（例えば、オンライントラン
ザクション処理等の動作）を停止させずに行われる、い
わゆるバックグラウンドで行われる処理である。しかし
ながら、メモリコピー動作中は、メモリを有して構成さ
れる記憶装置の内容を読み出す処理を行う必要があるた
め、正常系の主たる動作の処理性能を、少なからず低下
させてしまうことになる。

【００１１】また、障害が発生した系において、障害発
生要素を交換しても、再同期完了前は、いわゆる片系運
転の状態となり、かかる片系運転中に別な障害が発生す
ると、システム自体がダウンしてしまう、最悪の状態を
招くことにもなる。

【００１２】したがって、可能な限り迅速に、再同期を
完了させないと、システムの信頼性が低下するため、メ
モリコピーも可能な限り迅速に行われることが要求され
る。

【００１３】また、メモリコピーを行うための、データ
の転送経路に障害が発生し、メモリコピー自体が実行不
可能となれば、再同期は行えなくなり、システムを一度
ダウンさせないと、再び、二重系での同期運転ができな
くなるため、メモリコピーを行うための、データの転送
経路は、二重化する等の対策を施し、高信頼化を図るこ
とが必須である。

【００１４】しかしながら、前記従来技術においては、
メモリコピー時の耐障害性向上を図るため、両系間の、
データの転送経路を二重化していたものの、二重化され
た、各々のデータ転送経路を使用して行われる動作は、
全く同一であるため、メモリコピー時の、データ転送の
スループットは、２本のデータ転送経路を使用している
にもかかわらず、１本のデータ転送経路を使用している
場合と同一であった。このため、メモリコピーの実行速
度の向上が考慮されたシステムとはなっていなかった。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、以下の手段が考えられる。

【００１６】すなわち、正常時には同期して動作する２
つの計算機系であって、各計算機系は、中央処理装置、
記憶装置、Ｉ／Ｏ装置、他系の記憶装置へデータを転送
するためのデータ転送装置を少なくとも備え、片系の障
害発生時には、他方が独立して動作し、予め定められて
いるシステムとして処理を継続することが可能な二重系
計算機システムであって、いずれの計算機系も、データ
転送装置を複数個備え、各データ転送装置は、両系間で
１対ごとにデータバスで接続された構成とする。

【００１７】そして、いずれかの中央処理装置が、いず
れかの系内に障害が発生したと判断したとき、障害が発
生した系（非正常系）の動作と正常系の動作とを再同期
するために、正常系の記憶装置の記憶データを、非正常
系の記憶装置内に転送するデータコピーを行う際、前記
記憶データをブロック化し、ブロック化された記憶デー
タを、いずれかのデータ転送装置に割当て、データコピ
ーを行う手段である。

【００１８】また、前記中央処理装置が、データ転送装
置の障害の発生を判断した結果、障害のあるデータ転送
装置が存在する場合には、前記ブロック化された記憶デ
ータを障害の発生していない、いずれかのデータ転送装
置に割当て、データコピーを行う手段も好ましい。

【００１９】なお、前記記憶データのブロック化は、予
め定められた、記憶装置内のアドレス範囲ごとに行わ
れ、前記アドレス範囲と、該アドレス範囲に存在するブ
ロック化されたデータが割り当てられるデータ転送装置
が一意に対応ずけられている手段も好ましい。

【００２０】

【作用】メモリコピーのために、複数のデータ転送経路
を備えたシステムを考える。

【００２１】そして、データ転送経路に障害が発生して
ない場合は、メモリコピー動作における、データ転送
を、各データ転送経路に分担させて行う。すなわち、４
本のデータ転送経路が、設けられている場合、メモリコ
ピー時の、データ転送のスループットは、１本のデータ
転送経路を使用している場合の４倍となる。

【００２２】また、データ転送経路に障害が発生した場
合には、残りの正常なデータ転送経路を使用して、デー
タ転送を行えばよい。このような構成によって、メモリ
コピーに必要な時間を短縮でき、これは即ち、再同期が
完了するまでに、片系運転の時間を短縮でき、システム
の信頼性が向上するとともに、メモリコピーに必要な処
理によって、正常系の処理性能を低下することを、極力
防ぐことも可能となる。

【００２３】また、メモリコピー時のデータ転送経路の
割り当てを設定できるようにすれば、データ転送経路の
障害に対して、柔軟に対処でき、メモリコピーが不可能
なために、システムがダウンする確率を低減できる。

【００２４】例えば、２本のデータ転送経路を備える場
合には、メモリコピーに必要な時間を、従来システム
（単純二重系システム）に比べ、半分にすることができ
る。この場合、信頼性の面では、従来と変わらない。し
かし、例えば、従来の半分のスループットを有するデー
タ転送経路を４本備える場合では、データ転送経路が全
て正常である場合、従来に比べ、半分の時間で、メモリ
コピーが完了でき、データ転送経路のうち、任意の２本
までに障害が発生しても、従来と同じ時間でコピーがで
きるので、信頼性の面においても、向上が図られること
になる。

【００２５】このように、本発明によれば、複数設け
た、他系へのデータ転送経路を使用して、メモリコピー
を、分担して行うことにより、メモリコピー時間短縮と
データ転送装置の障害に対する信頼性の向上が図れる。

【００２６】

【実施例】以下、本発明の第１の実施例を図面を参照し
て説明する。

【００２７】図１は、本発明にかかる二重系計算機シス
テムの基本構成例を示す構成図である。

【００２８】システムは、２つの系、即ち、系１０、お
よび、系１１から成っている。

【００２９】系１０は、ＣＰＵ（中央処理装置）２０、
ＭＳ（主記憶装置）３０、Ｉ／Ｏ（入出力装置）４０、
および、他系へデータを転送するデータ転送装置（ＤＴ
５００、５０１、５０２、５０３）を有して構成され、
さらに、これらの装置は、システムバス６０によって接
続されている。なお、各装置の詳細な構成は、後に説明
する。

【００３０】系１１も、系１０と同様の構成である。

【００３１】すなわち、系１１は、ＣＰＵ２１、ＭＳ３
１、Ｉ／Ｏ４１、および、他系へのデータ転送装置（Ｄ
Ｔ５１０、５１１、５１２、５１３）を有して構成さ
れ、さらに、これらの装置は、システムバス６１によっ
て接続されている。

【００３２】また、両系は、データ転送経路７００、７
０１、７０２、７０３で接続されている。

【００３３】具体的には、ＤＴ５００およびＤＴ５１０
がデータ転送経路７００によって、ＤＴ５０１およびＤ
Ｔ５１１がデータ転送経路７０１によって、ＤＴ５０２
およびＤＴ５１２がデータ転送経路７０２によって、Ｄ
Ｔ５０３およびＤＴ５１３がデータ転送経路７０３によ
って接続されている。

【００３４】なお、本実施例の説明においては、系１１
は系１０と全く同一の構成および機能を有しているた
め、系１０の構成および機能のみを中心に説明し、特に
必要が無い限り、系１１に関する説明は省略することに
する。

【００３５】図３は、ＣＰＵ２０の内部構成を示す構成
図である。

【００３６】本実施例においては、ＣＰＵとして、ＣＰ
Ｕ２００、２０１の２個が設けられ、二重化された構成
となっている。マスタＣＰＵ２００が、バス６０に出力
するデータを、チェッカＣＰＵ２０１が取込み、内蔵す
る比較回路２０５によって、比較処理を行うことによ
り、ＣＰＵ２００、２０１に障害が発生しているか否か
の検出を行なっている。もし比較処理の結果が不一致で
ある場合、比較エラー信号２０６を発行することによっ
て、障害発生の旨の情報が、例えば、Ｉ／Ｏに対して報
告されるが、ＣＰＵの二重化方法自体に関しては、本発
明の主要部ではないため、本実施例ではその説明を省略
する。

【００３７】図４は、ＭＳ３０の内部構成例を示す構成
図である。

【００３８】ＭＳは、メモリ制御装置であるＭＣ３００
およびメモリ３０５を有して構成される。

【００３９】なお、ＭＣ３００とメモリ３０５とは、メ
モリシステムバス３２０によって接続されている。ま
た、メモリ３０５は、例えば、ＤＲＡＭ（ダイナミック
ランダムアクセスメモリ）を複数設けて実現できる。Ｍ
Ｃ３００は、メモリ３０５へのデータの格納動作や、メ
モリ３０５からのデータの読み出し動作等の制御を行う
手段であり、例えば、各種ＣＭＯＳ等の電子デバイスに
よって実現できる。なお、メモリの詳細構成自体につい
ては、例えば、ＤＲＡＭをマトリクス状に配置する等の
構成が一般に知られているので、ここでは説明を省略す
る。

【００４０】図５は、メモリ制御装置（ＭＣ３００）の
構成例を示す構成図である。

【００４１】図５に示すＭＣ３００は、バスアービタ３
０００、バス入出力制御部３００１、メモリアクセス制
御部３００２、レシーブレジスタ（ＲＣＶＲ３０１
０）、リードラインアドレスレジスタ（ＲＬＡＲ３０１
１）、ライトラインアドレスレジスタ（ＷＬＡＲ３０１
２）、ライトラインデータレジスタ（ＷＬＤＲ３０１
３）、メモリセンドアドレスレジスタ（ＭＳＡＲ３０１
４）、ＥＣＣ（エラーコレクションコード）生成回路３
０１５、メモリセンドデータレジスタ（ＭＳＤＲ３０１
６）、メモリリードデータレジスタ（ＭＲＤＲ３０１
７）、ＥＣＣ訂正回路３０１８、リードラインデータレ
ジスタ（ＲＬＤＲ３０１９）、およびセンドレジスタ
（ＳＮＤＲ３０２０）を有して構成されている。なお、
各構成要素は、各種ＣＭＯＳ論理回路、ＲＡＭ等の電子
デバイスにて実現可能である。

【００４２】バスアービタ３０００には、システムバス
６０を構成する信号線である、バスリクエスト信号線
（ＢＲＥＱ６００）、およびバスグラント信号線（ＢＧ
ＲＴ６０１）が接続されている。これらの信号線は、シ
ステムバスに接続された各装置、即ち、ＣＰＵ、Ｉ／Ｏ
およびＤＴとも、１組づつ接続されている。今、ＤＴが
４つ存在するため、図示したように、４組の信号線が存
在する。なお、「バスリクエスト」は、バスの占有を要
求することであり、「バスアービタ」は、前記要求に対
し、バスの占有を許可することであり、以下同様であ
る。

【００４３】また、バスアービタ３０００とバス入出力
制御部３００１は、内部バスリクエスト信号線（ＩＲＥ
Ｑ３００３）、内部バスグラント信号線（ＩＧＲＴ３０
０４）で接続されている。

【００４４】バスアービタ３０００は、各装置から出力
されるバスリクエスト、および、内部バスリクエスト
（「内部」は、ＭＣ３００内部を意味する）を調停し、
バスの使用権を、バスグラント信号線６０１または内部
バスグラント信号線３００４を使用して、該当する装置
に伝える。

【００４５】バス入出力制御部３００１には、システム
バス６０を構成する信号線である、トランザクションＩ
Ｄ信号線（ＴＩＤ６０２）、アドレスバリッド信号（Ａ
ＶＬＤ６０３）、およびデータバリッド信号線（ＤＶＬ
Ｄ６０４）が接続されている。

【００４６】また、バス入出力制御部３００１とメモリ
アクセス制御部３００２は、メモリに対するアクセスを
要求する信号を伝送するメモリアクセスリクエスト信号
線（ＭＲＥＱ３００５）、メモリアクセスの要求が受け
付けられた旨の信号を伝送するリクエスト受付信号線
（ＭＡＣＫ３００６）、および、読み込みデータの準備
が完了した旨の信号を伝送するリードデータレディ信号
線（ＲＲＤＹ３００７）で接続されている。

【００４７】本実施例では、各装置がシステムバス上
に、トランザクションを発行する場合、トランザクショ
ンのターゲットとなる装置を、トランザクションＩＤに
よって示すものとする。

【００４８】例えば、ＣＰＵが「メモリリード」のトラ
ンザクションを発行する場合、読み出し対象となるメモ
リのアドレスとともに、主記憶装置の装置番号を、トラ
ンザクションＩＤとして、ＴＩＤ６０２上に出力するも
のとする。また、ＡＶＬＤ６０３は、システムバス上に
アドレスが、ＤＶＬＤ６０４は、システムバス上にデー
タが、それぞれ出力されていることを示す信号である。

【００４９】また、バス入出力制御部３００１は、シス
テムバス６０上に出力されるトランザクションを監視
し、自分に対するリクエストであった場合、これを取り
込み、信号線ＭＲＥＱ３００５を使用し、メモリアクセ
ス制御部３００２に、メモリに対するアクセスを要求す
る信号を出力する。

【００５０】メモリアクセス制御部３００２が、かかる
要求を受け付けた場合には、信号線ＭＡＣＫ３００６を
使用し、かかる要求を受け付けた旨の信号をバス入出力
制御部３００１に送ることによって、バス入出力制御部
３００１は、要求が受け付けられた旨を知らされる。

【００５１】そして、メモリからデータが読み出される
と、バス入出力制御部３００１は、信号線ＲＲＤＹ３０
０７によって送られる信号によって、メモリからデータ
が読み出された旨を知らされるので、信号線ＩＲＥＱ３
００３上に信号を送出することによって、バスアービタ
３０００に、バスの使用権（単に、「バス権」とも称す
る）を要求し、信号線ＩＧＲＴ３００４によって送られ
てくる信号によって、バス権が取れたことを知ると、ア
クセスしたデータを、システムバス６０上に出力する。

【００５２】メモリアクセス制御部３００２には、メモ
リシステムバス３２０（図４参照）を構成する信号線で
ある、ＤＲＡＭ制御信号（ＲＣＴＬ３２００）が接続さ
れている。ＲＣＴＬ３２００は、図示しないメモリ３０
５に接続されている。

【００５３】ＲＣＴＬ３２００は、アドレスストロー
ブ、バンクセレクト用の信号線等を有して構成される。
メモリアクセス制御部３００２は、バス入出力制御部３
００１からの要求に従い、ＲＣＴＬ３２００を使用し
て、メモリ３０５に対するアクセスを制御し、所望のデ
ータの入出力処理を行なう。

【００５４】システムバス６０を構成する信号線であ
る、アドレス／データ信号線（ＡＤＤＴ６０５）上のデ
ータは、バス入出力制御部３００１の制御によって、レ
シーブレジスタＲＣＶＲ３０１０に保持される。

【００５５】その後、ＲＣＶＲ３０１０に保持されたデ
ータは、バス入出力制御部３００１の制御によって、ト
ランザクションの種類に従い、リードラインアドレスレ
ジスタＲＬＡＲ３０１１、ライトラインアドレスレジス
タＷＬＡＲ３０１２、およびライトラインデータレジス
タＷＬＤＲ３０１３のいずれかのレジスタに保持され
る。

【００５６】ＲＬＡＲ３０１１およびＷＬＡＲ３０１２
に保持されたアドレスは、メモリアクセス制御部３００
２の制御によって、メモリセンドアドレスレジスタＭＳ
ＡＲ３０１４にセットされ、メモリシステムバス３２０
を構成する信号線である、メモリアドレス信号線（ＭＡ
Ｄ３２１０）によって、メモリ３０５に送られる。

【００５７】ＷＬＤＲ３０１３に保持されたライトデー
タは、メモリアクセス制御部３００２の制御によって、
ＥＣＣ（エラーコレクションコード）生成回路３０１５
で生成されたＥＣＣを付け加えられ、メモリセンドデー
タレジスタＭＳＤＲ３０１６にセットされ、さらに、メ
モリシステムバス３２０を構成する信号線である、メモ
リデータ信号線（ＭＤＴ３２２０）によって、メモリ３
０５に送られる。

【００５８】一方、メモリ３０５からのデータの読み出
しは、以下のように行われる。

【００５９】メモリ３０５から読み出されたデータは、
信号線ＭＤＴ３２２０を経由し、メモリアクセス制御部
３００２の制御によって、メモリリードデータレジスタ
ＭＲＤＲ３０１７にセットされる。その後、ＥＣＣ訂正
回路３０１８を通り、リードラインデータレジスタＲＬ
ＤＲ３０１９に保持される。バス入出力制御部３００１
の制御によって、ＲＬＤＲ３０１９に保持されたデータ
は、センドレジスタＳＮＤＲ３０２０にセットされ、信
号線ＡＤＤＴ６０５上に送られる。

【００６０】なお、Ｉ／Ｏ装置４０の機能に関しては、
一般に良く知られており、例えば、ＣＰＵ２０とのＰＩ
Ｏ（ペリフェラルＩＯ）アクセスや、ＭＳ３０とのＤＭ
Ａ（ダイレクトメモリアクセス）等を行なう。なお、本
発明においてＩ／Ｏ装置は、主要な構成要素ではないの
で、Ｉ／Ｏ装置４０に関する詳細な説明は省略する。

【００６１】図６は、他系へのデータの転送を行うデー
タ転送装置の構成例を示す構成図である。

【００６２】ＤＴ５００、５０１等は同様な構成のた
め、代表して、ＤＴ５００の構成について説明する。

【００６３】本実施例にかかるＤＴ５００は、バス入出
力制御部５０００、転送モード制御部５００１、転送バ
ス制御部５００２、レシーブレジスタ（ＲＣＶＲ５０１
０）、送信アドレスレジスタ（ＳＡＲ５０１１）、送信
データレジスタ（ＳＤＲ５０１２）、転送センドレジス
タ（ＴＳＮＤＲ５０１３）、転送レシーブレジスタ（Ｔ
ＲＣＶＲ５０１４）、レシーブアドレスレジスタ（ＲＡ
Ｒ５０１５）、レシーブデータレジスタ（ＲＤＲ５０１
６）、センドレジスタ（ＳＮＤＲ５０１７）、パリティ
チェック回路（ＰＣ５０１８）、転送モードレジスタ
（ＴＭＯＤＥ５０２０）、および、ステータスレジスタ
（ＴＳＴＡＴ５０２１）を有して構成される。前述の通
り、他のデータ転送装置（ＤＴ５０１、５０２、５０
３）も、ＤＴ５００と同一の構成を有している。

【００６４】バス入出力制御部５０００には、システム
バス６０を構成する信号線である、バスリクエスト信号
線（ＢＲＥＱ６００）、バスグラント信号線（ＢＧＲＴ
６０１）、トランザクションＩＤ信号線（ＴＩＤ６０
２）、アドレスバリッド信号線（ＡＶＬＤ６０３）、デ
ータバリッド信号線（ＤＶＬＤ６０４）が接続されてい
る。これらの信号線において、図５における信号線と同
一の番号を付した信号線は、図５に示した信号線と同一
の信号線である。

【００６５】また、バス入出力制御部５０００と転送モ
ード制御部５００１は、転送モード制御信号線（ＣＴＬ
５００３）で接続されている。さらに、バス入出力制御
部５０００と転送バス制御部５００２は、転送リクエス
ト信号線（ＴＳＲＥＱ５００５）、転送リクエスト受付
信号線（ＴＳＡＣＫ５００６）、バス送信リクエスト受
付信号線（ＢＳＡＣＫ５００７）、およびバス送信リク
エスト信号線（ＢＳＲＥＱ５００８）で接続されてい
る。

【００６６】バス入出力制御部５０００は、システムバ
ス６０上に出力されるトランザクションを監視し、自分
に対するモード設定の要求である場合、かかる要求信号
を保持しているレシーブレジスタＲＣＶＲ５０１０か
ら、これを取込み、転送モード制御部５００１内の転送
モードレジスタＴＭＯＤＥ５０２０に設定する。

【００６７】また、バス入出力制御部５０００は、シス
テムバス６０上に出力されたトランザクションが、自分
に対するステータスリードリクエスト（ステータスの読
みだし要求）である場合、転送モード制御部５００１内
に設けられている、ステータスレジスタＴＳＴＡＴ５０
２１に保持されているステータスを読みだし、システム
バス６０上に出力する。

【００６８】また、システムバス６０上に出力されたト
ランザクションが、主記憶装置３０を対象とする要求で
ある場合、転送モード制御信号線ＣＴＬ５００３上の信
号で指示されるモードに従って、これをスヌープし、転
送リクエスト信号線ＴＳＲＥＱ５００５を使用して、転
送バス制御部５００２に、転送要求を出す処理を行う。
このようなスヌープを可能とするためには、主記憶装置
３０を対象とするトランザクションであると判断するた
めの、主記憶装置３０のアドレス等を、予め記憶してお
き、これを把握可能とする構成にしておけば良い。

【００６９】なお、転送バス制御部５００２が前記転送
要求を受け付けた場合は、転送リクエスト受付信号線Ｔ
ＳＡＣＫ５００６を使用して送られてくる信号によっ
て、バス入出力制御部５０００は、その旨を知らされ
る。

【００７０】他系からデータが転送されてくる場合に
は、バス送信リクエスト信号線ＢＳＲＥＱ５００８上の
信号によって、その旨が知らされるので、バスリクエス
ト信号線ＢＲＥＱ６００を使用して、前述のバスアービ
タ３０００に、バス権を要求し、バスグラント信号線Ｂ
ＧＲＴ６０１を介して転送されてくる信号によって、バ
ス権が取れたことを知ると、データを、システムバス６
０上に出力する。バス入出力制御部５０００が、要求を
受け付けた場合には、バス送信リクエスト受付信号線Ｂ
ＳＡＣＫ５００７上に、所定の信号を出力することによ
って、転送バス制御部５００２に、その旨を知らせる。

【００７１】転送モード制御部５００１は、転送モード
を示すデータを、ＴＭＯＤＥ５０２０に記憶し、ＣＴＬ
５００３上に出力する信号によって、バス入出力制御部
５０００に、転送モードの内容を通知する。

【００７２】また、詳細は後述するが、アドレス比較器
５０３０は、アドレスレジスタＳＡＲ５０１１の２５ビ
ット、２６ビットとＴＭＯＤＥレジスタのＡＤ０ビッ
ト、ＡＤ１ビットの比較を行なう。この判定結果を信号
線５０３１を介してバス入出力５０００へ通知する。な
お、転送モードに関しては後述する。

【００７３】また、転送バス制御部５００２と転送モー
ド制御部５００１は、転送送信エラー信号線（ＴＳＥＲ
Ｒ５００９）で接続されている。ＴＳＥＲＲ５００９に
よって、他系への転送時にエラーが発生した場合には、
その旨の情報が、ＴＳＴＡＴ５０２１に記憶される。

【００７４】また、転送バス制御部５００２には、転送
経路７００を構成する信号線である、転送リクエスト信
号線（ＴＲＥＱ７０００）、他系ビジー信号線（ＤＢＳ
Ｙ７００１）、自系ビジー信号線（ＴＢＳＹ７００
２）、転送アドレスバリッド信号線（ＴＡＶＬＤ７００
３）、転送データバリッド信号線（ＴＤＶＬＤ７００
４）、転送エラー信号線（ＴＥＲＲ７００５）が接続さ
れている。

【００７５】他系ビジー信号線（ＤＢＳＹ７００１）
は、図示しない他系における「自系ビジー信号線」に接
続され、また、自系ビジー信号（ＴＢＳＹ７００２）
は、図示しない他系における「他系ビジー信号線」に接
続されている。

【００７６】転送バス制御部５００２は、バス入出力制
御部５０００からの要求に従って、ＴＲＥＱ７０００上
に、転送を要求する旨の信号を出力する。ＤＢＳＹ７０
０１に、ビジー信号が出力されていなければ、ＴＡＶＬ
Ｄ７００３、およびＴＤＶＬＤ７００４を使用して、デ
ータの転送を行う。他系へのデータ転送中（具体的に
は、図１、５１０へのデータの転送中）に、他系から、
ＴＥＲＲ７００５によって、エラーが発生したことが報
告された場合は、ＴＳＥＲＲ５００９を介して、転送モ
ード制御部５００１に、エラーが発生した旨を知らせ
る。

【００７７】ところで、システムバス６０を構成する信
号線である、アドレス／データ信号線（ＡＤＤＴ６０
５）上の信号が示す情報は、バス入出力制御部５０００
の制御によって、ＲＣＶＲ５０１０に保持される。その
後、ＲＣＶＲ５０１０が保持した情報は、トランザクシ
ョンの種類に従い、ＳＡＲ５０１１、ＳＤＲ５０１２、
およびＴＭＯＤＥ５０２０のいずれかのレジスタに保持
される。

【００７８】ＳＡＲ５０１１に保持されるアドレスは、
転送バス制御部５００２の制御によって、ＴＳＮＤＲ５
０１３にセットされ、転送経路７００を構成する信号線
である、転送アドレス／データ信号線（ＴＡＤＤＴ７０
０６）を介して、図示しない他系のデータ転送装置（Ｄ
Ｔ５１０）に送られる。

【００７９】転送バス制御部５００２は、他系からＴＲ
ＥＱ７０００によって、転送要求が伝送されてきた場合
には、転送データを受け付け、ＢＳＲＥＱ５００８によ
って、バス入出力制御部５０００に、その旨を知らせ
る。転送を受け付けられない場合には、ＴＢＳＹ７００
２上に、信号を出力することによって、転送を受け付け
られないことを、他系に知らせる。

【００８０】他系から送られてきたデータは、ＴＲＣＶ
Ｒ５０１４に一旦保持され、その後、転送バス制御部５
００２の制御によって、ＲＡＲ５０１５またはＲＤＲ５
０１６に保持される。

【００８１】また、ＴＲＣＶＲ５０１４に一旦保持され
たデータは、パリティチェック回路（ＰＣとも称する）
５０１８によってパリティチェックされ、エラーが検出
された場合、パリティエラー信号線（ＰＴＥＲＲ５０２
２）上に信号を出力することによって、転送バス制御部
５００２に、パリティエラーの発生を知らせ、転送バス
制御部５００２は、パリティエラーの発生を、ＴＥＲＲ
７００５によって、データの転送元であるＤＴに知らせ
る。

【００８２】次に、バス入出力制御部５０００の制御に
よって、ＲＡＲ５０１５およびＲＤＲ５０１６に保持さ
れたデータは、一旦、ＳＮＤＲ５０１７に保持され、Ａ
ＤＤＴ６０５上に送出される。また、ＴＳＴＡＴ５０２
１に保持される内容も、一旦、ＳＮＤＲ５０１７に保持
された後、ＡＤＤＴ６０５上に送出される。

【００８３】本実施例では、コピーするメモリのアドレ
スによって、複数存在する転送装置の内、いずれの転送
装置を使用して、データ転送を行うかを定める。

【００８４】一例として、コピーを行なうデータの単位
は、３２バイトとし、系１０にはＤＴ５００、５０１、
５０２、５０３の４台の転送装置が接続されているもの
とする。

【００８５】図７に、アドレスの表現方法の一例を示
す。本実施例では、バイトアドレッシングを行ない、ア
ドレスは３２ビットで表現する。また、ＭＳＢを第０ビ
ット、ＬＳＢを第３１ビットとする。こうすると、転送
単位である３２バイトは下位５ビット（２⁵＝３２）で
区別されるので、アドレスのＬＳＢから６、７ビット目
の、第２５、２６ビットの値によって転送装置を割り当
てればよい。

【００８６】図８に、転送装置（ＤＴ５００）内の、転
送モードレジスタ（ＴＭＯＤＥ５０２０）の設定内容例
を示す。

【００８７】複数の転送装置を使用する場合は、ＡＤ
０、ＡＤ１の２ビットに設定する値により、転送装置が
決定される。また、ＣＭＰ０、ＣＭＰ１の２ビットに設
定する値により、転送モードが決まる。なお、４つの転
送装置に対して、各装置を表す２ビットのデータを予め
定めておく。例えば、４つの転送装置を識別するため
に、ＤＴ５００、５０１、５０２、および５０３に対し
て、それぞれ、「００」、「０１」、「１０」、「１
１」なる２ビットのデータを、割り当てておけばよい。

【００８８】さて、ＣＭＰ０とＣＭＰ１の２ビットのデ
ータで定まる各転送モードの意味は、図に示すとおりで
ある。

【００８９】本実施例では４台の転送装置を使用するの
で、ＤＴ５００には、ＡＤ０、ＡＤ１、ＣＭＰ０、ＣＭ
Ｐ１の順で「００１１」と設定する。同様に、ＤＴ５０
１には「０１１１」、ＤＴ５０２には「１０１１」、Ｄ
Ｔ５０３には「１１１１」と設定する。

【００９０】このように設定することによって、アドレ
スデータの第２５、２６ビットが「００」の場合には、
ＤＴ５００、「０１」の場合には、ＤＴ５０１、「１
０」の場合には、ＤＴ５０２、「１１」の場合には、Ｄ
Ｔ５０３が、それぞれコピーを担当する。このようにす
ることによって、コピー処理を分担することが可能にな
る。

【００９１】このようなコピーモードが設定されると
（例えば、ＣＭＰ０、ＣＭＰ１が「１１」の場合）、各
転送装置は、システムバス６０上の全てのメモリアクセ
スに対して、スヌープを行い、自転送装置が担当するデ
ータと判断した場合には、当該転送装置が他系にアクセ
スデータを転送する処理を行う。

【００９２】図９は、転送装置（ＤＴ５００）内のステ
ータスレジスタ（ＴＳＴＡＴ５０２１）が備える、エラ
ー発生の有無を示す、ＴＥＲＲビットである。ＴＥＲＲ
ビットには、メモリコピーの際、データ転送エラーが発
生した場合に、「１」が設定される。

【００９３】以上の準備のもとに、片系ＣＰＵに障害が
発生した場合の処理概要を図２２を用いて説明する。

【００９４】まず、片系ＣＰＵに障害が発生すると、２
２-１-１で示すように、障害ＣＰＵの電源をＯＦＦ（オ
フ）し、次に２２-１-２のようにＣＰＵを交換し、２２
-１-３で、交換したＣＰＵの電源をＯＮ（オン）して動
作可能状態にする。一方、正常動作している他系のＣＰ
Ｕは、オンライン処理を継続して行なっている（２２-
１-５）が、次に２２-１-６でメモリコピー処理とオン
ライン処理を行なう。つまり、正常系ＣＰＵのメモリ内
容を交換後のＣＰＵのメモリ（即ち、ＣＰＵを交換した
系のメモリ）へコピーする。２２-１-６のメモリコピー
処理はメモリ送信処理であり、２２-１-４のメモリコピ
ー処理はメモリ受信処理である。このように、メモリコ
ピー処理が行われ、処理が完了すると、２２-１-７にて
両系ＣＰＵを同期リセット、すなわち、同時に動作開始
させて、２２-１-８のように両ＣＰＵが同期してオンラ
イン処理を開始できる。本実施例は、上記処理概要のメ
モリコピー処理の部分に関するものである。

【００９５】図１０は、本実施例におけるメモリコピー
の手順を示したフローチャートである。

【００９６】本実施例において、メモリコピーは、例え
ば、ＣＰＵのソフトウェアによる実行により行なわれ、
図１０は、メモリコピープログラムのフローチャートを
表している。なお、このメモリコピープログラムは、正
常系の主たる業務を実行するためのプログラム、例え
ば、オンライントランザクション処理プログラム、に組
み込まれた状態で実行されるのではなく、いわばバック
グラウンド（主たる業務の実行の背後で、主たる業務と
は、別に実行される）で実行され、メモリコピーに要す
る時間は、このコピープログラムの処理時間のＣＰＵへ
の割り当て方に依存する。

【００９７】まず、メモリコピーの最初に各転送装置の
ステータスを確認する処理を行う（ステップ１２０
０）。この時点で転送装置にエラーが検出された場合、
当該転送装置は使用しないことになる。

【００９８】次に、使用可能な転送装置を決定し（ステ
ップ１２０１）、各転送装置の転送モードレジスタに、
前述の転送モードを設定する（ステップ１２０２）。

【００９９】次に、メモリの内容を全てコピーするため
にアドレスカウンタをリセットし（ステップ１２０
３）、このカウンタが示すアドレスにしたがって、メモ
リからデータを読み出す（ステップ１２０４）。

【０１００】ここで、アドレスカウンタは、例えばＣＰ
Ｕ内のレジスタによって実現できる。すなわち、当該レ
ジスタを初期状態ではリセットしておく。そして、この
レジスタの内容が示す値を、アドレスの値として、処理
を行っていく。なお、読み出したデータは、何らかの処
理には使用されない。これにより転送装置は、システム
バス上に流れるデータをスヌープし、他系に転送するこ
とができる。すなわち、自転送装置の転送担当のデータ
か否かを、アドレスによって判断し、該当するデータの
みを当該転送装置が転送する。もちろん、前述のよう
に、アドレスによって、転送主体となる装置を、３２バ
イトデータ単位に、予め決めておけば良い。

【０１０１】そして、アドレスカウンタ（前記ＣＰＵ内
のレジスタ）をインクリメントしていき（ステップ１２
０５）、メモリの最終アドレスまで達したら（ステップ
１２０６）、起動した転送装置のステータスを確認する
（ステップ１２０７）。

【０１０２】ここでエラーが見つからなければ（ステッ
プ１２０８）、コピーモードを解除し（ステップ１２０
９）、メモリコピーは終了となる。

【０１０３】もし、転送エラーが見つかった場合は、最
初に戻り、転送装置の決定（ステップ１２０１）から本
処理をやり直す。これにより、転送装置の障害が発生し
ても、残りの使用可能な転送装置を使用したメモリコピ
ーを行うという、柔軟な対応が行われる。

【０１０４】以上が主な処理フローであるが、次に、Ｄ
Ｔステータス確認（１２００）の詳細な処理フローを、
図２３を用いて説明する。正常ＣＰＵは、メモリ上に配
列ＤＴＥＲＲ＜０：３＞（配列番号０から３までで、４
ビットを格納しうる）を確保して、各ＤＴのＴＳＴＡＴ
レジスタのＴＥＲＲビットにより、使用可能なＤＴを判
別する。

【０１０５】まず、２３-１-１で、ＤＴＥＲＲ＜０：３
＞を初期化するため、各ビットに０をセットする。次の
２３-１-２では、ＤＴ５００のＴＳＴＡＴレジスタのＴ
ＥＲＲビットが１か否かを判定し、１なら（ＹＥＳ）２
３-１-３にて、ＤＴＥＲＲ＜０＞に１をセットする。こ
れは、ＤＴ５００が使用不可能であることを意味する。

【０１０６】もし、２３-１-２でＮＯと判定された場合
には、２３-１-４で、ＤＴ５０１のＴＳＴＡＴレジスタ
のＴＥＲＲビットが１か否かを判定し、１なら（ＹＥ
Ｓ）２３-１-５に進み、ＮＯならば、２３-１-６に進
む。２３-１-５では、ＤＴＥＲＲ＜１＞に１をセット
し、２３-１-６では、ＤＴ５０２のＴＳＴＡＴレジスタ
のＴＥＲＲビットが１か否かを判定し、１なら（ＹＥ
Ｓ）２３-１-７に進み、ＮＯならば、２３-１-８に進
む。２３-１-７では、ＤＴＥＲＲ＜２＞に１をセット
し、２３-１-８では、ＤＴ５０３のＴＳＴＡＴレジスタ
のＴＥＲＲビットが１か否かを判定する。１なら（ＹＥ
Ｓ）２３-１-９に進み、ＮＯならば、終了する。

【０１０７】なお、２３-１-９では、ＤＴＥＲＲ＜３＞
に１をセットする。以上の結果、配列ＤＴＥＲＲ＜０：
３＞には、ＤＴ５００、ＤＴ５０１、ＤＴ５０２、ＤＴ
５０３が使用可能か否かを判断できる情報が保持された
ことになる。

【０１０８】次に、図１０の使用ＤＴ決定（１２０１）
の詳細な処理フローを、図２４を用いて説明する。この
フローチャートは、各ＤＴのＴＭＯＤＥレジスタをどの
ように設定するかを示すものである。まず、２４-２-１
では、総てのＤＴが正常であるとして、ＴＭＯＤＥレジ
スタを設定している。即ち、ＤＴ５００のＴＭＯＤＥレ
ジスタのＡＤ０に「０」、ＡＤ１に「０」、ＣＭＰ０に
「１」、ＣＭＰ１に「１」をセットしている。また、他
のＤＴ５０１、５０２、５０３のＴＭＯＤＥレジスタに
も、値は異なるが、図に示すように、同様に値をセット
する。この結果、アドレスの２５、２６ビットの値にし
たがって、各ＤＴがデータを受信して、他系ＣＰＵにメ
モリコピーを行なうように設定されることになる。

【０１０９】即ち、４つのＤＴを使用して、高速なメモ
リコピーを実現するための、設定処理である。次に、２
４-２-２では、ＤＴＥＲＲ＜０：３＞が「１０００」で
あるか否かを判定する。これは、ＤＴ５００が使用可能
であるか否かの判定である。

【０１１０】判定が「ＹＥＳ」ならば、２４-２-３で、
ＤＴ５００のＴＭＯＤＥレジスタのＣＭＰ０、ＣＭＰ１
をともに０にする。この結果、図８から分かるように、
ＤＴ５００は、メモリコピーを行なわないように設定さ
れることになる。また、他のＤＴ５０１、５０２、５０
３でメモリコピーが行なわれるように設定するため、２
４-２-４において、ＤＴ５０１のＴＭＯＤＥレジスタの
ＣＭＰ０ビットを「１」に、ＣＭＰ１ビットを「０」に
する。この結果、ＤＴ５０２は、アドレス２６ビット
と、ＡＤ１（値は０）が一致した場合、メモリコピーを
行なうようになる。

【０１１１】即ち、ＤＴ５００が分担していたアドレス
に対して、ＤＴ５０２がメモリコピーを行なうようにな
る。以下、同様に、２４-２-５、２４-２-８、２４-２-
１１では、それぞれ、ＤＴ５０１、５０２、５０３が使
用不可能か否かを判断し、使用不可能であるとき、他の
３つのＤＴを使用してメモリコピーを行なうように設定
する。また、２４-２-１４では、複数のＤＴが使用不可
能な場合でも、メモリコピーを行なうための処理であ
る。

【０１１２】図２５は、図２４の２４-２-１４の詳細な
処理フローである。

【０１１３】まず、２５-３-１では、ＤＴＥＲＲ＜０：
３＞が「１１００」であるか否かを判定する。即ち、Ｄ
Ｔ５００、ＤＴ５０１が使用不可能であり、ＤＴ５０
２、ＤＴ５０３が使用可能である場合の設定処理を、２
５-３-２、２５-３-３、２５-３-４に示している。２５
-３-２では、ＤＴ５００、ＤＴ５０１のＴＭＯＤＥレジ
スタのＣＭＰ０、ＣＭＰ１を０に設定している。これに
よって、ＤＴ５００、ＤＴ５０１は、コピーを行なわな
いように設定される。次に、２５-３-３では、ＤＴ５０
０が分担していたメモリコピーを、ＤＴ５０２に請け負
わせるために、ＡＤ１に「０」、ＣＭＰ０に「１」、Ｃ
ＭＰ１に「０」を設定している。同様に、２５-３-４で
は、ＤＴ５０１が分担していたメモリコピーを、ＤＴ５
０３に請け負わせるために、ＡＤ１に「１」、ＣＭＰ０
に「１」、ＣＭＰ１に「０」を設定する。このように、
２つのＤＴが使用不可能な場合であっても、他の２つの
ＤＴを使用することによって、メモリコピーが可能であ
る。もちろん、他の組み合わせのＤＴの故障が発生して
も、残りのＤＴにより、メモリコピーが可能である。

【０１１４】次に、２５-３-５では、３つのＤＴが故障
した場合のＴＭＯＤＥレジスタの設定処理である。即
ち、ＤＴ５００、ＤＴ５０１、ＤＴ５０２が使用不可能
である場合、２５-３-６、２５-３-７で、設定処理を行
なう。

【０１１５】２５-３-６では、ＤＴ５００、ＤＴ５０
１、ＤＴ５０２のＴＭＯＤＥレジスタのＣＭＰ０、ＣＭ
Ｐ１をともに「０」にする。これによって、ＤＴ５０
０、ＤＴ５０１、ＤＴ５０２は、メモリコピーを行なわ
ない。次に、２５-３-７で、ＤＴ５０３のＴＭＯＤＥレ
ジスタのＣＭＰ０を「０」、ＣＭＰ１を「１」にする。
これにより、ＤＴ５０３だけがメモリコピーを行なうよ
うに設定される。

【０１１６】２５-３-８は、総てのＤＴが使用不可能で
ある場合の処理である。この処理は、２５-３-９で、総
てのＤＴが使用不可能であると判断された場合に行なわ
れる。

【０１１７】この場合、総てのＤＴのＴＭＯＤＥレジス
タのＣＭＰ０、ＣＭＰ１をともに「０」にする。なお、
当然、ＤＴ５００とＤＴ５０１の組み合わせ以外のＤＴ
の組み合わせが使用不可能な場合でも、同様な処理を行
なえば、メモリコピーが可能となる。

【０１１８】以上説明してきた処理によって、ＤＴのＴ
ＭＯＤＥレジスタの設定が完了する。

【０１１９】図１１は、ＭＣ３００における、ＣＰＵ２
０からのメモリリード時のタイミングチャートである。
なお、図中、横実線は、１ビットのデータが信号線上に
存在することを示し、膨らんだ部分は、複数ビットのデ
ータが信号線上に存在することを示す（図１１から図１
４まで同じ）。

【０１２０】システムバス６０上に出力されたリクエス
ト信号を、ＭＣ３００が受け取り、メモリバス３２０に
アドレスを出し、メモリバス３２０からアドレスのデー
タを受け取って、システムバス６０上にデータを出力す
るまでに、各信号線に出力される信号の様子を、時間経
過に沿って示している。なお、各信号の略号は図５に示
す信号を表す記号に対応する。

【０１２１】図１２は、ＭＣ３００における、Ｉ／Ｏ４
０からのＤＭＡライト時のタイミングチャートである。
システムバス６０上に出力された、リクエスト信号およ
びデータを、ＭＣ３００が受け取り、メモリバス３２０
上に、アドレスとデータを出力するまでに、各信号線に
出力される信号の様子を、時間経過に沿って示してい
る。なお、各信号の略号は図５に示す信号を表す記号に
対応する。

【０１２２】図１３は、ＤＴ５００における、ＣＰＵ２
０からのメモリリードをスヌープする場合のタイミング
チャートである。システムバス６０上に出力されたリク
エスト信号、および、メモリから読みだされたデータ
を、ＤＴ５００が取り込み、取り込んだ後、転送経路７
００上に出力し、出力したデータを他系のＤＴ５１０が
受け取って、他系のシステムバス６１上に、受け取った
データを出力するまでに、各信号線に出力される信号の
様子を、時間経過に沿って示している。他系のシステム
バス６１には、ＤＭＡライトと同じリクエスト信号が出
力され、（他系の）ＭＣ３１０が該信号を受け取り、メ
モリにデータを書き込むが、このタイミングは、図１２
と同じになる。なお、各信号の略号は図５、６に示す信
号を表す記号に対応する。

【０１２３】図１４は、ＤＴ５００における、Ｉ／Ｏ４
０からのＤＭＡライトをスヌープする場合のタイミング
チャートである。システムバス６０上に出力されたリク
エスト信号およびデータを、ＤＴ５００が取り込み、取
り込んだ後、転送経路７００に出力し、出力されたデー
タを、他系のＤＴ５１０が受け取って、他系のシステム
バス６１上にデータを出力するまでに、各信号線に出力
される信号の様子を、時間経過に沿って示している。な
お、各信号の略号は図５、６に示す信号を表す記号に対
応する。

【０１２４】次に、本発明の他の実施例について、主と
して、図１５、図１９（ａ）、図２０、図２１を参照し
て説明する。

【０１２５】図１５は、本発明の第２実施例による、二
重系計算機システムの構成例を示す構成図である。第１
実施例と異なるのは中央処理装置（ＣＰＵ２０）が、Ｃ
ＰＵバス８０によって主記憶装置（ＭＳ３３０）に接続
されている点である。

【０１２６】図１９（ａ）は、主記憶装置（ＭＳ３３
０）の内部構成を示す構成図である。

【０１２７】メモリ制御装置（ＭＣ３３００）にＣＰＵ
バス８０が接続されている以外は、第１の実施例のＭＳ
３０と同じである。なお、ＭＣ３３００とメモリ３０５
は、メモリバス３２０によって接続され、さらに、ＭＣ
３３００は、システムバス６０に接続されている。

【０１２８】図２０は、ＭＣ３３００の構成例を示す構
成図である。

【０１２９】ＭＣ３３００は、バスアービタ３３３０、
バス入出力制御部３３３１、Ｉ／Ｏバス入出力制御部３
３３２、Ｉ／Ｏバスアービタ３３３３、メモリアクセス
制御部３３３４、転送モード制御部３３３５、レシーブ
レジスタ（ＰＲＣＶＲ３３０１）、リードラインアドレ
スレジスタ（ＲＬＡＲ３３０２）、ライトラインアドレ
スレジスタ（ＷＬＡＲ３３０３）、ライトラインデータ
レジスタ（ＷＬＤＲ３３０４）、ＰＩＯアドレスレジス
タ（ＩＯＡＲ３３０５）、ＰＩＯデータレジスタ（ＩＯ
ＤＲ３３０６）、メモリセンドアドレスレジスタ（ＭＳ
ＡＲ３３０７）、ＥＣＣ（エラーコレクションコード）
生成回路３３０８、メモリセンドデータレジスタ（ＭＳ
ＤＲ３３０９）、メモリリードデータレジスタ（ＭＲＤ
Ｒ３３１０）、ＥＣＣ訂正回路３３１１、リードライン
データレジスタ（ＲＬＤＲ３３１２）、ＤＭＡアドレス
レジスタ（ＤＭＡＲ３３１３）、ＤＭＡライトデータレ
ジスタ（ＤＭＷＲ３３１４）、センドレジスタ（ＰＳＮ
ＤＲ３３１５）、レシーブレジスタ（ＲＣＶＲ３３１
６）、センドレジスタ（ＳＮＤＲ３３１７）、転送モー
ド設定レジスタ（ＣＭＯＤＥ３３１８）、および、ＰＩ
Ｏリードデータレジスタ（ＩＲＤＲ３３１９）を有して
構成される。

【０１３０】各構成要素は、例えば、各種ＣＭＯＳ論理
回路、ＲＡＭ等の電子デバイスにて実現できる。また、
図５、６と同一符号を付した信号線は、同一の機能を有
する信号線である。

【０１３１】バスアービタ３３３０は、ＣＰＵバス８０
を構成する信号線であるバスリクエスト信号線（ＰＢＲ
ＥＱ８００）およびバスグラント信号線（ＰＢＧＲＴ８
０１）によって、ＣＰＵ２０と接続されている。また、
バスアービタ３３３０とバス入出力制御部３３３１は、
内部バスリクエスト信号線（ＰＩＲＥＱ３３３６）およ
び内部バスグラント信号線（ＰＩＧＲＴ３３３７）で接
続されている。

【０１３２】バスアービタ３３３０は、ＣＰＵ２０およ
びメモリ制御装置３３００自体から出力されるバスリク
エストを調停し、バスの使用権を与える対象を決定し、
バスの使用権を与える信号を、バスグラント信号線（Ｐ
ＢＧＲＴ８０１）によって、バスの使用権を与える対象
に伝える。

【０１３３】Ｉ／Ｏバスアービタ３３３３には、システ
ムバス６０を構成する信号線であるバスリクエスト信号
線（ＢＲＥＱ６００）およびバスグラント信号線（ＢＧ
ＲＴ６０１）が接続されている。そして、これらの信号
線は、システムバス６０に接続された各装置に対し、１
組づつ接続されている。

【０１３４】また、Ｉ／Ｏバスアービタ３３３３とＩ／
Ｏバス入出力制御部３３３２は、内部バスリクエスト信
号線（ＩＲＥＱ３３４１）および内部バスグラント信号
線（ＩＧＲＴ３３４２）で接続されている。

【０１３５】Ｉ／Ｏバスアービタ３３３３は、各装置
（メモリ制御装置３３００自体も含む）から出力される
バスリクエストを調停し、バスの使用権を与える対象を
決定し、バスの使用権を与える信号を、バスグラント信
号（ＢＧＲＴ６０１）によって、バスの使用権を与える
対象に伝える。

【０１３６】バス入出力制御部３３３１には、ＣＰＵバ
ス８０を構成する信号線である、トランザクションＩＤ
信号線（ＰＴＩＤ８０２）、アドレスバリッド信号線
（ＰＡＶＬＤ８０３）、および、データバリッド信号
（ＰＤＶＬＤ８０４）が接続されている。また、バス入
出力制御部３３３１とメモリアクセス制御部３３３４
は、メモリアクセスリクエスト信号線（ＭＲＥＱ３３３
８）、リクエスト受付信号線（ＭＡＣＫ３３３９）およ
びリードデータレディ信号線（ＲＲＤＹ３３４０）で接
続されている。

【０１３７】また、バス入出力制御部３３３１とＩ／Ｏ
バス入出力制御部３３３２は、ＰＩＯアクセスリクエス
ト信号線（ＰＲＥＱ３３４８）、リクエスト受付信号線
（ＰＡＣＫ３３４９）、およびリードデータレディ信号
線（ＰＲＤＹ３３５０）で接続されている。

【０１３８】さて、ＣＰＵ２０からＣＰＵバス８０上に
トランザクションが出力され、それがメモリに対するリ
クエストである場合、ＭＲＥＱ３３３８によって、メモ
リアクセス制御部３３３４に、メモリアクセスを要求す
る旨の信号を伝える。

【０１３９】メモリアクセス制御部３３３４が、前記要
求を受け付けた場合には、ＭＡＣＫ３３３９によって、
要求を受け付けた旨の信号を、バス入出力制御部３３３
１に伝え、要求を受け付けたことを知らせる。

【０１４０】バス入出力制御部３３３１は、メモリから
データが読み出されると、その旨の信号がＲＲＤＹ３３
４０によって送られ、メモリからデータが読み出された
ことを知らせられるので、ＰＩＲＥＱ３３３６上に信号
を出力することによって、バスアービタ３３３０に、バ
ス使用権を要求する。そして、ＰＩＧＲＴ３３３７によ
って送られてくる信号によって、バス使用権を得ること
ができたことを知ると、データをＣＰＵバス８０上に出
力する。

【０１４１】なお、Ｉ／Ｏに対するリクエストである場
合、ＰＲＥＱ３３４８によって、Ｉ／Ｏバス入出力制御
部３３３２に、Ｉ／Ｏのアクセスを要求する旨の信号を
伝える。

【０１４２】Ｉ／Ｏバス入出力制御部３３３２が、かか
る要求を受け付けた場合には、ＰＡＣＫ３３４９によっ
て、要求を受け付けた旨の信号を、バス入出力制御部３
３３１に伝え、要求を受け付けたことを知らせる。

【０１４３】バス入出力制御部３３３１は、Ｉ／Ｏから
データが読み出されると、その旨の信号がＰＲＤＹ３３
５０によって送られ、Ｉ／Ｏからデータが読み出された
ことを知らせられるので、ＰＩＲＥＱ３３３６上に信号
を出力することによって、バスアービタ３３３０に、バ
ス使用権を要求する。ＰＩＧＲＴ３３３７によってバス
権が取れたことを知るとデータをＣＰＵバス８０に出力
する。さらに、自装置３３００に対する、モード設定リ
クエストである場合、ＰＩＯアドレスレジスタＩＯＡＲ
３３０５から、レジスタの保持内容を取り込み、その保
持内容を、転送モード制御部３３３５が備える、転送モ
ード設定レジスタＣＭＯＤＥ３３１８に設定する。

【０１４４】また、Ｉ／Ｏバス入出力制御部３３３２に
は、システムバス６０を構成する信号線である、トラン
ザクションＩＤ信号線（ＴＩＤ６０２）、アドレスバリ
ッド信号線（ＡＶＬＤ６０３）およびデータバリッド信
号線（ＤＶＬＤ６０４）が接続されている。

【０１４５】Ｉ／Ｏバス入出力制御部３３３２とメモリ
アクセス制御部３３３４は、メモリアクセスリクエスト
信号線（ＩＭＲＥＱ３３４３）、リクエスト受付信号線
（ＩＭＡＣＫ３３４４）、リードデータレディ信号（Ｉ
ＲＲＤＹ３３４５）、メモリコピーリクエスト信号線
（ＣＲＥＱ３３５１）およびリクエスト受付信号線（Ｃ
ＡＣＫ３３５２）で接続されている。

【０１４６】さて、Ｉ／Ｏバス入出力制御部３３３２
は、システムバス６０上に出力されるトランザクション
を監視し、自分に対するリクエストである場合、これを
取込み、ＩＭＲＥＱ３３４３によって、メモリアクセス
制御部３３３４に要求信号を伝える。そして、メモリア
クセス制御部３３３４が、要求を受け付けた場合には、
その旨の信号をＩＭＡＣＫ３３４４上に出力し、要求を
受け付けたことを、Ｉ／Ｏバス入出力制御部３３３２に
知らせる。

【０１４７】さらに、メモリからデータが読み出される
と、ＩＲＲＤＹ３３４５によって得られる信号によっ
て、Ｉ／Ｏバス入出力制御部３３３２は、メモリからデ
ータが読み出されたことを知らされるので、ＩＲＥＱ３
３４１上に信号を出力することによって、Ｉ／Ｏバスア
ービタ３３３３にバス使用権を要求し、ＩＧＲＴ３３４
２によって得られる信号によって、バス使用権を得るこ
とができたことを知ると、データをシステムバス６０上
に出力する。

【０１４８】また、上述のように、Ｉ／Ｏバス入出力制
御部３３３２とメモリアクセス制御部３３３４の間は、
メモリコピーリクエスト信号線（ＣＲＥＱ３３５１）お
よびリクエスト受付信号線（ＣＡＣＫ３３５２）も接続
されている。

【０１４９】メモリコピーモードが設定されている時
に、メモリアクセスがあった場合、メモリアクセス制御
部３３３４は、ＣＲＥＱ３３５１上に信号を出力するこ
とによって、Ｉ／Ｏバス入出力制御部３３３２に要求を
出し、要求が受け付けられれば、ＣＡＣＫ３３５２上の
信号によって、要求が受け付けられたことを知らされ
る。Ｉ／Ｏバス入出力制御部３３３２は、コピーのため
のトランザクションを発行することによって、システム
バス６０に接続されたデータ転送装置に、データを送
る。

【０１５０】メモリアクセス制御部３３３４には、メモ
リシステムバス３２０を構成する信号線であるＤＲＡＭ
制御信号（ＲＣＴＬ３２００）が接続されている。ＲＣ
ＴＬ３２００は、アドレスストローブ、バンクセレクト
用の信号線等を有して構成される。メモリアクセス制御
部３３３４は、バス入出力制御部３３３１からの要求に
従い、ＲＣＴＬ３２００を使用して、メモリ３０５に対
するアクセスを制御し、メモリ内のデータの入出力処理
を行なう。

【０１５１】転送モード制御部３３３５は、設定された
転送モードを、ＣＭＯＤＥ３３１８に記憶し、ＣＴＬ３
３４６を使用して、メモリアクセス制御部３３３４に、
転送モードの内容を通知する。なお、転送モードに関し
ては後述する。

【０１５２】ＣＰＵバス８０を構成する信号線である、
アドレス／データ信号線（ＰＡＤＤＴ８０５）上の情報
は、バス入出力制御部３３３１の制御によって、ＰＲＣ
ＶＲ３３０１に保持される。その後、ＰＲＣＶＲ３３０
１の保持内容は、トランザクションの種類にしたがっ
て、ＲＬＡＲ３３０２、ＷＬＡＲ３３０３、ＷＬＤＲ３
３０４、ＩＯＡＲ３３０５、およびＩＯＤＲ３３０６の
いずれかのレジスタに保持される。

【０１５３】また、システムバス６０を構成する信号線
である、アドレス／データ信号線（ＡＤＤＴ６０５）上
の情報は、Ｉ／Ｏバス入出力制御部３３３２の制御によ
って、ＲＣＶＲ３３１６に保持される。なお、Ｉ／Ｏか
らのリクエストは、ＤＭＡであることを考慮して、ＲＣ
ＶＲ３３１６に保持された内容は、ＤＭＡＲ３３１３、
ＤＭＷＲ３３１４に保持される。

【０１５４】Ｉ／Ｏから読み出されたＰＩＯリードデー
タは、一旦、ＲＣＶＲ３３１６に保持された後、ＩＲＤ
Ｒ３３１９に保持され、さらに、一旦、ＰＳＮＤＲ３３
１５に保持された後、ＰＡＤＤＴ８０５上に出力され
る。

【０１５５】ＲＬＡＲ３３０２、ＷＬＡＲ３３０３およ
びＤＭＡＲ３３１３に保持されたアドレスは、メモリア
クセス制御部３３３４の制御によって、ＭＳＡＲ３３０
７に設定され、その設定内容は、メモリシステムバス３
２０を構成する信号線である、メモリアドレス信号線
（ＭＡＤ３２１０）を使用して、（図示しない）メモリ
３０５に送られる。

【０１５６】ＷＬＤＲ３３０４およびＤＭＷＲ３３１４
に保持されたライトデータは、メモリアクセス制御部３
３３４の制御によって、ＥＣＣ生成回路３３０８で生成
されたＥＣＣを付加されて、ＭＳＤＲ３３０９に設定さ
れ、その設定内容は、メモリシステムバス３２０を構成
する信号線である、メモリデータ信号線（ＭＤＴ３２２
０）を使用して、（図示しない）メモリ３０５に送られ
る。

【０１５７】（図示しない）メモリ３０５から読み出さ
れたデータは、ＭＤＴ３２２０を介して、メモリアクセ
ス制御部３３３４の制御によって、一旦、ＭＲＤＲ３３
１０に保持される。

【０１５８】その後、ＥＣＣ訂正回路３３１１を通り、
ＥＣＣ訂正処理を行って、ＲＬＤＲ３３１２に保持され
る。

【０１５９】ＣＰＵからのリクエストの場合は、バス入
出力制御部３３３１の制御によって、ＲＬＤＲ３３１２
に保持されているデータは、その後、ＰＳＮＤＲ３３１
５に設定され、ＰＡＤＤＴ８０５上に出力される。Ｉ／
Ｏからのリクエストの場合は、Ｉ／Ｏバス入出力制御部
３３３２の制御によって、ＲＬＤＲ３３１２に保持され
ているデータは、ＳＮＤＲ３３１７に設定され、設定内
容は、ＡＤＤＴ６０５上に出力される。

【０１６０】また、モード設定リクエストの場合は、Ｉ
ＯＤＲ３３０６に保持されている内容が、ＣＭＯＤＥ３
３１８に設定される。

【０１６１】メモリコピーモードが設定されている場
合、メモリから読み出され、ＲＬＤＲ３３１２に格納さ
れているデータを、ＳＮＤＲ３３１７に一旦保持させ、
その後、保持されているデータを、ＡＤＤＴ６０５上に
出力する。

【０１６２】メモリへのデータの書き込みの場合は、Ｗ
ＬＤＲ３３０４およびＤＭＷＲ３３１４に保持されてい
るデータを、信号線３９９９を使用して、ＳＮＤＲ３３
１７に一旦保持させ、その後、保持されているデータ
を、ＡＤＤＴ６０５上に出力する。

【０１６３】次に、図２１を用いてＤＴ５００の構成を
説明する。

【０１６４】基本的に、図６のＤＴの構成と類似してい
るが、図６の転送モード制御部が無く、代わりに障害保
持部が追加されている点が異なる。すなわち、障害保持
部５５００は、メモリコピー時にエラーが発生したかど
うかを示すＴＳＴＡＴレジスタを有している。また、図
６の構成と比較すると、ＴＭＯＤＥレジスタや比較器
は、存在しない。

【０１６５】次に、図２に、転送モードレジスタ（ＣＭ
ＯＤＥ３３１８）の設定内容を示す。

【０１６６】図２（ａ）は、レジスタ内に設けた、５ビ
ットの領域を示す。

【０１６７】図２（ｂ）に示すように、「ＣＰＹ」は、
メモリコピーを行うか否かを指定するためのビットであ
り、「ＡＶＬ０」、「ＡＶＬ１」、「ＡＶＬ２」、「Ａ
ＶＬ３」は、それぞれＤＴ５００、ＤＴ５０１、ＤＴ５
０２、ＤＴ５０３の転送装置が使用可能か否かを示すた
めのビットである。

【０１６８】図２（ｃ）に、ＡＶＬ０〜ＡＶＬ３の値
と、メモリアドレスの２５、２６ビット目の値によっ
て、メモリコピーのために発行するトランザクションの
Ｔｉｄ、即ち、指定する転送装置の番号を一覧図表にし
て示す。図２（ｃ）の右側における表の中の数字「０」
は、ＤＴ５００が、メモリコピーを行う転送装置として
起動することを意味する。同様に、「１」は、ＤＴ５０
１が、「２」は、ＤＴ５０２が、「３」は、ＤＴ５０３
が、メモリコピーを行う転送装置として起動することを
意味する。

【０１６９】例えば４台の転送装置が使用可能な場合、
ＡＶＬ０〜ＡＶＬ３を「１１１１」とし、この時、アド
レスの２５、２６ビットが「００」ならば「０」、即
ち、ＤＴ５００、「０１」ならばＤＴ５０１、「１０」
ならばＤＴ５０２、「１１」ならばＤＴ５０３に対し
て、メモリコピーのためのトランザクションが発行され
る。

【０１７０】また、ＤＴ５００、ＤＴ５０１の２台の転
送装置が使用可能な場合、例えば、ＡＶＬ０〜ＡＶＬ３
を「１１００」とし、この時アドレスの２６ビット目が
「０」ならば「０」、即ち、ＤＴ５００、２６ビット目
が「１」ならば「１」、即ち、ＤＴ５０１に対して、メ
モリコピーのためのトランザクションが発行される。

【０１７１】以上説明したように、第２の実施例は、第
１の実施例と類似している。

【０１７２】メモリコピー処理は、基本的に図１０と同
一である。但し、図２４、２５で説明した処理では、Ｔ
ＭＯＤＥレジスタを設定していたが、第２の実施例で
は、ＡＶＬ０、ＡＶＬ１、ＡＶＬ２、ＡＶＬ３の値に応
じて、図２（ｃ）のテーブルから使用するＤＴを決定
し、各ＤＴに対してトランザクション発行時にＴｉＤを
設定する点が異なっている。また、上記ＡＶＬ０、ＡＶ
Ｌ１、ＡＶＬ２、ＡＶＬ３の値は、それぞれ、ＤＴ５０
０のＴＳＴＡＴ、ＤＴ５０１のＴＳＴＡＴ、ＤＴ５０２
のＴＳＴＡＴ、ＤＴ５０３のＴＳＴＡＴの値、そのもの
である。

【０１７３】なお、本実施例における各種の動作タイミ
ングは、基本的に第１実施例と同じである。

【０１７４】メモリコピーの場合、例えば、ＣＰＵから
のメモリリードでは、ＭＣ３３００によって読み出され
たデータがＣＰＵに転送される一方、システムバス６０
には、転送装置を対象として、ＤＭＡライトと同じ形式
のトランザクションが発行される。

【０１７５】メモリコピーの手順も、基本的に、図１０
に示した第１実施例における処理と同じである。転送装
置のステータスを調べて転送装置を決定するのは、本実
施例でも必要な処理であり、これにより転送装置に故障
等が発生した場合においても、迅速に対処して、メモリ
コピーを行える。

【０１７６】本実施例では、アクセスするデータのアド
レスによって、使用する転送装置を決定しているが、Ｃ
ＭＯＤＥ３３１８の構成は同じでも別な割り当てが可能
である。

【０１７７】例えば、ＭＣ３３００内に、ラウンドロビ
ンテーブルを備えた構成とし、使用可能な転送装置を順
々に指定する方法も考えられる。

【０１７８】ラウンドロビンテーブルは、例えば、４つ
の転送装置に対する優先順位を記憶する手段であり、現
在使用されている転送装置が存在する場合、動作完了後
その転送装置に対する優先順位を一番低くし、残りの転
送装置の優先順位を高めて記憶しておく。この優先順位
を参照して、転送装置が選択されるとすれば、順番に、
転送装置が選択されていくことになり、ＣＭＯＤＥ３３
１８を利用する場合と同等の動作が行われる。

【０１７９】なお、第１実施例においても、ＤＴ５００
〜ＤＴ５０３内に、同一の動作をするラウンドロビンテ
ーブルを設け、使用可能な転送装置が、順々にスヌープ
する方法も考えられるが、この場合、今、いずれの転送
装置がコピーを行なっているのかを、互いに知る手段を
設けることが必要となる。かかる手段によって、いずれ
の転送装置がコピーを行なっているかを把握し、ラウン
ドロビンテーブルを適切に更新する必要があるからであ
る。

【０１８０】また、第２実施例におけるＤＴ５００〜Ｄ
Ｔ５０３内に、第１実施例と同じ転送モードレジスタ
（ＴＭＯＤＥ５０２０）を設け、ＭＣ３３００内にはＣ
ＭＯＤＥ３３１８の内、ＣＰＹビットだけを設け、コピ
ーモード中は、ＭＣ３３００が全てのコピーデータをシ
ステムバス６０上に出力すると、各データ転送装置が各
々の転送モードレジスタで指定されたアドレスのみを転
送する方法も考えられる。

【０１８１】同様に、ＤＴ５００〜ＤＴ５０３内に、同
じ動作をするラウンドロビンテーブルを設け、ＭＣ３３
００内にはＣＭＯＤＥ３３１８の内、ＣＰＹビットだけ
を設け、コピーモード中は、ＭＣ３３００が全てのコピ
ーデータをシステムバス６０上に出力すると、各データ
転送装置が、ラウンドロビンテーブルに従って順番にコ
ピーを行う方法も考えられる。

【０１８２】次に、図１６、図１７、および図１８に、
本発明の他の実施例を示す。

【０１８３】これらは、いずれも第２実施例の一種の変
形である。

【０１８４】図１９（ａ）、図１９（ｂ）、図１９
（ｃ）は、それぞれ、図１７、図１６、図１８に示す、
主記憶装置の内部構成を示す構成図である。

【０１８５】図面を参照すれば分かる通り、これらのシ
ステム構成においては、第２実施例と比較して、ＣＰ
Ｕ、主記憶装置、Ｉ／Ｏ装置の接続配置位置が異なって
いるだけで、他の構成、特に転送装置の構成は、全く同
じである。

【０１８６】図１６に示すシステム構成における図１５
に示すシステムとの相違点は、図１５の構成ではＩ／Ｏ
４０がシステムバス６０に直接接続されているのに対
し、図１６では、Ｉ／Ｏ４０がＭＳ３４０に接続されて
いる点である。

【０１８７】ここで、ＭＳ３４０の構成を、図１９
（ｂ）に示す。ＭＳ３４０は、ＭＣ３４００とメモリ３
０５を有して構成され、両者は、メモリシステムバス３
２０で接続されている。また、ＭＣ３４００は、ＣＰＵ
バス８０でＣＰＵ２０と接続され、バス９０でＩ／Ｏと
接続されている。また、ＭＣ３４００は、システムバス
６０とも接続されている。

【０１８８】このように、ＭＣ３４００は、ＭＣ３３０
０に比べて、Ｉ／Ｏバスがデータ転送経路（システムバ
ス６０への接続信号線）のほかに存在する。

【０１８９】このようなシステム構成においては、Ｉ／
Ｏ４０からのメモリアクセス速度の速いシステムを提供
できる。

【０１９０】図１７に示すシステム構成における図１５
に示すシステムとの相違点は、図１５の構成ではＩ／Ｏ
４０がシステムバス６０に直接接続されているのに対
し、図１６では、Ｉ／Ｏ４０がＣＰＵ２０と、バス９０
で接続されている点である。

【０１９１】ここで、ＭＳ３３０の構成は、前述の図１
９（ａ）に示した構成と同様である。

【０１９２】このようなシステム構成においては、メモ
リコピー時に、Ｉ／Ｏ４０からのメモリアクセスが生じ
た場合等には、ＣＰＵが当該アクセスを即座に阻止可能
なシステムを提供できる。

【０１９３】図１８に示すシステム構成における図１５
に示すシステムとの相違点は、図１５の構成では、ＣＰ
Ｕ２０に接続されたＭＳ３３０がシステムバス６０に直
接接続されているのに対し、図１８では、システムバス
６０に接続されたＭＳ３５０に、Ｉ／Ｏ４０が接続され
ている点である。

【０１９４】ここで、ＭＳ３５０の構成を、図１９
（ｃ）に示す。ＭＳ３５０は、ＭＣ３５００とメモリ３
０５を有して構成され、両者は、メモリシステムバス３
２０で接続されている。また、ＭＣ３５００は、システ
ムバス６０と接続され、また、バス９０で、Ｉ／Ｏ４０
と接続されている。ＭＣ３５００は、ＭＣ３３００と比
べると、ＣＰＵバスが無くなり、Ｉ／Ｏバス９０が新た
に設けられている。

【０１９５】このようなシステム構成においても、Ｉ／
Ｏ４０からのメモリアクセス速度の速いシステムを提供
できる。

【０１９６】しかし、これらの構成に共通する、第１実
施例との相違点は、ＣＰＵ、主記憶装置、Ｉ／Ｏ装置、
データ転送装置が１つのシステムバス６０に接続されて
いない点であり、これらの場合は、ＣＰＵの命令を受け
て、主記憶装置がメモリコピーを指示しなければならな
いため、主記憶装置に、ＣＰＵの命令を受けメモリコピ
ーを指示する手段を備えた構成にする必要がある。

【０１９７】以上のように、本発明によれば、二重系計
算機システムにおいて、再同期の際に行う、メモリコピ
ーを、複数設けたデータ転送装置を使用して、分担して
実行することが可能となる。複数の転送装置を使用する
ことで、データ転送のスループットが増加し、メモリに
対するアクセスが連続して発生しても、メモリコピー動
作に要する時間が原因で、システムの性能を低下させる
ことがない。

【０１９８】また、従来と同等のメモリコピー性能を達
成するには、バッファ面数を少なくできる等の効果もあ
る。また、前述したように、転送装置に障害が発生して
も、障害が発生していない転送装置を使用することによ
って、柔軟にデータ転送経路を変更できるので、メモリ
コピー自体の信頼性も向上する。

【０１９９】このように本発明によれば、高速性と高信
頼性を有するメモリコピー手段を備えた、二重系計算機
システムが実現できる。

【０２００】

【発明の効果】このように、本発明によれば、複数設け
た、他系へのデータ転送装置を使用して、メモリコピー
を、分担して行うことにより、メモリコピー時間短縮と
データ転送装置の障害に対する信頼性の向上が図れる。

【図面の簡単な説明】

【図１】本発明にかかる二重系計算機システムの構成図
である。

【図２】第２実施例における転送モードレジスタの設定
内容の説明図である。

【図３】中央処理装置の内部構成例を示す構成図であ
る。

【図４】主記憶装置の内部構成例を示す構成図である。

【図５】メモリ制御装置の構成図である。

【図６】データ転送装置の構成図である。

【図７】アドレスの表現方法の説明図である。

【図８】転送モードレジスタの設定内容の説明図であ
る。

【図９】転送ステータスレジスタの設定内容の説明図で
ある。

【図１０】メモリコピーの処理を表すフローチャートで
ある。

【図１１】メモリリードのタイミングの説明図である。

【図１２】ＤＭＡライトのタイミングの説明図である。

【図１３】リードされたメモリ内容を他系に転送する際
のタイミングの説明図である。

【図１４】ＤＭＡライトされたデータを他系に転送する
際のタイミングの説明図である。

【図１５】第２実施例による二重系計算機システムの構
成図である。

【図１６】他の実施例による二重系計算機システムの構
成図である。

【図１７】他の実施例による二重系計算機システムの構
成図である。

【図１８】他の実施例による二重系計算機システムの構
成図である。

【図１９】他の実施例による主記憶装置の構成図であ
る。

【図２０】第２実施例によるメモリ制御装置の構成図で
ある。

【図２１】第２実施例によるデータ転送装置の構成図で
ある。

【図２２】二重系計算機システムのＣＰＵ交換処理の説
明図である。

【図２３】メモリコピー処理のＤＴステータス確認のフ
ローチャートである。

【図２４】メモリコピー処理の使用ＤＴ決定のフローチ
ャートである。

【図２５】メモリコピー処理の使用ＤＴ決定１のフロー
チャートである。

【符号の説明】

２０…ＣＰＵ、２１…ＣＰＵ、３０…ＭＳ（主記憶装
置）、３１…ＭＳ（主記憶装置）、５００…ＤＴ（デー
タ転送装置）、５０１…ＤＴ、５０２…ＤＴ、５１０…
ＤＴ、５１１…ＤＴ、５１２…ＤＴ、５１３…ＤＴ、４
０…Ｉ／Ｏ（入出力装置）、４１…Ｉ／Ｏ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 伸一朗 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮崎 義弘 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 大黒 浩 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内

Claims (11)

【特許請求の範囲】
1. 【請求項１】正常時には同期して動作する２つの計算機
   系であって、各計算機系は、中央処理装置、記憶装置、
   Ｉ／Ｏ装置、他系の記憶装置へデータを転送するための
   データ転送装置を少なくとも備え、片系の障害発生時に
   は、他方が独立して動作し、予め定められているシステ
   ムとして処理を継続することが可能な二重系計算機シス
   テムであって、 いずれの計算機系も、データ転送装置を複数個備え、各
   データ転送装置は、両系間で１対ごとにデータバスで接
   続された構成とし、 いずれかの中央処理装置が、いずれかの系内に障害が発
   生したと判断したとき、障害が発生した系（非正常系）
   の動作と正常系の動作とを再同期するために、正常系の
   記憶装置の記憶データを、非正常系の記憶装置内に転送
   するデータコピーを行う際、前記記憶データをブロック
   化し、ブロック化された記憶データを、いずれかのデー
   タ転送装置に割当て、データコピーを行うことを特徴と
   する二重系情報処理システム。
2. 【請求項２】請求項１において、さらに、前記中央処理
   装置が、データ転送装置の障害の発生を判断した結果、
   障害のあるデータ転送装置が存在する場合には、前記ブ
   ロック化された記憶データを障害の発生していない、い
   ずれかのデータ転送装置に割当て、データコピーを行う
   ことを特徴とする二重系情報処理システム。
3. 【請求項３】請求項１および２のいずれかにおいて、前
   記記憶データのブロック化は、予め定められた、記憶装
   置内のアドレス範囲ごとに行われ、 前記アドレス範囲と、該アドレス範囲に存在するブロッ
   ク化されたデータが割り当てられるデータ転送装置が一
   意に対応ずけられていることを特徴とする二重系情報処
   理システム。
4. 【請求項４】請求項１および２のいずれかにおいて、ブ
   ロック化された記憶データの、データ転送装置への割当
   ては、ラウンドロビンルールによって行うことを特徴と
   する二重系情報処理システム。
5. 【請求項５】請求項３において、前記各データ転送装置
   は、自己に対応ずけられているアドレス範囲を記憶する
   アドレス記憶手段を備え、 各転送装置は、データコピーの際、中央処理装置からの
   記憶装置へのアクセスが発生した場合、記憶装置のアク
   セスをスヌープし、アクセスするアドレスが、自アドレ
   ス記憶手段内の記憶内容に含まれるとき、割り当てられ
   たブロック化されたデータを、前記データバスに送出す
   ることを特徴とする二重系情報処理システム。
6. 【請求項６】正常動作時には互いに同期して動作する２
   つの計算機系から構成され、 該各計算機系は、中央処理装置、記憶装置、Ｉ／Ｏ装
   置、他方の系が有する該記憶装置へデータを転送するた
   めのデータ転送装置を複数個備え、 前記２つの系の内、一方の系において障害が発生した時
   には、他方の系が独立して動作し、予め定められている
   処理を継続するものであって、 前記各データ転送装置は、両系間で１対毎にデータバス
   で接続され、前記記憶装置に格納されているデータを他
   方の系に転送し、 前記中央処理装置のいずれかが、前記２つの計算機系の
   内の一方で障害が発生したと判断したとき、正常な動作
   を行なっている系が有する記憶装置に格納されたデータ
   を、いずれかのデータ転送装置を用いて障害が発生した
   系が有する記憶装置に転送すること、を特徴とする二重
   系情報処理システム。
7. 【請求項７】正常時には同期して動作する２つの計算機
   系から構成され、一方の系において障害が発生した時に
   は、他方の系が独立して動作し、予め定められている処
   理を継続するものであって、 前記計算機系は各々、中央処理装置、記憶装置、Ｉ／Ｏ
   装置を備え、 前記計算機系は各々、他系の記憶装置へデータを転送す
   るデータ転送装置を複数個備え、 該各データ転送装置は、両系間で１対毎にデータバスで
   接続され、 前記中央処理装置のいずれかは、前記２つの計算機系の
   内の一方で障害が発生したと判断したとき、正常な動作
   を行なっている系が有する記憶装置に格納されたデータ
   を、データ転送装置を用いて障害が発生した系が有する
   記憶装置に転送し、 前記中央処理装置は、前記データの転送時にデータ転送
   装置における障害の発生を検出した場合、障害の発生し
   ていないデータ転送装置を用いて、再度データの転送を
   行なうこと、を特徴とする二重系情報処理システム。
8. 【請求項８】請求項７記載の二重系情報処理システムに
   おいて、 前記転送される記憶装置内のデータは、予め定められた
   該記憶装置内のアドレス範囲ごとに前記障害の発生して
   いない各データ転送装置に割り当てられ、 前記アドレス範囲と、該アドレス範囲に存在するデータ
   の転送を割り当てられる該障害の発生していないデータ
   転送装置は、一意に対応付けられており、 前記データ転送装置は、前記アドレス範囲毎に他系への
   データの転送を行なうこと、を特徴とする二重系情報処
   理システム。
9. 【請求項９】請求項８記載の二重系情報処理システムに
   おいて、 該記憶装置内のアドレス範囲は、ラウンドロビンルール
   に従って前記データ転送装置へ割り当てられること、を
   特徴とする二重系情報処理システム。
10. 【請求項１０】請求項８記載の二重系情報処理システム
    において、 前記各データ転送装置は、自己に対応付けられているア
    ドレス範囲を記憶する割り当てアドレス記憶手段を備
    え、 各データ転送装置は、データを転送する際に、中央処理
    装置からの記憶装置に対するアクセスが発生した場合、
    該記憶装置に対するアクセスを検出し、アクセスするア
    ドレスが、前記割り当てアドレス記憶手段に記憶された
    内容により指定されたアドレス範囲に含まれるか判定す
    る制御部を有し、 前記アクセスするアドレスが該アドレス範囲に含まれる
    場合は、該制御部は前記アクセスするアドレスのデータ
    を、前記データバスに送出すること、を特徴とする二重
    系情報処理システム。
11. 【請求項１１】請求項８記載の二重系情報処理システム
    において、 前記各データ転送装置は、前記データの転送の際に派生
    した障害を検出するバス制御部と、 該データの転送における障害の発生状態を記憶する転送
    状態記憶部を有し、 前記中央処理装置は、前記データの転送終了後に、デー
    タの転送に使用した各データ転送装置の転送状態記憶部
    を調べて、各データ転送装置における障害の発生を検出
    し、 障害の発生したデータ転送装置が存在する場合、障害の
    発生していないデータ転送装置に対して再び前記アドレ
    ス範囲を割り当てて、再度データの転送を行なうこと、
    を特徴とする二重系情報処理システム。