JPH0847171A - 過電圧保護方法および過電圧保護装置 - Google Patents
過電圧保護方法および過電圧保護装置Info
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- JPH0847171A JPH0847171A JP7088903A JP8890395A JPH0847171A JP H0847171 A JPH0847171 A JP H0847171A JP 7088903 A JP7088903 A JP 7088903A JP 8890395 A JP8890395 A JP 8890395A JP H0847171 A JPH0847171 A JP H0847171A
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- 238000000034 method Methods 0.000 title claims description 12
- 230000001681 protective effect Effects 0.000 title description 2
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 239000004020 conductor Substances 0.000 claims description 6
- 230000001052 transient effect Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract 1
- 230000005856 abnormality Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/049—Circuit arrangements for limiting the number of protection devices
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- Emergency Protection Circuit Devices (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】
【目的】 入出力用電子回路を過電圧から保護する。
【構成】 電子回路の入出力回路に第１の電流路１を設
ける。この第１の電流路１は第１のダイオードV1N を含
む。幹線電圧が負のときは、第１のダイオードV1N を通
って電流ipが流れる。さらに、入出力回路に第２の電流
路２を設ける。この第２の電流路２は第２のダイオード
V1P とサイリスタT1とを含む。このサイリスタT1は、正
の電圧により充電される時間遅延回路を用いてターンオ
ンされる。第１および第２の電流路1、2 を流れる電流を
用いて保護装置を起動する。
ける。この第１の電流路１は第１のダイオードV1N を含
む。幹線電圧が負のときは、第１のダイオードV1N を通
って電流ipが流れる。さらに、入出力回路に第２の電流
路２を設ける。この第２の電流路２は第２のダイオード
V1P とサイリスタT1とを含む。このサイリスタT1は、正
の電圧により充電される時間遅延回路を用いてターンオ
ンされる。第１および第２の電流路1、2 を流れる電流を
用いて保護装置を起動する。
Description
【０００１】
【産業上の利用分野】本発明は、入出力回路を過電圧か
ら保護する方法および電子回路を過電圧から保護する装
置に関するものである。
ら保護する方法および電子回路を過電圧から保護する装
置に関するものである。
【０００２】
【従来の技術】過電圧は時々発生し、それによって感度
のよい入出力用電子回路は損害を受ける。入出力電圧
は、約０から32ボルトのオーダである。たとえば、幹線
電圧(230V,50Hz) が偶然に、入出力ピンに印加されたと
すると、普通の入出力用電子回路は修理不能な損傷を受
けるであろう。これによって運転の継続上、問題が生
じ、コストが増加する。
のよい入出力用電子回路は損害を受ける。入出力電圧
は、約０から32ボルトのオーダである。たとえば、幹線
電圧(230V,50Hz) が偶然に、入出力ピンに印加されたと
すると、普通の入出力用電子回路は修理不能な損傷を受
けるであろう。これによって運転の継続上、問題が生
じ、コストが増加する。
【０００３】
【発明が解決しようとする課題】稲妻や一時的な過電圧
から保護するために、バリスタや過電圧ツェナーなどの
いろいろな部品がある。しかし、 230ボルトの電圧が電
子回路に直接印加されると、これらの部品はこの電圧に
耐えることができない。もし、工事者が間違えると、 2
30ボルトが低電圧回路に接続されることがあり、これに
よって機器に、上記以上の損傷が生じ、安全性を損なう
危険が生じるであろう。これらの部品は、230ボルトと
いう電圧に耐えることはできず、非常に限られた電力容
量のみを有する。
から保護するために、バリスタや過電圧ツェナーなどの
いろいろな部品がある。しかし、 230ボルトの電圧が電
子回路に直接印加されると、これらの部品はこの電圧に
耐えることができない。もし、工事者が間違えると、 2
30ボルトが低電圧回路に接続されることがあり、これに
よって機器に、上記以上の損傷が生じ、安全性を損なう
危険が生じるであろう。これらの部品は、230ボルトと
いう電圧に耐えることはできず、非常に限られた電力容
量のみを有する。
【０００４】本発明はこのような従来技術の欠点を解消
し、異常時に、感度のよい入出力用電子回路に過電圧が
印加されることを防ぐことを目的とする。
し、異常時に、感度のよい入出力用電子回路に過電圧が
印加されることを防ぐことを目的とする。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するために、電子回路の入出力回路を過電圧から保護
する過電圧保護方法において、この方法は、電子回路の
入出力回路に第１の電流路を設け、この第１の電流路は
第１のダイオードを含み、幹線電圧が負のときはこの第
１のダイオードを通って電流が流れ、さらに、入出力回
路に第２の電流路を設け、この第２の電流路は第２のダ
イオードとサイリスタとを含み、正の電圧により充電さ
れる時間遅延回路を用いて、このサイリスタをターンオ
ンし、第１および第２の電流路を流れる電流を使って保
護装置を起動することとしたものである。
決するために、電子回路の入出力回路を過電圧から保護
する過電圧保護方法において、この方法は、電子回路の
入出力回路に第１の電流路を設け、この第１の電流路は
第１のダイオードを含み、幹線電圧が負のときはこの第
１のダイオードを通って電流が流れ、さらに、入出力回
路に第２の電流路を設け、この第２の電流路は第２のダ
イオードとサイリスタとを含み、正の電圧により充電さ
れる時間遅延回路を用いて、このサイリスタをターンオ
ンし、第１および第２の電流路を流れる電流を使って保
護装置を起動することとしたものである。
【０００６】また、電子回路の入出力回路を過電圧から
保護する過電圧保護装置において、電子回路の入出力回
路の導体は、逆方向にバイアスされた第１のダイオード
の陰極に接続され、この第１のダイオードの陽極はアー
スに接続され、電子回路の入出力回路の導体は、順方向
にバイアスされた第２のダイオードの陽極に接続され、
その先において時間遅延回路を介してアースに接続され
ていることとしたものである。
保護する過電圧保護装置において、電子回路の入出力回
路の導体は、逆方向にバイアスされた第１のダイオード
の陰極に接続され、この第１のダイオードの陽極はアー
スに接続され、電子回路の入出力回路の導体は、順方向
にバイアスされた第２のダイオードの陽極に接続され、
その先において時間遅延回路を介してアースに接続され
ていることとしたものである。
【０００７】
【作用】本発明の方法によれば、異常時に、感度のよい
入出力用電子回路に過電圧が印加されないように保護で
きる。この保護システムにおいては、入出力ピンの電圧
は許容値を超えることは決してない。本発明は以下のよ
うな利点を有する。 −入出力用電子回路の動作点の変化や、入出力用電子回
路の他のいかなる遅延やインピーダンスの変化を生じな
い。 −入出力線が単純である。 −入出力線の数が多くてもコストが安い。 −速いデータ転送速度が可能である。 −無線周波干渉を除去する。 −フィルタが不要である。 −古いエレベータにオプションとして設置することがで
き、古い回路を保護することが後からできる。
入出力用電子回路に過電圧が印加されないように保護で
きる。この保護システムにおいては、入出力ピンの電圧
は許容値を超えることは決してない。本発明は以下のよ
うな利点を有する。 −入出力用電子回路の動作点の変化や、入出力用電子回
路の他のいかなる遅延やインピーダンスの変化を生じな
い。 −入出力線が単純である。 −入出力線の数が多くてもコストが安い。 −速いデータ転送速度が可能である。 −無線周波干渉を除去する。 −フィルタが不要である。 −古いエレベータにオプションとして設置することがで
き、古い回路を保護することが後からできる。
【０００８】
【実施例】以下に、保護回路の動作を示す添付図面を参
照して、実施例を用いて本発明を詳細に説明する。
照して、実施例を用いて本発明を詳細に説明する。
【０００９】保護回路の動作を図１を用いて説明する。
過電圧保護回路にはピンI/O1が含まれる。ピンI/O1は電
子回路に属し、電流路１の開始点である。この導体には
ダイオードV1N が接続され、ダイオードの陽極はアース
に接続されている。電流路はその先において電子ユニッ
ト５に続いている。第２のダイオードV1P の陽極もこの
電流路１に接続している。電流ipは、電流路１を流れて
ダイオードV1P を通り、その先において電流路２を流れ
てピン３を通って回路４へと流れる。回路４はすべての
入出力回路に共用される。電流はこの回路内のキャパシ
タC1へ流れ、キャパシタC1は、並列にキャパシタC2に接
続されている。これらのキャパシタは両方ともアースに
接続されている。キャパシタC1には並列にサイリスタT1
も接続される。サイリスタのゲートは抵抗R2に接続され
ている。この抵抗R2の他端は、抵抗R1を介してアースに
接続され、ツェナーダイオードZ1およびピン３を介して
導体２に接続されている。電源+Vs は抵抗R3を介してピ
ン３に接続されている。時間遅延回路は、第１のキャパ
シタC1と、このキャパシタに並列に接続されたサイリス
タとからなり、サイリスタターンオン回路はツェナーダ
イオードZ1を介してピン３に接続されている。
過電圧保護回路にはピンI/O1が含まれる。ピンI/O1は電
子回路に属し、電流路１の開始点である。この導体には
ダイオードV1N が接続され、ダイオードの陽極はアース
に接続されている。電流路はその先において電子ユニッ
ト５に続いている。第２のダイオードV1P の陽極もこの
電流路１に接続している。電流ipは、電流路１を流れて
ダイオードV1P を通り、その先において電流路２を流れ
てピン３を通って回路４へと流れる。回路４はすべての
入出力回路に共用される。電流はこの回路内のキャパシ
タC1へ流れ、キャパシタC1は、並列にキャパシタC2に接
続されている。これらのキャパシタは両方ともアースに
接続されている。キャパシタC1には並列にサイリスタT1
も接続される。サイリスタのゲートは抵抗R2に接続され
ている。この抵抗R2の他端は、抵抗R1を介してアースに
接続され、ツェナーダイオードZ1およびピン３を介して
導体２に接続されている。電源+Vs は抵抗R3を介してピ
ン３に接続されている。時間遅延回路は、第１のキャパ
シタC1と、このキャパシタに並列に接続されたサイリス
タとからなり、サイリスタターンオン回路はツェナーダ
イオードZ1を介してピン３に接続されている。
【００１０】図２はダイオードブリッジを示し、このブ
リッジは、図１のダイオードV1N、V2N、V1P、V2P の代わり
に使うことができる。ダイオードブリッジは公知の回路
である。
リッジは、図１のダイオードV1N、V2N、V1P、V2P の代わり
に使うことができる。ダイオードブリッジは公知の回路
である。
【００１１】幹線電圧VAC は公衆網から得られる電圧で
あり、機器制御盤においてエネルギー源として使われ
る。異常時、幹線電圧VAC は入出力線と接触することが
ある。異常が起こったときに、幹線電圧VAC が負の場
合、そのときは当然、電流ipは電流路１を流れて、アー
スからダイオードV1N を通ってピンI/O1へ行く。そし
て、VAC 電源のヒューズをとばす。このヒューズは機器
制御盤の共通電源のヒューズであり、減結合トランスの
二次回路に設置される。異常時に幹線電圧VAC が正の場
合、そのときは当然、電流ipは電流路１を流れて、第１
のダイオードV1P を通り、その先において電流路２を流
れて、ピン３と回路４内のキャパシタC1とへ行く。正常
時、C1は抵抗R3を介して電圧+Vs まで充電される。+Vs
は電圧源（24V)であり、その機能は保護回路のトリガ限
界を、機器制御盤の供給電圧以上に保持することであ
る。電流ipは、電圧VC1 がツェナーダイオードZ1のトリ
ガレベルを超えるまでキャパシタC1を充電する。VC1
は、キャパシタC1が充電によって到達可能な電圧であ
り、ここまで充電されると、サイリスタはターンオンさ
れて、サイリスタはキャパシタC1、C2 を放電する。トリ
ガレベルを超えたとき、電流は抵抗R2を通ってサイリス
タのゲートへ流れる。これによってサイリスタT1は伝導
状態に切り替わる。電流ipは今度は、VAC 電源のヒュー
ズがとぶまで、サイリスタT1を通って流れる。抵抗R1は
アースに接続され、サイリスタを誤ってターンオンする
ことを防ぐ。抵抗R1はサイリスタT1のゲートと陰極との
間に接続されている。そして、ゲート回路の抵抗を小さ
くして、スプリアスエネルギーを、ゲートを通り越して
陰極へ送るように抵抗R1は意図されている。こうして、
抵抗R1は、ゲート電圧がターンオンレベルまで上昇する
ことを防ぐ。キャパシタC2はキャパシタC1と並列に接続
され、過渡的である混信のピークを受け止める。ダイオ
ードV1N-VNN、V1P-VNP とサイリスタT1とは、ヒューズの
溶断値を超える定格電流を有しなければならない。電流
路 1、2を流れる電流を用いて保護装置を起動する。接続
できる入出力線の数に制限はない。
あり、機器制御盤においてエネルギー源として使われ
る。異常時、幹線電圧VAC は入出力線と接触することが
ある。異常が起こったときに、幹線電圧VAC が負の場
合、そのときは当然、電流ipは電流路１を流れて、アー
スからダイオードV1N を通ってピンI/O1へ行く。そし
て、VAC 電源のヒューズをとばす。このヒューズは機器
制御盤の共通電源のヒューズであり、減結合トランスの
二次回路に設置される。異常時に幹線電圧VAC が正の場
合、そのときは当然、電流ipは電流路１を流れて、第１
のダイオードV1P を通り、その先において電流路２を流
れて、ピン３と回路４内のキャパシタC1とへ行く。正常
時、C1は抵抗R3を介して電圧+Vs まで充電される。+Vs
は電圧源（24V)であり、その機能は保護回路のトリガ限
界を、機器制御盤の供給電圧以上に保持することであ
る。電流ipは、電圧VC1 がツェナーダイオードZ1のトリ
ガレベルを超えるまでキャパシタC1を充電する。VC1
は、キャパシタC1が充電によって到達可能な電圧であ
り、ここまで充電されると、サイリスタはターンオンさ
れて、サイリスタはキャパシタC1、C2 を放電する。トリ
ガレベルを超えたとき、電流は抵抗R2を通ってサイリス
タのゲートへ流れる。これによってサイリスタT1は伝導
状態に切り替わる。電流ipは今度は、VAC 電源のヒュー
ズがとぶまで、サイリスタT1を通って流れる。抵抗R1は
アースに接続され、サイリスタを誤ってターンオンする
ことを防ぐ。抵抗R1はサイリスタT1のゲートと陰極との
間に接続されている。そして、ゲート回路の抵抗を小さ
くして、スプリアスエネルギーを、ゲートを通り越して
陰極へ送るように抵抗R1は意図されている。こうして、
抵抗R1は、ゲート電圧がターンオンレベルまで上昇する
ことを防ぐ。キャパシタC2はキャパシタC1と並列に接続
され、過渡的である混信のピークを受け止める。ダイオ
ードV1N-VNN、V1P-VNP とサイリスタT1とは、ヒューズの
溶断値を超える定格電流を有しなければならない。電流
路 1、2を流れる電流を用いて保護装置を起動する。接続
できる入出力線の数に制限はない。
【００１２】本発明の種々の実施例は上記で述べたもの
に限られるものではなく、上記のものに代えて、実施例
は請求項の範囲内で変えることができることは当業者に
とって明らかである。たとえば、サイリスタは、トライ
アック、トランジスタ、GTO(gate-turn-off)サイリス
タ、IGBT(insulated-gate bipolar transistor) トラン
ジスタで置き換えることができる。
に限られるものではなく、上記のものに代えて、実施例
は請求項の範囲内で変えることができることは当業者に
とって明らかである。たとえば、サイリスタは、トライ
アック、トランジスタ、GTO(gate-turn-off)サイリス
タ、IGBT(insulated-gate bipolar transistor) トラン
ジスタで置き換えることができる。
【００１３】
【発明の効果】このように本発明によれば、異常時に、
感度のよい入出力用電子回路に過電圧が印加されること
を防ぐことができる。
感度のよい入出力用電子回路に過電圧が印加されること
を防ぐことができる。
【図１】保護回路の動作を説明する図である。
【図２】ダイオードV1N、V2N、V1P、V2P の代わりに使われ
るダイオードブリッジを示す図である。
るダイオードブリッジを示す図である。
1、2 電流路 T1 サイリスタ V1N 第１のダイオード V1P 第２のダイオード
Claims (7)
- 【請求項１】 電子回路の入出力回路を過電圧から保護
する過電圧保護方法であって、該方法は、 前記電子回路の入出力回路に第１の電流路を設け、該第
１の電流路は第１のダイオードを含み、幹線電圧が負の
ときは該第１のダイオードを通って電流が流れ、 さらに、前記入出力回路に第２の電流路を設け、該第２
の電流路は第２のダイオードとサイリスタとを含み、正
の電圧により充電される時間遅延回路を用いて該サイリ
スタをターンオンし、 前記第１および第２の電流路を流れる電流を使って保護
装置を起動することを特徴とする過電圧保護方法。 - 【請求項２】 請求項１に記載の、電子回路を過電圧か
ら保護する過電圧保護方法において、前記時間遅延回路
のピンに接続され、かつ、１つのキャパシタに並列に接
続された第１のキャパシタによって混信電圧の過渡的な
ピークを除去することを特徴とする過電圧保護方法。 - 【請求項３】 請求項１または２に記載の、電子回路を
過電圧から保護する過電圧保護方法において、前記前記
第１のダイオードと、前記第２のダイオードと、前記時
間遅延回路のサイリスタとは、減結合トランスの二次回
路に設置される主ヒューズの溶断値を超える定格電流を
有することを特徴とする過電圧保護方法。 - 【請求項４】 請求項３に記載の過電圧保護方法におい
て、前記時間遅延回路は複数の入出力回路に共用される
ことを特徴とする過電圧保護方法。 - 【請求項５】 電子回路を過電圧から保護する過電圧保
護装置であって、 前記電子回路の入出力回路の導体は、逆方向にバイアス
された第１のダイオードの陰極に接続され、該第１のダ
イオードの陽極はアースに接続され、 前記電子回路の入出力回路の導体は、順方向にバイアス
された第２のダイオードの陽極に接続され、その先にお
いて時間遅延回路を介してアースに接続されていること
を特徴とする過電圧保護装置。 - 【請求項６】 請求項５に記載の過電圧保護装置におい
て、前記時間遅延回路は第１のキャパシタと、並列に該
第１のキャパシタに接続されたサイリスタとを含み、該
サイリスタのターンオン回路はツェナーダイオードを介
して前記第２のダイオードに接続されていることを特徴
とする過電圧保護装置。 - 【請求項７】 請求項６に記載の過電圧保護装置におい
て、前記時間遅延回路は複数の入出力回路に共用され、
前記第１および第２のダイオードはブリッジ回路になる
ように接続されていることを特徴とする過電圧保護装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI941720A FI98255C (fi) | 1994-04-14 | 1994-04-14 | Ylijännitesuojaus |
| FI941720 | 1994-04-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0847171A true JPH0847171A (ja) | 1996-02-16 |
Family
ID=8540514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7088903A Ceased JPH0847171A (ja) | 1994-04-14 | 1995-04-14 | 過電圧保護方法および過電圧保護装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5633773A (ja) |
| EP (1) | EP0677910B1 (ja) |
| JP (1) | JPH0847171A (ja) |
| CN (1) | CN1038629C (ja) |
| AU (1) | AU695655B2 (ja) |
| BR (1) | BR9501589A (ja) |
| CA (1) | CA2146941C (ja) |
| DE (1) | DE69503170T2 (ja) |
| ES (1) | ES2118470T3 (ja) |
| FI (1) | FI98255C (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708550A (en) * | 1995-10-25 | 1998-01-13 | David Sarnoff Research Center, Inc. | ESD protection for overvoltage friendly input/output circuits |
| DE102005040543A1 (de) * | 2005-08-26 | 2007-03-01 | Siemens Ag | Stromrichterschaltung mit verteilten Energiespeichern |
| WO2009115125A1 (en) | 2008-03-20 | 2009-09-24 | Abb Research Ltd. | A voltage source converter |
| US9225163B2 (en) | 2013-11-01 | 2015-12-29 | Infineon Technologies Ag | Combined ESD active clamp for cascaded voltage pins |
| FR3039014B1 (fr) * | 2015-07-13 | 2019-06-14 | Stmicroelectronics (Tours) Sas | Protection de ligne telephonique contre les surtensions |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3790856A (en) * | 1973-06-04 | 1974-02-05 | Gte Automatic Electric Lab Inc | Overvoltage protection circuit for dual outputs of opposite polarity |
| DE3128638A1 (de) * | 1981-07-20 | 1983-07-07 | Loher Gmbh, 8399 Ruhstorf | Schaltungsanordnung zum schutz von umrichterbauelementen gegen ueberspannungen |
| DE3408788A1 (de) * | 1984-03-10 | 1985-09-12 | Dierk Prof. Schröder | Elektronische sicherungsvorrichtung fuer halbleiterschalter zum schutz gegen ueberstrom |
| EP0167734A1 (de) * | 1984-05-10 | 1986-01-15 | Siemens Aktiengesellschaft | Schutzbeschaltung für einen Thyristor |
| US4644437A (en) * | 1985-11-01 | 1987-02-17 | At&T Bell Laboratories | Telephone subscriber loop overvoltage protection integrated circuit |
| JPH02113623A (ja) * | 1988-10-21 | 1990-04-25 | Sharp Corp | 集積回路の静電気保護回路 |
| IN172421B (ja) * | 1989-03-14 | 1993-07-24 | Kone Elevator Gmbh | |
| EP0401410B1 (de) * | 1989-06-08 | 1993-12-29 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Schutz elektronischer Schaltungen vor Überspannung |
| FR2670339B1 (fr) * | 1990-12-07 | 1993-03-12 | Sgs Thomson Microelectronics | Circuit de protection limitant les surtensions entre deux limites choisies et son integration monolithique. |
| US5150187A (en) * | 1991-03-05 | 1992-09-22 | Vlsi Technology, Inc. | Input protection circuit for cmos devices |
| JPH05129856A (ja) * | 1991-11-08 | 1993-05-25 | Sumitomo Electric Ind Ltd | 保護回路 |
| US5276582A (en) * | 1992-08-12 | 1994-01-04 | National Semiconductor Corporation | ESD protection using npn bipolar transistor |
-
1994
- 1994-04-14 FI FI941720A patent/FI98255C/fi not_active IP Right Cessation
-
1995
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