JPH0846148A - Semiconductor device - Google Patents
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Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は多層配線構造を有する半
導体装置の配線構造に関し、特にDRAMに適用して好
適な配線構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring structure of a semiconductor device having a multilayer wiring structure, and more particularly to a wiring structure suitable for application to a DRAM.
【0002】[0002]
【従来の技術】4MDRAMのように微細化した設計に
おいてはワード線をポリシリコンで形成するとその比抵
抗が大きいので特性が出ず対策として上層にアルミ等金
属による配線を設け適当なピッチで上層のワード層と下
層のワード層を接続する、いわゆる吊り部を設けて、ワ
ード線の電圧低下を防止している。そのようなDRAM
のメモリセル配置部分の構造について図面を用いて説明
する。図4はその部分の平面図である。ただし要点をわ
かりやすくするために一部のパターンを省略している。
メモリセルは下層ワード線1をゲート電極とするMOS
トランジスタ(図示せず)とそれに接続された容量とで
構成され、その容量はスタック電極2とその上層に薄い
誘電体層(図示せず)を介して、メモリセル配置部分の
大部分に形成される対向電極層3とで構成される。メモ
リセルは、マトリックス状に多数が配置されるが、下層
ワード線1に直交する方向に多数配置されるビット線
(図示せず)とMOSトランジスタとを接続するビット
線コンタクトホール4を小さくするのに限界があるため
に図のように千鳥状に配置して、単位面積当たりの配置
数を多くしている。2. Description of the Related Art In a miniaturized design such as a 4M DRAM, if a word line is formed of polysilicon, its specific resistance is large, so that the characteristic does not appear. A so-called hanging portion that connects the word layer and the lower word layer is provided to prevent the voltage drop of the word line. Such DRAM
The structure of the memory cell disposition portion will be described with reference to the drawings. FIG. 4 is a plan view of that portion. However, some patterns are omitted to make the points easy to understand.
The memory cell is a MOS using the lower word line 1 as a gate electrode.
It is composed of a transistor (not shown) and a capacitor connected to it. The capacitor is formed in most of the memory cell arrangement portion through the stack electrode 2 and a thin dielectric layer (not shown) above it. Counter electrode layer 3 which is Although a large number of memory cells are arranged in a matrix, the bit line contact holes 4 connecting the bit lines (not shown) arranged in a direction orthogonal to the lower word line 1 and the MOS transistors are made small. Since there is a limit to the number, they are arranged in a staggered pattern as shown in the figure to increase the number of arrangements per unit area.
【0003】ところで、下層ワード線1はポリシリコン
等耐熱性の材料で構成されるため抵抗が大きく下層ワー
ド線のみであると電圧降下のために場所によりで電圧が
一様ではなくなる。そこで上層にAl等によりもう一層
ワード線(図示せず)を設けて、メモリセルの適当なピ
ッチごとに吊り部5を設け、この領域で吊り部コンタク
トホール6を介して上下のワード線を接続する。したが
って対向電極層3はほぼ全域に設けられるものである
が、ビット線コンタクトホール4および吊り部コンタク
トホール6が対向電極3を貫通して設けられるのでビッ
ト線コンタクトの逃げ7と吊り部コンタクトの逃げ8と
を形成する。吊り部コンタクトの逃げ8は、近接する吊
り部コンタクトホール6数個分をまとめて、一連の穴と
して形成する。なお、隣合う吊り部コンタクトの逃げ8
間は対向電極層3を接続して、全面を基準電位に保つ部
分であるので、吊り部コンタクトの逃げ8を大きくしす
ぎるのは好ましくない。次にこのメモリセル配置部分の
構造を製法を供なって詳細に説明する。図5は、図4の
A−A線の部分を工程順に示す断面図であり、前半の工
程を示す。図6はその後半の工程を示す断面図である。
図7は図4のB−B線の部分を工程順に示す断面図であ
り、前半の工程を示す。図8はその後半の工程を示す断
面図である。なお、製造工程はこの領域の外に配置され
る素子や配線の形成のための工程は省略する。By the way, since the lower word line 1 is composed of a heat resistant material such as polysilicon, if the resistance is large and only the lower word line is present, the voltage will not be uniform depending on the location due to the voltage drop. Therefore, another word line (not shown) is provided in the upper layer by Al or the like, and the hanging portions 5 are provided at appropriate pitches of the memory cells. In this region, the upper and lower word lines are connected through the hanging portion contact holes 6. To do. Therefore, although the counter electrode layer 3 is provided in almost the entire area, the bit line contact hole 4 and the hanging portion contact hole 6 are provided so as to penetrate the counter electrode 3, so that the bit line contact escape 7 and the hanging portion contact escape. 8 and 8 are formed. The relief 8 of the hanging portion contact is formed as a series of holes by assembling several adjacent hanging portion contact holes. In addition, escape 8 of adjacent hanging part contact
Since it is a portion where the counter electrode layer 3 is connected and the whole surface is kept at the reference potential, it is not preferable to make the clearance 8 of the hanging portion contact too large. Next, the structure of the memory cell arrangement portion will be described in detail by using the manufacturing method. 5A to 5C are cross-sectional views showing the portion along the line AA in FIG. 4 in the order of steps, showing the first half of the steps. FIG. 6 is a cross-sectional view showing the latter half of the process.
FIG. 7 is a cross-sectional view showing a step along the line BB in FIG. 4 in the order of steps, showing the first half of the steps. FIG. 8 is a sectional view showing the latter half of the process. In the manufacturing process, steps for forming elements and wirings arranged outside this region are omitted.
【0004】(1)シリコン基板にPウエル11を形成
し、その表面にMOSトランジスタ形成領域12をのぞ
き、素子分離のためのフィールド酸化膜13を形成す
る。次にMOSトランジスタ形成領域12にゲート酸化
膜14を形成し、その上にP等の不純物を導入したポリ
シリコンを形成し、パターンニングを行って下層ワード
線1を形成する。次にフィールド酸化膜13と下層ワー
ド線1をマスクにAs等をイオン注入して、熱処理を行
ってソース・ドレイン(以下S.Dと記す)を形成す
る。S.Dは各MOSトランジスタに設けた容量側S.
D15と2個のトランジスタに共通に設けたビット線側
S.D16とがある。次にCVDによるSiO2 等でな
る第1の層間絶縁層17を形成し、ホトレジストとエッ
チングにより第1の層間絶縁層17とゲート酸化膜14
を貫通し、容量側S.Dの表面を露出する容量コンタク
トホール18を形成する(以上図5a,図7a参照)。(1) A P well 11 is formed on a silicon substrate, and a field oxide film 13 for element isolation is formed on the surface except the MOS transistor forming region 12. Next, a gate oxide film 14 is formed in the MOS transistor formation region 12, polysilicon into which an impurity such as P is introduced is formed thereon, and patterning is performed to form the lower word line 1. Then, As or the like is ion-implanted using the field oxide film 13 and the lower word line 1 as a mask, and heat treatment is performed to form a source / drain (hereinafter referred to as SD). S. D is the capacitance side S.D. provided in each MOS transistor.
D15 and the bit line side S.D. There is D16. Next, a first interlayer insulating layer 17 made of SiO2 or the like is formed by CVD, and the first interlayer insulating layer 17 and the gate oxide film 14 are formed by photoresist and etching.
Through the S. A capacitive contact hole 18 exposing the surface of D is formed (see FIGS. 5a and 7a above).
【0005】(2)次にCVDによりポリシリコンであ
るスタック層2aを形成する。そしてリン等の不純物を
導入して比抵抗をさげるとともに、容量側S.D15と
の電気的接続を良好にする。なおCVDによる成長時に
不純物を導入しても良い(以上図5b,図7b参照)。(2) Next, a stack layer 2a made of polysilicon is formed by CVD. Then, impurities such as phosphorus are introduced to reduce the specific resistance, and the S. Improves electrical connection with D15. Impurities may be introduced during growth by CVD (see FIGS. 5b and 7b above).
【0006】(3)次にスタック層2aをホトレジスト
をマスクとするドライエッチングによりパターンニング
しスタック電極2を形成する。スタック層2aの下地は
凹凸を有しており、異方性の強いドライエッチングでパ
ターンニングを行うと凹部の側壁等にエッチング不足が
生じがちであるので、かなりのオーバーエッチを行いエ
ッチング残りが生じないようにしている(以上図5c,
図7c参照)。 (4)次にチッ化シリコン等による薄い誘電体層19を
CVD等により形成し、(図5d,図7d参照) (5)その上にポリシリコンでなる対向電極層3を形成
し、ホトレジストをマスクにドライエッチによりパター
ンニングする。対向電極層3はメモリセル配置領域には
ほぼ全域に残され、図4および図6eに示すようにビッ
ト線コンタクトの逃げ7と、図4および図8eに示すよ
うに吊り部コンタクトの逃げ8とはエッチング除去され
る。この時下地の誘電体層19も非常に薄いのでオーバ
ーエッチ中に除去される(以上図6e,図8e参照)。 (6)次にCVDによりSiO2 とその上にBPSGを
形成し、平坦化処理を行って、第2の層間絶縁層20と
する。次にホトレジストをマスクにエッチングにより第
2の層間絶縁層20、第1の層間絶縁層17およびゲー
ト酸化膜14を貫通して、ビット線側S.Dの表面を露
出するビット線コンタクトホール4を形成する。その後
スパッタにより例えばタングステンシリサイド層を形成
し、ホトレジストをマスクにエッチングして、ビット線
側S.D16に接続し、下層ワード線1に直交する方向
に配置されるビット線21を形成する。(以上図6f,
図8f参照)。(3) Next, the stack layer 2a is patterned by dry etching using a photoresist as a mask to form the stack electrode 2. The underlying layer of the stack layer 2a has irregularities, and if patterning is performed by dry etching having strong anisotropy, etching sidewalls and the like tend to be insufficiently etched. So that it does not exist (Figure 5c above,
See Figure 7c). (4) Next, a thin dielectric layer 19 made of silicon nitride or the like is formed by CVD or the like (see FIGS. 5d and 7d). (5) A counter electrode layer 3 made of polysilicon is formed thereon, and a photoresist is formed. The mask is patterned by dry etching. The counter electrode layer 3 is left almost all over the memory cell disposition region, and has a bit line contact relief 7 as shown in FIGS. 4 and 6e and a hanging portion contact relief 8 as shown in FIGS. 4 and 8e. Are etched away. At this time, since the underlying dielectric layer 19 is also very thin, it is removed during overetching (see FIGS. 6e and 8e above). (6) Next, CVD is performed to form SiO2 and BPSG thereon, and a planarization process is performed to form the second interlayer insulating layer 20. Then, by using the photoresist as a mask, the second interlayer insulating layer 20, the first interlayer insulating layer 17 and the gate oxide film 14 are penetrated by etching, and the S. A bit line contact hole 4 exposing the surface of D is formed. After that, for example, a tungsten silicide layer is formed by sputtering, and etching is performed using the photoresist as a mask, and the S. A bit line 21 connected to D16 and arranged in a direction orthogonal to the lower word line 1 is formed. (Above Fig. 6f,
See Figure 8f).
【0007】(7)次にCVD等により第3の層間絶縁
層22を形成し、ホトレジストをマスクにエッチングし
て吊り部5において第3の層間絶縁層22、第2の層間
絶縁層20および第1の層間絶縁層17を貫通して、下
層ワード線1の表面を露出する吊り部コンタクトホール
6を形成し、その上にスパッタ等によりAl等の比抵抗
の小さい金属層を形成し、ホトレジストとエッチングに
より、上層ワード線23を形成する。上層ワード線23
は各下層ワード線1に対応して設けられ、それぞれ吊り
部5において、吊り部コンタクトホール6を介し上下接
続されている(以上図6g,図8g参照)。(7) Next, a third interlayer insulating layer 22 is formed by CVD or the like, and the third interlayer insulating layer 22, the second interlayer insulating layer 20, and the second interlayer insulating layer 20 and the second interlayer insulating layer 20 are formed in the hanging portion 5 by etching using a photoresist as a mask. 1. A hanging contact hole 6 that penetrates the first interlayer insulating layer 17 and exposes the surface of the lower word line 1 is formed, and a metal layer having a small specific resistance such as Al is formed on the hanging contact hole 6 by sputtering or the like. The upper word line 23 is formed by etching. Upper word line 23
Are provided corresponding to the respective lower layer word lines 1 and are respectively vertically connected to each other in the hanging portions 5 through the hanging portion contact holes 6 (see FIGS. 6g and 8g above).
【0008】[0008]
【発明が解決しようとする課題】ところで上述した従来
のDRAMにおいては図4c,図6cに示すスタック層
2aをエッチングしてスタック電極2とする工程におい
て、図6cに示すエッチング残り2bが凹部24a,2
4bに生じがちである。そのためかなりのオーバーエッ
チを行っているにもかかわらずプロセスの変動によって
は生じる。その原因は一つに限定することは難しいが、
スタック層2aの下地が凹凸形状であることが一つの原
因である。すなわち、下層ワード線1の上に第の層間絶
縁層17が形成されているので、下層ワード線1のない
ところが凹部となっている。次に下地が凹凸であると凹
部にエッチング残りが生じがちとなりそうな原因につい
て推定する。 a)ポジ型ホトレジストを塗布すると、凹部24a,2
4b等は他の凸部や平坦部より厚くなり、露光不足や現
像不足となりがちであって、エッチング時表面にホトレ
ジストが残っていてエッチングされない。 b)エッチングの異方性が強くなりそのため凹部の側壁
のエッチングがオーバーエッチを行っても進まない。等
が考えられる。In the conventional DRAM described above, in the step of etching the stack layer 2a shown in FIGS. 4c and 6c to form the stack electrode 2, the etching residue 2b shown in FIG. Two
4b tends to occur. Therefore, it may occur depending on the process variation even though a considerable overetch is performed. It is difficult to limit the cause to one, but
One reason is that the underlying layer of the stack layer 2a has an uneven shape. That is, since the first interlayer insulating layer 17 is formed on the lower layer word line 1, the portion where the lower layer word line 1 is not present is a recess. Next, the cause of the possibility that etching residue tends to occur in the concave portion when the base is uneven is estimated. a) When a positive photoresist is applied, the recesses 24a, 2
4b and the like are thicker than other convex portions and flat portions, and are apt to be under-exposed or under-developed, and the photoresist remains on the surface during etching and is not etched. b) Since the etching anisotropy becomes strong, the etching of the sidewall of the recess does not proceed even if it is overetched. Etc. are possible.
【0009】しかも吊り部5においてはスタック層2a
をすべてエッチングするのに対し、他の部分はスタック
電極2としてかなりの面積を残すような設計となってい
る。よく知られているように一枚のウェーハ中に単位面
積当たりのエッチングする面積が大きく異なる場所があ
ると、エッチングする面積の多い場所のエッチングレー
トが遅くなる。したがって、吊り部5における凹部24
a,24bにエッチング残り2bが生じがちとなる。図
4に符号24aで示す凹部に図7cに示すようなスタッ
ク層2aのエッチング残り2bが生ずると、図8gに示
すように最後まで残り、図4に符号2c,2dで示す吊
り部5の両側のスタック電極がショートすることとな
る。そこでそれを防止するために十分なオーバーエッチ
を行うとスタック電極2がその分小さくなり、したがっ
て容量が小さくなり好ましくない。そこで本発明は、極
端なオーバーエッチを行わなくてもショート不良が生じ
ない構造を提供することを目的とする。Moreover, in the hanging portion 5, the stack layer 2a
While the whole is etched, the other part is designed to leave a considerable area as the stack electrode 2. As is well known, if there is a large difference in the area to be etched per unit area in one wafer, the etching rate of the area having a large area to be etched becomes slow. Therefore, the recess 24 in the hanging portion 5
Etching residue 2b tends to occur on a and 24b. When the etching residue 2b of the stack layer 2a as shown in FIG. 7c occurs in the concave portion 24a shown in FIG. 4, it remains to the end as shown in FIG. 8g and both sides of the hanging portion 5 shown by reference numerals 2c and 2d in FIG. The stack electrode of will be short-circuited. Therefore, if sufficient over-etching is performed to prevent this, the stack electrode 2 becomes smaller by that amount, and the capacitance becomes smaller, which is not preferable. Therefore, an object of the present invention is to provide a structure in which a short circuit defect does not occur even if extreme overetching is not performed.
【0010】[0010]
【課題を解決するための手段】この発明の半導体装置
は、近接して略平行に多数配置された下層の配線と、そ
れを被う第1の層間絶縁層と、その上層に部分的に形成
された第1の導電パターンと、その上に薄い誘電体層を
介して形成され、前記第1の導電パターンと同じ材質も
しくはエッチング特性の似ている材質よりなり、広い領
域に形成された第2の導電パターンと、それを被う第2
の層間絶縁層と、その上に形成され、前記下層の配線と
接続する上層の配線と、上層の配線と下層配線との接続
点が多数集まって、かつ前記第1の導電パターンが配置
されない上下配線接続部と、前記第2の導電パターンに
設けられた前記接続点に対する逃げとを有する半導体装
置において、前記逃げは拡幅されて、前記接続部の両側
に配置された前記第1の導電パターン間が前記下層の配
線の間に生ずる凹部でつながる凹部はすべてどこかで前
記逃げに露出するよう配置されていることを特徴とす
る。より具体的な、すなわち好適な例としては、上記の
半導体装置はDRAMのメモリセル配置部とし、下層配
線、第1の導電パターン、第2の導電パターン上層配線
をそれぞれ下層ワード線、スタック電極、対向電極、上
層ワード線とすることができ、その場合上下配線接続部
はいわゆるワード線の吊り部となる。In a semiconductor device of the present invention, a plurality of lower wirings arranged close to each other and substantially parallel to each other, a first interlayer insulating layer covering the wirings, and partially formed on an upper layer thereof. A first conductive pattern formed on the first conductive pattern and a thin dielectric layer formed on the first conductive pattern, and the second conductive pattern is formed on a wide area and is made of the same material as or similar to the first conductive pattern. Conductive pattern and the second covering it
And an upper layer wiring formed on the upper layer wiring, which is connected to the lower layer wiring, and a large number of connection points between the upper layer wiring and the lower layer wiring, and on which the first conductive pattern is not arranged. In a semiconductor device having a wiring connection portion and a clearance for the connection point provided in the second conductive pattern, the clearance is widened, and the clearance between the first conductive patterns arranged on both sides of the connection portion is increased. Is arranged so that all the recesses connected by the recesses formed between the lower layer wirings are exposed to the escape somewhere. More specifically, that is, as a preferable example, the above semiconductor device is a memory cell arrangement portion of a DRAM, and the lower layer wiring, the first conductive pattern, and the second conductive pattern upper layer wiring are respectively a lower layer word line, a stack electrode, The counter electrode and the upper layer word line can be used, in which case the upper and lower wiring connection portions are so-called hanging portions of the word line.
【0011】[0011]
【作用】上記の構成によれば、上下配線接続部には第1
の導電パターンを配置しないので第1の導電パターン形
成のエッチング工程において、この部分はエッチングレ
ートが遅く凹部にエッチング残りが生じやすいが、第2
の導電パターンに設ける上下配線の接続点の逃げの形状
を大きくして、エッチング残りが生ずるとショート不良
となる、すなわち上下配線接続部の両側に配置した第1
の導電パターン間を接続する凹は、どこかで逃げに露出
するようにしたので、第2の導電パターンのエッチング
時、通常のオーバーエッチでその上の薄い誘電体層とと
もにエッチング残りもエッチングされるのでショート不
良とならない。したがって、第1の導電パターンのエッ
チング時、極端なオーバーエッチを行う必要もない。According to the above construction, the first and second wirings are connected to the upper and lower wiring connecting portions.
Since the conductive pattern of No. 2 is not arranged, in the etching step of forming the first conductive pattern, this portion has a low etching rate and is likely to have an etching residue in the concave portion.
If the shape of the relief of the connection point of the upper and lower wirings provided in the conductive pattern is enlarged and etching residue occurs, a short circuit failure occurs, that is, the first wirings arranged on both sides of the upper and lower wiring connection portions.
Since the recess connecting between the conductive patterns is exposed to escape somewhere, when the second conductive pattern is etched, the etching residue is also etched together with the thin dielectric layer thereabove by normal overetching. Therefore, it does not cause a short circuit. Therefore, it is not necessary to perform extreme overetching when etching the first conductive pattern.
【0012】[0012]
【実施例】以下、この発明について図面を参照して説明
する。本実施例は前述したDRAMに本発明を適用した
ものである。図1はその要部平面図であり、従来の図面
図3と同じものは同一符号を付してその説明を省略す
る。ただし、本発明の下層配線、第1の導電パターン、
第2の導電パターン、上層の配線、上下配線接続部及び
接続点に対する逃げには、それぞれ本実施例の下層ワー
ド線1、スタック電極2、対向電極3、吊り部5および
吊り部コンタクトの逃げ38が相当する。図4に示す従
来例と本実施例と異なる点は、吊り部コンタクトの逃げ
38が拡幅されて、吊り部5にある下層ワード線1,1
間に生ずる凹部24のそれぞれについてどこか少なくと
も1ヶ所で吊り部コンタクトの逃げ38から全幅にわた
って露出するよう構成されている。次に、製法を供なっ
てその構成を説明する。図1のA−A線の部分の工程毎
の断面図は従来とかわるところがないので図5a〜dお
よび図6e〜gを用いて説明する。図1のB−B線の部
分の工程毎の断面図は、図7a〜dまでの工程は従来と
かわる所がないのでこれを用いる。しかし、従来図8e
〜gに示す工程については本実施例においては異なるの
で図2e〜gを用いて説明する。図5d,図7dに示す
工程までは従来と同じであるので製法、構造についての
説明を略すが、図7cに示すように凹部24aにエッチ
ング残り2bが生じがちであって、エッチング残りが生
じると図1に示すように吊り部5の両側に配置されたス
タック電極2c,2dが凹部24aに残ったエッチング
残り(図6cの符号2b)でショートする。その上にチ
ッ化シリコン等でなる薄い誘電体層19を形成する(条
図5d,図7d参照)。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. In this embodiment, the present invention is applied to the DRAM described above. FIG. 1 is a plan view of a main part thereof, and the same parts as those in FIG. However, the lower layer wiring of the present invention, the first conductive pattern,
The reliefs for the second conductive pattern, the upper layer wiring, the upper and lower wiring connection portions, and the connection points are provided for the lower layer word line 1, the stack electrode 2, the counter electrode 3, the hanging portion 5, and the hanging portion contact 38 of this embodiment, respectively. Is equivalent to The difference between the conventional example shown in FIG. 4 and the present example is that the relief 38 of the hanging portion contact is widened so that the lower word lines 1, 1 in the hanging portion 5 are formed.
It is configured to be exposed over the entire width from the clearance 38 of the hanging portion contact at at least one place for each of the recesses 24 formed therebetween. Next, the manufacturing method will be used to explain the configuration. Since the cross-sectional views of the process along the line AA in FIG. 1 are the same as the conventional ones, the description will be given with reference to FIGS. 5A to 5D and FIGS. 7A to 7D are the same as the conventional ones in the cross-sectional views of the process along the line BB in FIG. However, conventional FIG. 8e
Since steps shown in FIGS. 2 to g are different in this embodiment, they will be described with reference to FIGS. Since the process up to the steps shown in FIGS. 5d and 7d is the same as the conventional one, the description of the manufacturing method and structure is omitted. However, as shown in FIG. 7c, the etching residue 2b tends to occur in the recess 24a. As shown in FIG. 1, the stack electrodes 2c and 2d arranged on both sides of the hanging portion 5 are short-circuited by the etching residue (reference numeral 2b in FIG. 6c) remaining in the recess 24a. A thin dielectric layer 19 made of silicon nitride or the like is formed thereon (see FIGS. 5d and 7d).
【0013】(1)次に全面にポリシリコンを形成し、
ホトレジストをマスクにエッチングを行いビット線コン
タクトの逃げ7と吊り部コンタクトの逃げ38を形成す
る。本実施例の特徴とする点は、この吊り部コンタクト
の逃げ38の形状にある。逃げとして必要な寸法をこえ
て拡幅され、図1に示すように凹部24がすべてどこか
少なくとも一ケ所でこの吊り部コンタクトの逃げ38に
露出するようにすう。そうすれば、対向電極層3のエッ
チング時のオーバエッチ処理により薄い誘電体層19も
エッチングされると共に凹部24aに残っていたスタッ
ク層のエッチング残り2bもエッチングされ、スタック
電極2c,2d間のショートがなくなる(以上図6e,
図2e参照)。(1) Next, polysilicon is formed on the entire surface,
Etching is performed using a photoresist as a mask to form the bit line contact relief 7 and the hanging portion contact relief 38. The feature of this embodiment lies in the shape of the relief 38 of the hanging portion contact. The recesses are widened beyond the required dimensions so that all recesses 24 are exposed to the recesses 38 of this suspension contact somewhere at least at one location, as shown in FIG. By doing so, the thin dielectric layer 19 is also etched by the overetching process at the time of etching the counter electrode layer 3 and the etching residue 2b of the stack layer remaining in the recess 24a is also etched, and the short circuit between the stack electrodes 2c and 2d. Disappears (above Fig. 6e,
See Figure 2e).
【0014】(2)次にCVDによりSiO2 とその上
にBPSGを形成し、平坦化処理を行って、第2の層間
絶縁層20とする。そしてホトレジストをマスクにエッ
チングして、第2の層間絶縁層20、第1の層間絶縁層
17およびゲート酸化膜14を貫通して、ビット線側S
・D16の表面を露出するビット線コンタクトホール1
4を設け、スパッタによりたとえばタングステンシリサ
イド膜を形成し、ホトレジストをマスクにエッチングし
て、ビット線側S・D16に接続して、ワード線1に直
交する方向にビット線21を形成する(以上図6f,図
2f参照)。 (3)次にCVD等に第3の絶縁層22を形成し、吊り
部5においてオートレジストをマスクにエツチングして
第3の層間絶縁層22,第2の層間絶縁層20および第
1の層間絶縁層17を貫通して下層ワード線1の表面を
露出する吊り部コンタクトホール6を形成し、スパッタ
によりAl等の抵抗値の小さい金属層を形成しホトレジ
ストをマスクにエッチングを行い上層ワート線23を形
成する上層ワード線23は吊り部コンタクトホール6に
おいて下層ワード線1と接続してその電圧分布を均一化
する。(以下図6g,図2g参照)その後図示しないが
パッシべーション等を行ってDRAMチップは完成す
る。本実施例によればスタック電極2をエッチングで形
成する際に吊り部5の下地の凹部にエッチング残りが生
じがちであるが、後工程の対向電極層のエッチング工程
除去されてショート不良が少なくなる。(2) Next, CVD is performed to form SiO 2 and BPSG thereon, and a planarization process is performed to form a second interlayer insulating layer 20. Then, the photoresist is used as a mask for etching to penetrate through the second interlayer insulating layer 20, the first interlayer insulating layer 17 and the gate oxide film 14, and the bit line side S
・ Bit line contact hole 1 that exposes the surface of D16
4, a tungsten silicide film is formed by sputtering, etching is performed by using a photoresist as a mask, and the bit line 21 is formed in a direction orthogonal to the word line 1 by connecting to the bit line side S / D16. 6f, see FIG. 2f). (3) Next, a third insulating layer 22 is formed by CVD or the like, and etching is performed in the hanging portion 5 using an auto resist as a mask to etch the third interlayer insulating layer 22, the second interlayer insulating layer 20, and the first interlayer. The hanging portion contact hole 6 that exposes the surface of the lower word line 1 is formed through the insulating layer 17, a metal layer having a small resistance value such as Al is formed by sputtering, and etching is performed using a photoresist as a mask. The upper-layer word line 23 forming the above is connected to the lower-layer word line 1 in the hanging portion contact hole 6 to make its voltage distribution uniform. (See FIGS. 6g and 2g below) Thereafter, although not shown, passivation or the like is performed to complete the DRAM chip. According to the present embodiment, when the stack electrode 2 is formed by etching, an etching residue is likely to occur in the recessed portion of the base of the hanging portion 5, but the counter electrode layer is removed by the etching process of the subsequent process, and short-circuit defects are reduced. .
【0015】[0015]
【実施例2】前述の第1の実施例においては、対向電極
層に設けた吊り部コンタクトの逃げは、数個の吊り部コ
ンタクトホールをまとめて形成したが、図3に示すよう
に1個の吊り部コンタクトホールの逃げ48が1個の吊
り部コンタクトホール6に対応するようにして、直近の
凹部24を1本だけ露出するように構成してもよい。こ
の場合、吊り部5の両側に配置されるスタツク電極2,
2を接続することのない凹部があればそこは除外しても
良い。上記の実施例にてはいずれもスタック電極2と対
向電極層3はポリシリコンの例で説明したが、異なる材
質、例えばシリサイド等でもよい。これらは同一材料の
方が好ましいが、エッチング特性が似ていれば異なる材
質でもよい。また、上記実施例はDRAMのワード線吊
り部に本発明を適用したものであるが、他の半導体装置
においても類似した構造の場合に適用することができ
る。[Embodiment 2] In the first embodiment described above, the relief of the suspension portion contact provided in the counter electrode layer is formed by collectively forming several suspension portion contact holes, but as shown in FIG. The recess 48 of the hanging part contact hole may correspond to one hanging part contact hole 6 so that only the nearest recess 24 is exposed. In this case, the stack electrodes 2, which are arranged on both sides of the suspension 5,
If there is a recess that does not connect the two, it may be excluded. In each of the above embodiments, the stack electrode 2 and the counter electrode layer 3 are made of polysilicon, but different materials such as silicide may be used. The same material is preferable, but different materials may be used as long as they have similar etching characteristics. Further, although the present invention is applied to the word line suspension portion of the DRAM in the above embodiment, it can be applied to other semiconductor devices having a similar structure.
【0016】[0016]
【発明の効果】以上説明したように、本発明によれば上
下線の配線の接続点に対する第2の導電パターンに設け
た逃げを拡幅して、下層配線にもとずく凹部のために生
じがちな第1の導電パターンのエッチング残りを逃げに
露出するようにしたので、第2の導電パターンのエッチ
ングの際のオーバーエッチ処理でエッチングされ、第1
の導電パターンのショート不良が少なくなる。As described above, according to the present invention, the relief provided in the second conductive pattern with respect to the connection point of the upper and lower wirings is widened and is not generated due to the concave portion based on the lower wiring. Since the etching residue of the first conductive pattern is exposed so as to escape, the second conductive pattern is etched by the over-etching process during the etching.
Short-circuit defects of the conductive pattern of are reduced.
【図1】 本発明の実施例の平面図FIG. 1 is a plan view of an embodiment of the present invention.
【図2】 その要部断面を工程順に示す図面FIG. 2 is a drawing showing a cross section of the main part in the order of steps.
【図3】 本発明の他の実施例の平面図FIG. 3 is a plan view of another embodiment of the present invention.
【図4】 従来のDRAMの平面図FIG. 4 is a plan view of a conventional DRAM
【図5】 その一部を工程順に示す前半工程の断面図FIG. 5 is a sectional view of the first half process showing a part of the process order.
【図6】 その後半工程を示す断面図FIG. 6 is a sectional view showing a subsequent half process.
【図7】 図4の他の部分を工程順に示す前半工程の断
面図FIG. 7 is a cross-sectional view of the first half process showing another part of FIG. 4 in process order.
【図8】 その後半工程を示す断面図FIG. 8 is a sectional view showing the subsequent half-steps.
1 下層ワード線(下層配線) 2,2c,2d スタック電極(第1の導電パターン) 3 対向電極層(第2の導電パターン) 5 吊り部(上下配線接続部) 6 吊り部コンタクトホール(接続点) 17 第1の層間絶縁層 19 薄い誘電体層 20 第2の層間絶縁層 23 上層ワード線(上層の配線) 24,24a,24b 凹部 38,48 吊り部コンタクトの逃げ(接続点に対する
逃げ)1 Lower layer word line (lower layer wiring) 2, 2c, 2d Stack electrode (first conductive pattern) 3 Counter electrode layer (second conductive pattern) 5 Hanging part (upper and lower wire connection part) 6 Hanging part contact hole (connection point) ) 17 first interlayer insulating layer 19 thin dielectric layer 20 second interlayer insulating layer 23 upper layer word line (upper layer wiring) 24, 24a, 24b recess 38, 48 escape of hanging part contact (escape to connection point)
Claims (3)
と、それを被う第1の層間絶縁層と、その上層に部分的
に形成された第1の導電パターンと、その上に薄い誘電
体層を介して形成され、前記第1の導電パターンと同じ
材質もしくはエッチング特性の似ている材質よりなり、
広い領域に形成された第2の導電パターンと、それを被
う第2の層間絶縁層と、その上に形成され、前記下層の
配線と接続する上層の配線と、上層の配線と下層の配線
との接続点が多数集まって、かつ前記第1の導電パター
ンが配置されない上下配線接続部と、前記第2の導電パ
ターンに設けられた前記接続点に対する逃げとを有する
半導体装置において、前記逃げは拡幅されて、前記接続
部の両側に配置された前記第1の導電パターン間が前記
下層の配線の間に生ずる凹部でつながる凹部はすべてど
こかで前記逃げに露出するように配置されていることを
特徴とする半導体装置。1. A plurality of lower layer wirings arranged close to each other and substantially parallel to each other, a first interlayer insulating layer covering the wirings, a first conductive pattern partially formed in an upper layer thereof, and a first conductive pattern formed thereon. Is formed through a thin dielectric layer and is made of the same material as the first conductive pattern or a material having similar etching characteristics,
A second conductive pattern formed in a wide area, a second interlayer insulating layer covering the second conductive pattern, an upper wiring formed on the second conductive insulating layer, which is connected to the lower wiring, and an upper wiring and a lower wiring. In a semiconductor device having a large number of connection points with and a top-and-bottom wiring connection portion where the first conductive pattern is not arranged, and a clearance with respect to the connection point provided in the second conductive pattern, All the recesses that are widened and connected by the recesses formed between the first conductive patterns arranged on both sides of the connection portion between the wirings of the lower layer are arranged to be exposed to the escape somewhere. A semiconductor device characterized by:
ド線と、その上層に第1の絶縁層を介して多数形成され
たスタック電極と、その上層に薄い誘電体層を介し、広
く連続して設け、前記スタック電極と同じ材質もしくは
エッチング特性の似た材質でなる対向電極層と、その上
層に第2の層間絶縁層を介して設けられ、前記下層ワー
ド線に接続する上層ワード線と、上層ワード線と下層ワ
ードとの接続点が多数集まり、かつスタック電極の配置
のない吊り部と、前記対向電極に設けられた前記接続点
に対する逃げとを有する半導体装置において、前記逃げ
は拡幅されて、前記吊り部の両側に配置されたスタック
電極間が前記下層ワード線間に生ずる凹部でつながる凹
部はすべてどこかで前記逃げに露出するよう配されてい
ることを特徴とする半導体装置。2. A plurality of lower layer word lines arranged in close proximity and substantially parallel to each other, a plurality of stack electrodes formed on the upper layer of the first insulating layer, and a thin dielectric layer formed on the upper layer of the stack electrode, and widely arranged. A counter electrode layer which is continuously provided and is made of the same material as the stack electrode or a material having a similar etching characteristic, and an upper layer word line which is provided on the opposite electrode layer through a second interlayer insulating layer and is connected to the lower layer word line. In the semiconductor device having a plurality of connection points of the upper-layer word line and the lower-layer word and a hanging portion having no stack electrode arrangement and a clearance for the connection point provided on the counter electrode, the clearance is widened. In addition, all the recesses connecting the stack electrodes arranged on both sides of the hanging part with the recesses formed between the lower layer word lines are arranged to be exposed to the escape somewhere. Semiconductor device.
ともにポリシリコンでなることを特徴とする請求項2の
半導体装置。3. The semiconductor device according to claim 2, wherein both the stack electrode and the counter electrode layer are made of polysilicon.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6175170A JPH0846148A (en) | 1994-07-27 | 1994-07-27 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6175170A JPH0846148A (en) | 1994-07-27 | 1994-07-27 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0846148A true JPH0846148A (en) | 1996-02-16 |
Family
ID=15991494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6175170A Pending JPH0846148A (en) | 1994-07-27 | 1994-07-27 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0846148A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010186833A (en) * | 2009-02-10 | 2010-08-26 | Toshiba Corp | Semiconductor memory device |
-
1994
- 1994-07-27 JP JP6175170A patent/JPH0846148A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2010186833A (en) * | 2009-02-10 | 2010-08-26 | Toshiba Corp | Semiconductor memory device |
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