JPH0844588A - Software development supporting device - Google Patents
Software development supporting deviceInfo
- Publication number
- JPH0844588A JPH0844588A JP6176729A JP17672994A JPH0844588A JP H0844588 A JPH0844588 A JP H0844588A JP 6176729 A JP6176729 A JP 6176729A JP 17672994 A JP17672994 A JP 17672994A JP H0844588 A JPH0844588 A JP H0844588A
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- JP
- Japan
- Prior art keywords
- condition
- counter
- down counter
- satisfaction
- sequential
- Prior art date
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- Withdrawn
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- Debugging And Monitoring (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ソフトウェア開発支援
装置に関するもので、特にイベントを検出してトリガを
発生させる機能に使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a software development supporting device, and more particularly to a device for detecting an event and generating a trigger.
【0002】[0002]
【従来の技術】従来、マイクロプロセッサのソフトウェ
ア開発支援装置は、一般に、プログラムの実行及び中
断、トレ−ス情報の格納などを制御するための信号(ト
リガ信号)を発生する回路、即ちイベントトリガ回路を
備えている。2. Description of the Related Art Conventionally, a software development support device for a microprocessor is generally a circuit that generates a signal (trigger signal) for controlling execution and interruption of a program, storage of trace information, etc., that is, an event trigger circuit. Is equipped with.
【0003】このイベントトリガ回路は、ユ−ザが指定
した条件(イベント)と、アドレス情報、デ−タ情報、
ステ−タス情報などの情報とを比較し、その比較結果に
基づいてトリガ信号を発生する。This event trigger circuit includes a condition (event) designated by a user, address information, data information,
Information such as status information is compared, and a trigger signal is generated based on the comparison result.
【0004】図2は、従来のイベントトリガ回路の構成
を示すものである。このイベントトリガ回路は、コンパ
レ−タ12〜15、制御ゲ−ト16〜19、レジスタ2
1〜24、ダウンカウンタ25〜28及びシ−ケンシャ
ル制御部20から構成されている。FIG. 2 shows the configuration of a conventional event trigger circuit. This event trigger circuit includes comparators 12 to 15, control gates 16 to 19, and register 2
1 to 24, down counters 25 to 28, and a sequential control unit 20.
【0005】コンパレ−タ12〜15は、ユ−ザが指定
した条件(イベント)と、アドレス情報、デ−タ情報、
ステ−タス情報などの情報とを比較し、両者が一致した
ときに一致信号を出力する。The comparators 12 to 15 have conditions (events) designated by the user, address information, data information,
Information such as status information is compared, and a match signal is output when the two match.
【0006】制御ゲ−ト16〜19は、コンパレ−タ1
2〜15から出力される一致信号をダウンカウンタ25
〜28に転送するか否かを決定する。設定された条件と
入力された値が一致した場合、ダウンカウンタ25〜2
8は、レジスタ21〜24で設定されたデ−タをデクリ
メントする。The control gates 16 to 19 are the comparator 1
2 to 15 match signals output from the down counter 25
~ 28 to determine whether to transfer. When the set condition and the input value match, down counter 25-2
8 decrements the data set in the registers 21 to 24.
【0007】シ−ケンシャル制御部20は、ダウンカウ
ンタ25〜28が0になったとき、トリガ信号を発生し
てブレイクを実行する。レジスタ21〜24は、ダウン
カウンタ25〜28に再ロ−ドするデ−タを格納する。When the down counters 25 to 28 reach 0, the sequential control unit 20 generates a trigger signal and executes a break. The registers 21 to 24 store the data to be reloaded to the down counters 25 to 28.
【0008】第1の成立条件を検出した後、第2の成立
条件の検出を開始することを、シ−ケンシャルなイベン
ト検出という。即ち、ダウンカウンタ25が0になるま
では、制御ゲ−ト17によりコンパレ−タ13を、制御
ゲ−ト18によりコンパレ−タ14を、制御ゲ−ト19
によりコンパレ−タ15をそれぞれ停止させておく。The detection of the second satisfaction condition after the detection of the first satisfaction condition is called sequential event detection. That is, until the down counter 25 reaches 0, the control gate 17 controls the comparator 13, the control gate 18 controls the comparator 14, and the control gate 19 controls.
The respective comparators 15 are stopped by.
【0009】同様に、ダウンカウンタ26が0になるま
では、制御ゲ−ト16によりコンパレ−タ12を、制御
ゲ−ト18によりコンパレ−タ14を、制御ゲ−ト19
によりコンパレ−タ15をそれぞれ停止させておく。Similarly, until the down counter 26 reaches 0, the control gate 16 controls the comparator 12, the control gate 18 controls the comparator 14, and the control gate 19 controls.
The respective comparators 15 are stopped by.
【0010】以下、ダウンカウンタ27,28について
も同様である。図3のプログラムを用いて従来技術の説
明をする。プログラム中の処理1を実行したという条件
Aと、プログラム中の処理2を実行したという条件Bと
を設定し、処理1に続けて処理2を実行した場合にトリ
ガ信号を発生させてブレイクするという動作を行わせる
例を述べる。Hereinafter, the same applies to the down counters 27 and 28. The conventional technique will be described with reference to the program shown in FIG. A condition A that the process 1 in the program is executed and a condition B that the process 2 in the program is executed are set, and when the process 2 is executed after the process 1, a trigger signal is generated to break. An example of making an operation will be described.
【0011】設定された条件Aと一致すれば、制御ゲ−
ト16からダウンカウンタ25に一致信号が出力され
る。予めレジスタ21で設定されていた数値をダウンカ
ウンタ25に設定し、制御ゲ−ト16から信号を受けれ
ば、ダウンカウンタ25で設定された数値をデクリメン
トする。If the set condition A is met, the control gate
A match signal is output from the switch 16 to the down counter 25. The numerical value preset in the register 21 is set in the down counter 25, and when a signal is received from the control gate 16, the numerical value set in the down counter 25 is decremented.
【0012】また、ダウンカウンタ25が0になるまで
は、制御ゲ−ト17は、コンパレ−タ13が検出した信
号をダウンカウンタ26に与えず、制御ゲ−ト18は、
コンパレ−タ14が検出した信号をダウンカウンタ27
に与えず、制御ゲ−ト19は、コンパレ−タ15が検出
した信号をダウンカウンタ28に与えない。Until the down counter 25 reaches 0, the control gate 17 does not give the signal detected by the comparator 13 to the down counter 26, and the control gate 18
The down counter 27 detects the signal detected by the comparator 14.
The control gate 19 does not apply the signal detected by the comparator 15 to the down counter 28.
【0013】同様にして、条件A成立後、シ−ケンシャ
ルに条件Bが成立したとき、つまりダウンタカウンタ2
6がカウントされて0になったとき、次のコンパレ−タ
14が出力する一致信号によってダウンカウンタ27が
カウントを開始する。このように、図2のイベントトリ
ガ回路を用いると、シ−ケンシャルに設定された条件を
4つまで検出して、条件成立後にトリガを発生させるこ
とができる。Similarly, after the condition A is satisfied, when the condition B is sequentially satisfied, that is, the down counter 2
When 6 is counted and becomes 0, the down counter 27 starts counting by the coincidence signal output from the next comparator 14. As described above, by using the event trigger circuit of FIG. 2, it is possible to detect up to four sequentially set conditions and generate a trigger after the conditions are satisfied.
【0014】[0014]
【発明が解決しようとする課題】従来のイベントトリガ
回路では、成立条件をシ−ケンシャルに接続した場合、
シ−ケンシャルに接続された成立条件の繰り返し回数に
応じて、当該イベントトリガ回路に、コンパレ−タ、制
御ゲ−ト及びダウンカウンタを増やさなければならな
い。In the conventional event trigger circuit, when the satisfaction conditions are sequentially connected,
The number of comparators, control gates, and down counters must be increased in the event trigger circuit in accordance with the number of times the satisfaction conditions are sequentially connected.
【0015】本発明は、上記欠点を解決すべくなされた
もので、その目的は、イベントトリガ回路にシ−ケンシ
ャルパスカウンタを付加し、ハ−ドウェアの量を大きく
することなく、シ−ケンシャルにつないだ成立条件の多
数の繰り返しをトリガの発生条件とすることである。The present invention has been made to solve the above-mentioned drawbacks, and an object thereof is to add a sequential path counter to an event trigger circuit so as not to increase the amount of hardware and to perform a sequential operation. This means that a large number of repetitions of the conditions that are linked to the above are used as trigger generation conditions.
【0016】[0016]
【課題を解決するための手段】上記目的を達成するた
め、本発明のソフトウェア開発支援装置は、第1の成立
条件を検出する手段と、前記第1の成立条件を検出した
ことを条件として第2の成立条件を検出する手段と、前
記第2の成立条件が成立した回数を計数する手段と、計
数値が所定値になったときトリガ信号を発生する手段と
を備え、前記第2の成立条件を検出した際に前記第1の
成立条件を検出する手段を初期化して検出待機状態にす
る。In order to achieve the above object, a software development support apparatus of the present invention comprises means for detecting a first satisfaction condition, and a condition for detecting the first satisfaction condition. 2, a means for detecting the satisfaction condition, a means for counting the number of times the second satisfaction condition is satisfied, and a means for generating a trigger signal when the count value reaches a predetermined value. When the condition is detected, the means for detecting the first satisfaction condition is initialized to enter the detection standby state.
【0017】[0017]
【作用】上記構成によれば、第2の成立条件を検出した
際に第1の成立条件を検出する手段を初期化して検出待
機状態にし、第2の成立条件が成立した回数の計数値が
所定値になったときトリガ信号を発生している。従っ
て、ハ−ドウェアの量を増やすことなく、かつ、繰り返
し回数に制限なく、シ−ケンシャルに接続された条件成
立の繰り返しが可能になる。According to the above configuration, when the second satisfaction condition is detected, the means for detecting the first satisfaction condition is initialized to the detection standby state, and the count value of the number of times the second satisfaction condition is satisfied is A trigger signal is being generated when it reaches a predetermined value. Therefore, it is possible to repeat the sequential connection of the conditions satisfied without increasing the amount of hardware and without limiting the number of repetitions.
【0018】[0018]
【実施例】以下、図面を参照しながら、本発明のソフト
ウェア開発支援装置について詳細に説明する。図1は、
本発明の一実施例に係わるシ−ケンシャルパスカウンタ
付きイベントトリガ回路を示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A software development support device of the present invention will be described in detail below with reference to the drawings. Figure 1
3 illustrates an event trigger circuit with a sequential path counter according to an embodiment of the present invention.
【0019】以下、このイベントトリガ回路の構成につ
いて述べる。このイベントトリガ回路は、コンパレ−タ
1,2、制御ゲ−ト3,4、レジスタ6,7、ダウンカ
ウンタ8,9、シ−ケンシャル制御部5及びシ−ケンシ
ャルパスカウンタ30から構成されている。The configuration of this event trigger circuit will be described below. This event trigger circuit is composed of comparators 1 and 2, control gates 3 and 4, registers 6 and 7, down counters 8 and 9, a sequential control unit 5 and a sequential path counter 30. There is.
【0020】コンパレ−タ1,2は、ユ−ザが指定した
条件(イベント)と、アドレス情報、デ−タ情報、ステ
−タス情報などの情報とを比較し、両者が一致したとき
に一致信号を出力する。The comparators 1 and 2 compare a condition (event) designated by the user with information such as address information, data information, and status information, and when they match, they match. Output a signal.
【0021】制御ゲ−ト3,4は、コンパレ−タ1,2
から出力される一致信号をダウンカウンタ8,9に転送
するか否かを決定する。設定された条件と入力された値
が一致した場合、ダウンカウンタ8,9は、レジスタ
6,7で設定されたデ−タをデクリメントする。The control gates 3 and 4 are comparators 1 and 2.
It is determined whether or not to transfer the coincidence signal output from the down counters 8 and 9. When the set condition matches the input value, the down counters 8 and 9 decrement the data set in the registers 6 and 7.
【0022】シ−ケンシャル制御部5は、ダウンカウン
タ8,9が0になったとき、トリガ信号を発生してブレ
イクを実行する。レジスタ6,7は、ダウンカウンタ
8,9に再ロ−ドするデ−タを格納する。When the down counters 8 and 9 have become 0, the sequential control unit 5 generates a trigger signal and executes a break. The registers 6 and 7 store the data to be reloaded in the down counters 8 and 9.
【0023】シ−ケンシャルパスカウンタ30は、レジ
スタ10及びダウンカウンタ11から構成されている。
シ−ケンシャルパスカウンタ30は、第1の成立条件を
検出し、かつ、この第1の成立条件を検出したことを条
件に第2の成立条件が成立したとき、その回数を計数す
る装置である。The sequential path counter 30 is composed of a register 10 and a down counter 11.
The sequential pass counter 30 is a device that detects the first satisfaction condition and counts the number of times when the second satisfaction condition is satisfied on the condition that the first satisfaction condition is detected. is there.
【0024】シ−ケンシャルパスカウンタ30でカウン
トされた計数値が所定の値となったとき、トリガ信号を
発生する。そして、第2の成立条件を検出した際に、第
1の成立条件を検出するコンパレ−タ1、制御ゲ−ト
3、ダウンカウンタ8を初期化して検出待機状態とす
る。When the count value counted by the sequential path counter 30 reaches a predetermined value, a trigger signal is generated. When the second satisfaction condition is detected, the comparator 1, the control gate 3, and the down counter 8 which detect the first satisfaction condition are initialized to be in the detection standby state.
【0025】次に、図3のプログラムを使って図1のイ
ベントトリガ回路を説明する。コンパレ−タ1は、入力
値と設定された条件Aとが一致すると、制御ゲ−ト3を
介してダウンカウンタ8に一致信号を出力する。Next, the event trigger circuit of FIG. 1 will be described using the program of FIG. When the input value and the set condition A match, the comparator 1 outputs a match signal to the down counter 8 via the control gate 3.
【0026】予め、レジスタ1で設定されていた数値を
ダウンカウンタ8に設定し、制御ゲ−ト3から信号を受
ければ、ダウンカウンタ8で設定された数値をデクリメ
ントする。また、制御ゲ−ト4は、ダウンカウンタ8が
0になるまで、コンパレ−タ2が検出した信号をダウン
カウンタ9に与えない。The numerical value set in the register 1 is set in the down counter 8 in advance, and when a signal is received from the control gate 3, the numerical value set in the down counter 8 is decremented. Further, the control gate 4 does not apply the signal detected by the comparator 2 to the down counter 9 until the down counter 8 becomes 0.
【0027】同様にして、条件A成立後、シ−ケンシャ
ルに条件Bが成立したとき、ダウンカウンタ9がカウン
トされ、ダウンカウンタ9が0になったとき、シ−ケン
シャルパスカウンタ30が1回カウントされる。Similarly, after the condition A is satisfied, when the condition B is sequentially satisfied, the down counter 9 is counted, and when the down counter 9 becomes 0, the sequential pass counter 30 is once. Is counted.
【0028】デ−タレジスタ10で設定された数値(シ
−ケンシャルに接続された成立条件の繰り返し回数)を
ダウンカウンタ11に設定し、シ−ケンシャル制御部5
から信号を受ければ、ダウンカウンタ11で設定された
数値をデクリメントする。なお、ダウンカウンタ11が
0になれば、トリガ信号を発生してブレイクが実行され
る。The numerical value set in the data register 10 (the number of times the condition for succession that is sequentially connected is repeated) is set in the down counter 11, and the sequential control unit 5
If the signal is received from, the value set by the down counter 11 is decremented. When the down counter 11 reaches 0, a trigger signal is generated and the break is executed.
【0029】[0029]
【発明の効果】以上、説明したように、本発明のソフト
ウェア開発支援装置によれば、次のような効果を奏す
る。イベントトリガ回路にシ−ケンシャルに接続された
成立条件の出力をカウントするためのシ−ケンシャルパ
スカウンタを設けている。これにより、ハ−ドウェアの
量を増やすことなく、かつ、繰り返し回数に制限なく、
シ−ケンシャルに接続された条件成立の繰り返しが可能
になる。As described above, the software development support apparatus of the present invention has the following effects. The event trigger circuit is provided with a sequential path counter that is sequentially connected to count the outputs of the satisfaction conditions. As a result, without increasing the amount of hardware and without limiting the number of repetitions,
Sequentially connected conditions can be repeatedly satisfied.
【図1】本発明の一実施例に係わるイベントトリガ回路
を示すブロック図。FIG. 1 is a block diagram showing an event trigger circuit according to an embodiment of the present invention.
【図2】従来のイベントトリガ回路を示すブロック図。FIG. 2 is a block diagram showing a conventional event trigger circuit.
【図3】プログラムの一例を示す流れ図。FIG. 3 is a flowchart showing an example of a program.
1,2,12〜15 …コンパレ−タ、 3,4,16〜19 …制御ゲ−ト、 5,20 …シ−ケンシャル制御
部、 6,7,10.21〜24 …レジスタ、 8,9,11,25〜28 …ダウンカウンタ、 30 …シ−ケンシャルパスカ
ウンタ。1, 2, 12 to 15 ... Comparator, 3, 4, 16 to 19 ... Control gate, 5, 20 ... Sequential control section, 6, 7, 10.21 to 24 ... Register, 8, 9 , 11, 25 to 28 ... Down counter, 30 ... Sequential path counter.
Claims (1)
第1の成立条件を検出したことを条件として第2の成立
条件を検出する手段と、前記第2の成立条件が成立した
回数を計数する手段と、計数値が所定値になったときト
リガ信号を発生する手段とを備え、前記第2の成立条件
を検出した際に前記第1の成立条件を検出する手段を初
期化して検出待機状態にすることを特徴とするソフトウ
ェア開発支援装置。1. A means for detecting a first satisfaction condition, a means for detecting a second satisfaction condition on the condition that the first satisfaction condition is detected, and the number of times the second satisfaction condition is satisfied. And a means for generating a trigger signal when the count value reaches a predetermined value, and initializes the means for detecting the first satisfaction condition when the second satisfaction condition is detected. A software development support device characterized by putting it in a detection standby state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6176729A JPH0844588A (en) | 1994-07-28 | 1994-07-28 | Software development supporting device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6176729A JPH0844588A (en) | 1994-07-28 | 1994-07-28 | Software development supporting device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0844588A true JPH0844588A (en) | 1996-02-16 |
Family
ID=16018769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6176729A Withdrawn JPH0844588A (en) | 1994-07-28 | 1994-07-28 | Software development supporting device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0844588A (en) |
-
1994
- 1994-07-28 JP JP6176729A patent/JPH0844588A/en not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |