JPH0310337A - Simulation result display device - Google Patents
Simulation result display deviceInfo
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- JPH0310337A JPH0310337A JP1146346A JP14634689A JPH0310337A JP H0310337 A JPH0310337 A JP H0310337A JP 1146346 A JP1146346 A JP 1146346A JP 14634689 A JP14634689 A JP 14634689A JP H0310337 A JPH0310337 A JP H0310337A
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- circuit
- error
- time
- simulation
- display
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- 238000004088 simulation Methods 0.000 title claims abstract description 31
- 238000010586 diagram Methods 0.000 claims abstract description 20
- 230000005856 abnormality Effects 0.000 claims abstract description 9
- 238000001514 detection method Methods 0.000 claims description 10
- 239000000284 extract Substances 0.000 abstract 1
- 238000001914 filtration Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシミュレーション結果の表示装置に関し、特に
ディジタル論理回路の論理シミュレーションの結果表示
装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a display device for simulation results, and more particularly to a display device for displaying results of logic simulation of a digital logic circuit.
従来この種のシミュレーション表示装置ては、第７図に
示されるブロック構成をしており、キーボード９により
回路中の表示しｌ二い索子とシミュレーションを実行す
る時刻を指定し、シミュレーション手段１により、シミ
ュレーションされた結果をシミュレーション結果表示手
段１０により論理値あるいは波形によってデイスプレィ
画面」−に表示する構成となっていた。Conventionally, this type of simulation display device has the block configuration shown in FIG. The simulated results are displayed on a display screen in the form of logical values or waveforms by the simulation result display means 10.
従来の論理値の表示画面例を第８図に示す。An example of a conventional logical value display screen is shown in FIG.
上述した従来のシミュレーション表示装置は、シミュレ
ーション結果を解析するために、あらかしめ回路中の素
子に見当をつけ表示すべき素子を指定する必要かあり、
また、ある時刻の論岬値または波形の形て表示を行って
いるため、回路中のエラーのＤＫ因を発見することが困
難であるという欠点かあった。In the conventional simulation display device described above, in order to analyze simulation results, it is necessary to estimate the elements in the circuit and specify the elements to be displayed.
Furthermore, since the display is performed in the form of a value or a waveform at a certain time, there is a drawback that it is difficult to discover the cause of an error in the circuit.
本発明の論理シミュレーション表示装置は、ディジタル
論理回路の動作をシミュレーションするシミュレーショ
ン手段より得られた結果から解析を行い、該当Ｍ ：ｆ
Ｐｔにおけるエラーを検出するエラー検出手段と、前記
エラー検出手段により前記エラーが検出されな時刻１に
お６９る前記シミュレーション結果を記憶する回路状態
記憶手段と、前記回路状態記憶手段によってｉｆｄ憶さ
れたエラー発生時の回路状態を当該回路の接続情報を参
照し、デイスプレィ装置上に表示された回路図画面上に
表示するエラー表示手段と、前記ずへての手段を制御す
る制御手段を存している。The logic simulation display device of the present invention analyzes the results obtained from the simulation means for simulating the operation of a digital logic circuit, and calculates the corresponding M:f.
an error detection means for detecting an error in Pt; a circuit state storage means for storing the simulation result at time 1 when the error was not detected by the error detection means; An error display means for displaying a circuit state at the time of occurrence of an error on a circuit diagram screen displayed on a display device by referring to connection information of the circuit, and a control means for controlling all of the above means. There is.
次に本発明を回路の動作の解析に用いた例を図面を参照
して説明する。Next, an example in which the present invention is used to analyze the operation of a circuit will be described with reference to the drawings.
第１図は本発明の第１の実施例のフロック図゛ζある。FIG. 1 is a block diagram of a first embodiment of the present invention.
１は当該回路のシミュレーションを行うシミュレーショ
ン手段、２は１のシミフーレーション手段の結果を解析
して回路のエラーを検出するエラー検出手段で不実施例
ては、シミュレーション結果とシミュレーション結果を
照合することにより当該回路の動作上の異常を検出する
。1 is a simulation means for simulating the circuit; 2 is an error detection means for detecting errors in the circuit by analyzing the results of the simiffusion means in 1; and, if not implemented, comparing the simulation results with the simulation results. An abnormality in the operation of the circuit is detected.
３は前記エラー検出手段２によってＯＵ記異常が検出さ
れた場合、異常が検出された時刻の当該回路の各素子の
値を記憶する回路状態記憶手段、４は当該回路の接続情
報並びに画像情報か格納されている回路図情報格納手段
、５は４に格納されている回路図情報を参照し、回路軸
°報記憶手段３によって記憶された素子の値をデイスプ
レィ画面上の回路図上に表示するエラー表示手段、６は
５て作成された画像情報を表示するデイスプレィ、７は
前記］、、２，３．５を制御する制御手段である。3 is a circuit state storage means for storing the value of each element of the circuit at the time when the abnormality is detected when the error detection means 2 detects the abnormality; 4 is connection information and image information of the circuit; The stored circuit diagram information storage means 5 refers to the circuit diagram information stored in 4 and displays the element values stored by the circuit axis information storage means 3 on the circuit diagram on the display screen. Error display means; 6 is a display for displaying the image information created in step 5; 7 is control means for controlling the above-mentioned], 2, 3.5.
次に本発明の動作を第２図に示すフローヂャー）へに基
いて説明する６
最初に時刻を１にしてシミュレーションを開始する。Next, the operation of the present invention will be explained based on the flowchart shown in FIG. 2.6 First, the time is set to 1 and the simulation is started.
（２０）例えは第５図の回路に示すように時刻］て（」
、素子Ａに１．索子Ｂに０．素子Ｃに０か与えられその
結果として出力０を得る。(20) For example, as shown in the circuit in Figure 5, the time is
, 1 to element A. 0. 0 is given to element C, resulting in an output of 0.
（２１−）次にエラー検出手段２で第３図に与えられた
期待値を前記の出力“０′′と比べる。(21-) Next, the error detection means 2 compares the expected value given in FIG. 3 with the output "0".
このとき出力の値は期待値と異っているため、エラー検
出手段２は、制御手段７にエラーが生したことを伝達す
る
（２２）制御手段７は、このイ１へ号を受は取り、シミ
ュレーション時刻］の各素子の値の情報を抽出して、回
路状態記憶手段３に格納する。At this time, since the output value is different from the expected value, the error detection means 2 notifies the control means 7 that an error has occurred (22). , simulation time] is extracted and stored in the circuit state storage means 3.
（２３）次にシミュレーションは終了していないｌ二め
、時刻′１゛に］を加えてシミュレーションを行う。(23) Next, the simulation is performed by adding the time point '1' to which the simulation has not yet been completed.
（２８）、（２］、）以下この動作をシミュレーション
終了まで繰り返す。(28), (2],) This operation is repeated until the simulation ends.
シミ２フ、レーションの結果を第３図に示す。Figure 3 shows the results of the stain 2-filtration.
この結果第４図に示すように、回路状！ル記憶部３には
、期待値と異った動作を行った時刻１゜５．１０の各素
子の値が格納されている。次にシミュレーション終了が
判定されると回路状態記憶部３を参照し、エラーが生じ
た時刻を表示し、とのエラーが生じた時刻の回路の状態
を表示するかの選択を要求する。As a result, as shown in Figure 4, the circuit shape! The value of each element at time 1°5.10 when an operation different from the expected value was performed is stored in the element storage unit 3. Next, when it is determined that the simulation has ended, the circuit state storage unit 3 is referred to and a request is made to select whether to display the time at which the error occurred or the state of the circuit at the time at which the error occurred.
ユーザはこの時刻より、解析ずべき時刻を選択しキーボ
ード９で゛入力す。From these times, the user selects the time to be analyzed and inputs it using the keyboard 9.
（２５）例えば時刻１０を選択すると、制御手段７はこ
の情報を回路情報記憶手段３に伝え時刻１０の回路中の
各素子の値を読み込みエラー表示手段５に伝える。(25) For example, when time 10 is selected, the control means 7 transmits this information to the circuit information storage means 3, reads the value of each element in the circuit at time 10, and transmits it to the error display means 5.
エラー表示手段５は、回路図情報４を参照としてデイス
プレィ画面上の当該回路の回路図上に、時刻］０の回路
中の各素子の値を表示する。The error display means 5 displays the value of each element in the circuit at time 0 on the circuit diagram of the circuit on the display screen with reference to the circuit diagram information 4.
（２６）表示画面例を第５図に示す。(26) An example of the display screen is shown in FIG.
本発明は前述したような回路の論理動作の解析のみなら
す、検出すべきエラーを変更することにより、様々な解
析が可能となる。The present invention not only analyzes the logic operation of a circuit as described above, but also enables various analyzes by changing the error to be detected.
第６図は本発明の第２の実施例のブロック図である。FIG. 6 is a block diagram of a second embodiment of the invention.
］はシミニレ−９５１フ手段、３は回路状態記憶手段、
５はエラー情報表示手段、６はデイスプレィ、７は制御
手段、９はキーポー１〜．１］はシミュレーション手段
１の結果を解析して回路中の競合を検出し、第１の実施
例と同様に発生した時刻の回路状態を記憶させる回路競
合検出手段で、この実施例では回路のエラーとして競合
を検出しているため、回路のタイミンク上の異常を容易
に解析できるという利点がある。] is the SIMILE-951 means, 3 is the circuit state storage means,
5 is an error information display means, 6 is a display, 7 is a control means, 9 is a keypad 1 to . 1] is a circuit conflict detection means that analyzes the results of the simulation means 1 to detect conflicts in the circuit, and stores the circuit state at the time when the error occurs in the same manner as in the first embodiment. Since conflicts are detected as follows, it has the advantage of being able to easily analyze timing abnormalities in the circuit.
以−ヒ説明したように本発明は、ディジタル論理回路の
動作やタイミンク上の異常を自動的に発見し、異常が発
見されｔ二時刻の回路中の各素子の値をデイスプレィ画
面上の回路図上に表示できるため、回路の動作の解析が
容易に行うことがてきるという利点かある。As explained above, the present invention automatically detects an abnormality in the operation or timing of a digital logic circuit, and displays the values of each element in the circuit at time t when the abnormality is discovered in the circuit diagram on the display screen. This has the advantage of making it easier to analyze the operation of the circuit.
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の詳細な説明するためのフローチャー１へ、第３
図は本発明を説明するシミュレーション結果の論理値図
、第４図はエラーの生した場合の各素子の論理値図、第
５図はエラー表示画向の回路図、第６図は本発明の第２
の実施例のブロック図、第７図は従来のシミュレーショ
ン結果表爪装置の一例のブロック図、第８図は第キ図の
ブロックの論理値の表示画面である。FIG. 1 is a block diagram of a first embodiment of the present invention, and FIG. 2 is a flowchart 1 and a flowchart 3 for explaining the present invention in detail.
The figure is a logical value diagram of the simulation result explaining the present invention, Figure 4 is a logical value diagram of each element when an error occurs, Figure 5 is a circuit diagram of the error display direction, and Figure 6 is a diagram of the logic value of each element when an error occurs. Second
FIG. 7 is a block diagram of an example of a conventional simulation result display device, and FIG. 8 is a display screen of logical values of the blocks in FIG.
］・・・シミュレーション手段、２・・・エラー検出手
段、３・・・回路状態記憶手段、４・・回路図情報、５
・・エラー情報表示手段、６・・ティスプレィ、７制御
手段、９・・キーボード、］０・・シミュレーション結
果表示手段、１１・・・競合検出手段。]... Simulation means, 2... Error detection means, 3... Circuit state storage means, 4... Circuit diagram information, 5
...Error information display means, 6.. Display, 7. Control means, 9.. Keyboard, ]0.. Simulation result display means, 11.. Conflict detection means.
Claims (1)
ュレーション手段より得られたシミュレーション結果か
ら解析を行い、前記ディジタル論理回路における動作及
びタイミング等の異常であるエラーを検出するエラー検
出手段と、該エラー検出手段によって前記エラーが検出
された時刻における前記シミュレーション結果を記憶す
る回路状態記憶手段と、前記回路状態記憶手段によって
記憶されたエラー発生時の回路状態を前記ディジタル論
理回路の接続情報を参照し、ディスプレイ装置上に表示
された回路図画面上に表示するエラー表示手段と、前記
すべての手段を制御する制御手段を有することを特徴と
するシミュレーション結果表示装置。an error detection means for analyzing simulation results obtained by a simulation means for simulating the operation of a digital logic circuit, and detecting an error that is an abnormality in operation or timing in the digital logic circuit; a circuit state storage means for storing the simulation result at the time when the error was detected; and a circuit state at the time of occurrence of the error stored by the circuit state storage means is displayed on a display device with reference to the connection information of the digital logic circuit. What is claimed is: 1. A simulation result display device comprising: error display means for displaying an error on a circuit diagram screen; and control means for controlling all of the above means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146346A JPH0310337A (en) | 1989-06-07 | 1989-06-07 | Simulation result display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146346A JPH0310337A (en) | 1989-06-07 | 1989-06-07 | Simulation result display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310337A true JPH0310337A (en) | 1991-01-17 |
Family
ID=15405631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146346A Pending JPH0310337A (en) | 1989-06-07 | 1989-06-07 | Simulation result display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310337A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003038699A (en) * | 2001-07-31 | 2003-02-12 | Toshinobu Katsuya | Swing practicing equipment |
-
1989
- 1989-06-07 JP JP1146346A patent/JPH0310337A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003038699A (en) * | 2001-07-31 | 2003-02-12 | Toshinobu Katsuya | Swing practicing equipment |
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