JPH084263B2 - Frame signal synchronization detection circuit - Google Patents
Frame signal synchronization detection circuitInfo
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- JPH084263B2 JPH084263B2 JP61245523A JP24552386A JPH084263B2 JP H084263 B2 JPH084263 B2 JP H084263B2 JP 61245523 A JP61245523 A JP 61245523A JP 24552386 A JP24552386 A JP 24552386A JP H084263 B2 JPH084263 B2 JP H084263B2
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- synchronization
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝送されてくる直列デジタルデータフレー
ム同期信号を検出するフレーム信号同期検出回路に関す
るものである。Description: FIELD OF THE INVENTION The present invention relates to a frame signal synchronization detection circuit for detecting a transmitted serial digital data frame synchronization signal.
第６図に示すような直列デジタルデータを受信する場
合、フレーム同期信号SYNCを検出する必要がある。第７
図は、ROMを使用する従来のフレーム信号同期検出回路
の構成図で、直列デジタルデータがシフトレジスタ１に
入力すると、クロックCLKφ０によりシフトされてＮビ
ット（第７図の例では16ビット）の並列データに変換さ
れ、ROM2のアドレス端子A0〜A15に与えられる。ROM2の
出力D0〜D3のうちD2,D3はラッチ回路を構成するＤフリ
ップフロップ3,4を介してROM2のアドレス端子A16,A17に
夫々帰還される。このＤフリップフロップ3,4はROM2の
チップセレクト端子CEへの入力信号とクロックCLKφ２
との論理積信号によって駆動され、該論理積信号をリセ
ット信号とし、かつクロックCLKφ０をカウントする401
6進のバイナリーカウンタ５の出力をクロックCLKφ０で
駆動されるＤフリップフロップ６にて遅延させ、このＤ
フリップフロップ６の出力信号とROM2の出力D1との論理
和信号を前記ROM2のチップセレクト信号としている。そ
して、ROM2の出力D0と、Ｄフリップフロップ６の出力
と、クロックCLKφ２の論理積を同期検出信号としてい
る。When receiving serial digital data as shown in FIG. 6, it is necessary to detect the frame synchronization signal SYNC. Seventh
The figure is a block diagram of a conventional frame signal synchronization detection circuit that uses a ROM. When serial digital data is input to the shift register 1, it is shifted by the clock CLKφ 0 to generate N bits (16 bits in the example of FIG. 7). It is converted into parallel data and given to address terminals A0 to A15 of ROM2. Of the outputs D0 to D3 of the ROM2, D2 and D3 are respectively fed back to the address terminals A16 and A17 of the ROM2 via the D flip-flops 3 and 4 forming the latch circuit. These D flip-flops 3 and 4 receive the input signal to the chip select terminal CE of ROM2 and the clock CLKφ 2
401 driven by a logical product signal of, and using the logical product signal as a reset signal and counting the clock CLKφ 0
The output of the hexadecimal binary counter 5 is delayed by the D flip-flop 6 driven by the clock CLKφ 0.
The logical sum signal of the output signal of the flip-flop 6 and the output D1 of the ROM2 is used as the chip select signal of the ROM2. Then, and as the output D0 of the ROM 2, the output of the D flip-flop 6, the sync detection signal a logical product of the clock CLKφ 2.
上述の様に、ROM2の出力D2,D3をROM2のアドレス入力A
16,A17に帰還するのは、次の理由による。ROM2は、シフ
トレジスタ１から与えられる信号と、予め決められてい
るフレーム同期信号とのパターンを比較し、何ビット異
なっているかのハミング距離に応じた出力信号D0〜D3を
出力する。つまり、ROM2は、上記ハミン距離に応じて同
期未検出状態S0、同期パターン検出状態S1、同期引き込
み状態S2、同期見逃し状態S3の４つの状態をとり、この
４つの状態に応じた出力信号D0〜D3を出力し、そのうち
状態出力D2,D3をアドレス入力A16,A17に帰還する。As mentioned above, the output D2, D3 of ROM2 is the address input A of ROM2.
The reason for returning to 16, A17 is as follows. The ROM 2 compares patterns of the signal given from the shift register 1 and a predetermined frame synchronization signal, and outputs output signals D0 to D3 according to the Hamming distance of how many bits are different. That is, the ROM 2 takes four states of the synchronization non-detection state S 0 , the synchronization pattern detection state S 1 , the synchronization pull-in state S 2 , and the synchronization missing state S 3 according to the Hamin distance, and responds to these four states. The output signals D0 to D3 are output, and the status outputs D2 and D3 among them are fed back to the address inputs A16 and A17.
第10図は上述した４つの状態の遷移図で、次の様なア
ルゴリズムに従っている。尚、ハミング距離が３のとき
遷移が起こる例について説明するが、この数はフレーム
信号同期検出回路の用途により定められるものである。FIG. 10 is a transition diagram of the above-mentioned four states, which follows the following algorithm. An example in which a transition occurs when the Hamming distance is 3 will be described, but this number is determined by the application of the frame signal synchronization detection circuit.
I.同期未検出状態S0から同期パターン検出状態S1への移
行は、受信したデータのパルス列中の任意の連続する16
bitと予め定められた同期信号パターンとが全部一致し
た場合に行なわれる。I. The transition from the sync undetected state S 0 to the sync pattern detected state S 1 is performed by any continuous 16 in the pulse train of the received data.
It is performed when all the bits and the predetermined sync signal pattern match.
II.同期パターン検出状態において、次回の同期信号が
検出される位置（ビット数）をセットしておき、受信デ
ータ列の期待される同期信号位置で同期信号パターンと
の比較行い； ｉ ハミング距離が３以下の際は同期引き込み状態S2に
移行する。II. In the sync pattern detection state, the position (the number of bits) at which the next sync signal is detected is set and compared with the sync signal pattern at the expected sync signal position in the received data string; When it is 3 or less, the state shifts to the synchronous pull-in state S 2 .
ii ハミング距離が３より大のときは同期未検出状態So
に戻り上記Ｉの動作を実行する。ii When the Hamming distance is greater than 3, the synchronization undetected state So
Then, the operation of I is executed.
III.同期引き込み状態において、次回の期待される同期
信号位置で同期信号パターンのと比較を行い； ｉ ハミング距離が３以下の際は同期引き込み状態S2を
保持する。III. In the sync pull-in state, compare with the sync signal pattern at the next expected sync signal position; i Keep the sync pull-in state S 2 when the Hamming distance is 3 or less.
ii ハミング距離が３より大のときは同期見逃し状態S3
に移行する。ii When the Hamming distance is greater than 3, the synchronization missed state S 3
Move to
IV.同期見逃し状態S3において、次回の期待される同期
信号位置で同期信号パターンのと比較を行い； ｉ ハミング距離が３以下の場合は同期引き込み状態S2
に戻る。IV. In the synchronization missing state S 3 , compare with the synchronization signal pattern at the next expected synchronization signal position; i If the Hamming distance is 3 or less, the synchronization pull-in state S 2
Return to
ii ハミング距離が３より大のときは、同期未検出状態
S0に移行する。ii When the hamming distance is greater than 3, no synchronization is detected
Move to S 0 .
上述した状態遷移に基づいてROM2に格納したデータを
第８図に示す。この図において、「×」印は不確定値を
表わす。また、第９図は第７図のフレーム信号同期検出
回路のタイミングチャートである。FIG. 8 shows the data stored in the ROM 2 based on the above-mentioned state transition. In this figure, the mark "x" represents an uncertain value. Further, FIG. 9 is a timing chart of the frame signal synchronization detection circuit of FIG.
尚、従来のフレーム信号同期検出回路に関するものと
して、特開昭59−167146号がある。Japanese Patent Laid-Open No. 59-167146 discloses a conventional frame signal synchronization detection circuit.
上述した従来のフレーム信号同期検出回路は、４つの
状態に応じた出力を得るために、ROMの出力のうち２つ
の出力をROMの入力に帰還する構成をとっている。この
ことは、必要なROM容量が増加し、しかもROMの使用効率
が悪いことを意味する。つまり、たとえば16ビットのフ
レーム信号同期検出回路を従来のROMを用いる方式にて
構成すると、ROM出力の一部の２ビットをROMのアドレス
に帰還させるため、計18ビットのアドレスが必要とな
り、256KワードのROMが必要となる。The conventional frame signal synchronization detection circuit described above has a configuration in which two outputs of the outputs of the ROM are fed back to the inputs of the ROM in order to obtain outputs according to the four states. This means that the required ROM capacity increases and the ROM usage efficiency is poor. That is, for example, if a 16-bit frame signal synchronization detection circuit is configured by a conventional ROM system, a part of 2 bits of the ROM output is fed back to the address of the ROM, and an address of 18 bits in total is required. A word ROM is required.
本発明の目的は、ROM容量が小さくて済み且つROMの使
用効率が高いフレーム信号同期検出回路を提供すること
にある。An object of the present invention is to provide a frame signal synchronization detection circuit which requires a small ROM capacity and has a high ROM usage efficiency.
上記目的は、フレーム信号同期検出回路を、伝送路か
ら受信した直列デジタルデータ列を並列デジタルデータ
に変換するシフトレジスタと、該シフトレジスタの出力
の一部がアドレスとして入力されハミング距離に応じた
信号が出力される第1ROMと、該第1ROMの出力及び前記シ
フトレジスタの出力の残り並びに自己の出力を入力アド
レスとしハミング距離に応じた信号を出力する第2ROM
と、遷移状態を記憶する記憶回路と、該記憶回路の内容
を該記憶回路の内容及び前記第2ROMの出力信号で書き換
える状態遷移回路と、フレーム同期信号位置を予測して
前記第１及び第2ROMの出力をイネーブルするフレームカ
ウンタとで構成することにより、達成される。The above-mentioned object is to use a frame signal synchronization detection circuit, a shift register for converting a serial digital data string received from a transmission line into parallel digital data, and a signal corresponding to a Hamming distance in which a part of the output of the shift register is input as an address. And a second ROM for outputting a signal according to the Hamming distance with the output of the first ROM and the rest of the output of the shift register and its own output as an input address.
A storage circuit for storing a transition state, a state transition circuit for rewriting the contents of the storage circuit with the contents of the storage circuit and the output signal of the second ROM, and the first and second ROMs for predicting a frame synchronization signal position And a frame counter that enables the output of the.
アドレスデータ数をＮ個として、１段目のROMに（Ｎ
−Ｍ）個（Ｎ＞Ｍ＞０）を入力し、この（Ｎ−Ｍ）個に
ついて予め決められている同期信号パターンとのハミン
グ距離に応じて出力信号群OAを出力させる。２段目のRO
Mに残りＭ個のデータを入力し、そのＭ個についてのハ
ミング距離に応じて出力信号群OB1〜３を出力させる。
ここで２段目のROMの未使用の入力端子に、１段目のROM
の出力OAと、２目の出力OBを入力し、これらをデコード
して、全入力データＮ個に対する出力信号群Ｄを出力す
る。この出力信号群ＤをROMの外部に設けた状態遷移回
路を通して状態の遷移に対応する信号に変換する。The number of address data is set to N, and (N
-M) (N>M> 0) are input, and the output signal group OA is output according to the Hamming distance between the (N-M) and the predetermined synchronization signal pattern. 2nd stage RO
The remaining M pieces of data are input to M, and output signal groups OB1 to OB3 are output according to the Hamming distance for the M pieces.
Here, in the unused input terminals of the second-stage ROM, the first-stage ROM
Output OA and second output OB are input, these are decoded, and output signal group D for all N input data is output. The output signal group D is converted into a signal corresponding to a state transition through a state transition circuit provided outside the ROM.
以下、本発明の一実施例を第１図乃至第５図を参照し
て説明する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 5.
第１図は本発明の一実施例に係るフレーム信号同期検
出回路の構成図である。第１図において、シフトレジス
タ11は、15ビット直列デジタルデータをクロックCLKφ
０によりシフトし、15ビット並列デジタルデータに変換
する。このシフトレジスタ11の出力は、ROM12,ROM13に
与えられるようになっている。ROM12には上記シフトレ
ジスタ11の出力信号のうちA0〜A12までが与えられ、ROM
12は、これとあらかじめ決められている同期信号パター
ンとを比較して、ハミング距離に応じた出力信号OA1〜O
A4を出力する。ROM12内のデータは、第２図に示すよう
になっている。ROM13には、シフトレジスタ11の出力のA
13〜A14が入力され、ROM12と同様にハミング距離に応じ
た出力信号OB1〜OB3が出力される。さらに、ROM13の未
使用入力端子にOA1〜OA4とOB1〜OB3が入力され、これら
の信号がデコードされて、全入力A0〜A14に対する出力
信号D0〜D2が出力される。ただし、OB1〜OB3をそのまま
ROM13の入力に帰還すると、自己ループとなり、誤りを
生じる可能性があるので、ラッチ回路14を介して帰還す
る。A13〜A14とOB1〜OB3のデータを第３図に、OA1〜OA
4,OB1〜OB3とD0〜D2のデータを第４図に示す。FIG. 1 is a configuration diagram of a frame signal synchronization detection circuit according to an embodiment of the present invention. In FIG. 1, the shift register 11 uses 15-bit serial digital data as a clock CLKφ.
Shifted by 0 and converted to 15-bit parallel digital data. The output of the shift register 11 is given to the ROM 12 and the ROM 13. A0 to A12 of the output signals of the shift register 11 are given to the ROM 12,
Reference numeral 12 compares this with a predetermined synchronization signal pattern, and outputs the output signals OA1 to O according to the Hamming distance.
Output A4. The data in the ROM 12 is as shown in FIG. The ROM 13 outputs A of the output of the shift register 11.
13 to A14 are input, and output signals OB1 to OB3 corresponding to the Hamming distance are output as in the ROM 12. Further, OA1 to OA4 and OB1 to OB3 are input to unused input terminals of the ROM 13, these signals are decoded, and output signals D0 to D2 for all inputs A0 to A14 are output. However, OB1 to OB3 remain unchanged
Returning to the input of the ROM 13 causes a self-loop, which may cause an error. Therefore, the feedback is performed via the latch circuit 14. The data of A13 to A14 and OB1 to OB3 are shown in Fig. 3, OA1 to OA.
The data of 4, OB1 to OB3 and D0 to D2 are shown in FIG.
ROM1のD0〜D2の出力は、本実施例では論理回路群で構
成した状態遷移回路515に入力される。そして、状態遷
移回路15の出力は、本実施例ではＤフリップフロップ1
7,18,19,20で構成した記憶回路16に入力される。記憶回
路16の出力は状態遷移回路15に帰還されると共に、一部
の出力、即ちＤフリップフロップ18と20の出力は夫々Ｄ
フリップフロップ21,22に入力される。尚、記憶回路16
の各Ｄフリップフロップ17,18,19,20の出力は夫々前記
第10図で説明した状態S1,S2,S3,S0に対応する。The outputs of D0 to D2 of the ROM1 are input to the state transition circuit 515 composed of a logic circuit group in this embodiment. The output of the state transition circuit 15 is the D flip-flop 1 in this embodiment.
It is input to the memory circuit 16 composed of 7,18,19,20. The output of the memory circuit 16 is fed back to the state transition circuit 15, and a part of the outputs, that is, the outputs of the D flip-flops 18 and 20 are D respectively.
It is input to the flip-flops 21 and 22. The memory circuit 16
The outputs of the D flip-flops 17, 18, 19 and 20 correspond to the states S 1 , S 2 , S 3 and S 0 described with reference to FIG.
ROM12及びROM13のチップセレクト端子CEに入力するチ
ップセレクト信号とクロックCLKφ２との論理積がアン
ド回路23によりとられ、アンド回路23出力は、記憶回路
16の各Ｄフリップフロップ17〜20にクロック入力として
与えられると共に、バイナリーカウンタで成るフレーム
カウンタ24に供給される。このフレームカウンタ24は次
フレーム同期信号予想位置を表わす信号を出力するもの
で、そのクロック入力としてはクロックCLKφ０が与え
られる。フレームカウンタ24の出力はＤフリップフロッ
プ25に入力され、Ｄフリップフロップ25と前記Ｄフリッ
プフロップ22の出力の論理和がオア回路26でとられ、前
記チップセレクト信号が生成される。Ｄフリップフロッ
プ21の入力と出力との論理和がオア回路27でとられ、Ｄ
フリップフロップ25の出力とオア回路27の出力とクロッ
クCLKφ２との論理積がアンド回路28でとられ、同期検
出信号が生成される。尚、Ｄフリップフロップ21,22,25
のクロック入力としてクロックCLKφ０が与えられてい
る。The AND circuit 23 takes the logical product of the chip select signal input to the chip select terminals CE of the ROM 12 and ROM 13 and the clock CLKφ 2, and the output of the AND circuit 23 is the storage circuit.
It is supplied as a clock input to each of the 16 D flip-flops 17 to 20 and is also supplied to a frame counter 24 which is a binary counter. The frame counter 24 outputs a signal indicating the expected position of the next frame synchronization signal, and the clock CLKφ 0 is given as its clock input. The output of the frame counter 24 is input to the D flip-flop 25, the logical sum of the outputs of the D flip-flop 25 and the D flip-flop 22 is taken by the OR circuit 26, and the chip select signal is generated. The OR circuit 27 takes the logical sum of the input and output of the D flip-flop 21, and D
The AND circuit 28 takes the logical product of the output of the flip-flop 25, the output of the OR circuit 27 and the clock CLKφ 2 to generate a synchronization detection signal. In addition, D flip-flops 21, 22, 25
The clock CLKφ 0 is given as the clock input of the.
斯かる構成で成るフレーム信号同期検出回路の動作
を、第５図のタイミングチャートを参照して説明する。The operation of the frame signal synchronization detection circuit having such a configuration will be described with reference to the timing chart of FIG.
今、同期未検出状態S0にあるとする。このとき、記憶
回路16のＤフリップフロップ17〜20のうちＤフリップフ
ロップ20の出力のみ「１」で他は「０」となっている。
また、ROM12,ROM13はイネーブルされてROM12,ROM13に入
力されたデータに応じてハミング距離に対応した値を出
力している。Now, assume that the synchronization is not detected S 0 . At this time, among the D flip-flops 17 to 20 of the memory circuit 16, only the output of the D flip-flop 20 is "1" and the other is "0".
The ROM12 and ROM13 are enabled and output a value corresponding to the Hamming distance according to the data input to the ROM12 and ROM13.
この同期未検出状態S0において、ハミング距離HM＝０
が検出された場合、ROM13の出力「D0,D1,D2」は「110」
となり、これが状態遷移回路15に与えられると、同期未
検出状態S0時の記憶回路16の出力が状態遷移回路15に帰
還されている為、Ｄフリップフロップ17の出力が「１」
（他のＤフリップフロップ18〜20の出力は「０」）とな
り、同期パターン検出状態S1に移行する。このときフレ
ームカウンタ24のリセットが解除され、ROM12,ROM13が
ディスエーブルされ、フレームカウンタ24が動作を始め
る。このフレームカウンタ24が、次に予想されるフレー
ム同期信号位置を与えたときに、ROM12,ROM13が再びイ
ネーブルされ、フレームカウンタ24はリセットされる。In this synchronization undetected state S 0 , the Hamming distance HM = 0
Is detected, the output of ROM13 "D0, D1, D2" is "110".
When this is given to the state transition circuit 15, the output of the storage circuit 16 in the non- synchronization detection state S 0 is fed back to the state transition circuit 15, so the output of the D flip-flop 17 is "1".
(The outputs of the other D flip-flops 18 to 20 "0"), and shifts to the synchronization pattern detection status S 1. At this time, the reset of the frame counter 24 is released, the ROM 12 and the ROM 13 are disabled, and the frame counter 24 starts operating. When the frame counter 24 gives the next expected frame sync signal position, the ROM 12 and ROM 13 are re-enabled and the frame counter 24 is reset.
次に、ハミング距離HMが０〜３になると、ROM13の出
力「D0,D1,D2」は「010」あるいは「110」となり、Ｄフ
リップフロップ18の出力が「１」となる。この時、Ｄフ
リップフロップ25の出力（第５図のCARRY OUT）とオア
回路27の出力（第５図のS2＋S2D）とクロックCLKφ２の
出力が共に「１」となるため、同期検出信号がアンド回
路28から出力され、同期引き込み状態S2に移行する。
尚、同期パターン検出状態S1のときにハミング距離＞３
の信号がROM12,ROM13に入力すると、同期はずれとして
同期未検出状態S0に戻る。Next, when the Hamming distance HM becomes 0 to 3, the output "D0, D1, D2" of the ROM 13 becomes "010" or "110", and the output of the D flip-flop 18 becomes "1". At this time, the output of the D flip-flop 25 (CARRY OUT in FIG. 5), the output of the OR circuit 27 (S 2 + S 2 D in FIG. 5), and the output of the clock CLKφ 2 are both “1”, so that synchronization is achieved. A detection signal is output from the AND circuit 28, and the synchronization pull-in state S 2 is entered.
Note that the Hamming distance> 3 when the synchronization pattern detection state S 1 is
When the signal of is input to the ROM 12 and the ROM 13, the synchronization is lost and the state returns to the synchronization non-detection state S 0 .
同期引き込み状態S2にあるときは、フレームカウンタ
24によって与えられるフレーム同期信号予想位置におけ
るハミング距離HMが３以下である限り、ROM13の出力D1
が「１」であるため、前述と同様にして、同期引き込み
状態に留まる。When in the sync pull-in state S 2 , the frame counter
As long as the Hamming distance HM at the frame sync signal expected position given by 24 is 3 or less, the output D1 of the ROM 13
Is “1”, the synchronization pull-in state remains in the same manner as described above.
ハミング距離HMが３より大きくなると、ROM13の出力
「D0,D1,D2」は「001」となり、同期はずれとして同期
パターン見逃し状態S3に移行する。同期パターン見逃し
状態S3にあるときに、ハミング距離がHM≦３になると再
び同期比き込み状態S2に戻るが、ハミング距離がHM＞３
になると同期未検出状態S0に移行する。以上のシーケン
スを伝送路の状況に応じて繰り返す。When the hamming distance HM becomes larger than 3, the output “D0, D1, D2” of the ROM 13 becomes “001”, and the synchronization pattern is missed and the state shifts to the synchronization pattern missing state S 3 . When the Hamming distance becomes HM ≦ 3 in the synchronization pattern missing state S 3 , the state returns to the synchronization ratio pushing state S 2 again, but the Hamming distance is HM> 3.
Then, the state shifts to the synchronization non-detection state S 0 . The above sequence is repeated according to the situation of the transmission path.
本発明によれば、フレーム同期信号のビット数のみの
ROMアドレスラインがあれば、フレーム信号同期検出回
路が構成可能であり、また、容量の小さいROMを使用で
きると共に、ROMの使用効率が向上する。According to the present invention, only the number of bits of the frame synchronization signal is
If the ROM address line is provided, a frame signal synchronization detection circuit can be configured, a ROM having a small capacity can be used, and the ROM usage efficiency is improved.
第１図は本発明の一実施例によるフレーム信号同期検出
回路、第2,3,4図は第１図に示す２つのROMのメモリマッ
プ、第５図は第１図の回路のタイミングチャート、第６
図は直列デジタルデータのデータフレーム構成図、第７
図は従来のフレーム信号同期検出回路の構成図、第８図
は第７図に示すROMのメモリマップ、第９図は第７図の
回路のタイミングチャート、第10図は状態遷移図であ
る。 11……シフトレジスタ、12,13……ROM、14……ラッチ回
路、15……状態遷移回路、16……記憶回路、17,18,19,2
0,21,22,25……Ｄフリップフロップ、24……フレームカ
ウンタ。FIG. 1 is a frame signal synchronization detection circuit according to an embodiment of the present invention, FIGS. 2, 3 and 4 are memory maps of two ROMs shown in FIG. 1, and FIG. 5 is a timing chart of the circuit of FIG. Sixth
The figure shows the data frame structure of serial digital data, No. 7.
8 is a block diagram of a conventional frame signal synchronization detection circuit, FIG. 8 is a memory map of the ROM shown in FIG. 7, FIG. 9 is a timing chart of the circuit of FIG. 7, and FIG. 10 is a state transition diagram. 11 …… Shift register, 12,13 …… ROM, 14 …… Latch circuit, 15 …… State transition circuit, 16 …… Memory circuit, 17,18,19,2
0,21,22,25 …… D flip-flop, 24 …… frame counter.
Claims (1)
ット形式の直列デジタルデータ列を並列デジタルデータ
として変換出力する所定ビット数シフト容量のシフトレ
ジスタと、該シフトレジスタからの変換出力のうち、一
部がアドレスとして入力され、かつハミング距離に応じ
た信号を出力する第1ROMと、該第1ROM出力および上記シ
フトレジスタからの、上記一部以外の変換出力、並びに
自己の出力を入力アドレスとしてハミング距離に応じた
信号を出力する第2ROMと、同期未検出状態、同期パター
ン検出状態、同期引き込み状態、同期見逃し状態の何れ
か１つを遷移状態として記憶する記憶回路と、上記第1,
第2ROMからの出力がイネーブル状態におかれる場合に、
上記記憶回路での遷移状態を、該記憶回路自体からの遷
移状態および上記第2ROMからの出力信号で所定に更新す
る状態遷移回路と、上記記憶回路での遷移状態が同期未
検出状態にある場合には、ビットクロック周期毎にカウ
ント状態が初期化される一方、同期パターン検出状態、
同期引き込み状態、同期見逃し状態の何れかの状態にあ
る場合は、フレーム構成ビット数分に亘ってビットクロ
ックを連続的にカウントすることでフレーム周期信号を
発生するフレームカウンタと、上記記憶回路での遷移状
態が同期未検出状態にある間、または上記フレームカウ
ンタからフレーム周期信号が発生される度に、上記第1,
第2ROMからの出力をイネーブル状態におく論理和回路
と、上記記憶回路での遷移状態が同期引き込み状態にあ
る場合に、フレームカウンタからフレーム周期信号が発
生される度に、フレーム同期検出信号を出力する論理積
回路と、を少なくとも具備してなるフレーム信号同期検
出回路。1. A shift register having a predetermined number of bits of shift capacity for converting and outputting a serial digital data string in a frame format format as parallel digital data received from a transmission line, and a part of the conversion output from the shift register. Is input as an address and outputs a signal according to the Hamming distance, and the first ROM output and the conversion output from the shift register other than the part, and its own output as the input address to the Hamming distance. A second ROM that outputs a corresponding signal; a storage circuit that stores any one of a synchronization non-detection state, a synchronization pattern detection state, a synchronization pull-in state, and a synchronization missing state as a transition state;
If the output from the second ROM is enabled,
A state transition circuit that updates the transition state in the storage circuit with the transition state from the storage circuit itself and the output signal from the second ROM in a predetermined manner, and the transition state in the storage circuit is in the synchronization undetected state. , The count state is initialized every bit clock cycle, while the sync pattern detection state,
In either of the synchronization pull-in state and the synchronization missing state, the frame counter that generates the frame period signal by continuously counting the bit clocks for the number of frame constituent bits, and the storage circuit While the transition state is in the synchronization undetected state, or whenever the frame cycle signal is generated from the frame counter, the first,
Outputs a frame sync detection signal each time a frame cycle signal is generated from the frame counter when the logical sum circuit for setting the output from the second ROM to the enable state and the transition state in the storage circuit are in the synchronous pull-in state AND circuit for performing frame signal synchronization detection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245523A JPH084263B2 (en) | 1986-10-17 | 1986-10-17 | Frame signal synchronization detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245523A JPH084263B2 (en) | 1986-10-17 | 1986-10-17 | Frame signal synchronization detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63100837A JPS63100837A (en) | 1988-05-02 |
| JPH084263B2 true JPH084263B2 (en) | 1996-01-17 |
Family
ID=17134950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245523A Expired - Lifetime JPH084263B2 (en) | 1986-10-17 | 1986-10-17 | Frame signal synchronization detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084263B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5017512A (en) * | 1989-07-27 | 1991-05-21 | Mitsubishi Denki Kabushiki Kaisha | Wafer having a dicing area having a step region covered with a conductive layer and method of manufacturing the same |
| JPH07183345A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Semiconductor device |
| JPH0993239A (en) * | 1995-09-22 | 1997-04-04 | Nec Corp | Burst frame synchronization circuit |
Family Cites Families (1)
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|---|---|---|---|---|
| JPS59167146A (en) * | 1982-11-04 | 1984-09-20 | Toshiba Corp | System for detecting frame signal synchronism |
-
1986
- 1986-10-17 JP JP61245523A patent/JPH084263B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63100837A (en) | 1988-05-02 |
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