JPH084229B2 - Two-value-four-value conversion circuit - Google Patents
Two-value-four-value conversion circuitInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は集積回路（IC）より出力して、外部装置を制
御するための出力ポートに使用される２値−４値変換回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a binary-to-four-value conversion circuit which is output from an integrated circuit (IC) and is used as an output port for controlling an external device.
従来の技術 近年、ICより出力して、外部装置を制御するための出
力ポートに２値信号より効率のよい３値信号あるいは４
値信号が用いられるようになってきている。４値信号を
用いることにより、出力のためのピン数、配線数を減ら
すことができる。2. Description of the Related Art In recent years, a three-valued signal or a four-valued signal that is output from an IC and is more efficient than a binary signal is output to an output port for controlling an external device.
Value signals are being used. By using a four-valued signal, the number of pins for output and the number of wirings can be reduced.
IC内部では２値で処理を行うので、処理結果を出力す
るときに２値−４値変換を行わなければならない。Since the processing is performed in binary inside the IC, it is necessary to perform binary-to-four-value conversion when outputting the processing result.
従来の２値−４値変換回路は、トランジスタ（又はFE
T）、抵抗等を用いて４値レベルをつくったり、Ｄ−Ａ
変換器を用いたりしていた。A conventional binary-to-four-value conversion circuit uses a transistor (or FE).
T), resistance, etc. to create a 4-value level, D-A
I used to use a converter.
発明が解決しようとする問題点 ２値−４値変換するためにＤ−Ａ変換器や複雑な変換
回路が必要となり、ICとしてチップサイズが大きくなる
要因となっていた。Problems to be Solved by the Invention A DA converter and a complicated conversion circuit are required to perform binary-to-four-value conversion, which has been a factor of increasing the chip size as an IC.
また、２値−４値変換回路の出力レベルも電源電圧の
フルレンジにわたって出力するのは困難であった。Further, it is difficult to output the output level of the binary-to-four-value conversion circuit over the full range of the power supply voltage.
本発明は上記問題点に鑑み、２値−４値変換回路を簡
単な回路構成で実現し、ICの外付回路が必要でないと共
に、２値−４値変換出力が電源電圧のフルレンジにわた
って出力できる２値−４値変換回路を提供するものであ
る。In view of the above problems, the present invention realizes a binary-to-four-value conversion circuit with a simple circuit configuration, does not require an IC external circuit, and can output a binary-to-four-value conversion output over the full range of power supply voltage. A binary-to-four-value conversion circuit is provided.
問題点を解決するための手段 上記問題点を解決するために本発明の２値−４値変換
回路は、２つの２値信号が入力される２−４デコード回
路と、電源間に相補型に直列接続されたＰチャンネルFE
TとＮチャンネルFETと、電源間の異なる２つの電位を出
力する電圧源と、前記電圧源の第１の出力端子が入力端
子に接続され、前記２−４デコード回路の第２の出力端
子が出力イネーブル端子に接続され、ボルテージフォロ
ワ接続された出力制御可能な第１の演算増幅器と、前記
電圧源の第２の出力端子が入力端子に接続され、前記２
−４デコード回路の第３の出力端子が出力イネーブル端
子に接続され、ボルテージフォロワ接続された出力制御
可能な第２の演算増幅器と、前記２−４デコード回路の
第１、第４の出力端子をそれぞれ前記ＰチャンネルFET
のゲート電極と前記ＮチャンネルFETのゲート電極に接
続し、前記両FETの接続点と前記第１、第２の演算増幅
器の出力端子とを接続し、その接続点より出力を発生す
ることを特徴とするものである。Means for Solving the Problems In order to solve the above problems, the binary-to-four-value conversion circuit of the present invention has a complementary structure between a power supply and a 2-4 decoding circuit to which two binary signals are input. P-channel FE connected in series
A T and N channel FET, a voltage source that outputs two different potentials between power sources, a first output terminal of the voltage source is connected to an input terminal, and a second output terminal of the 2-4 decoding circuit is A first output-controllable operational amplifier connected to an output enable terminal and connected to a voltage follower; and a second output terminal of the voltage source connected to an input terminal,
-4 decode circuit has a third output terminal connected to an output enable terminal, and has a voltage follower connected second controllable output operational amplifier, and the 2-4 decode circuit has first and fourth output terminals. Each of the above P-channel FET
Is connected to the gate electrode of the N-channel FET, the connection point of both FETs is connected to the output terminals of the first and second operational amplifiers, and an output is generated from the connection point. It is what
作用 本発明は上記した構成によって、２値−４値変換回路
の“L"、“H"出力は相補型に接続されたＰチャンネル、
ＮチャンネルFETより出力し、第１、第２の中間電位“M
1”、“M2”は電圧源の出力をボルテージフォロワ構成
の演算増幅器を介して出力するようにしているので、電
源電圧のフルレンジにわたって２値−４値変換出力を出
力する２値−４値変換回路を構成できる。The present invention has the above-described configuration, in which the "L" and "H" outputs of the binary-to-four-value conversion circuit are P-channels connected in a complementary manner,
Output from the N channel FET, and the first and second intermediate potential "M
1 ”and“ M 2 ”are configured to output the output of the voltage source via the operational amplifier of the voltage follower configuration, so the binary-to-four-value output that outputs the binary-to-four-value conversion output over the full range of the power supply voltage. A conversion circuit can be configured.
実施例 以下、本発明の一実施例の２値−４値変換回路につい
て図面を参照しながら説明する。Embodiment A binary-to-four-value conversion circuit according to an embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例を示した回路構成図であ
り、１は第１の２値信号(D0)が入力される入力端子であ
り、２は第２の２値信号(D1)が入力される入力端子であ
る。３は２−４デコード回路であり、入力端子には入力
端子１、２が接続されている。４はＰチャンネルのFET
であり、ゲート電極には２−４デコード回路３の出力端
子31が接続されている。５はＮチャンネルのFETであ
り、ゲート電極には２−４デコード回路３の出力端子34
が接続されている。ＰチャンネルFET4のソース端子とＮ
チャンネルのソース端子が第１の電源端子６(VDD)と第
２の電源端子７(VSS)にそれぞれ接続されている。Ｐチ
ャンネルFET4のドレインとＮチャンネルFET5のドレイン
が接続されている。FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention, in which 1 is an input terminal to which a first binary signal (D 0 ) is input, and 2 is a second binary signal (D 0 ). It is an input terminal to which 1 ) is input. Reference numeral 3 is a 2-4 decoding circuit, and the input terminals are connected to the input terminals 1 and 2. 4 is a P-channel FET
The output terminal 31 of the 2-4 decoding circuit 3 is connected to the gate electrode. Reference numeral 5 is an N-channel FET, and the gate electrode has an output terminal 34 of the 2-4 decoding circuit 3.
Is connected. Source terminal of P-channel FET4 and N
The source terminals of the channels are connected to the first power supply terminal 6 (V DD ) and the second power supply terminal 7 (V SS ), respectively. The drain of the P-channel FET 4 and the drain of the N-channel FET 5 are connected.
９は４値の中間電位を発生する電圧源であり、第１、
第２の中間電位“M1”、“M2”をそれぞれ出力端子91、
92から出力する。10はボルテージフォロワ接続された演
算増幅器であり、入力端子には電圧源９の出力端子91が
接続され、出力イネーブル端子には２−４デコード回路
３の出力端子32が接続されている。11はボルテージフォ
ロワ接続された演算増幅器であり、入力端子には電圧源
９の出力端子92が接続され、出力イネーブル端子には２
−４デコード回路３の出力端子33が接続されている。Reference numeral 9 is a voltage source that generates a four-valued intermediate potential.
The second intermediate potentials “M 1 ” and “M 2 ” are output terminals 91,
Output from 92. Reference numeral 10 denotes an operational amplifier connected in a voltage follower configuration. The output terminal 91 of the voltage source 9 is connected to the input terminal, and the output terminal 32 of the 2-4 decode circuit 3 is connected to the output enable terminal. Reference numeral 11 denotes an operational amplifier connected to a voltage follower. The input terminal is connected to the output terminal 92 of the voltage source 9, and the output enable terminal is connected to 2
The output terminal 33 of the -4 decoding circuit 3 is connected.
演算増幅器10、11のそれぞれの出力端子とＰチャンネ
ルFET4、ＮチャンネルFET5のドレインが接続され、その
接続点が２値−４値変換回路の出力端子８に接続され、
出力端子８から４値信号が出力される。The output terminals of the operational amplifiers 10 and 11 are connected to the drains of the P-channel FET 4 and the N-channel FET 5, respectively, and the connection point is connected to the output terminal 8 of the binary-to-four-value conversion circuit,
A four-valued signal is output from the output terminal 8.
第２図は、２−４デコード回路３の一具体的回路を示
した回路構成図であり、１、２は第１図に示した２値入
力端子である。入力端子１は２入力NANDゲート301、303
のそれぞれの一方の入力端子とインバータ306の入力端
子に接続されている。入力端子２は２入力NANDゲート30
1の他方の入力端子、302の一方の入力端子とインバータ
305の入力端子に接続されている。インバータ305の出力
端子はNANDゲート303の他方の入力端子と２入力ANDゲー
ト304の一方の入力端子に接続され、インバータ306の出
力端子はNANDゲート302、ANDゲート304のそれぞれの他
方の入力端子に接続されている。NANDゲート301、302、
303、ANDゲートのそれぞれの出力端子は２−４デコード
回路３の出力端子31、32、33、34に接続されている。FIG. 2 is a circuit configuration diagram showing a specific circuit of the 2-4 decoding circuit 3, and reference numerals 1 and 2 are the binary input terminals shown in FIG. Input terminal 1 is a 2-input NAND gate 301, 303
Is connected to one of the input terminals of the inverter 306 and the input terminal of the inverter 306. Input terminal 2 is a 2-input NAND gate 30
1 other input terminal, 302 one input terminal and inverter
It is connected to the input terminal of 305. The output terminal of the inverter 305 is connected to the other input terminal of the NAND gate 303 and one input terminal of the two-input AND gate 304, and the output terminal of the inverter 306 is connected to the other input terminal of each of the NAND gate 302 and the AND gate 304. It is connected. NAND gates 301, 302,
The output terminals of the 303 and AND gates are connected to the output terminals 31, 32, 33 and 34 of the 2-4 decoding circuit 3, respectively.
以上のように構成された２値−４値変換回路について
以下第１図、第２図を用いてその動作について説明す
る。The operation of the binary-to-four-value conversion circuit configured as described above will be described below with reference to FIGS. 1 and 2.
まず、入力端子１、２の入力信号D0、D1がそれぞれ
“L"、“L"のときには、第２図よりNANDゲート301、30
2、303、ANDゲート304のそれぞれの出力信号は“H"とな
る。その結果ＰチャンネルFET4はオフ、演算増幅器10、
11は出力ディスエーブル、ＮチャンネルFET5はオンとな
る。従って、入力端子１、２の入力信号D0、D1が“L"、
“L"のときには、出力端子８からはＮチャンネルFET5が
オンであるので“L"レベルの出力信号が出力されること
になる。First, when the input signals D 0 and D 1 of the input terminals 1 and 2 are “L” and “L”, respectively, the NAND gates 301 and 30 are shown in FIG.
The output signals of 2, 303 and AND gate 304 are "H". As a result, the P-channel FET 4 is turned off, the operational amplifier 10,
11 is output disable, N-channel FET5 is on. Therefore, the input signals D 0 and D 1 of the input terminals 1 and 2 are “L”,
When it is "L", the output terminal 8 outputs the "L" level output signal because the N-channel FET 5 is on.
次に、入力端子１、２の入力信号D0、D1がそれぞれ
“H"、“L"のときには、第２図よりNANDゲート301、302
の出力信号は“H"、NANDゲート303の出力信号“L"、AND
ゲート304の出力信号は“L"となる。その結果Ｐチャン
ネルFET4、ＮチャンネルFET5はそれぞれオフ、演算増幅
器10は出力ディスエーブルとなり、演算増幅器11は出力
イネーブルとなる。従って、出力端子８からは電圧源９
の出力端子92の“M2”レベルの出力信号が出力される。
ここで、“M2”の信号レベルを決定している電圧源９の
出力レベルを４値の下から２番目の電位である1/3＊VDD
に設定する。よって、入力端子１、２の入力信号D0,D1
が“H"、“L"のときには、出力端子８からは“M2”すな
わち1/3＊VDDが出力される。Next, when the input signals D 0 and D 1 of the input terminals 1 and 2 are "H" and "L", respectively, the NAND gates 301 and 302 are shown in FIG.
Output signal of "H", NAND gate 303 output signal "L", AND
The output signal of the gate 304 becomes "L". As a result, the P-channel FET 4 and N-channel FET 5 are turned off, the operational amplifier 10 is disabled, and the operational amplifier 11 is enabled. Therefore, from the output terminal 8, the voltage source 9
The output signal of the “M 2 ” level of the output terminal 92 of is output.
Here, the output level of the voltage source 9 which determines the signal level of “M 2 ” is set to 1/3 * V DD which is the second potential from the bottom of four values.
Set to. Therefore, the input signals D 0 and D 1 of the input terminals 1 and 2
There "H", when the "L", the output terminal 8 "M 2" i.e. 1/3 * V DD is output.
さらに、入力端子１の入力信号D0が“L"、入力端子２
の入力信号D1が“H"のときには、第２図よりNANDゲート
301、303の出力信号は“H"、NANDゲート302の出力信号
は“L"、ANDゲート304の出力信号は“L"となる。その結
果ＰチャンネルFET4、ＮチャンネルFET5はそれぞれオ
フ、演算増幅器11は出力ディスエーブルとなり、演算増
幅器10は出力イネーブルとなる。従って、出力端子８か
らは電圧源９の出力端子91の“M1”レベルの出力信号が
出力される。ここで、“M1”の信号レベルを決定してい
る電圧源９の出力レベルを４値の下から３番目の電位で
ある2/3＊VDDに設定する。よって、入力端子１、２の入
力信号D0、D1が“L"、“H"のときには、出力端子８から
は“M1”すなわち2/3＊VDDが出力される。Furthermore, when the input signal D 0 of the input terminal 1 is “L”, the input terminal 2
The, NAND gate from Figure 2 when the input signal D 1 is "H"
The output signals of 301 and 303 are "H", the output signal of the NAND gate 302 is "L", and the output signal of the AND gate 304 is "L". As a result, the P-channel FET 4 and N-channel FET 5 are turned off, the operational amplifier 11 is disabled and the operational amplifier 10 is enabled. Therefore, the output terminal 8 outputs the “M 1 ” level output signal of the output terminal 91 of the voltage source 9. Here, the output level of the voltage source 9 which determines the signal level of “M 1 ” is set to 2/3 * V DD which is the third potential from the bottom of the four values. Therefore, when the input signals D 0 and D 1 of the input terminals 1 and 2 are “L” and “H”, “M 1 ”, that is, 2/3 * V DD is output from the output terminal 8.
次に入力端子１、２の入力信号D0、D1がそれぞれ
“H"、“H"のときには、第２図よりNANDゲート302、303
のそれぞれの出力信号は“H"、ANDゲート304の出力信号
は“L"となり、NANDゲート301の出力信号は“L"とな
る。その結果ＰチャンネルFET4はオン、演算増幅器10、
11は出力ディスエーブル、ＮチャンネルFET5はオフとな
る。従って、入力端子１、２の入力信号D0、D1が“H"、
“H"のときには、出力端子８からはＰチャンネルFET4が
オンであるので“H"レベルの出力信号が出力されること
になる。Next, when the input signals D 0 and D 1 of the input terminals 1 and 2 are “H” and “H”, respectively, the NAND gates 302 and 303 are shown in FIG.
, The output signal of the AND gate 304 becomes "L", and the output signal of the NAND gate 301 becomes "L". As a result, the P-channel FET 4 is turned on, the operational amplifier 10,
11 is output disable, N-channel FET5 is off. Therefore, the input signals D 0 and D 1 of the input terminals 1 and 2 are “H”,
When it is "H", the P-channel FET 4 is turned on from the output terminal 8, so that the output signal of "H" level is output.
以上の動作より、入力端子１、２に入力される信号の
レベルと、出力端子８から出力される出力信号のレベル
の関係を表１のようにまとめることができる。第１表よ
り明らかなように、２値−４値変換回路の入出力特性に
おいて、入力信号D0、D1が“L",“H"と“H",“L"のとき
の出力信号のレベルは“M1",“M2”となっているが、
“M1",“M2”の信号レベルをすでに説明したようにM1＝
2/3＊VDD、M2＝1/3＊VDDに設定すれば、４値の出力信号
のレベルは0,1/3＊VDD,2/3＊VDD,VDDとなり、４値出力
としてしきい値の設定容易な２値−４値変換回路として
用いることができる。From the above operation, the relationship between the level of the signal input to the input terminals 1 and 2 and the level of the output signal output from the output terminal 8 can be summarized as shown in Table 1. As is clear from Table 1, in the input / output characteristics of the binary-to-four-value conversion circuit, the output signals when the input signals D 0 and D 1 are “L”, “H” and “H”, “L” The levels of "M 1 " and "M 2 " are
The signal levels of “M 1 ” and “M 2 ” are M 1 =
If 2/3 * V DD and M 2 = 1/3 * V DD are set, the level of the 4-level output signal becomes 0,1 / 3 * V DD , 2/3 * V DD , V DD . It can be used as a binary-to-four-value conversion circuit in which a threshold value can be easily set as a value output.
次に第３図は電圧源９の一構成例であり、中間電位
“M1",“M2”は電源端子６、７間に接続されている抵抗
12,13,14によって決定され、抵抗12,13,14の抵抗値がR:
R:Rであれば出力端子91、92の出力信号のレベルはそれ
ぞれ2/3＊VDD、1/3＊VDDとなる。すなわち、第１の中間
電位の出力レベルである“M1”レベルは2/3＊VDDとな
り、第２の中間電位の出力レベルである“M2”レベルは
1/3＊VDDとなる。 Next, FIG. 3 shows an example of the configuration of the voltage source 9, in which the intermediate potentials “M 1 ” and “M 2 ” are connected between the power supply terminals 6 and 7.
Determined by 12,13,14, the resistance value of resistors 12,13,14 is R:
R: Each at the level of the output signal of the output terminal 91 and 92 if R a 2/3 * V DD, 1 /3 * V DD. That is, the “M 1 ” level, which is the output level of the first intermediate potential, is 2/3 * V DD , and the “M 2 ” level, which is the output level of the second intermediate potential, is
It becomes 1/3 * V DD .
このように、“H",“L"レベルの出力と“M1",“M2”
レベルの出力をFETと出力制御可能な演算増幅器により
切り換えることによって、非常に簡単な回路構成で２値
−４値変換回路を実現することができる。また、“M1",
“M2”レベルの出力を演算増幅器を用いて出力するた
め、２値−４値変換回路が複数個あっても“M1",“M2”
レベルが同じであれば、“M1",“M2”レベルを作る回路
は１つでよい。In this way, “H” and “L” level outputs and “M 1 ” and “M 2 ”
By switching the level output by the FET and the output controllable operational amplifier, it is possible to realize a binary-to-four-value conversion circuit with a very simple circuit configuration. Also, "M 1 ",
Since "M 2 " level output is output using an operational amplifier, "M 1 ", "M 2 " even if there are multiple binary-to-four-value conversion circuits.
If the levels are the same, only one circuit is required to create the "M 1 " and "M 2 " levels.
なお、本実施例では、出力制御可能な演算増幅器を用
いたが、演算増幅器とアナログスイッチの組合せてもよ
い。また、２−デコード回路にNANDゲート、ANDゲー
ト、インバータを用いたが論理が合い同じ機能を実現で
きるようにすれば他の論理ゲートの組合せでもよい。Although an operational amplifier capable of output control is used in this embodiment, an operational amplifier and an analog switch may be combined. Further, although a NAND gate, an AND gate, and an inverter are used for the 2-decoding circuit, other logic gates may be combined as long as the logic is matched and the same function can be realized.
発明の効果 以上のように本発明は、２つの２値信号が入力される
２−４デコード回路と、電源間に相補型に直列接続され
たＰチャンネルFETとＮチャンネルFETと、電源間の異な
る２つの電位(M1,M2)を出力する電圧源と、前記電圧源
の第１の出力端子が入力端子に接続され、前記２−４デ
コード回路の第２の出力端子が出力イネーブル端子に接
続され、ボルテージフォロワ接続された出力制御可能な
第１の演算増幅器と、前記電圧源の第２の出力端子が入
力端子に接続され、前記２−４デコード回路の第３の出
力端子が出力イネーブル端子に接続され、ボルテージフ
ォロワ接続された出力制御可能な第２の演算増幅器と、
前記２−４デコード回路の第1,第４の出力端子をそれぞ
れ前記ＰチャンネルFETのゲート電極と前記Ｎチャンネ
ルFETのゲート電極に接続し、前記両FETの接続点と前記
第1,第２の演算増幅器の出力端子とを接続し、その接続
点より出力を発生することを特徴とする２値−４値変換
回路を簡単に構成でき、１つの“M1",“M2”レベルの発
生回路で複数個の２値−４値変換回路の“M1",“M2”レ
ベルを供給することができる。As described above, according to the present invention, the 2-4 decode circuit to which two binary signals are input, the P-channel FET and the N-channel FET connected in series in a complementary manner between the power supplies, and the power supplies are different. A voltage source that outputs two potentials (M 1 , M 2 ), a first output terminal of the voltage source is connected to an input terminal, and a second output terminal of the 2-4 decoding circuit is an output enable terminal. A first operational amplifier that is connected to the voltage follower and has a controllable output; a second output terminal of the voltage source is connected to an input terminal; and a third output terminal of the 2-4 decoding circuit is output enable A second operational amplifier connected to the terminal and capable of controlling output, connected to a voltage follower;
The first and fourth output terminals of the 2-4 decoding circuit are respectively connected to the gate electrode of the P-channel FET and the gate electrode of the N-channel FET, and the connection point of the both FETs and the first and second A binary-to-four-value conversion circuit characterized by connecting to the output terminal of an operational amplifier and generating an output from the connection point can be easily constructed and one "M 1 " or "M 2 " level can be generated. "M 1" of the plurality of binary -4 value conversion circuit in the circuit, it is possible to supply the "M 2" level.
第１図は本発明の一実施例における２値−４値変換回路
の回路構成図、第２図は２−４デコード回路の回路構成
図、第３図は“M1",“M2”レベルを発生する電圧源の回
路構成図である。 ３……２−４デコード回路、４……ＰチャンネルFET、
５……ＮチャンネルFET、９……電圧源、10,11……演算
増幅器。Figure 1 is the circuit diagram of the binary -4 value conversion circuit in an embodiment of the present invention, the circuit diagram of FIG. 2 2-4 decode circuit, FIG. 3 is "M 1", "M 2 " It is a circuit block diagram of the voltage source which generates a level. 3 ... 2-4 decoding circuit, 4 ... P-channel FET,
5 ... N-channel FET, 9 ... Voltage source, 10, 11 ... Operational amplifier.
Claims (2)
ド回路と、電源間に相補型に直列接続されたＰチャンネ
ルFETとＮチャンネルFETと、電源間の異なる２つの電位
を出力する電圧源と、前記電圧源の第１の出力端子が入
力端子に接続され、前記２−４デコード回路の第２の出
力端子が出力イネーブル端子に接続され、ボルテージフ
ォロワ接続された出力制御可能な第１の演算増幅器と、
前記電圧源の第２の出力端子が入力端子に接続され、前
記２−４デコード回路の第３の出力端子が出力イネーブ
ル端子に接続され、ボルテージフォロワ接続された出力
制御可能な第２の演算増幅器と、前記２−４デコード回
路の第１、第４の出力端子をそれぞれ前記Ｐチャンネル
FETのゲート電極と前記ＮチャンネルFETのゲート電極に
接続し、前記両FETの接続点と前記第１、第２の演算増
幅器の出力端子とを接続し、その接続点より出力を発生
することを特徴とする２値−４値変換回路。1. A 2-4 decoding circuit to which two binary signals are input, a P-channel FET and an N-channel FET connected in series in a complementary manner between power supplies, and two different potentials between power supplies are output. A voltage source, a first output terminal of the voltage source is connected to an input terminal, a second output terminal of the 2-4 decoding circuit is connected to an output enable terminal, and a voltage follower-connected output controllable first 1 operational amplifier,
A second output-controllable operational amplifier connected to a voltage follower by connecting a second output terminal of the voltage source to an input terminal and a third output terminal of the 2-4 decoding circuit to an output enable terminal. And the first and fourth output terminals of the 2-4 decoding circuit are respectively connected to the P channel.
Connecting the gate electrode of the FET and the gate electrode of the N-channel FET, connecting the connection point of both FETs and the output terminals of the first and second operational amplifiers, and generating an output from the connection point. A characteristic binary-to-four-value conversion circuit.
の略1/3と、略2/3であることを特徴とする特許請求の範
囲第（１）項記載の２値−４値変換回路。2. A binary value-4 according to claim 1, wherein the two potentials generated by the voltage source are approximately 1/3 and 2/3 of the power supply voltage. Value conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286010A JPH084229B2 (en) | 1987-11-12 | 1987-11-12 | Two-value-four-value conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286010A JPH084229B2 (en) | 1987-11-12 | 1987-11-12 | Two-value-four-value conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01126828A JPH01126828A (en) | 1989-05-18 |
| JPH084229B2 true JPH084229B2 (en) | 1996-01-17 |
Family
ID=17698829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286010A Expired - Fee Related JPH084229B2 (en) | 1987-11-12 | 1987-11-12 | Two-value-four-value conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084229B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368021A (en) * | 1991-06-14 | 1992-12-21 | Sharp Corp | Integrated circuit |
| KR100411394B1 (en) * | 2001-06-29 | 2003-12-18 | 주식회사 하이닉스반도체 | Data output circuit of memory device |
| JP2020038854A (en) * | 2018-08-31 | 2020-03-12 | ソニーセミコンダクタソリューションズ株式会社 | Light source device, detection method, and sensing module |
-
1987
- 1987-11-12 JP JP62286010A patent/JPH084229B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01126828A (en) | 1989-05-18 |
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