JPH083811B2 - Mutual synchronization method for multiple systems - Google Patents
Mutual synchronization method for multiple systemsInfo
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- JPH083811B2 JPH083811B2 JP60196782A JP19678285A JPH083811B2 JP H083811 B2 JPH083811 B2 JP H083811B2 JP 60196782 A JP60196782 A JP 60196782A JP 19678285 A JP19678285 A JP 19678285A JP H083811 B2 JPH083811 B2 JP H083811B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば三重系の電子連動装置のような多
重系システムにおける相互同期方法に係り、特に、各系
に備えたタイマのタイムアップ情報を用いて相互に割込
み信号を生成し、その割込み信号を入力して、又はステ
ータス信号を入力することにより多重系の同期をとる方
法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mutual synchronization method in a multiplex system such as a triple electronic interlocking device, and in particular, information about time-up of a timer provided in each system. The present invention relates to a method of synchronizing interrupts of multiple systems by mutually generating interrupt signals and inputting the interrupt signals or inputting a status signal.
［従来技術とその欠点］ 従来の同期方法では、相互同期の目的を達成するの
に、いずれも複雑なハード構成を必要とした。[Prior Art and Its Deficiencies] In the conventional synchronization methods, in order to achieve the purpose of mutual synchronization, each required a complicated hardware configuration.
その一例を述べれば、自系のタイミング信号と他系の
タイミング信号の周波数差を位相比較器又はバッファ蓄
積量検出器を用いて検出し、その検出量に基いて第１制
御信号を作成する回路と第１制御信号の変化量を検出し
て第２制御信号を作成する回路を設け、第１、第２制御
信号によりクロック発生回路への制御荷重を変える回路
を用いるものである（特開昭50−115715号公報）。As an example, a circuit that detects a frequency difference between a timing signal of its own system and a timing signal of another system by using a phase comparator or a buffer storage amount detector, and creates a first control signal based on the detected amount. And a circuit for generating a second control signal by detecting the amount of change in the first control signal, and a circuit for changing the control load on the clock generation circuit by the first and second control signals is used. 50-115715).
また、他の例は、自系タイミング情報と他系タイミン
グ情報の位相差を検出し、その位相差を合成して一個の
制御信号とし、この制御信号により自系のクロック信号
発生回路を制御するため、クロック情報抽出回路と、位
相比較タイミングを設定するための分周回路と、位相比
較器と、及び位相合成回路を必要としている（特開昭49
−134209号公報）。In another example, the phase difference between the own system timing information and the other system timing information is detected, the phase difference is combined into one control signal, and the control signal controls the own system clock signal generation circuit. Therefore, a clock information extracting circuit, a frequency dividing circuit for setting the phase comparison timing, a phase comparator, and a phase synthesizing circuit are required (Japanese Patent Laid-Open No. Sho 49).
-134209 publication).
このような複雑なハード構成を用いるから、構成部品
が多くなり、信頼度を低下させる、あるいは装置が大き
くなってしまうという欠点があった。Since such a complicated hardware configuration is used, there are disadvantages that the number of components increases, the reliability decreases, or the device becomes large.
［この発明の目的］ この発明は、上記の点に鑑み、最少限の簡単な構成に
より、可及的にソフトウェアによる処理に適する構成と
して、ハードウェア要素を少なくし、小型で高いフェイ
ルセーフ性を有する多重系の相互同期方法を提供するこ
とを目的とする。[Object of the Invention] In view of the above points, the present invention has a minimum number of simple components and is suitable for processing by software as much as possible. It is an object of the present invention to provide a mutual synchronization method of a multiple system having the same.
［目的達成手段］ 上記の目的を達成するため、この発明に係る多重系の
相互同期方法は、各系の中央処理装置に、起動時より所
定時間経過した時にタイムアップ情報を出力するタイマ
と、多数決回路とを備えた多重系の相互同期方法におい
て、各系において中央処理装置が割込み信号の入力又は
ステータス信号の入力をする度に、それぞれ自系のタイ
マを起動させ、その自己のタイマのタイムアップ情報と
他系のタイマのタイムアップ情報の多数決出力により自
系の中央処理装置に割込み信号を出力し、割込み信号の
入力又はステータス信号が入力する度に、自系のタイマ
値を読取り、その読取られた値が所定の一定値以内のと
きは、自系のタイマが正常であると判断し、それ以外の
ときはタイマ、多数決回路などが異常であると判断する
こと、を特徴としている。[Object-Achieving Means] In order to achieve the above-mentioned object, a method of mutual synchronization of multiple systems according to the present invention includes a timer for outputting time-up information to a central processing unit of each system when a predetermined time has elapsed from the start-up, In the mutual synchronization method of a multiple system including a majority circuit, each time the central processing unit in each system inputs an interrupt signal or a status signal, it activates its own timer and sets its own timer time. An interrupt signal is output to the central processing unit of the own system by the majority output of the up information and the time-up information of the timer of the other system, and the timer value of the own system is read every time the interrupt signal is input or the status signal is input. If the read value is within a predetermined fixed value, it can be determined that the timer of its own system is normal, otherwise it can be determined that the timer, majority circuit, etc. are abnormal. And, is characterized.
また、各系の中央処理装置に、起動時より所定時間経
過した時にタイムアップ情報を出力するタイマと、多数
決回路とを備えた多重系の相互同期方法において、各系
において、中央処理装置が割込み信号の入力またはステ
ータス信号の入力をする度に、それぞれ自系のタイマを
起動させ、その自己のタイマのタイムアップ情報と他系
のタイマのタイムアップ情報の多数決出力により自系の
中央処理装置に割込み信号を出力し、多数決出力時にお
ける各系のタイマのタイマ値を読取り、その読取られた
タイマ値が、その多数決出力時を基準にして所定の一定
値以上の差がある場合は、その差を有する系を分離させ
ること、を特徴としている。Further, in a mutual synchronization method of a multiple system including a timer that outputs time-up information when a predetermined time has passed from the start-up to the central processing unit of each system, and a majority decision circuit, the central processing unit interrupts each system. Each time a signal or status signal is input, the timer of its own system is started, and the majority of the time-up information of its own timer and the time-up information of the timers of other systems is output to the own central processing unit. Output an interrupt signal, read the timer value of each system timer at the time of majority output, and if the read timer value has a difference of a predetermined value or more with respect to the time of majority output, the difference Is characterized by separating the system having.
［この発明の実施例］ 次に、この発明の実施例を図面に基いて説明する。[Embodiment of the Invention] Next, an embodiment of the invention will be described with reference to the drawings.
第１図は、多重系システムを三重系システムとした場
合を示す。いずれの系にも、Ｉ系について示すように、
中央処理装置（図１においてCPU）１、タイマ２及び多
数決回路３が備えられるが、図面を簡単にするため、II
系及びIII系の内容を省略してある。FIG. 1 shows a case where the multiple system is a triple system. In both systems, as shown for the I system,
A central processing unit (CPU in FIG. 1) 1, a timer 2 and a majority circuit 3 are provided, but in order to simplify the drawing, II
The contents of the system and the system III are omitted.
以下、代表的にＩ系について、その構成及び作用を説
明する。The configuration and action of the I system will be described below as a representative.
タイマ２は、中央処理装置１の図示しないクロックパ
ルス発生器からのクロック信号又はタイマ固有のクロッ
ク発生器からのクロック信号を用いてカウントが開始さ
れる。タイマ２の設定値は中央処理装置１のタイマ値制
御手段4bによって設定され、タイマ値設定時から所定時
間経過後、例えば、1ms毎に１クロック信号が送出さ
れ、その１クロック信号にタイマ値の“1"が対応してい
るとき、200ms後にタイムアップになる場合は、タイマ
値“200"が設定される。The timer 2 starts counting using a clock signal from a clock pulse generator (not shown) of the central processing unit 1 or a clock signal from a clock generator specific to the timer. The set value of the timer 2 is set by the timer value control means 4b of the central processing unit 1, and after a predetermined time has elapsed from the time of setting the timer value, for example, one clock signal is sent every 1 ms, and the timer value is set to the one clock signal. When "1" is supported and the time is up after 200ms, the timer value "200" is set.
タイマ２のタイムアップ情報は、自系の多数決回路３
及び他の各系の多数決回路に与えられる。いずれか二系
がタイムアップ情報を出力すると、多数決回路３は多数
決出力を出力し、これを中央処理装置１に割込み信号s1
として入力する。なお、中央処理装置１には、ステータ
ス信号も入力されるように構成されている（ステータス
信号の入力は図示せず）。そして、これら信号の入力が
あったとき、中央処理装置１は、後述の第３図に示す処
理が開始される。The time-up information of the timer 2 is the majority circuit 3 of its own system.
And the majority circuit of each other system. When either of the two systems outputs the time-up information, the majority circuit 3 outputs a majority output, which is sent to the central processing unit 1 as an interrupt signal s 1
Enter as. The central processing unit 1 is also configured to receive a status signal (input of the status signal is not shown). Then, when these signals are input, the central processing unit 1 starts the processing shown in FIG. 3 described later.
制御部４には、タイマ値読取り手段4aが設けられてい
る。ここでは、後述するように、割込み信号又はステー
タス信号の入力時におけるタイマ２のタイマ値、又は所
定時間経過したときのタイマ２のタイマ値に基づいて、
タイマ２が正常に動作しているか否かの診断が行われ
る。The control unit 4 is provided with a timer value reading means 4a. Here, as described later, based on the timer value of the timer 2 when the interrupt signal or the status signal is input, or the timer value of the timer 2 when a predetermined time has elapsed,
Diagnosis is made as to whether the timer 2 is operating normally.
なお、第２図において、制御部４のタイマ値読取り手
段4a及びタイマ値制御手段4bは、実際上はいずれも制御
プログラムのルーチンで実現される。In FIG. 2, both the timer value reading means 4a and the timer value control means 4b of the control unit 4 are practically realized by the routine of the control program.
続いて、上記の構成による一連の動作を第３図ないし
第５図の図面に基いて説明する。今、中央処理装置１に
多数決回路３から割込み信号s1が入力され、又はステー
タス信号が入力されると、割込み信号又はステータス信
号がリセットされるとともに（P1）、そのときのタイマ
２のタイマ値が読取られて（P2）、メモリ５に格納され
る（P3）。Subsequently, a series of operations according to the above configuration will be described with reference to the drawings of FIGS. When the interrupt signal s 1 or the status signal is input to the central processing unit 1 from the majority circuit 3, the interrupt signal or the status signal is reset (P 1 ) and the timer of the timer 2 at that time is reset. The value is read (P 2 ) and stored in the memory 5 (P 3 ).
そして、読取られたタイマ値が正常であるかどうかの
判断が行われる。（P4）。ここで読取られたタイマ値が
所定の一定値以内のとき、タイマ２は正常と判断され
（P4肯定）、この場合は、タイマ２に所定の値（図示の
例では“100"）がセットされる（P5）。また、読取られ
たタイマ値が所定の一定値を越えるとき、タイマ２は異
常と判断され（P4否定）、そのタイマ２を含む系はシス
テムから分離される（P10）。Then, it is determined whether the read timer value is normal. (P 4). When the timer value read here is within a predetermined constant value, the timer 2 is determined to be normal (P 4 Yes), in this case, the timer 2 a predetermined value (in the illustrated example "100") is set It is (P 5). Further, when the read was the timer value exceeds a predetermined constant value, the timer 2 is determined to be abnormal (P 4 negative), system including the timer 2 is separated from the system (P 10).
以上の割込み又はステータス信号の入力（第４図の
T0）からタイマ値セット（T1）までのルーチンは、第４
図のSPで示されるタイマ同期処理用時間である。Input of the above interrupts or status signals (see Fig. 4
The routine from T 0 ) to the timer value setting (T 1 )
This is the timer synchronization processing time indicated by SP in the figure.
その後、各系においてタスク処理が開始される
（P6）。そして、その間、タイマ２は“100"から各タイ
マ２に与えられたクロック信号により、“99",“98",
“97",…とカウントダウンされる。なお、この場合の、
タイマ２はダウンカウンタの例であるが、もちろんアッ
プカウンタであってもよい。After that, task processing is started in each system (P 6 ). Then, during that time, the timer 2 receives "99", "98", by the clock signal given to each timer 2 from "100".
"97", ... is counted down. In this case,
The timer 2 is an example of a down counter, but may of course be an up counter.
タイマ値が上記の所定の値にセットされたときの値よ
りも少し小さい値（第４図の例では“96"）になったと
きに、タイマ値読取り手段4aにより、再びタイマ２のタ
イマ値が読取られ（P7）、この読取られたタイマ値がメ
モリ５に格納される（P8）。続いて、記憶されたタイマ
値が、所定の値（上述の例では“96"）であれば、タイ
マ２は正常と判断される（P9肯定）。つまり、タイマ２
のカウントダウンが正常に行われていると判断される。
また、記憶されたタイマ値が所定の値でないとき、その
タイマ２は異常と判断されて、そのタイマ２を含む系は
システムから分離される（P9否定）。When the timer value becomes a value (“96” in the example of FIG. 4) which is slightly smaller than the value when it is set to the above predetermined value, the timer value reading means 4a again causes the timer value of the timer 2 to be changed. Is read (P 7 ), and the read timer value is stored in the memory 5 (P 8 ). Subsequently, the stored timer value, if the predetermined value (in the above example "96"), the timer 2 is determined to be normal (P 9 Yes). That is, timer 2
It is determined that the countdown of is normally performed.
Further, when the stored timer value is not a predetermined value, the timer 2 is determined to be abnormal, the system includes a timer 2 is separated from the system (P 9 negative).
次に、Ｉ系とIII系の各タイマ２は正常であるが、II
系のタイマ２が異常のためカウントダウンしないとした
場合のＩ系の多数決回路３の動作を説明すると、第５図
のタイムチャートに示されるように、タイマ２のセット
開始時のT1では、いずれの系のタイマ２の値も“100"で
ある。そして、Ｉ系のタイムアップ時のT2（“0"）に最
も先にタイムアップ情報を出力し、次いでIII系がタイ
ムアップ情報を出力するが、II系のタイマ２は、故障の
ためいつまで経ってもタイムアップをしていない状態に
ある。Next, although each of the I-system and III-system timers 2 is normal, II
When the timer 2 of the system illustrating the operation of the majority circuit 3 of the I system in a case of not to count down for the abnormality, as shown in the time chart of FIG. 5, the T 1 of the time of setting the start of the timer 2, either The value of timer 2 of the system is also "100". Then, the time-up information is output first at T 2 (“0”) when the time of the I-system is timed up, and then the time-up information is output from the III-system. Even though it has passed, it is in a state where the time is not up.
しかし、多数決回路３は、III系のタイムアップ情報
出力時に多数決出力するので、Ｉ系、II系及びIII系の
各中央処理装置１にはそれぞれ割込み信号S1が入力がさ
れる。したがって、このようにII系が異常であっても、
Ｉ系とIII系により動作は継続され、システムの機能は
維持される。この場合、II系はシステムから分離され
る。However, since the majority circuit 3 outputs a majority when the time-up information of the III system is output, the interrupt signal S 1 is input to each of the I, II and III central processing units 1. Therefore, even if the II system is abnormal like this,
The operation is continued by the I system and the III system, and the system function is maintained. In this case, the II system is separated from the system.
なお、図３中、ステップP3の下段のDUMMYは、計算機
（CPU）のダミールーチンを意味し、主たる仕事を実行
しない処理を継続することで、さらに具体的には、同一
アドレスにジャンプすることなどである。In FIG. 3, the lower DUMMY step P 3, means a dummy routine of the computer (CPU), by continuing the process without executing the main work, and more specifically, to jump to the same address And so on.
［第１発明の効果］ 上述のように、第１発明によれば、各系にタイマ２
と、多数決回路３を設ける簡単な構成要素を付加するこ
とにより、各系の相互同期を実現することができる。[Effects of First Invention] As described above, according to the first invention, the timer 2 is provided in each system.
By adding simple constituent elements for providing the majority circuit 3, mutual synchronization of the respective systems can be realized.
［第２発明とその実施例］ 上記第１発明は、各系において自系及び他系から入力
するタイムアップ情報の多数決をとって、その多数決出
力により自系に割込みをかけるようにしたものである。[Second invention and its embodiment] In the first invention, each system takes a majority decision of time-up information inputted from its own system and another system, and interrupts its own system by the majority decision output. is there.
第２発明は、第１発明を実施する場合において、タイ
マ２の異常を検出することを目的としている。The second invention is intended to detect an abnormality of the timer 2 when the first invention is carried out.
すなわち、第２発明は、上記の目的を達成するため、
多数決出力時における各系のタイマ２のタイマ値を読取
り、その読取られた各系のタイマ値が所定の一定値（例
えば±３）以内かどうかの判断をし、その一定値を越え
るときは、そのタイマ２を有する系をシステムから分離
するようにしている。That is, the second invention is to achieve the above object,
When the majority value is output, the timer value of the timer 2 of each system is read, it is judged whether the read timer value of each system is within a predetermined constant value (for example, ± 3), and when the predetermined value is exceeded, The system having the timer 2 is separated from the system.
図５のタイムチャートを用いてさらに説明すると、多
数決出力のタイミングは、III系のタイマ２のタイムア
ップ時であるので、III系のタイマ値は多数決出力時の
値と一致しているが、Ｉ系は、多数決出力時に比べ「−
１」の差がある。しかし、この差の値の「−１」は、上
記の一定値「±３」以内であるのでＩ系がシステムから
分離されることはない。ところが、II系のタイマ２の多
数決出力時のタイマ値は“100"であり、上記一定値と大
きく異なるため、このII系はシステムから分離される。Explaining further using the time chart of FIG. 5, since the timing of the majority output is when the timer 2 of the III system is up, the III system timer value matches the value at the majority output. The system is "-
There is a difference of 1 ”. However, since the difference value "-1" is within the above-mentioned constant value "± 3", the I system is not separated from the system. However, the timer value at the time of majority output of the timer 2 of the II system is "100", which is significantly different from the above constant value, and thus the II system is separated from the system.
［第２発明の効果］ このように、第２発明によれば、各系のタイマが動作
していても、多数決出力時におけるタイマ値が所定値以
上異なる場合は、そのタイマ２を含む系をシステムから
分離することにより、システム全体の信頼性を保証する
ことができる。[Effect of Second Invention] As described above, according to the second invention, even if the timers of the respective systems are operating, if the timer values at the time of majority decision output differ by a predetermined value or more, the system including the timer 2 is changed. Separation from the system can guarantee the reliability of the entire system.
図面はこの発明の実施例を示すものであり、第１図はこ
の発明の基本的な構成を示すブロック図、第２図は第１
発明の一実施例における主として中央処理装置の内部構
成を示すブロック図、第３図は中央処理装置の動作を説
明するためのフローチャート、第４図は割込み当初の動
作を説明するためのタイムチャート、第５図は各系のタ
イマの動作及び多数決回路の動作を説明するためのタイ
ムチャートである。 図中、１は中央処理装置（CPU）、２はタイマ、３は多
数決回路、４は制御部、及び５はメモリである。The drawings show the embodiments of the present invention. FIG. 1 is a block diagram showing the basic configuration of the present invention, and FIG.
FIG. 3 is a block diagram mainly showing the internal configuration of the central processing unit in one embodiment of the invention, FIG. 3 is a flow chart for explaining the operation of the central processing unit, and FIG. 4 is a time chart for explaining the operation at the beginning of the interrupt. FIG. 5 is a time chart for explaining the operation of the timer of each system and the operation of the majority circuit. In the figure, 1 is a central processing unit (CPU), 2 is a timer, 3 is a majority circuit, 4 is a control unit, and 5 is a memory.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 織原 幸一 埼玉県浦和市上木崎１丁目13番８号 日本 信号株式会社与野工場内 (56)参考文献 特開 昭52−131438（ＪＰ，Ａ) 特公 昭59−31738（ＪＰ，Ｂ２) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Koichi Orihara 1-13-8 Kamikizaki, Urawa-shi, Saitama Nihon Signal Co., Ltd. Yono factory (56) Reference JP-A-52-131438 (JP, A) Kosho 59-31738 (JP, B2)
Claims (2)
間経過した時にタイムアップ情報を出力するタイマと、
多数決回路とを備えた多重系の相互同期方法において、 各系において、中央処理装置が割込み信号の入力又はス
テータス信号の入力をする度に、それぞれ自系のタイマ
を起動させ、その自己のタイマのタイムアップ情報と他
系のタイマのタイムアップ情報の多数決出力により自系
の中央処理装置に割込み信号を出力し、 割込み信号の入力又はステータス信号が入力する度に、
自系のタイマ値を読取り、その読取られた値が所定の一
定値以内のときは、自系のタイマが正常であると判断
し、それ以外のときはタイマ、多数決回路などが異常で
あると判断すること、 を特徴とする多重系の相互同期方法。1. A timer for outputting time-up information to a central processing unit of each system when a predetermined time has elapsed since the start-up,
In the mutual synchronization method of the multiple system including the majority circuit, in each system, each time the central processing unit inputs an interrupt signal or a status signal, the timer of its own system is started, and its own timer is started. An interrupt signal is output to the central processing unit of the own system by the majority output of the time-up information and the time-up information of the timers of other systems, and each time an interrupt signal or status signal is input,
The timer value of the system is read, and when the read value is within a predetermined fixed value, it is determined that the timer of the system is normal. In other cases, the timer, majority circuit, etc. are abnormal A method for mutual synchronization of multiple systems, which is characterized by:
間経過した時にタイムアップ情報を出力するタイマと、
多数決回路とを備えた多重系の相互同期方法において、 各系において、中央処理装置が割込み信号の入力又はス
テータス信号の入力をする度に、それぞれ自系のタイマ
を起動させ、その自己のタイマのタイムアップ情報と他
系のタイマのタイムアップ情報の多数決出力により自系
の中央処理装置に割込み信号を出力し、 多数決出力時における各系のタイマのタイマ値を読取
り、その読取られたタイマ値が、その多数決出力時を基
準にして所定の一定値以上の差がある場合は、その差を
有する系を分離させること、 を特徴とする多重系の相互同期方法。2. A timer for outputting time-up information to a central processing unit of each system when a predetermined time has elapsed since the start-up,
In the mutual synchronization method of the multiple system including the majority circuit, in each system, each time the central processing unit inputs an interrupt signal or a status signal, the timer of its own system is started, and its own timer is started. An interrupt signal is output to the central processing unit of its own system by the majority output of the time-up information and the time-up information of other system timers, the timer value of each system timer at the time of majority output is read, and the read timer value is And, if there is a difference of a predetermined value or more based on the time when the majority decision is output, the system having the difference is separated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196782A JPH083811B2 (en) | 1985-09-05 | 1985-09-05 | Mutual synchronization method for multiple systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196782A JPH083811B2 (en) | 1985-09-05 | 1985-09-05 | Mutual synchronization method for multiple systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257051A JPS6257051A (en) | 1987-03-12 |
| JPH083811B2 true JPH083811B2 (en) | 1996-01-17 |
Family
ID=16363540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196782A Expired - Lifetime JPH083811B2 (en) | 1985-09-05 | 1985-09-05 | Mutual synchronization method for multiple systems |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083811B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3424901B2 (en) | 1997-12-05 | 2003-07-07 | 株式会社日立製作所 | Synchronization method and synchronization method for multiplex system controller |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131438A (en) * | 1976-04-27 | 1977-11-04 | Mitsubishi Electric Corp | Multiplication driving system |
-
1985
- 1985-09-05 JP JP60196782A patent/JPH083811B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6257051A (en) | 1987-03-12 |
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