JPH0836551A - Parallel processor - Google Patents
Parallel processorInfo
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- JPH0836551A JPH0836551A JP6169616A JP16961694A JPH0836551A JP H0836551 A JPH0836551 A JP H0836551A JP 6169616 A JP6169616 A JP 6169616A JP 16961694 A JP16961694 A JP 16961694A JP H0836551 A JPH0836551 A JP H0836551A
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- processor
- network
- board
- boards
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、並列プロセッサに係
り、特に、プロセッサ相互を接続するネットワークの信
頼性の向上を図り、並列プロセッサの利便性の向上を図
ることができると共に、プロセッサの高密度実装を可能
にした並列プロセッサに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel processor, and more particularly, to improving the reliability of a network connecting the processors to each other, improving the convenience of the parallel processors and increasing the density of the processors. The present invention relates to a parallel processor that can be implemented.
【０００２】[0002]
【従来の技術】並列プロセッサに関する従来技術とし
て、例えば、特開平５−１８１８１６号公報等に記載さ
れた技術が知られている。この従来技術は、複数のプロ
セッサをバス構造等を持つネットワークにより結合する
ことにより並列プロセッサを構成するというものであ
る。2. Description of the Related Art As a conventional technique relating to a parallel processor, for example, a technique described in Japanese Patent Laid-Open No. 5-181816 is known. This prior art is to configure a parallel processor by connecting a plurality of processors through a network having a bus structure or the like.
【０００３】[0003]
【発明が解決しようとする課題】前述した従来技術は、
ネットワークを介してプロセッサ相互間を制御すること
により並列プロセッサを構成するものであるが、ネット
ワークの障害時等における並列プロセッサの信頼性、利
便性の向上について配慮されておらず、並列プロセッサ
の信頼性、利便性が劣るという問題点を有し、また、プ
ロセッサの高密度実装について配慮されていないという
問題点を有している。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
A parallel processor is configured by controlling the processors via a network, but the reliability and convenience of the parallel processor in the event of a network failure are not considered. However, there is a problem in that it is inconvenient, and there is a problem in that high-density packaging of a processor is not taken into consideration.
【０００４】本発明の目的は、前記従来技術の問題点を
解決し、プロセッサ相互を接続するネットワークの信頼
性の向上を図り、これにより、並列プロセッサの利便性
の向上を図ることができるようにし、かつ、プロセッサ
の高密度実装を可能にした並列プロセッサを提供するこ
とにある。An object of the present invention is to solve the above-mentioned problems of the prior art and to improve the reliability of the network connecting the processors to each other, thereby improving the convenience of the parallel processors. Another object of the present invention is to provide a parallel processor that enables high-density mounting of processors.
【０００５】[0005]
【課題を解決するための手段】本発明によれば前記目的
は、複数のプロセッサボードのぞれぞれにＮ（Ｎは１以
上の整数）個のプロセッサノードを搭載し、プロセッサ
ノード毎にネットワーク接続用のポートを２ポート持た
せ、各ポートをお互いに独立の系を構成するネットワー
クボードに接続することにより、また、各プロセッサボ
ード毎、または、グルーピングされたプロセッサボード
群毎、及び、各ネットワークボード毎に、ＯＮ／ＯＦＦ
可能な独立した電源を設置することにより達成される。According to the present invention, the above object is to install N (N is an integer of 1 or more) processor nodes on each of a plurality of processor boards, and to provide a network for each processor node. By providing two ports for connection, and connecting each port to a network board that constitutes an independent system from each other, each processor board or each grouped processor board group and each network ON / OFF for each board
Achieved by installing a possible independent power supply.
【０００６】また、前記目的は、複数のプロセッサボー
ドのそれぞれにＮ×２個のプロセッサノードを搭載し、
各プロセッサボードの一方のプロセッサノードのＮ個を
一方の系を構成するネットワークボードに接続し、各プ
ロセッサボードの他方のプロセッサノードのＮ個を他方
の系を構成するネットワークボードに接続し、さらに、
ネットワークボード相互間をネットワーク結合ボードに
より接続することにより、また、各プロセッサボード
毎、または、グルーピングされたプロセッサボード群
毎、各ネットワークボード毎、及び、ネットワーク結合
ボードにＯＮ／ＯＦＦ可能な独立した電源を設置するこ
とに達成される。Further, the above object is to mount N × 2 processor nodes on each of a plurality of processor boards,
N of one processor node of each processor board is connected to a network board that constitutes one system, N of the other processor node of each processor board is connected to a network board that constitutes the other system, and
An independent power source that can be turned on / off by connecting each network board with a network connection board, and also for each processor board or grouped processor boards, each network board, and each network connection board. Is achieved by installing.
【０００７】[0007]
【作用】本発明は、ネットワークを２重化して備えてい
るため、使用中のネットワーク系に障害が発生した場
合、他のネットワーク系に切り替えることにより並列プ
ロセッサの運転を続行することができる。また、各プロ
セッサボード毎、または、グルーピングされたプロセッ
サボード群毎、及び、各ネットワークボード毎にＯＮ／
ＯＦＦ可能な独立した電源を設置しているため、並列プ
ロセッサの運転を続行しながらネットワークボードの交
換を行うことができ、さらに、縮退運転を前提としたプ
ロセッサボードのボードの交換を行うことができる。According to the present invention, since the network is duplicated and provided, when a failure occurs in the network system in use, the parallel processor can continue to operate by switching to another network system. In addition, it is turned on / off for each processor board, for each group of processor boards, and for each network board.
Since an independent power supply that can be turned off is installed, the network board can be replaced while continuing the operation of the parallel processors, and the board of the processor board can be replaced on the premise of degenerate operation. .
【０００８】本発明は、これにより、並列プロセッサの
信頼性の向上を図ることができると共に、利便性の向上
を図ることができる。According to the present invention, therefore, the reliability of the parallel processor can be improved and the convenience can be improved.
【０００９】また、本発明は、前述のネットワークの２
重化機構を利用し、各プロセッサボードに２倍のプロセ
ッサノードを搭載し、プロセッサの高密度実装を可能と
したものである。この場合、プロセッサノードは、入出
力装置制御部を備えない演算専用のものとし、プロセッ
サノード個々の占める面積が通常のプロセッサより小面
積で構成される。また、プロセッサボード毎、または、
グルーピングされたプロセッサボード群毎、及び、各ネ
ットワークボード毎、ネットワーク結合ボードにＯＮ／
ＯＦＦ可能な独立した電源を設置しているため、並列プ
ロセッサの運転を続行しながら縮退運転を前提としたネ
ットワークボード、及び、プロセッサボードのボード交
換を行うことができる。In addition, the present invention is based on the above-mentioned network 2.
By utilizing a duplication mechanism, each processor board is equipped with twice as many processor nodes to enable high-density mounting of processors. In this case, the processor node is dedicated to the operation without the input / output device controller, and the area occupied by each processor node is smaller than that of a normal processor. Also, for each processor board, or
ON / OFF for the network connection board for each grouped processor board group and each network board
Since an independent power source that can be turned off is installed, it is possible to replace the network board and the processor board on the premise of degenerate operation while continuing the operation of the parallel processors.
【００１０】これにより、本発明は、並列プロセッサを
構成する単位プロセッサの高密度実装を可能とすると共
に、並列プロセッサの利便性の向上を図ることができ
る。As a result, according to the present invention, it is possible to implement the high density mounting of the unit processors constituting the parallel processor and to improve the convenience of the parallel processor.
【００１１】[0011]
【実施例】以下、本発明による並列プロセッサの実施例
を図面により詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a parallel processor according to the present invention will be described below in detail with reference to the drawings.
【００１２】図１は本発明の第１の実施例による並列プ
ロセッサの構成を示すブロック図、図２はプロセッサボ
ードの構成を示すブロック図である。図１、図２におい
て、１はプロセッサボード（ＰＥ１０、ＰＥ１１・・・
ＰＥ１ｎ）、２Ａ、２Ｂはネットワークボード（ＮＷ
Ａ、ＮＷＢ）、３、４は電源モジュール（ＰＳ０〜ＰＳ
ｎ、ＰＳＡ、ＰＳＢ）、１−１はプロセッサ部（Ｐ
Ｕ）、１−２は入出力制御部（ＩＯＵ）、１−３はネッ
トワークアダプタ（ＮＩＡ）、Ａ、Ｂはネットワークポ
ートである。FIG. 1 is a block diagram showing the configuration of a parallel processor according to the first embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a processor board. 1 and 2, reference numeral 1 is a processor board (PE10, PE11 ...
PE1n), 2A, 2B are network boards (NW)
A, NWB), 3 and 4 are power supply modules (PS0 to PS)
n, PSA, PSB), 1-1 is a processor unit (P
U), 1-2 is an input / output control unit (IOU), 1-3 is a network adapter (NIA), and A and B are network ports.
【００１３】図１に示す本発明の第１の実施例による並
列プロセッサは、ｎ（ｎは１以上の整数）個のプロセッ
サボート１と、Ａ系ネットワークボード２Ａと、Ｂ系ネ
ットワークボード２Ｂと、各プロセッサノード１に対し
て電源の供給を行うＯＮ／ＯＦＦ可能な電源モジュール
３と、各ネットワークボード２Ａ、２Ｂに対して電源の
供給を行うＯＮ／ＯＦＦ可能な電源モジュール４Ａ、４
Ｂとを備えて構成されている。各プロセッサボード１に
は、この例の場合、２個のネットワークポートＡ、Ｂを
有するプロセッサノードが１台ずつ搭載されている。そ
して、各プロセッサノードの２個のネットワークポート
Ａ、Ｂのそれぞれは、独立に動作可能なネットワークボ
ード２Ａ、２Ｂに接続されている。そして、これらのネ
ットワークボード２Ａ、２Ｂは、その一方が常用側、他
方が待機側として使用される。The parallel processor according to the first embodiment of the present invention shown in FIG. 1 includes n (n is an integer of 1 or more) processor boards 1, an A system network board 2A, and a B system network board 2B. An ON / OFF power supply module 3 that supplies power to each processor node 1, and an ON / OFF power supply module 4A that supplies power to each network board 2A, 2B
And B. In this example, each processor board 1 is equipped with one processor node having two network ports A and B. Each of the two network ports A and B of each processor node is connected to the independently operable network boards 2A and 2B. One of the network boards 2A and 2B is used as a regular side and the other is used as a standby side.
【００１４】各プロセッサボード１（ＰＥ１０〜ＰＥ１
ｎ）には、図２に示すように、プロセッサ部（ＰＵ）１
−１、入出力制御部（ＩＯＵ）１−２、及び、ネットワ
ークアダプタ部（ＮＩＡ）１−３により構成されるプロ
セッサノードが搭載されている。１つのプロセッサボー
ド１には、このような構成を有するプロセッサノードが
複数個、例えば、Ｎ個搭載されてもよい。Each processor board 1 (PE10 to PE1)
n), as shown in FIG. 2, the processor unit (PU) 1
1, a processor node including an input / output control unit (IOU) 1-2 and a network adapter unit (NIA) 1-3 is mounted. On one processor board 1, a plurality of processor nodes having such a configuration, for example N, may be mounted.
【００１５】前述のプロセッサノードの構成において、
入出力制御部１−２は、プロセッサボードの外部にあ
り、プロセッサノードと接続される図示しないディスク
装置等の入出力装置を制御するＩ／Ｏインタフェースを
有している。また、ネットワークアダプタ部１−３は、
プロセッサボード１の外部に設けられ、プロセッサノー
ドと接続される２つのネットワークボード２Ａ、２Ｂと
の接続を制御する２つのネットワークポートＡ、Ｂを有
し、ネットワークポートＡは、ネットワークボード２Ａ
に接続され、ネットワークポートＢは、ネットワークボ
ード２Ｂに接続される。In the configuration of the processor node described above,
The input / output control unit 1-2 is provided outside the processor board and has an I / O interface for controlling an input / output device such as a disk device (not shown) connected to the processor node. Also, the network adapter unit 1-3 is
The processor board 1 has two network ports A and B which are provided outside the processor board 1 and control connection with two network boards 2A and 2B connected to the processor node. The network port A is the network board 2A.
, And the network port B is connected to the network board 2B.
【００１６】前述したような構成を有する本発明の第１
の実施例において、ネットワークボード２Ａ、２Ｂの両
者は、各プロセッサボード１に搭載されているプロセッ
サノード相互間の情報交換を制御することが可能であ
る。そして、第１の実施例による並列プロセッサは、通
常、ネットワークボード２Ａ側を使用して動作してお
り、ネットワークボード２Ｂ側が待機状態とされてい
る。待機状態とされているネットワークボード２Ｂは、
定期的にネットワークテストのみを実施している。The first aspect of the present invention having the above-mentioned structure
In this embodiment, both the network boards 2A and 2B can control the information exchange between the processor nodes mounted on each processor board 1. The parallel processor according to the first embodiment normally operates using the network board 2A side, and the network board 2B side is in a standby state. The network board 2B in the standby state is
Only network tests are conducted regularly.
【００１７】いま、動作中のネットワークボード２Ａに
障害が発生し、このＡ系ネットワークの使用が不可能と
判断されると、全プロセッサボード１内のプロセッサノ
ードは、そのネットワークポートがネットワークポート
Ｂに切り替えられる。そして、図示並列プロセッサは、
待機中のネットワークボード２Ｂを現用系とし、情報交
換をこのＢ系ネットワークに切り替えて動作を続行す
る。If a failure occurs in the operating network board 2A and it is determined that the A-system network cannot be used, the processor nodes in all processor boards 1 have their network ports changed to network port B. Can be switched. And the illustrated parallel processor is
The standby network board 2B is used as the active system, and information exchange is switched to this B system network to continue the operation.
【００１８】また、図１に示すように、本発明の第１の
実施例は、プロセッサボード１のそれぞれに電源モジュ
ール３（ＰＳ０〜ＰＳｎ）が接続され、ネットワークボ
ード２Ａ、２Ｂに電源モジュール４Ａ（ＰＳＡ）、４Ｂ
（ＰＳＢ）が接続されて構成されている。そして、これ
らの電源モジュールは、それぞれ独立にＯＮ／ＯＦＦ可
能に構成されている。Further, as shown in FIG. 1, in the first embodiment of the present invention, a power supply module 3 (PS0 to PSn) is connected to each of the processor boards 1 and a power supply module 4A (is connected to the network boards 2A and 2B. PSA), 4B
(PSB) is connected. Further, these power supply modules can be turned on / off independently of each other.
【００１９】このように、各ボード毎に電源モジュール
を備えることにより本発明の第１の実施例は、前述した
ように、ネットワークボート２Ａに障害が発生し、情報
交換がＡ系ネットワークであるネットワークボート２Ａ
からＢ系ネットワークであるネットワークボード２Ｂに
切り替わった後に、Ａ系ネットワークの障害に係るネッ
トワークボード２Ａの電源モジュール４ＡをＯＦＦと
し、ネットワークボード２Ａの交換、修理等の保守を実
行することができる。その後に、電源モジュール４Ａを
再びＯＮにすれば、ネットワークボード２Ａが待機系ネ
ットワークとなり、定期的にネットワークテストを実施
する状態となり、システムを復元することができる。As described above, according to the first embodiment of the present invention, in which the power supply module is provided for each board, a failure occurs in the network board 2A and the information exchange is the A system network. Boat 2A
After switching from the B-system network to the network board 2B, the power supply module 4A of the network board 2A related to the A-system network failure can be turned off, and maintenance such as replacement and repair of the network board 2A can be executed. After that, if the power supply module 4A is turned on again, the network board 2A becomes a standby network, and a state in which a network test is regularly performed is performed, and the system can be restored.
【００２０】また、前述の本発明の第１の実施例は、プ
ロセッサボード１内のプロセッサノードに障害が発生し
た場合、縮退運転を前提として、障害プロセッサノード
を含むプロセッサボード１の電源モジュール３をＯＦＦ
とし、そのプロセッサボードを正常なボードに交換する
作業を行うことができる。Further, in the above-described first embodiment of the present invention, when a processor node in the processor board 1 fails, the power supply module 3 of the processor board 1 including the failed processor node is premised on degenerate operation. OFF
Then, it is possible to replace the processor board with a normal board.
【００２１】図３は本発明の第２の実施例による並列プ
ロセッサの構成を示すブロック図、図４はプロセッサボ
ードの構成を示すブロック図である。図３、図４におい
て、５はプロセッサボード５（ＰＥ２０、ＰＥ２１・・
・ＰＥ２ｎ）、６はネットワーク結合ボード（ＮＷ
Ｘ）、７は電源モジュール（ＰＳＸ）、５−１はプロセ
ッサ部（ＰＵ０、ＰＵＩ）、５−２はネットワークアダ
プタ部（ＮＩＡ０、ＮＩＡ１）であり、他の符号は図
１、図２の場合と同一である。FIG. 3 is a block diagram showing the configuration of a parallel processor according to the second embodiment of the present invention, and FIG. 4 is a block diagram showing the configuration of a processor board. In FIGS. 3 and 4, 5 is a processor board 5 (PE20, PE21 ...
・ PE2n) and 6 are network connection boards (NW)
X), 7 are power supply modules (PSX), 5-1 is a processor unit (PU0, PUI), 5-2 is a network adapter unit (NIA0, NIA1), and other symbols are the same as those in FIGS. It is the same.
【００２２】この本発明の第２の実施例は、前述した本
発明の第１の実施例により構成したネットワーク構成を
利用し、ネットワークの信頼性よりもプロセッサの高密
度実装を重視した場合の例である。そして、この第２の
実施例は、プロセッサボード上に第１の実施例の場合の
２倍の数のプロセッサノードを搭載し、ネットワークボ
ード２Ａ、２Ｂの両者を現用として使用し、ネットワー
クボード２Ａ、２Ｂ相互間をネットワーク結合ボード６
により接続して構成されている点で第１の実施例と相違
している。The second embodiment of the present invention uses the network configuration constructed according to the first embodiment of the present invention described above, and emphasizes high-density packaging of processors rather than network reliability. Is. In the second embodiment, twice as many processor nodes as those in the first embodiment are mounted on the processor board, both of the network boards 2A and 2B are used as the current boards, and the network board 2A, Network connection board 6 between 2B
The third embodiment is different from the first embodiment in that it is connected by.
【００２３】各プロセッサボード５（ＰＥ２０〜ＰＥ２
ｎ）には、図４に示すように、プロセッサ部（ＰＵ
０）、ネットワークアダプタ部（ＮＩＡ０）により構成
されるプロセッサノードと、プロセッサ部（ＰＵ１）、
ネットワークアダプタ部（ＮＩＡ１）により構成される
プロセッサノードの２つのプロセッサノードが搭載され
ている。１つのプロセッサボード１には、このような構
成を有するプロセッサノードが複数個、例えば、２×Ｎ
個搭載されてもよい。Each processor board 5 (PE20 to PE2)
n), as shown in FIG.
0), a processor node configured by a network adapter unit (NIA0), and a processor unit (PU1),
Two processor nodes, which are processor nodes configured by the network adapter unit (NIA1), are mounted. One processor board 1 has a plurality of processor nodes having such a configuration, for example, 2 × N.
It may be mounted individually.
【００２４】一般に、図２により説明したような入出力
制御部を有するプロセッサノードは、入出力制御部を備
えることなく構成されるプロセッサノードに比較して、
その専有面積が２倍となる。そして、多数のプロセッサ
ノードを備えて構成される並列プロセッサは、入出力処
理を行うプロセッサノードを全体の極一部に設けられれ
ばよく、場合によっては、並列プロセッサ全体を演算専
用として、入出力処理を他のプロセッサに行わせるよう
に構成することも可能である。Generally, a processor node having an input / output control unit as described with reference to FIG.
Its occupied area is doubled. A parallel processor including a large number of processor nodes may be provided with a processor node that performs input / output processing in a very small part of the entire processor. Can be configured to be performed by another processor.
【００２５】前述したように、並列プロセッサを演算専
用のものとして構成する場合、プロセッサノードを、前
述のように入出力制御部を備えないプロセッサノードに
より構成することができる。このため、本発明の第２の
実施例においては、第１の実施例の場合と同一面積を有
するプロセッサボードに、第１の実施例の場合の２倍の
数の入出力制御部を有しないプロセッサノードを搭載す
ることができ、プロセッサの高密度実装が可能である。As described above, when the parallel processor is dedicated to the operation, the processor node can be composed of the processor node which does not include the input / output control unit as described above. For this reason, in the second embodiment of the present invention, the processor board having the same area as that of the first embodiment does not have twice as many input / output control units as those of the first embodiment. A processor node can be mounted, and high-density mounting of processors is possible.
【００２６】図３、図４に示す本発明の第２の実施例に
おいて、プロセッサボード５に搭載される２つのプロセ
ッサノードは、それぞれ、外部との接続のためのネット
ワークポート０、１を有している。そして、ネットワー
クポート０は、ネットワークアダプタ部５−２（ＮＩＡ
０）を介して、プロセッサ部５−１（ＰＵ０）とネット
ワークボード２Ａとを接続し、また、ネットワークポー
ト１は、ネットワークアダプタ部５−２（ＮＩＡ１）を
介して、プロセッサ部５−１（ＰＵ１）とネットワーク
ボード２Ｂとを接続している。In the second embodiment of the present invention shown in FIGS. 3 and 4, the two processor nodes mounted on the processor board 5 respectively have network ports 0 and 1 for external connection. ing. The network port 0 is connected to the network adapter section 5-2 (NIA
0) to connect the processor unit 5-1 (PU0) and the network board 2A, and the network port 1 connects the processor unit 5-1 (PU1) via the network adapter unit 5-2 (NIA1). ) And the network board 2B.
【００２７】このため、ネットワークボード２Ａは、各
プロセッサボード５に搭載されているプロセッサノード
のプロセッサ部（ＰＵ０）相互間の情報交換を制御し、
ネットワークボード２Ｂは、各プロセッサボード５に搭
載されているプロセッサノードのプロセッサ部（ＰＵ
１）相互間の情報交換を制御することができる。また、
ネットワークボード２Ａとネットワークボード２Ｂと
は、ネットワーク結合ボード６（ＮＷＸ）により相互に
接続されており、ＰＵ０系のプロセッサ部とＰＵ１系の
プロセッサ部との間の情報交換は、このネットワーク結
合ボード６（ＮＷＸ）により制御される。Therefore, the network board 2A controls information exchange between the processor units (PU0) of the processor nodes mounted on each processor board 5,
The network board 2B is a processor unit (PU) of a processor node mounted on each processor board 5.
1) It is possible to control mutual information exchange. Also,
The network board 2A and the network board 2B are connected to each other by a network connection board 6 (NWX), and information is exchanged between the processor unit of PU0 system and the processor unit of PU1 system by this network connection board 6 (NWX). NWX).
【００２８】また、本発明の第２の実施例は、プロセッ
サボード５のそれぞれに電源モジュール３（ＰＳ０〜Ｐ
Ｓｎ）が接続され、ネットワークボード２Ａ、２Ｂに電
源モジュール４Ａ（ＰＳＡ）、４Ｂ（ＰＳＢ）が接続さ
れ、さらに、ネットワーク結合ボード６に電源モジュー
ル７（ＰＳＸ）が接続されて構成されている。In the second embodiment of the present invention, each of the processor boards 5 has a power supply module 3 (PS0-P0).
Sn) is connected, the power supply modules 4A (PSA) and 4B (PSB) are connected to the network boards 2A and 2B, and the power supply module 7 (PSX) is further connected to the network connection board 6.
【００２９】このように、各ボード毎に電源モジュール
を備えることにより本発明の第２の実施例は、ネットワ
ークボート、または、プロセッサノードに障害が発生
し、その部位の使用が不可能と判断された場合、その部
位の縮退運転を前提として対応する電源モジュールをＯ
ＦＦとし、障害要因となっているボードを正常なボード
に交換する作業を行うことができる。その後、その電源
モジュールを再びＯＮすることによりシステムを復元す
ることができる。As described above, by providing the power supply module for each board, in the second embodiment of the present invention, it is determined that the network board or the processor node has a failure and that part cannot be used. The power supply module corresponding to the above
With FF, it is possible to perform the work of exchanging the board causing the failure with a normal board. After that, the system can be restored by turning on the power supply module again.
【００３０】前述した本発明の第１及び第２の実施例
は、各プロセッサボードのそれぞれに電源モジュールを
設けるとして説明したが、本発明は、複数のプロセッサ
ボードをグルーピングし、グルーピングされたプロセッ
サ群毎に電源モジュールを設けるようにすることもでき
る。Although the above-described first and second embodiments of the present invention have been described as providing a power supply module on each processor board, the present invention groups a plurality of processor boards and groups the processors into groups. A power supply module may be provided for each.
【００３１】[0031]
【発明の効果】以上説明したように本発明によれば、ネ
ットワークを２重化して備えているため、使用中のネッ
トワーク系に障害が発生した場合、他のネットワーク系
に切り替えることにより並列プロセッサの運転を続行す
ることができる。As described above, according to the present invention, since the network is duplicated and provided, when a failure occurs in the network system in use, the parallel processor is switched by switching to another network system. You can continue driving.
【００３２】また、本発明によれば、前述のネットワー
クの２重化機構を利用し、かつ、各プロセッサボードに
搭載するプロセッサノードを入出力装置制御部を備えな
い演算専用のものとすることにより、各プロセッサボー
ドに２倍のプロセッサノードを搭載することが可能とな
り、プロセッサの高密度実装を行うことができる。Further, according to the present invention, the above-mentioned network duplication mechanism is used, and the processor node mounted on each processor board is dedicated to the operation without the input / output device controller. It is possible to mount twice as many processor nodes on each processor board, and it is possible to implement high-density mounting of processors.
【００３３】さらに、本発明によれば、プロセッサボー
ド毎、または、グルーピングされたプロセッサボード群
毎、及び、各ネットワークボード毎、ネットワーク結合
ボードにＯＮ／ＯＦＦ可能な独立した電源を設置してい
るため、並列プロセッサの運転を続行しながら縮退運転
を前提としたネットワークボード、及び、プロセッサボ
ードのボード交換を行うことができる。Furthermore, according to the present invention, an independent power source that can be turned on / off is installed on the network connection board for each processor board, for each group of processor boards, and for each network board. It is possible to replace the network board and the processor board on the premise of degenerate operation while continuing the operation of the parallel processors.
【００３４】前述により、本発明は、並列プロセッサの
信頼性の向上を図ることができ、また、並列プロセッサ
を構成する単位プロセッサの高密度実装を可能とすると
共に、並列プロセッサの利便性の向上を図ることができ
る。As described above, according to the present invention, it is possible to improve the reliability of the parallel processor, to enable the high density mounting of the unit processors constituting the parallel processor, and to improve the convenience of the parallel processor. Can be planned.
【図１】本発明の第１の実施例による並列プロセッサの
構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a parallel processor according to a first exemplary embodiment of the present invention.
【図２】第１の実施例におけるプロセッサボードの構成
を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a processor board in the first embodiment.
【図３】本発明の第２の実施例による並列プロセッサの
構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a parallel processor according to a second exemplary embodiment of the present invention.
【図４】第２の実施例におけるプロセッサボードの構成
を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a processor board according to a second embodiment.
１、５ プロセッサボード（ＰＥ１０〜ＰＥ１ｎ、ＰＥ
２０〜ＰＥ２ｎ） ２Ａ、２Ｂ ネットワークボード（ＮＷＡ、ＮＷＢ） ３、４、７ 電源モジュール（ＰＳ０〜ＰＳｎ、ＰＳ
Ａ、ＰＳＢ、ＰＳＸ） ６ ネットワーク結合ボード（ＮＷＸ） １−１、５−１ プロセッサ部（ＰＵ、ＰＵ０、ＰＵ
１） １−２ 入出力制御部（ＩＯＵ） １−３、５−２ ネットワークアダプタ部（ＮＩＡ、Ｎ
ＩＡ０、ＮＩＡ１） Ａ、Ｂ ネットワークポート1, 5 processor boards (PE10-PE1n, PE
20-PE2n) 2A, 2B Network board (NWA, NWB) 3, 4, 7 Power supply module (PS0-PSn, PS
A, PSB, PSX) 6 Network connection board (NWX) 1-1, 5-1 Processor unit (PU, PU0, PU
1) 1-2 input / output control unit (IOU) 1-3, 5-2 network adapter unit (NIA, N)
IA0, NIA1) A, B network port
Claims (3)
て接続して構成される並列プロセッサにおいて、Ｎ個の
プロセッサノードを搭載した複数のプロセッサボード
と、プロセッサノード間の情報交換を行う２つのネット
ワークボードとを備え、前記プロセッサノードは、それ
ぞれ、ネットワーク接続機能を有する２つのネットワー
クポートを有し、前記ポートの一方は、前記ネットワー
クボードの一方と接続され、他方のポートは、他方のネ
ットワークボードに接続されていることを特徴とする並
列プロセッサ。1. A parallel processor configured by connecting a plurality of processors via a network, and a plurality of processor boards having N processor nodes and two network boards for exchanging information between the processor nodes. And each of the processor nodes has two network ports having a network connection function, one of the ports is connected to one of the network boards, and the other port is connected to the other network board. A parallel processor characterized in that.
て接続して構成される並列プロセッサにおいて、２×Ｎ
個のプロセッサノードを搭載した複数のプロセッサボー
ドと、プロセッサノード間の情報交換を行う２つのネッ
トワークボードとを備え、前記プロセッサボードのそれ
ぞれに搭載された２×Ｎ個のプロセッサノードの内のＮ
個が、前記ネットワークボードの一方と接続され、残り
のＮ個のプロセッサノードが、他方のネットワークボー
ドに接続され、前記２つのネットワークボード相互間が
ネットワーク結合ボードで接続されていることを特徴と
する並列プロセッサ。2. In a parallel processor configured by connecting a plurality of processors via a network, 2 × N
A plurality of processor boards each having a number of processor nodes and two network boards for exchanging information between the processor nodes, and N of 2 × N processor nodes mounted on each of the processor boards
Are connected to one of the network boards, the remaining N processor nodes are connected to the other network board, and the two network boards are connected to each other by a network connection board. Parallel processor.
たは、グルーピングされたプロセッサボード群毎に独立
した電源モジュールを設置すると共に、前記２つのネッ
トワークボードのそれぞれに、また、ネットワーク結合
ボードに独立した電源を設置したことを特徴とする請求
項１または２記載の並列プロセッサ。3. An independent power supply module is installed on each of the processor boards or each grouped processor board group, and an independent power supply is provided on each of the two network boards and on the network connection board. The parallel processor according to claim 1, wherein the parallel processor is installed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169616A JPH0836551A (en) | 1994-07-21 | 1994-07-21 | Parallel processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169616A JPH0836551A (en) | 1994-07-21 | 1994-07-21 | Parallel processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0836551A true JPH0836551A (en) | 1996-02-06 |
Family
ID=15889806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6169616A Pending JPH0836551A (en) | 1994-07-21 | 1994-07-21 | Parallel processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0836551A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008050456A1 (en) * | 2006-10-27 | 2008-05-02 | Fujitsu Limited | Computer system, data relay device, and computer system control method |
| US20200339141A1 (en) * | 2019-04-26 | 2020-10-29 | Toyota Jidosha Kabushiki Kaisha | Vehicle system |
-
1994
- 1994-07-21 JP JP6169616A patent/JPH0836551A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008050456A1 (en) * | 2006-10-27 | 2008-05-02 | Fujitsu Limited | Computer system, data relay device, and computer system control method |
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| CN111845599A (en) * | 2019-04-26 | 2020-10-30 | 丰田自动车株式会社 | Vehicle system |
| JP2020179802A (en) * | 2019-04-26 | 2020-11-05 | トヨタ自動車株式会社 | Vehicle system |
| US11932267B2 (en) | 2019-04-26 | 2024-03-19 | Toyota Jidosha Kabushiki Kaisha | Vehicle system |
| CN111845599B (en) * | 2019-04-26 | 2024-04-19 | 丰田自动车株式会社 | Vehicle system |
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