JPH0836526A - Information processing system - Google Patents
Information processing systemInfo
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- JPH0836526A JPH0836526A JP6170608A JP17060894A JPH0836526A JP H0836526 A JPH0836526 A JP H0836526A JP 6170608 A JP6170608 A JP 6170608A JP 17060894 A JP17060894 A JP 17060894A JP H0836526 A JPH0836526 A JP H0836526A
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- data
- signal
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- Bus Control (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は情報処理システムに関
し、特にメインメモリを共有する複数のバスマスタを備
えた情報処理システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing system, and more particularly to an information processing system having a plurality of bus masters sharing a main memory.
【0002】[0002]
【従来の技術】メインメモリを共有する多数のバスマス
タを備えた情報処理システムにおいては、これらバスマ
スタの全てを一つのバスに接続することは、電気的,物
理的に困難な上、メインメモリと同一のバスと接続する
バスマスタは高速動作が要求されて高価となるため、メ
インメモリと同一のバスと接続するバスマスタの数を極
力少なくし、他のバスマスタは比較的低速で安価なもの
として接続するバスを別にし、バス変換回路を介してメ
インメモリをアクセスする構成とすることにより、シス
テム価格を抑える手法が一般的に採用されている。メイ
ンメモリが接続されたバスとは異なるバスに接続された
バスマスタは、それ自身低速である上、2つのバス及び
バス変換回路を介してメインメモリをアクセスするた
め、メモリアクセスに時間がかかり、システム全体の動
作速度が低下してしまう。そこで、これらバスマスタは
通常、キャッシュメモリを備えている。2. Description of the Related Art In an information processing system having a large number of bus masters sharing a main memory, it is electrically and physically difficult to connect all of these bus masters to one bus, and it is the same as the main memory. The bus master connected to this bus requires high-speed operation and is expensive, so the number of bus masters connected to the same bus as the main memory is minimized, and other bus masters are connected at a relatively low speed and are inexpensive. Apart from the above, a method of suppressing the system price is generally adopted by configuring the main memory to be accessed via the bus conversion circuit. A bus master connected to a bus different from the bus to which the main memory is connected has a low speed and accesses the main memory via the two buses and the bus conversion circuit. The overall operation speed will decrease. Therefore, these bus masters usually have a cache memory.
【0003】従来のこの種の情報処理システムの一例を
図2に示す。An example of a conventional information processing system of this type is shown in FIG.
【0004】この情報処理システムは、データ,アドレ
ス信号,及び書込み制御信号や読出し制御信号等の各種
制御信号を含む各種信号を伝達する第1及び第2のバス
BS1,BS2と、第1のバスBS1と接続しこの第1
のバスに伝達された読出し制御信号及びアドレス信号に
従ってこのアドレス信号の指定アドレスから記憶データ
読出して第1のバスBS1に読出し書込み制御信号及び
アドレス信号に従ってこのアドレス信号の指定アドレス
に伝達されたデータを記憶するメインメモリ1と、この
メインメモリ1をアクセスするとき第1及び第2のバス
の使用権を獲得して第1のバスBS1に書込み制御信
号,アドレス信号及びデータを送出しメインメモリ1へ
のデータの書込みを行い、読出し制御信号及びアドレス
信号を送出してメインメモリ1から読出されたデータを
取込み所定の処理を行う第1のバスマスタ2xと、第1
及び第2のバスBS1,BS2間の各種信号の伝達制御
を行うバス変換回路4xと、キャッシュメモリ31を備
えこのキャッシュメモリ31に処理対象のデータが記憶
されておらずメインメモリ1をアクセスするときには第
1及び第2のバスBS1,BS2の使用権を獲得して第
2のバスBS2に読出し制御信号及びアドレス信号を送
出してメインメモリ1から読出されたデータを取込んで
キャッシュメモリ31に記憶すると共に所定の処理を行
い、メインメモリ1へのデータの書込みが生じたときに
は書込み制御信号,アドレス信号及びデータを第2のバ
スBS2に送出し、第2のバスに他のバスマスタによる
メインメモリ1への書込み制御信号,アドレス信号が伝
達されたときにはそのアドレス信号の指定アドレスと対
応するキャッシュメモリ31のデータを無効にする複数
の第2のバスマスタ3x,3yとを有する構成となって
いる。This information processing system includes first and second buses BS1 and BS2 for transmitting various signals including data, address signals, and various control signals such as a write control signal and a read control signal, and a first bus. This is the first connection to BS1
The storage data is read from the designated address of this address signal according to the read control signal and the address signal transmitted to the bus of the first bus BS1 and the data transmitted to the designated address of this address signal is read to the first bus BS1 according to the read / write control signal and the address signal. The main memory 1 to be stored and the right to use the first and second buses when the main memory 1 is accessed are acquired and the write control signal, the address signal and the data are sent to the first bus BS1 to the main memory 1. The first bus master 2x for writing the data, sending the read control signal and the address signal, taking in the data read from the main memory 1 and performing a predetermined process;
And a bus conversion circuit 4x for controlling transmission of various signals between the second buses BS1 and BS2, and a cache memory 31. When the cache memory 31 does not store data to be processed, the main memory 1 is accessed. Acquires the right to use the first and second buses BS1 and BS2, sends a read control signal and an address signal to the second bus BS2, fetches the data read from the main memory 1 and stores the data in the cache memory 31. In addition to performing a predetermined process, when a data write to the main memory 1 occurs, a write control signal, an address signal and data are sent to the second bus BS2, and the main memory 1 by another bus master is sent to the second bus. When a write control signal or address signal to the cache is transmitted, the cache corresponding to the specified address of the address signal A plurality of second bus master 3x disabling data memory 31 has a configuration and a 3y.
【0005】この情報処理システムにおいては、第1の
バスマスタ2xによるメインメモリ1へのデータの書込
みが発生すると、第1のバスマスタ2xは第1及び第2
のバスBS1,BS2両方の使用権を獲得し第1のバス
BS1に書込み制御信号,アドレス信号及びデータを送
出する。そして、メインメモリ1へのデータの書込みが
行なわれると共に、第1のバスBS1からバス変換回路
4xを介して第2のバスBS2に伝達された書込み制御
信号及びアドレス信号により、第2のバスマスタ3a,
3yのキャッシュメモリ31の対応するデータが無効化
される。こうして、メインメモリ1の記憶内容とキャッ
シュメモリ31の記憶内容との一貫性を保つことができ
る。この第1のバスマスタ2xのバスの使用権の獲得
は、まず第2のバスBS2の使用権を獲得した後第1の
バスの使用権を獲得するという手順で行なわれる。In this information processing system, when writing of data to the main memory 1 by the first bus master 2x occurs, the first bus master 2x receives the first and second data.
Of the bus BS1 and BS2, the write control signal, the address signal and the data are sent to the first bus BS1. Then, the data is written to the main memory 1, and at the same time, the second bus master 3a is driven by the write control signal and the address signal transmitted from the first bus BS1 to the second bus BS2 via the bus conversion circuit 4x. ,
The corresponding data in the cache memory 31 of 3y is invalidated. In this way, the stored content of the main memory 1 and the stored content of the cache memory 31 can be kept consistent. The acquisition of the right to use the bus of the first bus master 2x is performed by first acquiring the right to use the second bus BS2 and then acquiring the right to use the first bus.
【0006】なお、メインメモリ1及びキャッシュメモ
リ31の記憶内容の一貫性を保つ方法としては、このほ
かに、キャッシュメモリ31を使用できなくする方法が
ある。As a method of maintaining the consistency of the stored contents of the main memory 1 and the cache memory 31, there is another method of making the cache memory 31 unusable.
【0007】[0007]
【発明が解決しようとする課題】上述した従来の情報処
理システムでは、第1のバスマスタ2xによりメインメ
モリ1へのデータの書込みが行なわれる場合、メインメ
モリ1及び第2のバスマスタ3a,3yのキャッシュメ
モリ31のデータの一貫性を保つために、第1のバスマ
スタ2xは第2のバスBS2の使用権を獲得した後第1
のバスBS1の使用権を獲得してキャッシュメモリ31
の対応するデータを無効化するか、キャッシュメモリ3
1が使用できないようにする構成となっているので、バ
スの使用権獲得等に時間がかかり高速動作ができないと
いう欠点があり、また、キャッシュメモリ31が使用で
きなくなったときには、第2のバスマスタ3x,3yは
第1,第2のバスBS1,BS2を獲得してメインメモ
リ1をアクセスしなければならないので、同様に高速動
作ができず、システム性能が低下するという欠点があ
る。In the conventional information processing system described above, when data is written to the main memory 1 by the first bus master 2x, the caches of the main memory 1 and the second bus masters 3a, 3y are cached. In order to keep the data in the memory 31 consistent, the first bus master 2x obtains the right to use the second bus BS2 and then first
The right to use the bus BS1 of the cache memory 31
Invalidate the corresponding data of the
1 has a disadvantage in that it takes a long time to acquire the right to use the bus and cannot operate at high speed, and when the cache memory 31 becomes unusable, the second bus master 3x cannot be used. , 3y have to obtain the first and second buses BS1 and BS2 to access the main memory 1, and therefore cannot similarly operate at high speed, and there is a drawback that the system performance is deteriorated.
【0008】本発明の目的は、第1のバスマスタによる
メインメモリへのデータの書込みが発生したときの動作
の高速化,システム性能の向上をはかることができる情
報処理システムを提供することにある。An object of the present invention is to provide an information processing system capable of accelerating the operation and improving the system performance when the first bus master writes data to the main memory.
【0009】[0009]
【課題を解決するための手段】本発明の情報処理システ
ムは、データ,アドレス信号,並びに書込み制御信号及
び読出し制御信号を含む各種制御信号から成る各種信号
を伝達する第1及び第2のバスと、前記第1のバスと接
続しこの第1のバスに伝達された読出し制御信号及びア
ドレス信号に従って記憶データを読出して前記第1のバ
スに送出しこの第1のバスに伝達された書込み制御信
号,アドレス信号及びデータに従ってデータの書込みを
行うメインメモリと、このメインメモリをアクセスする
とき前記第1のバスの使用権を獲得してこの第1のバス
に書込み制御信号,アドレシ信号及びデータを送出して
前記メインメモリへのデータの書込みを行い、前記第1
のバスに読出し制御信号及びアドレス信号を送出してこ
の第1のバスに伝達されたデータを取込み所定の処理を
行う第1のバスマスタと、前記第1及び第2のバス間の
各種信号の伝達制御を行うと共に禁止信号が伝達される
と前記各種信号の伝達を停止するバス変換回路と、キャ
ッシュメモリを備えこのキャッシュメモリに処理対象の
データが存在しないときには前記第1及び第2のバスの
使用権を獲得して前記メインメモリをアクセスして前記
第2のバスに伝達されたデータを取込み前記キャッシュ
メモリに記憶し所定の処理を行い、前記第2のバスに前
記メインメモリに対する書込み制御信号及びアドレス信
号が伝達されたときにはこのアドレス信号と対応する前
記キャッシュメモリのデータを無効化する第2のバスマ
スタと、書込み信号がアクティブレベルになると前記第
1のバスに伝達された前記第1のバスマスタからのアド
レス信号を保持し読出し信号がアクティブレベルになる
とこの保持しているアドレス信号を前記第2のバスに伝
達するバッファ回路と、前記第1のバスに前記第1のバ
スマスタからの前記メインメモリに対する書込み制御信
号が伝達されると前記書込み信号をアクティブレベルと
した後所定のタイミングで前記読出し信号をアクティブ
レベルとすると共に前記第2のバスに前記第1のバスマ
スタからの前記メインメモリに対する書込み制御信号と
前記禁止信号とを伝達する制御回路とを有している。An information processing system according to the present invention includes first and second buses for transmitting various signals including data, address signals, and various control signals including write control signals and read control signals. A read control signal connected to the first bus and reading stored data according to a read control signal and an address signal transmitted to the first bus and sending the stored data to the first bus, and a write control signal transmitted to the first bus. , A main memory for writing data according to an address signal and data, and a right to use the first bus when accessing the main memory, and sends a write control signal, an address signal and data to the first bus Then, the data is written to the main memory, and the first
Of various signals between the first and second buses and a first bus master that sends a read control signal and an address signal to the first bus to take in the data transmitted to the first bus and perform a predetermined process. A bus conversion circuit that controls and stops transmission of the various signals when an inhibition signal is transmitted, and a cache memory, and uses the first and second buses when there is no data to be processed in the cache memory Access to the main memory to access the main memory, fetch the data transmitted to the second bus, store the data in the cache memory, perform a predetermined process, and write a control signal to the main memory to the second bus. When the address signal is transmitted, a second bus master which invalidates the data in the cache memory corresponding to the address signal, and a write signal. Becomes an active level, the buffer holds the address signal from the first bus master transmitted to the first bus, and when the read signal becomes an active level, the buffer which transmits the held address signal to the second bus. A circuit, and when a write control signal for the main memory from the first bus master is transmitted to the first bus, the write signal is set to an active level and then the read signal is set to an active level at a predetermined timing. The second bus has a control circuit for transmitting a write control signal for the main memory from the first bus master and the inhibit signal.
【0010】また、複数のバッファ回路を備え、これら
複数のバッファ回路全てに第2のバスへの伝達前のアド
レス信号が保持されているときに第1のバスマスタによ
るメインメモリに対する次の書込み制御信号が第1のバ
スに伝達されたときには、制御回路からフラッシュ信号
を発生し、このフラッシュ信号により第2のバスマスタ
のキャッシュメモリのデータを無効化するようにして構
成される。Further, a plurality of buffer circuits are provided, and the next write control signal to the main memory by the first bus master when the address signal before transmission to the second bus is held in all of the plurality of buffer circuits. Is transmitted to the first bus, a flash signal is generated from the control circuit, and the flash signal invalidates the data in the cache memory of the second bus master.
【0011】[0011]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【0012】図1は本発明の一実施例を示すブロック図
である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【0013】この実施例は、データ,アドレス信号,並
びに書込み制御信号及び読出し制御信号を含む各種制御
信号から成る各種信号を伝達する第1及び第2のバスB
S1,BS2と、第1のバスBS1と接続しこの第1の
バスBSに伝達された読出し制御信号及びアドレス信号
に従って記憶データを読出して第1のバスBS1に送出
しこの第1のバスBS1に伝達された書込み制御信号,
アドレス信号及びデータに従ってデータの書込みを行う
メインメモリ1と、このメインメモリ1をアクセスする
とき第1のバスBSの使用権を獲得してこの第1のバス
BS1に書込み制御信号,アドレシ信号及びデータを送
出してメインメモリ1へのデータの書込みを行い、第1
のバスBS1に読出し制御信号及びアドレス信号を送出
してこの第1のバスBS1に伝達されたデータを取込み
所定の処理を行う第1のバスマスタ2と、第1及び第2
のバスBS1,BS2間の各種信号の伝達制御を行うと
共に禁止信号INHが伝達されると上記各種信号の伝達
を停止するバス変換回路4と、キャッシュメモリ31を
備えこのキャッシュメモリ31に処理対象のデータが存
在しないときには第1及び第2のバスBS1,BS2の
使用権を獲得してメインメモリをアクセスして第2のバ
スBS2に伝達されたデータを取込みキャッシュメモリ
31に記憶し所定の処理を行い、第2のバスBS2にメ
インメモリ1に対する書込み制御信号及びアドレス信号
が伝達されたときにはこのアドレス信号と対応するキャ
ッシュメモリ31のデータを無効化し、かつフラッシュ
信号FLSHが第2のバスに伝達されるとキャッシュメ
モリ31を無効化する第2のバスマスタ3a,3bと、
対応する書込み信号(WE1〜WEn)がアクティブレ
ベルになると第1のバスBS1に伝達された第1のバス
マスタ2からのアドレス信号を保持し対応する読出し信
号(OE1〜OEn)がアクティブレベルになるとこの
保持しているアドレス信号を第2のバスBS2に伝達す
る複数のバッファ回路BF1〜BFnと、第1のバスB
S1に第1のバスマスタ2からのメインメモリ1に対す
る書込み制御信号が伝達されると書込み信号WE1〜W
Enのうちの1つをアクティブレベルとした後所定のタ
イミングで読出し信号OE1〜OEnのうちの所定の読
出し信号をアクティブレベルとすると共に第2のバスB
S2に第1のバスマスタ2からのメインメモリ1に対す
る書込み制御信号と禁止信号INHとを伝達しかつ複数
のバッファ回路BF1〜BFn全てに第2のバスBS2
への伝達前のアドレス信号が保持されているときに第1
のバスマスタ2によるメインメモリ1に対する次の書込
み制御信号が第1のバスBS1に伝達されたときにはフ
ラッシュ信号FLSHを発生して第2のバスBS2に伝
達する制御回路5とを有する構成となっている。In this embodiment, first and second buses B for transmitting various signals including data, address signals, and various control signals including write control signals and read control signals.
S1 and BS2 are connected to the first bus BS1, and stored data is read out according to the read control signal and the address signal transmitted to the first bus BS and sent to the first bus BS1 to be sent to the first bus BS1. The transmitted write control signal,
A main memory 1 for writing data according to an address signal and data, and a right to use the first bus BS when accessing the main memory 1 to obtain a write control signal, an address signal and data on the first bus BS1. To write data to the main memory 1,
A first bus master 2 which sends a read control signal and an address signal to the first bus BS1 to take in the data transmitted to the first bus BS1 and performs a predetermined process;
The bus conversion circuit 4 controls the transmission of various signals between the buses BS1 and BS2 and stops the transmission of the various signals when the inhibition signal INH is transmitted, and the cache memory 31 is provided. When there is no data, the right to use the first and second buses BS1 and BS2 is acquired, the main memory is accessed, the data transmitted to the second bus BS2 is stored in the cache memory 31, and predetermined processing is performed. When the write control signal and the address signal for the main memory 1 are transmitted to the second bus BS2, the data in the cache memory 31 corresponding to this address signal is invalidated, and the flash signal FLSH is transmitted to the second bus. Then, the second bus masters 3a and 3b for invalidating the cache memory 31, and
When the corresponding write signal (WE1 to WEn) becomes the active level, the address signal from the first bus master 2 transmitted to the first bus BS1 is held, and when the corresponding read signal (OE1 to OEn) becomes the active level. A plurality of buffer circuits BF1 to BFn for transmitting the held address signal to the second bus BS2, and the first bus B
When a write control signal for the main memory 1 from the first bus master 2 is transmitted to S1, write signals WE1 to W
After one of the En signals is set to the active level, a predetermined read signal of the read signals OE1 to OEn is set to the active level at a predetermined timing and the second bus B
The write control signal for the main memory 1 from the first bus master 2 and the inhibit signal INH are transmitted to S2, and the second bus BS2 is supplied to all of the plurality of buffer circuits BF1 to BFn.
When the address signal before transmission to the
And a control circuit 5 for generating a flash signal FLSH and transmitting it to the second bus BS2 when the next write control signal for the main memory 1 by the bus master 2 is transmitted to the first bus BS1. .
【0014】次に、この実施例の動作について、第1の
バスマスタ2によりメインメモリ1にデータが書込まれ
るときの動作を中心に説明する。Next, the operation of this embodiment will be described focusing on the operation when data is written in the main memory 1 by the first bus master 2.
【0015】第1のバスマスタ2によりメインメモリ1
にデータが書込まれる場合には、制御回路5は、この第
1のバスマスタ2から伝達された第1のバスBS1上の
メインメモリ1への書込み制御信号を認識し、まず書込
み信号WE1をアクティブレベルとする。この書込み信
号WE1のアクティブレベルに応答してバッファ回路B
F1は、第1のバスマスタ2から伝達された第1のバス
BS1上のアドレス信号ADiを取込み保持する。Main memory 1 by first bus master 2
When the data is written in, the control circuit 5 recognizes the write control signal for the main memory 1 on the first bus BS1 transmitted from the first bus master 2, and first activates the write signal WE1. Level. In response to the active level of the write signal WE1, the buffer circuit B
F1 takes in and holds the address signal ADi on the first bus BS1 transmitted from the first bus master 2.
【0016】この後、制御回路5は、第1のバスマスタ
2から伝達された第1のバスBS1上のメインメモリ1
への書込み制御信号を第2のバスBS2に伝達すると共
に、読出し信号OE1をアクティブレベルとし、また禁
止信号INHを発生して第2のバスに送出する。この読
出し信号OE1のアクティブレベルに応答して、バッフ
ァ回路BF1は保持しているアドレス信号を第2のバス
BS2に送出する。第2のバスマスタ3a,3bは、第
2のバスBS2に伝達された第1のバスマスタ2による
メインメモリ1への書込み制御信号を認識し、第2のバ
スBS2に伝達された第1のバスマスタ2によるメイン
メモリ1への書込み制御信号を認識し、第2のバスBS
2に伝達されたバッファ回路BF1からのアドレス信号
ADoと対応するキャッシュメモリ31のデータを無効
化する。一方、バス変換回路4は、禁止信号INHに応
答して第1,第2のバスBS1,BS2間の各種信号の
伝達を停止し、各部の動作の安定化をはかる。After that, the control circuit 5 controls the main memory 1 on the first bus BS1 transmitted from the first bus master 2.
The write control signal to the second bus BS2 is transmitted to the second bus BS2, the read signal OE1 is set to the active level, and the inhibit signal INH is generated and sent to the second bus. In response to the active level of the read signal OE1, the buffer circuit BF1 sends the held address signal to the second bus BS2. The second bus masters 3a and 3b recognize the write control signal to the main memory 1 by the first bus master 2 transmitted to the second bus BS2, and the first bus master 2 transmitted to the second bus BS2. The write control signal to the main memory 1 by the second bus BS.
2 invalidates the data of the cache memory 31 corresponding to the address signal ADo from the buffer circuit BF1 transmitted to the memory 2. On the other hand, the bus conversion circuit 4 stops the transmission of various signals between the first and second buses BS1 and BS2 in response to the inhibition signal INH, and stabilizes the operation of each unit.
【0017】こうして、第1のバスマスタ2は、第1の
バスBS1の使用権を獲得して第1のバスBSにメイン
メモリ1への書込み制御信号,アドレス信号,及びデー
タを送出するだけでメインメモリ1へのデータの書込み
ができ、かつ、制御回路5及びバッファ回路BF1〜B
Fnによって、メインメモリ1へのデータの書込みと並
行して第2のバスマスタ3a,3bのキャッスメモリ3
1の対応するデータを無効化することができるので、動
作の高速化をはかることができる。また、キャッシュメ
モリ31の上記対応するデータ以外は有効であるので、
これらデータによる処理は可能であり、この場合も高速
動作させることができ、システム性能を向上させること
ができる。In this way, the first bus master 2 acquires the right to use the first bus BS1 and sends the write control signal, the address signal, and the data to the main memory 1 to the first bus BS to perform the main operation. Data can be written in the memory 1, and the control circuit 5 and the buffer circuits BF1 to B
Fn allows the cache memory 3 of the second bus masters 3a and 3b to be written in parallel with the writing of data to the main memory 1.
Since the data corresponding to 1 can be invalidated, the operation can be speeded up. Further, since data other than the corresponding data in the cache memory 31 is valid,
Processing based on these data is possible, and in this case as well, high-speed operation can be performed and system performance can be improved.
【0018】ただし、第1のバスマスタ2によるメイン
メモリ1へのデータの書込みと、バッファ回路BF1〜
BFnからの第2のバスBS2へのアドレス信号ADo
の伝達とは非同期であり、第2のバスBS2へのアドレ
ス信号ADoの伝達後はクリアして空き状態にしたとし
ても、第1のバスマスタ2によるメインメモリ1へのデ
ータの書込みが次から次へと連続して行なわれると、バ
ッファ回路BF1〜BFnへの第1のバスBS1からの
アドレス信号ADiの取込み保持は第1のバスマスタ2
の書込み動作と同期しているため、バッファ回路BF1
〜BFn全てに第2のバスBS2への伝達前のアドレス
信号が保持される状態が生じることもあり、このような
ときに第1のバスマスタ2によるメインメモリ1への書
込みが行なわれると、データの一貫性が保持できなくな
る。そこで、制御回路5はフラッシュ信号FLSHを発
生し、第2のバスマスタ3a,3bのキャッシュメモリ
31のデータを無効化するようになっている。However, the writing of data to the main memory 1 by the first bus master 2 and the buffer circuits BF1 to BF1.
Address signal ADo from BFn to the second bus BS2
Is asynchronous with the transmission of the address signal ADo to the second bus BS2, and even after the address signal ADo is transmitted to the second bus BS2, the first bus master 2 writes data to the main memory 1 one after another even if it is cleared. Is continuously performed, the first bus master 2 holds and holds the address signal ADi from the first bus BS1 into the buffer circuits BF1 to BFn.
Of the buffer circuit BF1 because it is synchronized with the write operation of
There may be a case where the address signal before being transmitted to the second bus BS2 is held in all of to BFn. If the first bus master 2 writes to the main memory 1 at such a time, the data is The consistency of can not be maintained. Therefore, the control circuit 5 generates the flash signal FLSH to invalidate the data in the cache memory 31 of the second bus masters 3a and 3b.
【0019】[0019]
【発明の効果】以上説明したように本発明は、第1のバ
スマスタによるメインメモリへのデータの書込み時に、
第1のバスマスタは、第1のバスのみの使用権を獲得し
てメインメモリへの書込み制御信号,アドレス信号及び
データを第1のバスに送出してメインメモリへのデータ
の書込みを行い、第2のバスマスタのキャッシュメモリ
の対応するデータの無効化は、第1のバスに伝達された
第1のバスマスタからのアドレス信号をバッファ回路に
保持して、メインメモリへのデータの書込みとは非同期
かつ並行して行う構成とすることにより、従来例のよう
な第1のバスマスタによる第2のバスの使用権まで獲得
する必要がなくなるのでその分の時間が短縮でき、かつ
メインメモリへのデータの書込みとキャッシュメモリの
対応データの無効化とが並行して行なわれるので、動作
の高速化をはかることができ、かつ、バッファ回路があ
ふれるまではキャッシュメモリの上記対応データ以外は
有効であるので動作の高速化及びシステム性能の向上を
はかることができる効果がある。As described above, according to the present invention, when data is written in the main memory by the first bus master,
The first bus master acquires the right to use only the first bus, sends a write control signal to the main memory, an address signal, and data to the first bus to write data to the main memory. The invalidation of the corresponding data in the cache memory of the second bus master is performed by holding the address signal from the first bus master transmitted to the first bus in the buffer circuit and asynchronously with the writing of the data to the main memory. By adopting a configuration that is performed in parallel, it is not necessary to acquire the right to use the second bus by the first bus master as in the conventional example, so that the time can be shortened and the writing of data to the main memory is possible. Since the corresponding data in the cache memory and the invalidation of the corresponding data in the cache memory are performed in parallel, the operation can be speeded up, and the cache circuit is filled until the buffer circuit overflows. Since other than the above corresponding data Shumemori is effective there is an effect that it is possible to improve the speed and performance of the system operation.
【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図2】従来の情報処理システムの一例を示すブロック
図である。FIG. 2 is a block diagram showing an example of a conventional information processing system.
1 メインメモリ 2,2x,3a,3b,3x,3y バスマスタ 4,4x バス変換回路 5 制御回路 31 キャッシュメモリ BF1〜BFn バッファ回路 BS1,BS2 バス 1 main memory 2, 2x, 3a, 3b, 3x, 3y bus master 4, 4x bus conversion circuit 5 control circuit 31 cache memory BF1 to BFn buffer circuit BS1, BS2 bus
Claims (3)
御信号及び読出し制御信号を含む各種制御信号から成る
各種信号を伝達する第1及び第2のバスと、前記第1の
バスと接続しこの第1のバスに伝達された読出し制御信
号及びアドレス信号に従って記憶データを読出して前記
第1のバスに送出しこの第1のバスに伝達された書込み
制御信号,アドレス信号及びデータに従ってデータの書
込みを行うメインメモリと、このメインメモリをアクセ
スするとき前記第1のバスの使用権を獲得してこの第1
のバスに書込み制御信号,アドレシ信号及びデータを送
出して前記メインメモリへのデータの書込みを行い、前
記第1のバスに読出し制御信号及びアドレス信号を送出
してこの第1のバスに伝達されたデータを取込み所定の
処理を行う第1のバスマスタと、前記第1及び第2のバ
ス間の各種信号の伝達制御を行うと共に禁止信号が伝達
されると前記各種信号の伝達を停止するバス変換回路
と、キャッシュメモリを備えこのキャッシュメモリに処
理対象のデータが存在しないときには前記第1及び第2
のバスの使用権を獲得して前記メインメモリをアクセス
して前記第2のバスに伝達されたデータを取込み前記キ
ャッシュメモリに記憶し所定の処理を行い、前記第2の
バスに前記メインメモリに対する書込み制御信号及びア
ドレス信号が伝達されたときにはこのアドレス信号と対
応する前記キャッシュメモリのデータを無効化する第2
のバスマスタと、書込み信号がアクティブレベルになる
と前記第1のバスに伝達された前記第1のバスマスタか
らのアドレス信号を保持し読出し信号がアクティブレベ
ルになるとこの保持しているアドレス信号を前記第2の
バスに伝達するバッファ回路と、前記第1のバスに前記
第1のバスマスタからの前記メインメモリに対する書込
み制御信号が伝達されると前記書込み信号をアクティブ
レベルとした後所定のタイミングで前記読出し信号をア
クティブレベルとすると共に前記第2のバスに前記第1
のバスマスタからの前記メインメモリに対する書込み制
御信号と前記禁止信号とを伝達する制御回路とを有する
ことを特徴とする情報処理システム。1. A first bus and a second bus for transmitting various signals including data, an address signal, and various control signals including a write control signal and a read control signal, and the first bus connected to the first bus. Main memory for reading the stored data according to the read control signal and the address signal transmitted to the first bus and sending it to the first bus and writing the data according to the write control signal, the address signal and the data transmitted to the first bus. When the memory and the main memory are accessed, the right to use the first bus is acquired and the first right is acquired.
The write control signal, the address signal and the data are sent to the bus to write the data to the main memory, and the read control signal and the address signal are sent to the first bus to be transmitted to the first bus. A bus conversion that controls the transmission of various signals between the first bus master that takes in the specified data and performs a predetermined process and the first and second buses and that stops the transmission of the various signals when the inhibition signal is transmitted. A circuit and a cache memory are provided, and when there is no data to be processed in the cache memory, the first and second
To obtain access to the main memory to access the main memory, fetch the data transmitted to the second bus, store the data in the cache memory, perform a predetermined process, and set the second bus to the main memory. Secondly, when the write control signal and the address signal are transmitted, the data in the cache memory corresponding to the address signal is invalidated.
And the address signal from the first bus master transmitted to the first bus when the write signal goes to the active level and the held address signal when the read signal goes to the active level. And a read circuit at a predetermined timing after the write signal is set to an active level when a write control signal from the first bus master to the main memory is transmitted to the first bus. Is set to an active level and the first bus is connected to the second bus.
An information processing system, comprising: a control circuit for transmitting a write control signal from the bus master to the main memory and the inhibit signal.
のバッファ回路全てに第2のバスへの伝達前のアドレス
信号が保持されているときに第1のバスマスタによるメ
インメモリに対する次の書込み制御信号が第1のバスに
伝達されたときには、制御回路からフラッシュ信号を発
生し、このフラッシュ信号により第2のバスマスタのキ
ャッシュメモリのデータを無効化するようにした請求項
1記載の情報処理システム。2. A next write control signal to the main memory by the first bus master when a plurality of buffer circuits are provided and the address signals before transmission to the second bus are held in all of the plurality of buffer circuits. 2. The information processing system according to claim 1, wherein a flash signal is generated from the control circuit when is transmitted to the first bus, and the flash signal invalidates the data in the cache memory of the second bus master.
のバッファ回路の記憶しているアドレスが第2のバスに
伝達されるとそのバッファ回路を空き状態として次のア
ドレス信号が保持できるようにした請求項1記載の情報
処理システム。3. A plurality of buffer circuits are provided, and when the addresses stored in these plurality of buffer circuits are transmitted to the second bus, the buffer circuits are set in an empty state so that the next address signal can be held. The information processing system according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6170608A JPH0836526A (en) | 1994-07-22 | 1994-07-22 | Information processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6170608A JPH0836526A (en) | 1994-07-22 | 1994-07-22 | Information processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0836526A true JPH0836526A (en) | 1996-02-06 |
Family
ID=15908011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6170608A Pending JPH0836526A (en) | 1994-07-22 | 1994-07-22 | Information processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0836526A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6820161B1 (en) | 2000-09-28 | 2004-11-16 | International Business Machines Corporation | Mechanism for allowing PCI-PCI bridges to cache data without any coherency side effects |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04302051A (en) * | 1990-11-30 | 1992-10-26 | Xerox Corp | Compatible protocol for multiprocessor using common memory |
JPH04306758A (en) * | 1990-11-30 | 1992-10-29 | Xerox Corp | Compatible packet-switching type memory bus for multiprocessor using common memory |
JPH04353947A (en) * | 1991-02-13 | 1992-12-08 | Hewlett Packard Co <Hp> | Memory-page-characteristic tagging system |
-
1994
- 1994-07-22 JP JP6170608A patent/JPH0836526A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH04302051A (en) * | 1990-11-30 | 1992-10-26 | Xerox Corp | Compatible protocol for multiprocessor using common memory |
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