JPH0836406A - Programmable controller - Google Patents

Programmable controller

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Publication number
JPH0836406A
JPH0836406A JP16908794A JP16908794A JPH0836406A JP H0836406 A JPH0836406 A JP H0836406A JP 16908794 A JP16908794 A JP 16908794A JP 16908794 A JP16908794 A JP 16908794A JP H0836406 A JPH0836406 A JP H0836406A
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JP
Japan
Prior art keywords
input
output
control
storage unit
signal
Prior art date
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Pending
Application number
JP16908794A
Other languages
Japanese (ja)
Inventor
Yukihiro Ekuni
幸弘 江州
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
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Publication of JPH0836406A publication Critical patent/JPH0836406A/en
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Abstract

PURPOSE:To miniaturize a programmable controller, which consists of a control operation storage part and one or more input/output means, by reducing the number of signal lines between the control operation storage part and input/ output means. CONSTITUTION:A programmable controller PC 10 consists of a control operation storage part 1A, a first input/output means 21 which communicates with the control operation storage part 1A by an address bus AB for parallel transmission of one address, a data bus DB for parallel transmission of data designated by one address, and a control bus CB, and second input/output means 31,... which settles the state communicatable with the control operation storage part 1A by the address transmitted through a serial signal line SL1 and the signal discriminating between input and output and next transmit/receive data by serial signal lines SL1 and SL2.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、制御演算手段と記憶手
段とからなる制御演算記憶部と、入出力手段の1個以上
とから構成される、プログラマブルコントローラに関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable controller which is composed of a control operation storage section comprising control operation means and storage means, and one or more input / output means.

【0002】[0002]

【従来の技術】図6に従来の制御演算記憶部と、入出力
手段の1個以上とから構成されるプログラマブルコント
ローラの一例として、プログラマブルコントローラPC1
を示す。図6の(a) はプログラマブルコントローラPC1
のブロック図であり、図において、1は制御演算記憶
部、21と22とは入出力手段であって、プログラマブルコ
ントローラPC1 を構成する要素である。制御演算記憶部
1と入出力手段21とはボードB1に搭載され、入出力手段
22はボードB2に搭載され、ボードB1とボードB2とは一つ
のボードとして分割しないこともできるし、コネクタで
接続して2つの部分に分離することもできる。
2. Description of the Related Art A programmable controller PC1 is shown in FIG. 6 as an example of a programmable controller composed of a conventional control arithmetic storage unit and one or more input / output means.
Indicates. Figure 6 (a) shows the programmable controller PC1
In the figure, reference numeral 1 is a control operation storage unit, 21 and 22 are input / output means, which are elements constituting the programmable controller PC1. The control calculation storage unit 1 and the input / output unit 21 are mounted on the board B1 and
22 is mounted on the board B2, and the board B1 and the board B2 may not be divided as one board, or may be connected by a connector to be separated into two parts.

【0003】図6の(b) は、ボードB1とボードB2とさら
に図6の(a) においてボードB2の右に接続されるべきボ
ードB3とによって構成されたプログラマブルコントロー
ラPC1 の構造の一例を示す図である。ボードB1,B2,B3
は、プリント配線基板上に回路部品を搭載した構造の回
路であり、ボードB1,B2,B3は、プリント配線基板に配線
が作られたマザー・ボードMBと、各ボードとマザー・ボ
ードMBとを接続するコネクタとで接続されている。図で
はコネクタの内、ボードB1とマザー・ボードMBとを接続
するコネクタC1とC2とが示されている。図6の(c) はプ
ログラマブルコントローラPC1 の構造を示す他の例であ
り、ボードB1とボードB2とがコネクタC3で接続され2枚
のボードが重ねられた形態になっている。
FIG. 6 (b) shows an example of the structure of a programmable controller PC1 constituted by a board B1, a board B2, and a board B3 to be connected to the right of the board B2 in FIG. 6 (a). It is a figure. Board B1, B2, B3
Is a circuit having a structure in which circuit components are mounted on a printed wiring board, and boards B1, B2, B3 are a mother board MB on which wiring is made on the printed wiring board and each board and mother board MB. It is connected with the connector to be connected. In the figure, connectors C1 and C2 for connecting the board B1 and the mother board MB are shown among the connectors. FIG. 6C is another example showing the structure of the programmable controller PC1 in which the boards B1 and B2 are connected by the connector C3 and two boards are stacked.

【0004】図7の(a) は図6の(a) に示した制御演算
記憶部1の内部を表すブロック図である。図において、
11は制御演算手段であり、12は記憶手段である。制御演
算記憶部1はこの2つの部分からなる。制御演算手段11
からは一つの番地を表す信号(以下の説明では番地信号
と略称する)が端子A0〜AMから並列に、それぞれの端子
に接続する信号線からなるアドレス・バスABを経て、記
憶手段12と制御演算記憶部1の外部に出力される。制御
演算手段11と記憶手段12および制御演算記憶部1の外部
とのデータの入出力は、端子D0〜DNに接続する信号線か
らなるデータ・バスDBを経由して、一つの番地で指定さ
れるデータを一つの単位として並列に行われる。端子CL
0 〜CLL は、入出力の時点を与えるなどの制御信号を入
出力する端子であり、それぞれの端子に接続する信号線
からなるコントロール・バスCLに接続する。制御演算手
段11は、アドレス・バスDBを経て番地信号を送信して交
信する相手を選択し、コントロール・バスCLを経由して
送受信する制御信号の制御のもとにデータ・バスDBを経
由してデータの入出力を行う。
FIG. 7 (a) is a block diagram showing the inside of the control operation storage unit 1 shown in FIG. 6 (a). In the figure,
Reference numeral 11 is a control calculation means, and 12 is a storage means. The control calculation storage unit 1 is composed of these two parts. Control calculation means 11
A signal representing one address (abbreviated as an address signal in the following description) is controlled from the terminals A0 to AM in parallel through the address bus AB composed of signal lines connected to the respective terminals, and is controlled by the storage means 12. It is output to the outside of the arithmetic storage unit 1. Input / output of data to / from the control operation means 11, the storage means 12, and the outside of the control operation storage portion 1 is designated by one address via a data bus DB composed of signal lines connected to the terminals D0 to DN. The data is processed in parallel as one unit. Terminal CL
0 to CLL are terminals for inputting / outputting control signals such as giving the time of input / output, and are connected to the control bus CL composed of signal lines connected to the respective terminals. The control operation means 11 selects a partner to communicate by transmitting an address signal via the address bus DB, and via the data bus DB under the control of the control signal transmitted / received via the control bus CL. Input and output data.

【0005】図7の(b) は入出力手段の一例としの入出
力手段21の内部を表すブロック図である。図において、
21は図6の(a) の入出力手段21と同一のものであり、入
出力手段21の主要部は入出力回路211 からなる。入出力
回路211 は、制御演算記憶部1からアドレス・バスABを
経て送信される番地信号が表す番地が、端子P00 〜P0N
からなるポートP0の番地か、端子P01 〜 P1Nからなるポ
ートP1の番地か、端子P20 〜P2N からなるポートP2の番
地に一致する場合に制御演算記憶部1との交信が可能な
状態となり、コントロール・バスCLを経て端子WRに信号
値0が入力されると、制御演算記憶部1からデータ・バ
スDBを経て出力されるデータを制御演算記憶部1からの
番地信号で指定されているポートに出力する。また、上
述の手順により制御演算記憶部1との交信が可能となっ
た状態で、コントロール・バスCLを経て端子RDに信号値
0が入力されると、入出力手段21は、制御演算記憶部1
からの番地信号で指定されているポートに入力されてい
る外部からのデータを入力し、入力したデータを、デー
タ・バスDBを経て制御演算記憶部1に送信する。
FIG. 7B is a block diagram showing the inside of the input / output means 21 as an example of the input / output means. In the figure,
Reference numeral 21 is the same as the input / output means 21 of FIG. 6A, and the main part of the input / output means 21 is composed of an input / output circuit 211. In the input / output circuit 211, the addresses represented by the address signals transmitted from the control arithmetic storage unit 1 via the address bus AB are the terminals P00 to P0N.
If the address of port P0 consisting of P01 to P1N, the address of port P1 consisting of terminals P01 to P1N, or the address of port P2 consisting of terminals P20 to P2N is matched, communication with the control calculation memory unit 1 becomes possible and control is performed. When the signal value 0 is input to the terminal WR via the bus CL, the data output from the control operation storage unit 1 via the data bus DB is transferred to the port specified by the address signal from the control operation storage unit 1. Output. Further, when the signal value 0 is input to the terminal RD via the control bus CL in a state where the communication with the control calculation storage unit 1 is enabled by the above-mentioned procedure, the input / output unit 21 causes the control calculation storage unit 1 to operate. 1
The external data input to the port designated by the address signal from is input and the input data is transmitted to the control calculation storage unit 1 via the data bus DB.

【0006】[0006]

【発明が解決しようとする課題】プログラマブルコント
ローラは、シーケンス制御を主とする制御装置として非
常に広い範囲に使用されるようになり、それだけにプロ
グラマブルコントローラは小型化して、できるだけ小さ
い空間に設置することが要求されている。ところが前述
のとおりに、従来の制御演算記憶部と入出力手段とから
なるプログラマブルコントローラにおいては、制御演算
記憶部と入出力手段との間の信号の伝送は、一つの番地
を表すビット数に等しい数の信号線からなるアドレス・
バスと、一つの番地で指定されるデータを構成するビッ
ト数に等しい数の信号線からなるデータ・バスと、制御
信号を伝送するコントロール・バスを経由して行われ
る。アドレス・バスを構成する信号線の数は、入出力手
段のそれぞれと各入出力手段から外部に接続する信号線
の数の増加に対応して増加する必要があり、データ・バ
スは、文字や数を表すのに好都合な本数として8本、16
本などの信号線によって構成される。この様にして制御
演算記憶部と入出力手段とを結ぶ信号線の数はかなりな
本数に達するから、信号線がプログラマブルコントロー
ラの回路を形成するプリント配線板上に占める面積がプ
リント配線板全体の面積の半分以上に達することも珍し
くなく、プリント配線板上での配線が占める面積が、プ
ログラマブルコントローラを小型化するための大きい障
害になっている。
The programmable controller has been used in a very wide range as a control device mainly for sequence control, and therefore the programmable controller can be miniaturized and installed in a space as small as possible. Is required. However, as described above, in the conventional programmable controller including the control calculation storage unit and the input / output unit, the signal transmission between the control calculation storage unit and the input / output unit is equal to the number of bits representing one address. Address consisting of several signal lines
It is performed via a bus, a data bus composed of a number of signal lines equal to the number of bits forming data specified by one address, and a control bus for transmitting a control signal. The number of signal lines forming the address bus must be increased in accordance with the increase in the number of each input / output unit and the number of signal lines connected from each input / output unit to the outside. As a convenient number to represent the number, 8, 16
It is composed of signal lines such as books. In this way, since the number of signal lines connecting the control calculation storage unit and the input / output means reaches a considerable number, the area occupied by the signal lines on the printed wiring board forming the circuit of the programmable controller is the whole of the printed wiring board. It is not uncommon to reach more than half of the area, and the area occupied by the wiring on the printed wiring board is a major obstacle to downsizing the programmable controller.

【0007】以上に述べた事情に鑑み、本発明の目的
は、小型化のための障害となっている信号線の本数を減
らして、より小型なプログラマブルコントローラを提供
することである。
In view of the circumstances described above, an object of the present invention is to reduce the number of signal lines, which is an obstacle to miniaturization, and to provide a smaller programmable controller.

【0008】[0008]

【課題を解決するための手段】前述の目的を達成するた
め、本発明によれば、制御演算手段と記憶手段とからな
る制御演算記憶部と、第1の入出力手段の1個以上と、
第2の入出力手段の1個以上または、制御演算記憶部と
第2入出力手段の1個以上第2から構成されるプログラ
マブルコントローラにおいて、第1入出力手段は制御演
算記憶部から一つの時点で一つの番地を並列に伝送する
アドレス・バスを経て出力される番地信号と、制御演算
記憶部からコントロール・バスを経て出力される制御信
号とによって交信可能となり、制御演算記憶部との間で
番地信号で指定される単位のデータを一つの時点で並列
に伝送するデータ・バスを経て交信するものであり、第
2入出力手段は制御演算記憶部から2本の信号線からな
る直列信号線を経由して出力される番地信号と制御を表
す符号とにによって交信可能となり、制御演算記憶部と
の間で直列信号線を経由してデータを入出力するもので
あることを特徴とする。
In order to achieve the above-mentioned object, according to the present invention, a control calculation storage unit comprising a control calculation unit and a storage unit, and one or more first input / output units,
In a programmable controller comprising one or more second input / output means or one or more second control operation storage section and one or more second input / output means, the first input / output means is one time point from the control operation storage section. With the address signal output via the address bus that transmits one address in parallel, and the control signal output via the control bus from the control calculation storage unit, communication becomes possible and between the control calculation storage unit. The second input / output means is a serial signal line consisting of two signal lines from the control calculation storage section, and communicates via a data bus that transmits in parallel the data of the unit designated by the address signal at one time point. It is possible to communicate with the address signal output via the control signal and the code indicating the control, and to input / output data to / from the control calculation storage unit via the serial signal line. That.

【0009】また、第2入出力手段と制御演算記憶部と
の交信は、第2入出力手段を選択する、制御演算記憶部
から選択信号線を経て出力される選択信号と、ビット単
位に同期させてデータを移動させるための制御演算記憶
部から出力されるクロック信号とによって行う第2入出
力手段と制御演算記憶部との交信は、第2入出力手段を
選択する、制御演算記憶部から選択信号線を経て出力さ
れる選択信号と、ビット単位に同期させてデータを移動
させるための制御演算記憶部から出力されるクロック信
号とによって行うと好適である。
Further, the communication between the second input / output means and the control operation storage section is synchronized with the selection signal for selecting the second input / output means from the control operation storage section via the selection signal line in a bit unit. The communication between the second input / output unit and the control calculation storage unit, which is performed by the clock signal output from the control calculation storage unit for moving the data, causes the control calculation storage unit to select the second input / output unit. It is preferable to use a selection signal output via the selection signal line and a clock signal output from the control operation storage unit for moving data in synchronization with each other in bit units.

【0010】さらに、高速伝送用直列信号線を経由す
る、第2入出力手段と制御演算記憶部との間の信号の伝
送速度より早い伝送速度の直列信号により、制御演算記
憶部と交信する第3の入出力手段を備えると好適であ
る。
Furthermore, a serial signal having a higher transmission rate than the transmission rate of the signal between the second input / output means and the control calculation storage section via the high-speed transmission serial signal line communicates with the control calculation storage section. It is preferable to have three input / output means.

【0011】[0011]

【作用】制御演算記憶部から第1入出力手段を介して外
部にデータを出力する場合は、制御演算記憶部はアドレ
ス・バスを経由して第1入出力手段に第1入出力手段を
選択する番地信号を出力し、外部に出力するデータをデ
ータ・バスを経由して第1入出力手段に送出し、続いて
コントロール・バスを経由してデータ出力の時点を与え
る制御信号を出力する。第1入出力手段は、番地信号を
入力されて制御演算記憶部との交信が可能となり、制御
信号によって与えられた時点で、データ・バスを経由し
て入力されているデータを外部に出力する。制御演算記
憶部に第1入出力手段を介してデータを入力する場合
は、制御演算記憶部は、データを出力する場合と同様に
して、番地信号を出力して第1入出力手段と交信可能な
状態をつくり、制御信号を出力して第1入出力手段に外
部から入力されているデータを入力させ、第1入出力手
段に入力された外部のデータをデータ・バスを経由して
入力する。
When the data is output from the control calculation storage unit to the outside via the first input / output unit, the control calculation storage unit selects the first input / output unit as the first input / output unit via the address bus. The address signal is output, the data to be output to the outside is sent to the first input / output means via the data bus, and then the control signal for giving the time of data output is output via the control bus. The first input / output means receives the address signal and can communicate with the control calculation storage unit, and at the time given by the control signal, outputs the data input via the data bus to the outside. . When data is input to the control calculation storage unit via the first input / output unit, the control calculation storage unit can output an address signal and communicate with the first input / output unit in the same manner as when outputting data. State, a control signal is output to input externally input data to the first input / output means, and external data input to the first input / output means is input via the data bus. .

【0012】制御演算記憶部から第2入出力手段を介し
て外部にデータを出力する場合は、制御演算記憶部は先
ず直列信号線を経由して第2入出力手段に第2入出力手
段を指定する番地信号とデータの出力を意味する符号と
を出力し、続けてデータを1ビットづつ直列に出力す
る。第2入出力手段は入力された番地が自入出力手段に
対するものであり、符号が出力を意味するものであるの
で、続けて送信されてくるデータを入力する。第2入出
力手段はこのデータの入力が完了すると外部に入力され
たデータを出力する。制御演算記憶部から第2入出力手
段を介して外部のデータを入力する場合は、制御演算記
憶部は先ず直列信号線を経由して第2入出力手段に第2
入出力手段を指定する番地信号とデータの入力を意味す
る符号とを出力する。第2入出力手段は入力された番地
が自入出力手段に対するものであり、符号が入力を意味
するものであるので、外部のデータを入力し、続けて入
力されたデータを直列信号線を経由して1ビットづつ出
力し、このデータが制御演算記憶部に入力される。
When outputting data from the control calculation storage unit to the outside via the second input / output unit, the control calculation storage unit first connects the second input / output unit to the second input / output unit via the serial signal line. The designated address signal and the code indicating the output of data are output, and then the data is output serially bit by bit. The second input / output means inputs the input address to its own input / output means, and the code means output, so that it continuously inputs data to be transmitted. When the input of this data is completed, the second input / output means outputs the data input to the outside. When external data is input from the control calculation storage unit via the second input / output unit, the control calculation storage unit first transfers the second data to the second input / output unit via the serial signal line.
An address signal designating the input / output means and a code indicating the input of data are output. Since the input address of the second input / output means is for its own input / output means, and the reference sign means input, external data is input, and subsequently input data is passed through the serial signal line. Then, the data is output bit by bit, and this data is input to the control calculation storage unit.

【0013】また、請求項2に記載の本発明によるプロ
グラマブルコントローラにおいては、制御演算記憶部か
ら第2入出力手段を介してデータを外部に出力する場合
には、制御演算記憶部から選択信号線を経由して出力用
の第2入出力手段を選択する信号を送信する。出力用の
第2入出力手段はこの信号を入力されて制御演算記憶部
との交信が可能な状態になる。この状態で制御演算記憶
部は出力すべきデータを直列信号線を経由して1ビット
づつ出力用の第2入出力手段に送信する。出力用の第2
入出力手段はこのデータを制御演算記憶部から送信され
てくるクロック信号に同期させて入力し、入力が完了す
ると入力したデータを外部に出力する。制御演算記憶部
から第2入出力手段を介してデータを外部から入力する
場合は、出力用の第2入出力手段に対する場合と同様に
して、制御演算記憶部は入力用の第2入出力手段を選択
する。選択された入力用の第2入出力手段は外部からデ
ータを入力した後、制御演算記憶部から送信されてくる
クロック信号に同期させて外部から入力したデータを1
ビット出力し、このデータを制御演算記憶部が入力す
る。
Further, in the programmable controller according to the present invention as set forth in claim 2, when the data is output to the outside from the control operation storage section via the second input / output means, the selection signal line is output from the control operation storage section. A signal for selecting the second input / output unit for output is transmitted via. The second input / output means for output receives this signal and becomes ready for communication with the control calculation storage section. In this state, the control operation storage section transmits the data to be output to the second input / output means for output bit by bit via the serial signal line. Second for output
The input / output unit inputs this data in synchronization with the clock signal transmitted from the control calculation storage unit, and when the input is completed, outputs the input data to the outside. When data is externally input from the control calculation storage unit via the second input / output unit, the control calculation storage unit is the input second input / output unit in the same manner as for the output second input / output unit. Select. The selected second input / output unit for input inputs data from the outside and then synchronizes the data input from the outside with the clock signal transmitted from the control operation storage unit.
A bit is output and this data is input to the control operation storage unit.

【0014】さらに、請求項3に記載の本発明のプログ
ラマブルコントローラにおいては、第3入出力手段が設
けられており、第3入出力手段は第2入出力手段と同様
な方法で、高速伝送用直列信号線を経由して、制御演算
記憶部と高速なデータの交信を行う。
Further, in the programmable controller according to the present invention as defined in claim 3, third input / output means is provided, and the third input / output means is for high speed transmission in the same manner as the second input / output means. High-speed data communication with the control calculation storage unit is performed via the serial signal line.

【0015】[0015]

【実施例】【Example】

(実施例1)以下の実施例の説明においては、信号は0
または1のどららかに対応する2値信号を表し、端子符
号と同じ符号の信号は、同符号の端子に入出力する信号
を表すものとする。
(Embodiment 1) In the following description of the embodiment, the signal is 0.
Alternatively, a binary signal corresponding to some one of 1 is represented, and a signal having the same code as the terminal code represents a signal input to or output from the terminal having the same code.

【0016】図1の(a) は本発明によるプログラマブル
コントローラの一実施例の主要部を表すブロック図であ
る。図において、PC10はプログラマブルコントローラで
あり、制御演算記憶部1Aと第2の入出力手段としての入
出力手段21(以下の説明では第2入出力手段21と称す
る)を搭載するボードB1A と、第2の入出力手段として
の入出力手段31(以下の説明では第2入出力手段31と称
する)を搭載するボードB2A と、同じく第2の入出力手
段としての入出力手段32(以下の説明では第2入出力手
段32と称する)を搭載するボードB3A とからなり、ボー
ドB1A 、ボードB2A 、ボードB3A はコネクタで接続され
る信号線SL1 とSL2 とからなる直列信号線によって接続
されている。制御演算記憶部1Aの端子A0〜AMにはアドレ
ス・バスABが接続され、制御演算記憶部1Aの端子D0〜DN
にはデータ・バスDBが接続され、制御演算記憶部1Aの端
子C0〜CLにはコントロール・バスCLが接続されていて、
これらのバスの機能は図6の(a) に示した同符号のもの
と同一である。 図1の(b)に制御演算記憶部1Aのブロ
ック図を示す。図において、1Aは制御演算記憶部であ
り、制御演算記憶部1と直列入出力回路13とから構成さ
れ、制御演算記憶1は図6に示した制御演算記憶部1と
同一のものである。直列入出力回路13は制御演算記憶部
1とアドレス・バスAB、データ・バスDB、コントロール
・バスCLを経由して接続されている。制御演算記憶部1A
から直列に外部にデータを出力する場合は、制御演算記
憶部1Aはアドレス・バスABを経て直列入出力回路13を指
定する番地を、データ・バスDBを経て出力すべきデータ
を直列入出力回路13に出力し、続けてコントロール・バ
スCLを経て直列入出力回路13にデータ・バスDB上のデー
タを格納させる時点を与える制御信号を送信する。直列
入出力回路13は番地信号を入力されて制御演算記憶部1
との交信が可能となり、制御信号を入力されると制御演
算記憶部から出力されたデータを直列入出力回路13のレ
ジスタRTM に格納する。直列入出力回路13は、レジスタ
RTM にデータが格納されたことを条件にして、レジスタ
RTM の内容を直列信号線SL1 に接続する端子SND に1ビ
ットづつ所定の周期で送出する。外部から制御演算記憶
部1Aへのデータの入力は次に述べるとおりに行われる。
先ず直列信号線SL2 に外部から信号の伝送を知らせるこ
とを表す信号値0(以下の説明ではスタート・ビットと
称する)が入力される。直列入出力回路13はスタート・
ビットが入力されるとスタート・ビットに続くデータを
1ビットづつ順次入力してレジスタRCV に格納し、デー
タの入力が完了するとコントロール・バスCLを経て制御
演算記憶部1Aにデータが入力されたことを表す信号を出
力する。制御演算記憶部1は、この信号が入力されると
データを出力した場合と同様にして直列入出力回路13と
の間の交信が可能な状態を確立してレジスタRCV の内容
をデータ・バスDBを経由して入力する。
FIG. 1A is a block diagram showing the main part of one embodiment of the programmable controller according to the present invention. In the figure, a PC 10 is a programmable controller, a board B1A on which a control operation storage unit 1A and an input / output unit 21 (hereinafter referred to as a second input / output unit 21) as a second input / output unit are mounted, A board B2A equipped with an input / output unit 31 (hereinafter referred to as a second input / output unit 31) as a second input / output unit, and an input / output unit 32 (also referred to as a second input / output unit) in the following description. The second input / output means 32) is mounted on the board B3A, and the boards B1A, B2A, and B3A are connected by a serial signal line composed of signal lines SL1 and SL2 connected by connectors. Address bus AB is connected to terminals A0-AM of control operation memory 1A, and terminals D0-DN of control operation memory 1A
Is connected to the data bus DB, and the control calculation storage unit 1A is connected to the terminals C0 to CL of the control bus CL.
The functions of these buses are the same as those of the same reference numerals shown in FIG. FIG. 1B shows a block diagram of the control calculation storage unit 1A. In the figure, 1A is a control calculation storage unit, which is composed of a control calculation storage unit 1 and a serial input / output circuit 13, and the control calculation storage 1 is the same as the control calculation storage unit 1 shown in FIG. . The serial input / output circuit 13 is connected to the control arithmetic storage unit 1 via the address bus AB, the data bus DB, and the control bus CL. Control calculation storage unit 1A
When the data is to be serially output from the control arithmetic storage unit 1A, the control arithmetic storage unit 1A serially inputs the address specifying the serial input / output circuit 13 via the address bus AB and the data to be output via the data bus DB. It outputs to the output circuit 13 and then transmits a control signal via the control bus CL, which gives a point in time for the serial input / output circuit 13 to store the data on the data bus DB. The serial input / output circuit 13 receives the address signal and receives the control calculation storage unit 1.
When the control signal is input, the data output from the control calculation storage unit is stored in the register RTM of the serial input / output circuit 13. The serial input / output circuit 13 is a register
Registered on condition that data is stored in RTM
The contents of RTM are sent to the terminal SND connected to the serial signal line SL1 bit by bit at a predetermined cycle. Data input from the outside to the control calculation storage unit 1A is performed as described below.
First, a signal value 0 (referred to as a start bit in the following description) indicating that the transmission of a signal is notified is input to the serial signal line SL2 from the outside. Series I / O circuit 13 starts
When a bit is input, the data following the start bit is sequentially input bit by bit and stored in the register RCV. When the data input is completed, the data is input to the control operation memory 1A via the control bus CL. Output a signal that represents. The control operation storage unit 1 establishes a state in which communication with the serial input / output circuit 13 is possible in the same manner as when data is output when this signal is input, and the contents of the register RCV are transferred to the data bus. Input via DB.

【0017】図1の(c) に第2入出力手段手段31のブロ
ック図を示す。なお、第2入出力手段32も、制御演算記
憶部1Aとのデータの交信に関する構成はこの図に示すも
のと同様である。第2入出力手段は外部にデータを出力
している時点を除いては、常時直列信号線SL1 から送信
開始を表すスタート・ビットが入力されることを待つ状
態になっている。スタート・ビットが入力されると第2
入出力手段31はスタート・ビットに続いて所定の周期で
1ビットづつ入力されるデータをレジスタRTSに格納
し、レジスタRTS に格納されたデータが送信を表す符号
を含み、かつ第2入出力手段31の端子P00 〜P0N を出力
端子とするポートP0の番地を表すデータを含む場合は、
続いて送信されてくるデータを受信してレジスタRTS に
格納し、番地に続くデータの格納が完了するとレジスタ
RTS の内容をポートP0にビット単位に端子P00 〜P0N に
対応させて並列に出力する。スタート・ビットに続いて
入力されたデータが受信を表す符号を含み、端子P10 〜
P1N を入力信号端子とするポートP1の番地を含む場合
は、直列入出力回路31はポートP1に入力されているデー
タをレジスタRRS に入力し、入力されたレジスタRRS の
内容を1ビットづつ直列信号線SL2 を経て制御演算記憶
部1Aに送信する。
FIG. 1C shows a block diagram of the second input / output means 31. The second input / output unit 32 also has the same configuration as that shown in this drawing regarding the data communication with the control calculation storage unit 1A. The second input / output means is always in a state of waiting for the input of the start bit indicating the transmission start from the serial signal line SL1 except at the time of outputting the data to the outside. Second when the start bit is input
The input / output unit 31 stores in the register RTS the data input bit by bit at a predetermined cycle subsequent to the start bit, and the data stored in the register RTS includes a code indicating transmission, and the second input / output unit 31 When the data including the address of the port P0 whose output terminals are 31 terminals P00 to P0N is included,
The data that is sent next is received, stored in the register RTS, and when the storage of the data following the address is completed,
Outputs the contents of RTS in parallel to port P0 in bit units corresponding to pins P00–P0N. Data entered after the start bit contains a code indicating reception, and terminals P10 to
When the address of the port P1 that uses P1N as the input signal terminal is included, the serial input / output circuit 31 inputs the data input to the port P1 to the register RRS and serially inputs the contents of the input register RRS bit by bit. It is transmitted to the control calculation storage unit 1A via the signal line SL2.

【0018】図2に図1の(b) に示した直列入出力回路
13の出力回路部分の回路図を示す。図において、13B は
並列入力直列出力のシフトレジスタであり、13A はシフ
トレジスタ13B のレジスタ制御回路であって、端子SPC
に入力される信号が1になり、制御演算記憶部1A(図1
の(a) 参照)からデータ・バスDBを経由して入力される
データをシフトレジスタ13B に並列に入力する。13C は
制御演算記憶部1Aからアドレス・バスABを経由して入力
される番地信号をデコードし、番地信号が表す番地が直
列入出力回路13を指定する番地であるならば、出力端子
Y0の信号を1にする。13D は制御回路であって、デコー
ド回路13C の端子Y0から入力される信号が1にであり、
制御演算記憶部1Aからコントロール・バスCBの内の信号
線WRを経由して入力される信号WRが0になるとレジスタ
制御回路13A の端子SPC への信号を1にし、信号WRが0
から1に変化すると端子COの信号を1にする。13F はク
ロック回路であって、制御回路13D の端子COからの信号
が1になると、制御演算記憶部1Aからコントロール・バ
スCBの内の信号線CLK を経由して入力されるクロック信
号CLK を分周して所定の周期のパルスを出力するクロッ
ク回路である。制御演算記憶部1Aから直列入出力回路13
を介してのデータの出力は次のとおりに行われる。先ず
制御演算記憶部1Aは直列入出力回路13を指定する番地信
号をアドレス・バスABに出力する。この番地信号は直列
入出力回路13のデコード回路13C に入力され、端子Y0か
ら制御回路13D に出力する信号を1にする。次いで制御
演算記憶部1Aは送信すべきデータをデータ・バスDBを経
由して直列入出力回路13に送信しこのデータがレジスタ
制御回路13A に入力される。さらに続いて制御演算記憶
部1Aは信号線WRを経由する信号を0にする。制御回路13
D はデコード回路の端子Y0から入力される信号が1であ
るので、信号WRが0になった時点でレジスタ13Aの端子S
PC の信号を1にする。この結果制御演算記憶部1Aから
データ・バスDBを経由して入力されているデータがレジ
スタ制御回路13A によってシフトレジスタ13B に格納さ
れる。制御回路13D は信号WRが0から1に戻るとレジス
タ制御回路の端子SPC の信号を0にし続いて端子COの信
号を1にする。クロック回路13F は制御回路13D の端子
COからの信号が1になると所定周期のパルスを出力す
る。シフトレジスタ13B は端子CKにクロック回路からの
パルスを入力されるとこのパルスに同期してシフトレジ
スタ13B に格納されているデータを1ビットづつ信号線
SL1 に接続する端子に送出する。クロック回路13F はシ
フトレジスタ13B に格納されるデータのビット数に等し
い数のパルスの送出が終わると、制御回路13D の端子CI
に出力する信号を1にするとともに、パルスの送出を停
止する。制御回路13D は端子CIに信号値1が入力される
と制御演算記憶部1Aに接続するコントロール・バスの内
の一つの信号線RDY を経由して送信する信号RDY を1に
し、制御演算記憶部1Aにデータ送信の完了を知らせる。
直列入出力回路13の信号線SL2 からの入力回路も、上述
の出力回路と同様な手法によって作られているので詳細
な説明は省略する。また入出力手段31C,32C についての
直列信号線に接続する入出力回路の構成も上述した入出
力回路13と同様な手法によって作られているので詳述を
省略する。
FIG. 2 shows the serial input / output circuit shown in FIG. 1 (b).
The circuit diagram of the output circuit part of 13 is shown. In the figure, 13B is a parallel-input serial-output shift register, 13A is a register control circuit of the shift register 13B, and terminal SPC
The signal input to is 1 and the control calculation storage unit 1A (see FIG.
The data input via the data bus DB from (see (a)) is input to the shift register 13B in parallel. 13C decodes the address signal input from the control arithmetic storage unit 1A via the address bus AB, and if the address represented by the address signal is the address specifying the serial input / output circuit 13, the output terminal
Set the Y0 signal to 1. 13D is a control circuit, and the signal input from the terminal Y0 of the decoding circuit 13C is 1
When the signal WR input from the control operation memory unit 1A via the signal line WR in the control bus CB becomes 0, the signal to the terminal SPC of the register control circuit 13A is set to 1 and the signal WR becomes 0.
When it changes from 1 to 1, the signal at the terminal CO is set to 1. 13F is a clock circuit, and when the signal from the terminal CO of the control circuit 13D becomes 1, the clock signal CLK input from the control arithmetic storage unit 1A via the signal line CLK in the control bus CB is separated. It is a clock circuit that circulates and outputs a pulse of a predetermined cycle. From the control calculation storage unit 1A to the serial input / output circuit 13
The output of the data via is performed as follows. First, the control arithmetic storage unit 1A outputs an address signal designating the serial input / output circuit 13 to the address bus AB. This address signal is input to the decoding circuit 13C of the serial input / output circuit 13 and sets the signal output from the terminal Y0 to the control circuit 13D to 1. Next, the control operation storage unit 1A transmits the data to be transmitted to the serial input / output circuit 13 via the data bus DB, and this data is input to the register control circuit 13A. Further subsequently, the control calculation storage unit 1A sets the signal passing through the signal line WR to 0. Control circuit 13
Since the signal input from the terminal Y0 of the decoding circuit is 1 for D, when the signal WR becomes 0, the terminal S of the register 13A
Set the PC signal to 1. As a result, the data input from the control arithmetic storage unit 1A via the data bus DB is stored in the shift register 13B by the register control circuit 13A. When the signal WR returns from 0 to 1, the control circuit 13D sets the signal of the terminal SPC of the register control circuit to 0 and then sets the signal of the terminal CO to 1. Clock circuit 13F is a terminal of control circuit 13D
When the signal from CO becomes 1, a pulse with a predetermined cycle is output. When a pulse from the clock circuit is input to the terminal CK, the shift register 13B synchronizes with the pulse and outputs the data stored in the shift register 13B bit by bit.
Send to the terminal connected to SL1. When the clock circuit 13F finishes sending the number of pulses equal to the number of bits of the data stored in the shift register 13B, it outputs to the terminal CI of the control circuit 13D.
The signal output to is set to 1 and the pulse transmission is stopped. When the signal value 1 is input to the terminal CI, the control circuit 13D sets the signal RDY to be transmitted via one of the signal lines RDY in the control bus connected to the control calculation storage unit 1A to 1 and sets the control calculation storage unit. Notify 1A that data transmission is complete.
The input circuit from the signal line SL2 of the serial input / output circuit 13 is also made by the same method as that of the output circuit described above, and thus detailed description thereof will be omitted. Further, the configuration of the input / output circuit connected to the serial signal line for the input / output means 31C, 32C is also made by the same method as that of the input / output circuit 13 described above, and thus detailed description thereof will be omitted.

【0019】以上に説明したプログラマブルコントロー
ラPC10の構成により、プログラマブルコントローラPC10
の制御演算記憶部1Aと各入出力手段との間の交信は次の
とおりに行われる。即ち、制御演算手段1Aと第1入出力
手段との交信はアドレス・バスABとデータ・バスDBとコ
ントロール・バスCBを経由する番地単位の並列信号で行
われ、制御演算手段1Aと第2入出力手段との交信は信号
線SL1 と信号線SL2 との2本の信号線からなる直列信号
線によって行われる。 (実施例2)図3に本発明の他の実施例を示す。図にお
いて、PC11はプログラマブルコントローラであり、制御
演算記憶部1Bと、図外の第2入出力手段21とを搭載する
ボードB1B と、第2の入出力手段としての入出力手段31
B 以下の説明では第2入出力手段31B と称する)を搭載
するボードB2B と、第2の入出力手段としての入出力手
段32B (以下の説明では第2入出力手段32B と称する)
を搭載するボードB3Bとからなる。制御演算記憶部1Bは
端子SEL0,SEL1,CKを経て出力する信号を有する点を除
き、図1に示した制御演算記憶部1Aと同一である。端子
SEL0と端子SEL1から出力される信号は、番地信号を制御
演算記憶部1Bの内部でデコードして生成された信号であ
り、第2入出力手段の内の一つを選択する信号である。
本実施例では、この選択信号を出力する端子が2個であ
るので、4個までの第2入出力手段を区別して選択する
ことができる。端子CKは第2入出力手段31B と32B など
の内部の回路を制御演算記憶部1Bの内部回路に同期して
動作させるためのパルス信号CKを出力する端子である。
With the configuration of the programmable controller PC10 described above, the programmable controller PC10
The communication between the control calculation storage unit 1A and each input / output unit is performed as follows. That is, the communication between the control operation means 1A and the first input / output means is carried out by parallel signals in address units passing through the address bus AB, the data bus DB and the control bus CB, and the control operation means 1A and the second input / output means. Communication with the output means is performed by a serial signal line composed of two signal lines SL1 and SL2. (Embodiment 2) FIG. 3 shows another embodiment of the present invention. In the figure, a PC 11 is a programmable controller, a board B1B on which a control operation storage unit 1B and a second input / output unit 21 (not shown) are mounted, and an input / output unit 31 as a second input / output unit.
B In the following description, a board B2B mounting a second input / output means 31B) and an input / output means 32B as a second input / output means (hereinafter referred to as a second input / output means 32B)
It consists of a board B3B and a. The control calculation storage unit 1B is the same as the control calculation storage unit 1A shown in FIG. 1 except that the control calculation storage unit 1B has signals output via the terminals SEL0, SEL1, and CK. Terminal
The signals output from SEL0 and the terminal SEL1 are signals generated by decoding the address signal inside the control operation storage unit 1B, and are signals for selecting one of the second input / output units.
In this embodiment, since there are two terminals that output this selection signal, it is possible to distinguish and select up to four second input / output means. The terminal CK is a terminal for outputting a pulse signal CK for operating the internal circuits such as the second input / output means 31B and 32B in synchronization with the internal circuit of the control arithmetic storage unit 1B.

【0020】図4の(a) に図3に示した第2入出力手段
31B のブロック図を示す。第2入出力手段31B は、直列
入力並列出力のシフトレジスタ32A とスリーステートバ
ッファ32B と制御回路32C とからなり、制御演算記憶部
1B(図2を参照)から入力データを外部に出力する回路
である。データの出力は次に説明するとおりに行われ
る。制御演算記憶部1Bは端子SEL0,SEL1 から選択信号SE
L0,SEL1 を出力し、クロック信号CKを出力するととも
に、クロック信号CKに同期させて1ビットづつ信号線SL
1 を経由して第2入出力手段31B に出力する。選択信号
SEL1,SEL2 が第2入出力手段31B の制御回路32C に入力
され、この信号が第2入出力手段31B を指定する番地を
表しているので、制御回路32C はスリーステートバッフ
ァ32B の端子OEへの信号を0にし、制御演算記憶部1Bか
ら送信されてくるクロック信号CKをシフトレジスタ32A
に出力する。シフトレジスタ32A は端子CKにクロック信
号CKを入力されるとこの信号に同期してシフトレジスタ
32A 内のデータを右に1ビットづつシフトさせながら、
端子DIN から信号線SL1 を経由して送信されてくるデー
タを1ビットづつ入力する。制御回路32C はクロック信
号CKのパルス数で決まるビット数からなる一つのデータ
の入力が完了すると、シフトレジスタ32B へのパルスの
送信を停止し、スリーステートバッファ32B の端子OEの
信号を1にする。スリーステートバッファ32B は端子OE
に入力される信号が0の間はハイ・インピーダンスの状
態になって外部にデータを出力しないが、端子OEに入力
される信号が1になるとシフトレジスタ32A から並列に
出力されているデータを外部に出力する。
Second input / output means shown in FIG. 3 in FIG. 4 (a)
The block diagram of 31B is shown. The second input / output unit 31B includes a serial input / parallel output shift register 32A, a three-state buffer 32B, and a control circuit 32C, and a control calculation storage unit.
It is a circuit that outputs input data from 1B (see FIG. 2) to the outside. Data output is performed as described below. The control calculation storage unit 1B receives the selection signal SE from the terminals SEL0 and SEL1.
L0 and SEL1 are output, clock signal CK is output, and 1-bit signal line SL is synchronized with clock signal CK.
Output to the second input / output unit 31B via 1. Selection signal
SEL1 and SEL2 are input to the control circuit 32C of the second input / output means 31B, and this signal represents the address designating the second input / output means 31B. Therefore, the control circuit 32C outputs to the terminal OE of the three-state buffer 32B. The signal is set to 0, and the clock signal CK transmitted from the control calculation storage unit 1B is set to the shift register 32A.
Output to. When the clock signal CK is input to the terminal CK, the shift register 32A synchronizes with this signal
While shifting the data in 32A right by 1 bit,
Input the data transmitted from terminal DIN via signal line SL1 bit by bit. When the control circuit 32C completes the input of one data consisting of the number of bits determined by the number of pulses of the clock signal CK, it stops transmitting the pulse to the shift register 32B and sets the signal of the terminal OE of the three-state buffer 32B to 1. . Three-state buffer 32B has pin OE
While the signal input to is in the high impedance state and does not output data to the outside, when the signal input to the terminal OE becomes 1, the data output in parallel from the shift register 32A is output to the outside. Output to.

【0021】図4の(b) に図3に示した第2入出力手段
32B のブロック図を示す。第2入出力手段32B は、並列
入力直列出力のシフトレジスタ32L とデータラッチ32M
と制御回路32N とからなり、外部から受信したデータを
制御演算記憶部1B(図3を参照)に出力する回路であ
る。データの入力は次に説明するとおりに行われる。制
御演算記憶部1Bは端子SEL0,SEL1 から選択信号SEL0,SEL
1 を出力する。選択信号SEL1,SEL2 が第2入出力手段32
B の制御回路32N に入力され、この信号が第2入出力手
段32B を指定する番地を表しているので、制御回路32N
はデータラッチ32M の端子ENに信号値1を出力する。デ
ータラッチ32M は端子ENに入力される信号値が1になる
と、外部から並列に入力されている信号PI0 〜PIN を入
力し記憶する。制御回路32N は続いて、制御演算記憶部
1Bが出力するパルス信号CKをシフトレジスタ32L の端子
CKに出力する。シフトレジスタ32L は端子CKにパルス信
号CKが入力されると、シフトレジスタ32L の内容を端子
DOUTに1ビットづつ左にシフトする。この結果、シフト
レジスタ32L の内容が直列信号線SL2 を経由して制御演
算記憶部1Bに送信される。データ送信の完了は、選択信
号が信号線SEL0,SEL1に入力されて以後のパルス信号CK
の数によって制御回路32N によって判定される。 (実施例3)図5に請求項3に記載の発明の一実施例を
示す。図において、PC12はプログラマブルコントローラ
であり、制御演算記憶部1Cを搭載するボード1Cと、第2
の入出力手段としての入出力手段31(以下の説明では第
2入出力手段31と称する)を搭載するボードB2C と、第
3の入出力手段としての入出力手段32C 以下の説明では
第3入出力手段32C と称する)を搭載するボードB3C と
からなる。
Second input / output means shown in FIG. 3 in FIG. 4 (b)
The block diagram of 32B is shown. The second input / output means 32B is a parallel input / serial output shift register 32L and a data latch 32M.
And a control circuit 32N, which outputs data received from the outside to the control calculation storage unit 1B (see FIG. 3). Data entry is performed as described below. The control calculation storage unit 1B selects signals SEL0 and SEL from terminals SEL0 and SEL1.
Outputs 1. The selection signals SEL1 and SEL2 are the second input / output means 32.
The signal is input to the control circuit 32N of B, and this signal represents the address designating the second input / output means 32B.
Outputs the signal value 1 to the terminal EN of the data latch 32M. When the signal value input to the terminal EN becomes 1, the data latch 32M inputs and stores the signals PI0 to PIN input in parallel from the outside. The control circuit 32N is followed by the control calculation storage unit.
The pulse signal CK output from 1B is the pin of the shift register 32L.
Output to CK. The shift register 32L outputs the contents of the shift register 32L to the pin when the pulse signal CK is input to the pin CK.
Shift left one bit to DOUT. As a result, the contents of the shift register 32L are transmitted to the control calculation storage section 1B via the serial signal line SL2. Data transmission is completed when the selection signal is input to the signal lines SEL0 and SEL1 and the subsequent pulse signal CK
Is determined by the control circuit 32N according to the number of (Embodiment 3) FIG. 5 shows an embodiment of the invention described in claim 3. In the figure, a PC 12 is a programmable controller, and a board 1C equipped with a control operation storage unit 1C and a second
Board B2C mounting the input / output means 31 as the input / output means (hereinafter referred to as the second input / output means 31) and the input / output means 32C as the third input / output means. Board B3C on which the output means 32C) is mounted.

【0022】制御演算記憶部1Cは、第2入出力手段31と
の交信を端子SND に接続する信号線SL1 と端子RCV に接
続する信号線SL2 とからなる直列信号線で行い、第3入
出力手段32C との交信を端子SNDHに接続する信号線SLH1
と端子RCVHに接続する信号線SLH2とからなる高速伝送用
直列信号線で行う。制御演算記憶部1Cと第2入出力手段
31との交信は、図1の(a) に示した制御演算記憶部1Aと
第2入出力手段31との交信と同一方法で同一送信速度で
行われる。高速伝送信号線SLH1とSLH2とに接続する回路
は、信号線SL1 と信号線SL2 とに接続する回路に比較し
て、高速のデジタル信号を扱うために回路を構成する素
子の動作の同期をとるためのクロック信号の周波数が高
められ、ノイズと信号との区別が失われない様にする対
策がなされており、制御演算記憶部1Cと第3入出力手段
32C との間の交信の方法は制御演算記憶部1Cと第2入出
力手段31との間の交信の方法と同様であるが、早い速度
で交信が行われる。
The control arithmetic storage unit 1C communicates with the second input / output means 31 by a serial signal line consisting of a signal line SL1 connected to the terminal SND and a signal line SL2 connected to the terminal RCV, and the third input / output unit Signal line SLH1 that connects communication with means 32C to terminal SNDH
And a serial signal line for high-speed transmission consisting of a signal line SLH2 connected to the terminal RCVH. Control calculation storage unit 1C and second input / output means
The communication with 31 is performed at the same transmission speed by the same method as the communication between the control calculation storage unit 1A and the second input / output means 31 shown in FIG. The circuit connected to the high-speed transmission signal lines SLH1 and SLH2 synchronizes the operation of the elements constituting the circuit for handling high-speed digital signals, as compared with the circuit connected to the signal lines SL1 and SL2. The frequency of the clock signal has been increased so that the distinction between noise and signal is not lost, and the control operation storage unit 1C and the third input / output unit are provided.
The method of communication with 32C is the same as the method of communication between the control calculation storage unit 1C and the second input / output means 31, but communication is performed at a high speed.

【0023】[0023]

【発明の効果】以上に説明したとおり、本発明は、制御
演算手段と記憶手段とからなる制御演算記憶部と、第1
の入出力手段の1個以上と、第2の入出力手段の1個以
上または、制御演算記憶部と第2入出力手段の1個以上
第2から構成されるプログラマブルコントローラにおい
て、第1入出力手段は制御演算記憶部から一つの時点で
一つの番地を並列に伝送するアドレス・バスを経て出力
される番地信号と、制御演算記憶部からコントロール・
バスを経て出力される制御信号とによって交信可能とな
り、制御演算記憶部との間で番地信号で指定される単位
のデータを一つの時点で並列に伝送するデータ・バスを
経て交信するものであり、第2入出力手段は制御演算記
憶部から2本の信号線からなる直列信号線を経由して出
力される番地信号と制御を表す符号とにによって交信可
能となり、制御演算記憶部との間で直列信号線を経由し
てデータを入出力するものであるので、制御演算記憶部
と第2入出力手段のみでプログラマブルコントローラを
構成する場合は、入出力手段と制御演算記憶部とを接続
する信号線は2本のみで済むから配線のための空間が大
幅お節約されて小型のプログラマブルコントローラが提
供される効果が生まれる。また、第1入出力手段は制御
演算記憶部の近傍に配置して画像処理の様な高速なデー
タの入出力に使用し、制御演算記憶部と2本の直列信号
線のみで接続される第2入出力手段は、第1入出力手段
の外側に配置して操作スイッチや電磁接触器などの低速
な入出力機器に使用すると、機能の低下をきたすことな
く、配線の為の空間が大幅に節約された小型のプログラ
マブルコントローラが提供される効果がある。
As described above, according to the present invention, there is provided a control calculation storage section comprising a control calculation means and a storage means, and a first control calculation storage section.
In the programmable controller comprising one or more of the input / output means and one or more of the second input / output means, or one or more of the control calculation storage section and the second input / output means, the first input / output The means is an address signal output from the control calculation storage unit via an address bus that transmits one address in parallel at one time, and a control signal from the control calculation storage unit.
Communication is made possible by the control signal output via the bus, and the data of the unit specified by the address signal is transmitted in parallel with the control calculation storage section at a time via a data bus. The second input / output unit can communicate with the control calculation storage unit by the address signal output from the control calculation storage unit via the serial signal line including the two signal lines and the code indicating the control. Since the data is input / output via the serial signal line, the input / output unit and the control calculation storage unit are connected when the programmable controller is composed of only the control calculation storage unit and the second input / output unit. Since only two signal lines are required, the space for wiring is greatly saved, and a small programmable controller can be provided. The first input / output unit is arranged near the control calculation storage unit and is used for high-speed data input / output such as image processing, and is connected to the control calculation storage unit only by two serial signal lines. When the 2 input / output means is arranged outside the first input / output means and used for low-speed input / output equipment such as operation switches and electromagnetic contactors, the wiring space is greatly reduced without degrading the function. The advantage is that a small programmable controller is saved.

【0024】また、本発明において、第2入出力手段と
の交信は、第2入出力手段を選択する、制御演算記憶部
から選択信号線を経て出力される選択信号と、ビット単
位に同期させてデータを移動させるための制御演算記憶
部から出力されるクロック信号とによって行うようにす
ると、簡単な構造の入出力手段で構成され、かつデータ
を伝送するための信号線が直列信号線の2本のみで構成
された小型のプログラマブルコントローラが提供される
効果がある。
Further, in the present invention, the communication with the second input / output means is synchronized with the selection signal which selects the second input / output means and which is output from the control operation storage section through the selection signal line in a bit unit. And a clock signal output from a control calculation storage unit for moving data, the input / output means having a simple structure and the signal line for transmitting data is a serial signal line. There is an effect that a small programmable controller composed of only books is provided.

【0025】さらにまた、高速伝送用直列信号線を経由
する、第2入出力手段と制御演算記憶部との間の信号の
伝送速度より早い伝送速度の直列信号により、制御演算
記憶部と交信する第3の入出力手段を備えると、高速の
データの入出力が必要とされる制御対象へのデータの入
出力には第3入出力手段を使用し、低速のデータ処理で
よい制御対象については第2入出力手段を使用すること
により、制御対象に適合した小型のプログラマブルコン
トローラが提供される効果がある。
Furthermore, a serial signal having a transmission speed higher than the transmission speed of a signal between the second input / output means and the control arithmetic storage unit via the high-speed transmission serial signal line is used to communicate with the control arithmetic storage unit. If the third input / output means is provided, the third input / output means is used for inputting / outputting data to / from a controlled object that requires high-speed data input / output. By using the second input / output means, there is an effect that a small-sized programmable controller suitable for the controlled object is provided.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明によるプログラマブルコントローラの一
実施例を示す図であって、(a)はプログラマブルコント
ローラの主要部を表すブロック図、(b) は制御演算記憶
部のブロック図、(c) は制御演算記憶部の直列入出力回
路のブロック図
1A and 1B are diagrams showing an embodiment of a programmable controller according to the present invention, in which FIG. 1A is a block diagram showing a main part of a programmable controller, FIG. 1B is a block diagram of a control operation storage unit, and FIG. Block diagram of serial input / output circuit of control calculation memory

【図2】図1の(b) に示した直列入出力回路の細部を示
す回路図
FIG. 2 is a circuit diagram showing details of the serial input / output circuit shown in FIG. 1 (b).

【図3】請求項2に記載の本発明によるプログラマブル
コントローラの一実施例のブロック図
FIG. 3 is a block diagram of an embodiment of a programmable controller according to the present invention as set forth in claim 2;

【図4】図3のブロック図に示した入出力手段のブロッ
ク図であって、(a) は出力用の第2入出力手段のブロッ
ク図、(b) は入力用の第2入出力手段のブロック図
4 is a block diagram of the input / output unit shown in the block diagram of FIG. 3, (a) is a block diagram of a second input / output unit for output, and (b) is a second input / output unit for input. Block diagram of

【図5】請求項3に記載の本発明によるプログラマブル
コントローラの一実施例のブロック図
FIG. 5 is a block diagram of an embodiment of a programmable controller according to the present invention as set forth in claim 3;

【図6】従来の制御演算記憶部と入出力手段とから構成
されたプログラマブルコントローラの一例を示した図で
あり、(a) はプログラマブルコントローラのブロック
図、(b) は(a) に示したプログラマブルコントローラの
構造の一つの例を表した図、(c) は(a) に示したプログ
ラマブルコントローラの構造の他の例を表した図
6A and 6B are diagrams showing an example of a programmable controller composed of a conventional control calculation storage unit and input / output means, where FIG. 6A is a block diagram of the programmable controller, and FIG. 6B is shown in FIG. Diagram showing one example of the structure of the programmable controller, (c) is a diagram showing another example of the structure of the programmable controller shown in (a)

【図7】図6に示したプログラマブルコントローラの構
成要素を示す図であって、(a)は図6の(a) に示した制
御演算記憶部のブロック図、(b) は図6の(a) に示した
入出力手段のブロック図
7A and 7B are diagrams showing constituent elements of the programmable controller shown in FIG. 6, in which FIG. 7A is a block diagram of the control operation storage unit shown in FIG. 6A, and FIG. Block diagram of input / output means shown in a)

【符号の説明】[Explanation of symbols]

1,1A 制御演記憶部 21 第1入出力手段 31,32 第2入出力手段 13 直列入出力回路 B1A,B2A,B3A ボード AB アドレス・バス DB データ・バス CB コントロール・バス SL1,SL2 直列信号線 1,1A Control memory 21 First I / O means 31,32 Second I / O means 13 Serial I / O circuit B1A, B2A, B3A Board AB Address bus DB Data bus CB Control bus SL1, SL2 Serial signal line

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】制御演算手段と記憶手段とからなる制御演
算記憶部と、第1の入出力手段の1個以上と、第2の入
出力手段の1個以上または、前記制御演算記憶部と前記
第2入出力手段の1個以上第2から構成されるプログラ
マブルコントローラにおいて、 前記第1入出力手段は前記制御演算記憶部から一つの時
点で一つの番地を並列に伝送するアドレス・バスを経て
出力される番地信号と、前記制御演算記憶部からコント
ロール・バスを経て出力される制御信号とによって交信
可能となり、前記制御演算記憶部との間で前記番地信号
で指定される単位のデータを一つの時点で並列に伝送す
るデータ・バスを経て交信するものであり、前記第2入
出力手段は前記制御演算記憶部から2本の信号線からな
る直列信号線を経由して出力される番地信号と制御を表
す符号とにによって交信可能となり、前記制御演算記憶
部との間で前記直列信号線を経由してデータを入出力す
るものであることを特徴とするプログラマブルコントロ
ーラ。
1. A control calculation storage unit comprising a control calculation unit and a storage unit, one or more first input / output units, and one or more second input / output units, or the control calculation storage unit. A programmable controller comprising one or more second of the second input / output means, wherein the first input / output means is provided from the control operation storage section via an address bus for transmitting one address in parallel at one time point. It becomes possible to communicate by the output address signal and the control signal output from the control calculation storage unit via the control bus, and the unit data designated by the address signal is exchanged with the control calculation storage unit. The second input / output means communicates via a data bus transmitted in parallel at one time point, and the second input / output means outputs an address signal output from the control operation storage section via a serial signal line composed of two signal lines. A programmable controller, which can communicate with a control signal and a code indicating control, and which inputs and outputs data to and from the control calculation storage unit via the serial signal line.
【請求項2】請求項1に記載のプログラマブルコントロ
ーラにおいて、第2入出力手段との交信は、前記第2入
出力手段を選択する、前記制御演算記憶部から選択信号
線を経て出力される選択信号と、ビット単位に同期させ
てデータを移動させるための前記制御演算記憶部から出
力されるクロック信号とによって行うことを特徴とする
プログラマブルコントローラ。
2. The programmable controller according to claim 1, wherein the communication with the second input / output means selects the second input / output means, and is selected from the control operation storage section via a selection signal line. And a clock signal output from the control operation storage unit for moving data in synchronization with each other in bit units.
【請求項3】請求項1に記載のプログラマブルコントロ
ーラにおいて、高速伝送用直列信号線を経由する、第2
入出力手段と制御演算記憶部との間の信号の伝送速度よ
り早い伝送速度の直列信号により、前記制御演算記憶部
と交信する第3の入出力手段を備えることを特徴とする
プログラマブルコントローラ。
3. The programmable controller according to claim 1, wherein the programmable controller is connected via a serial signal line for high speed transmission.
A programmable controller, comprising: a third input / output unit for communicating with the control calculation storage unit by a serial signal having a transmission speed higher than that of a signal between the input / output unit and the control calculation storage unit.
JP16908794A 1994-07-21 1994-07-21 Programmable controller Pending JPH0836406A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100438987B1 (en) * 2002-06-08 2004-07-03 엘지산전 주식회사 Parallel input/output apparatus for distributed control system

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