JPH0834764B2 - 妨害抑制装置及び方法 - Google Patents
妨害抑制装置及び方法Info
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- JPH0834764B2 JPH0834764B2 JP3044602A JP4460291A JPH0834764B2 JP H0834764 B2 JPH0834764 B2 JP H0834764B2 JP 3044602 A JP3044602 A JP 3044602A JP 4460291 A JP4460291 A JP 4460291A JP H0834764 B2 JPH0834764 B2 JP H0834764B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/30—Reducing interference caused by unbalanced currents in a normally balanced line
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Dc Digital Transmission (AREA)
- Electronic Switches (AREA)
- Noise Elimination (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、信号線上の妨害の抑制
に関する。
に関する。
【０００２】
【従来の技術】コンピュータの分野においては、異なる
機器ユニット間に信号を伝送しなければならない場合が
多い。普及している信号技術の１つは直流信号を使用す
るものである。この技術は２つの機器ユニット間の距離
が１０００ｍ程度までの範囲内にあり、ビットレートが
過度に高くない場合に広く用いられる。
機器ユニット間に信号を伝送しなければならない場合が
多い。普及している信号技術の１つは直流信号を使用す
るものである。この技術は２つの機器ユニット間の距離
が１０００ｍ程度までの範囲内にあり、ビットレートが
過度に高くない場合に広く用いられる。
【０００３】この技術は、（例えば並列８線の）単一チ
ャネルが間断なく動作していれば、殆ど妨害を受けるこ
とはない。しかしながら、チャネルが常に動作してはお
らず、受信端の回路がオンにされたままである場合には
問題が起り得る。妨害はチャネル上で発生し得るもので
あり、これは受信回路を誤トリガさせる程充分に大きい
ものであり得る。
ャネルが間断なく動作していれば、殆ど妨害を受けるこ
とはない。しかしながら、チャネルが常に動作してはお
らず、受信端の回路がオンにされたままである場合には
問題が起り得る。妨害はチャネル上で発生し得るもので
あり、これは受信回路を誤トリガさせる程充分に大きい
ものであり得る。
【０００４】これをさらに詳しく検討すれば、電信回路
は送信端のユニットが動作に入る時点を知る由もない
し、また受信回路を送信ユニットと共にオン／オフする
ことは実現できそうにもないことから、受信回路は常に
オンのままにされることが多い。一つの典型的な例は、
大きい建物内の別の場所に配置されているホストコンピ
ュータに結合されたマイクロコンピュータまたはワーク
ステーションである。ホストコンピュータはその受信回
路を常に動作させ続けなければならないのに対して、ホ
ストコンピュータに結合されている種々のユニットは予
測できない時点に電源がオン／オフされる。
は送信端のユニットが動作に入る時点を知る由もない
し、また受信回路を送信ユニットと共にオン／オフする
ことは実現できそうにもないことから、受信回路は常に
オンのままにされることが多い。一つの典型的な例は、
大きい建物内の別の場所に配置されているホストコンピ
ュータに結合されたマイクロコンピュータまたはワーク
ステーションである。ホストコンピュータはその受信回
路を常に動作させ続けなければならないのに対して、ホ
ストコンピュータに結合されている種々のユニットは予
測できない時点に電源がオン／オフされる。
【０００５】この信号技術は１０００ｍ程度までの距離
において効果的である。信号は、共通の戻り線即ち接地
線を参照した信号線によって伝送される。信号線は（ラ
イン）ドライバによって駆動され、典型的には電源を切
った時のドライバの出力インピーダンスは高い。従って
ドライバの電源が切られている時の信号線上の電圧は、
受信回路によって大きく支配されることになる。しか
し、２つの位置間の局部接地電圧の変動がドライバ端に
おいて戻り線に印加されるので、このような局部接地電
圧の変動が受信端で信号線と戻り線との間に現われるよ
うになる。
において効果的である。信号は、共通の戻り線即ち接地
線を参照した信号線によって伝送される。信号線は（ラ
イン）ドライバによって駆動され、典型的には電源を切
った時のドライバの出力インピーダンスは高い。従って
ドライバの電源が切られている時の信号線上の電圧は、
受信回路によって大きく支配されることになる。しか
し、２つの位置間の局部接地電圧の変動がドライバ端に
おいて戻り線に印加されるので、このような局部接地電
圧の変動が受信端で信号線と戻り線との間に現われるよ
うになる。
【０００６】また、２またはそれ以上のチャネル（同一
ユニット間または異なるユニット間）の線がかなりの距
離に亘って互に接近し合って起ることも生じやすい。こ
のような場合、異なるチャネルの線間にはかなりの容量
性結合が存在する。電源を切ったドライバの出力インピ
ーダンスは高いから、そのようなチャネルの線上にはか
なりの電圧が誘起され得る。この相互結合も、電源を切
ったチャネルの受信側に現われる。
ユニット間または異なるユニット間）の線がかなりの距
離に亘って互に接近し合って起ることも生じやすい。こ
のような場合、異なるチャネルの線間にはかなりの容量
性結合が存在する。電源を切ったドライバの出力インピ
ーダンスは高いから、そのようなチャネルの線上にはか
なりの電圧が誘起され得る。この相互結合も、電源を切
ったチャネルの受信側に現われる。
【０００７】この型の伝送方式のための種々の基準が認
められている。これは、特に受信側の感度を規定してい
る。この感度を維持するとドライバの、電源が切られた
チャネルの受信側が（上記原因の何れかによる）妨害に
よって容易に誤トリガされる恐れがある。明らかにこれ
は望ましいものではない。受信ユニットは、例えばシス
テムプロトコル違反を検出することによって誤トリガを
検出するように設計することは可能であるが、これはシ
ステム設計をより複雑にし、これらの誤信号を装置内へ
ログしようとするための付帯処理（オーバーヘッド）を
必要とするようになる。
められている。これは、特に受信側の感度を規定してい
る。この感度を維持するとドライバの、電源が切られた
チャネルの受信側が（上記原因の何れかによる）妨害に
よって容易に誤トリガされる恐れがある。明らかにこれ
は望ましいものではない。受信ユニットは、例えばシス
テムプロトコル違反を検出することによって誤トリガを
検出するように設計することは可能であるが、これはシ
ステム設計をより複雑にし、これらの誤信号を装置内へ
ログしようとするための付帯処理（オーバーヘッド）を
必要とするようになる。
【０００８】
【発明の概要】本発明の主目的は、１対の信号線を通し
て到達する信号を受信端において前処理してドライバの
電源が切られている時に現われる妨害を拒否する回路を
提供することである。本発明は装置と方法とを提供す
る。本発明の一面は、ラインドライバと、１対の信号線
によってそれに結合されているラインレシーバとを含む
システムにおいて信号線を介して到達する信号をレシー
バ端において処理する前処理回路を具備することを特徴
とし、この前処理回路は信号線間の電位を所定の限度間
で調整する調整手段と、信号線の状態の変化を補償する
ようにシステム感度を変更する手段と、ラインドライバ
の電源が切られている時の妨害を拒否する手段とを含ん
でいる。
て到達する信号を受信端において前処理してドライバの
電源が切られている時に現われる妨害を拒否する回路を
提供することである。本発明は装置と方法とを提供す
る。本発明の一面は、ラインドライバと、１対の信号線
によってそれに結合されているラインレシーバとを含む
システムにおいて信号線を介して到達する信号をレシー
バ端において処理する前処理回路を具備することを特徴
とし、この前処理回路は信号線間の電位を所定の限度間
で調整する調整手段と、信号線の状態の変化を補償する
ようにシステム感度を変更する手段と、ラインドライバ
の電源が切られている時の妨害を拒否する手段とを含ん
でいる。
【０００９】前処理回路の好ましい第１の実施例におい
ては、調整手段はバイアス手段と、バイアス制限手段と
を具備し、バイアス手段は雑音によってラインレシーバ
がトリガされないようにするためにラインレシーバに渡
される信号にバイアスを与えてラインレシーバ入力をト
リガ電圧レベルから遠去けて保持し、バイアス制限手段
はラインドライバからの真の信号に対する装置の感度が
所望のレベル以下に低下しないようにするためにライン
ドライバからの信号に応答して実効バイアスを制限もし
くは減少させる。
ては、調整手段はバイアス手段と、バイアス制限手段と
を具備し、バイアス手段は雑音によってラインレシーバ
がトリガされないようにするためにラインレシーバに渡
される信号にバイアスを与えてラインレシーバ入力をト
リガ電圧レベルから遠去けて保持し、バイアス制限手段
はラインドライバからの真の信号に対する装置の感度が
所望のレベル以下に低下しないようにするためにライン
ドライバからの信号に応答して実効バイアスを制限もし
くは減少させる。
【００１０】前処理回路の第２の実施例においては、２
つの信号線間に接続されている抵抗と、この抵抗を通る
電流を供給する手段を含む電流調整回路と、信号線の状
態に応答してこの抵抗の対応端を通る電流を調節する各
信号線毎の電流調節手段とを具備する。前処理回路の好
ましい実施例においては、レシーバに渡される信号にバ
イアスを印加する。このバイアスはレシーバ入力をトリ
ガ電圧レベルから遠去けて保持してレシーバが雑音によ
ってトリガされないようにするが、ドライバからの信号
に応答して実効バイアスは制限もしくは減少されてドラ
イバからの真の信号に対するシステムの感度が前記標準
によって要求されるレベル以下に低下しないようにする
効果を有している。
つの信号線間に接続されている抵抗と、この抵抗を通る
電流を供給する手段を含む電流調整回路と、信号線の状
態に応答してこの抵抗の対応端を通る電流を調節する各
信号線毎の電流調節手段とを具備する。前処理回路の好
ましい実施例においては、レシーバに渡される信号にバ
イアスを印加する。このバイアスはレシーバ入力をトリ
ガ電圧レベルから遠去けて保持してレシーバが雑音によ
ってトリガされないようにするが、ドライバからの信号
に応答して実効バイアスは制限もしくは減少されてドラ
イバからの真の信号に対するシステムの感度が前記標準
によって要求されるレベル以下に低下しないようにする
効果を有している。
【００１１】バイアス制限は、信号電流を検知し、それ
に従ってバイアスを調節することによって達成すること
ができる。変形として、信号電圧を検知し、それに依存
してバイアス電流を調節することによってバイアスを制
限してもよい。この電圧制御は、別の電圧検知手段によ
って雑音スパイクを検出し、激しい雑音が存在する場合
にはバイアスを増加させることによって補足することが
できる。バイアス電流調節は連続的に行ってもよいし、
段階的に行ってもよい。
に従ってバイアスを調節することによって達成すること
ができる。変形として、信号電圧を検知し、それに依存
してバイアス電流を調節することによってバイアスを制
限してもよい。この電圧制御は、別の電圧検知手段によ
って雑音スパイクを検出し、激しい雑音が存在する場合
にはバイアスを増加させることによって補足することが
できる。バイアス電流調節は連続的に行ってもよいし、
段階的に行ってもよい。
【００１２】本発明の主な特色には以下のものが含まれ
る。電流調整回路が電流を一方の信号線に供給する手段
と、他方の信号線から釣り合う電流を引き出す手段とを
含み、抵抗が２つの信号線間に接続されていて上記電流
がこの抵抗を流れ、そして各信号線毎に、電流調節手段
が信号線の状態に応答して抵抗を通る電流を調節する。
る。電流調整回路が電流を一方の信号線に供給する手段
と、他方の信号線から釣り合う電流を引き出す手段とを
含み、抵抗が２つの信号線間に接続されていて上記電流
がこの抵抗を流れ、そして各信号線毎に、電流調節手段
が信号線の状態に応答して抵抗を通る電流を調節する。
【００１３】電流調整回路はカレントミラー回路によっ
て制御することができる。電流調整回路は定電流を発生
する手段を具え、また電流調節手段は抵抗を通る電流の
一部を抵抗外へ分流させる手段を各線毎に具えることが
できる。変形として、電流調整回路を制御するカレント
ミラー回路が、電流調節手段を形成する論理回路によっ
て制御される切替え可能な抵抗を含むことができる。
て制御することができる。電流調整回路は定電流を発生
する手段を具え、また電流調節手段は抵抗を通る電流の
一部を抵抗外へ分流させる手段を各線毎に具えることが
できる。変形として、電流調整回路を制御するカレント
ミラー回路が、電流調節手段を形成する論理回路によっ
て制御される切替え可能な抵抗を含むことができる。
【００１４】本発明は、ラインドライバと、１対の信号
線によって結合されているラインレシーバとを具えたシ
ステムにおいて信号線上の妨害を抑制する方法をも提供
し、本方法は信号線間の電位を所定の限度間に調整する
段階と、信号線の状態の変化を補償するようにシステム
感度を変更する段階と、ラインドライバの電源が切られ
ている時の妨害を拒否する段階とによって、１対の信号
線を介して到達する信号線をレシーバ端において前処理
することを特徴としている。
線によって結合されているラインレシーバとを具えたシ
ステムにおいて信号線上の妨害を抑制する方法をも提供
し、本方法は信号線間の電位を所定の限度間に調整する
段階と、信号線の状態の変化を補償するようにシステム
感度を変更する段階と、ラインドライバの電源が切られ
ている時の妨害を拒否する段階とによって、１対の信号
線を介して到達する信号線をレシーバ端において前処理
することを特徴としている。
【００１５】以下に添付図面を参照して幾つかの実施例
を説明する。
を説明する。
【００１６】
【実施例】図１はドライバ１２とレシーバ１３とを接続
している典型的な信号線１０、及び共通線即ち戻り線１
１を示す。レシーバ１３は平衡差動増幅器及びトリガ回
路であって、線１０と１１との間の電圧差に応答する。
ドライバ１２の電源が切られると、線１０への出力イン
ピーダンスは高くなる。もし別のチャネルの信号線１４
がかなりの距離に亘って信号線１０と併走していれば、
線１０と１４との間にはかなりの容量性結合１５が存在
する。従って線１４上の信号が線１０上へ相互結合され
る。線１０は、戻り線１１に対する容量１６、電源が切
られたドライバ１２の（高）出力抵抗、及びレシーバ１
３の入力抵抗を介して接地にも結合されている。相互結
合妨害の振幅は、これらによる電圧分割によって決定さ
れる。
している典型的な信号線１０、及び共通線即ち戻り線１
１を示す。レシーバ１３は平衡差動増幅器及びトリガ回
路であって、線１０と１１との間の電圧差に応答する。
ドライバ１２の電源が切られると、線１０への出力イン
ピーダンスは高くなる。もし別のチャネルの信号線１４
がかなりの距離に亘って信号線１０と併走していれば、
線１０と１４との間にはかなりの容量性結合１５が存在
する。従って線１４上の信号が線１０上へ相互結合され
る。線１０は、戻り線１１に対する容量１６、電源が切
られたドライバ１２の（高）出力抵抗、及びレシーバ１
３の入力抵抗を介して接地にも結合されている。相互結
合妨害の振幅は、これらによる電圧分割によって決定さ
れる。
【００１７】レシーバ１３が信号線１０に対して呈する
入力インピーダンスは、電源が切られたドライバ１２の
出力抵抗よりも遥かに小さい。従って線１０上の電圧
は、実質的にレシーバ１３の局部的接地電圧である（こ
こでは相互結合妨害を無視する）。しかし戻り線１１は
ドライバ１２において接地されているから、その電圧は
ドライバ１２の局部的接地電圧である（レシーバ１３が
線１１に対して呈する入力インピーダンスは、ドライバ
１２の極めて低い接地抵抗に対しては高い）。ドライバ
１２の局部的接地とレシーバ１３の局部的接地とが、電
圧源１７で示してあるように数ボルトも異なる可能性は
大きい。このため、かなりの（そして多分変動する）電
圧がレシーバ１３において線１０と１１との間に現われ
ることになる。
入力インピーダンスは、電源が切られたドライバ１２の
出力抵抗よりも遥かに小さい。従って線１０上の電圧
は、実質的にレシーバ１３の局部的接地電圧である（こ
こでは相互結合妨害を無視する）。しかし戻り線１１は
ドライバ１２において接地されているから、その電圧は
ドライバ１２の局部的接地電圧である（レシーバ１３が
線１１に対して呈する入力インピーダンスは、ドライバ
１２の極めて低い接地抵抗に対しては高い）。ドライバ
１２の局部的接地とレシーバ１３の局部的接地とが、電
圧源１７で示してあるように数ボルトも異なる可能性は
大きい。このため、かなりの（そして多分変動する）電
圧がレシーバ１３において線１０と１１との間に現われ
ることになる。
【００１８】従って、これらの両妨害源がレシーバ１３
を誤トリガさせ得る。本発明においては、レシーバ１３
の直前の線１０及び１１に前処理回路１８が接続され
る。この前処理回路１８の機能は、ドライバ１２の電源
が切られている期間中線１０と１１との間の妨害信号の
レベルをレシーバ１３がトリガされるレベル以下に制限
することである。（勿論、回路１８は電源が投入された
ドライバからの信号を妨害してはならない。）回路１８
は線１０及び１１に接続されるのではあるが、回路１８
とレシーバ１３とは直接結合されているものと考えてよ
い。
を誤トリガさせ得る。本発明においては、レシーバ１３
の直前の線１０及び１１に前処理回路１８が接続され
る。この前処理回路１８の機能は、ドライバ１２の電源
が切られている期間中線１０と１１との間の妨害信号の
レベルをレシーバ１３がトリガされるレベル以下に制限
することである。（勿論、回路１８は電源が投入された
ドライバからの信号を妨害してはならない。）回路１８
は線１０及び１１に接続されるのではあるが、回路１８
とレシーバ１３とは直接結合されているものと考えてよ
い。
【００１９】図２は前処理回路の１例の回路図である。
線１０及び１１はドライバ１２から図２の左側に到来
し、右側へ抜けてレシーバ１３へ向う。これらの線の状
態が検知され、前処理回路はこれらの状態を調節して妨
害信号をそれらがレシーバ１３をトリガできないレベル
まで低下させる。この前処理回路は、電流参照発生枝路
Ｑ２−Ｑ８−Ｒ８−Ｑ１０−Ｑ１４と、線１０と１１と
の間の電圧を調整する調整枝路Ｑ１−Ｑ３−Ｑ６−Ｒ３
−Ｑ１１−Ｑ１２と、２つの電流分流枝路Ｑ５−Ｑ９及
びＱ７−Ｑ１３とからなるものと考えることができる。
極く僅かな例外を除けばこの回路が上下対称であり、従
って例えばトランジスタＱ１とＱ１２は型は逆（ＰＮＰ
とＮＰＮ）であるが整合させてあることは明白であろ
う。
線１０及び１１はドライバ１２から図２の左側に到来
し、右側へ抜けてレシーバ１３へ向う。これらの線の状
態が検知され、前処理回路はこれらの状態を調節して妨
害信号をそれらがレシーバ１３をトリガできないレベル
まで低下させる。この前処理回路は、電流参照発生枝路
Ｑ２−Ｑ８−Ｒ８−Ｑ１０−Ｑ１４と、線１０と１１と
の間の電圧を調整する調整枝路Ｑ１−Ｑ３−Ｑ６−Ｒ３
−Ｑ１１−Ｑ１２と、２つの電流分流枝路Ｑ５−Ｑ９及
びＱ７−Ｑ１３とからなるものと考えることができる。
極く僅かな例外を除けばこの回路が上下対称であり、従
って例えばトランジスタＱ１とＱ１２は型は逆（ＰＮＰ
とＮＰＮ）であるが整合させてあることは明白であろ
う。
【００２０】先ず電流参照発生枝路から説明する。Ｖ
REF と０とにまたがる参照電圧がＮＰＮトランジスタＱ
８とＰＮＰトランジスタＱ１０のベースに印加され、こ
れらのトランジスタのエミッタは図示のように1.８ｋΩ
の抵抗Ｒ８を通して互に接続されている。これによって
１５０μA の一定の参照電流が得られ、この電流はＱ８
及びＱ１０に直列に接続されている別の２つのトランジ
スタＱ２及びＱ１４にも流れる。
REF と０とにまたがる参照電圧がＮＰＮトランジスタＱ
８とＰＮＰトランジスタＱ１０のベースに印加され、こ
れらのトランジスタのエミッタは図示のように1.８ｋΩ
の抵抗Ｒ８を通して互に接続されている。これによって
１５０μA の一定の参照電流が得られ、この電流はＱ８
及びＱ１０に直列に接続されている別の２つのトランジ
スタＱ２及びＱ１４にも流れる。
【００２１】参照電圧ＶREF 及び０は、幾つかの線（特
にそれらが単一のチップ上に実現されている場合には）
に共通であることが好ましく、このようにすれば単一の
信号ＶREF をトリミングするだけで全てのレシーバの電
流を調節し互に追従させることができる。この１５０μ
A の電流は増幅された形で調整枝路内に鏡映される。Ｐ
ＮＰトランジスタＱ１及びＮＰＮトランジスタＱ１２
は、Ｑ２及びＱ１４の面積の４倍の面積を有している。
従って電流参照発生枝路の電流は６００μA の電流とし
て調整枝路に鏡映される。この電流が５ｋΩの抵抗Ｒ３
を通って流れるため、抵抗Ｒ３にまたがって３Ｖの電圧
が発生する。図示のように、線１０及び１１はそれぞれ
５００Ωの抵抗Ｒ１及びＲ２を介して抵抗Ｒ８の両端に
接続されている。
にそれらが単一のチップ上に実現されている場合には）
に共通であることが好ましく、このようにすれば単一の
信号ＶREF をトリミングするだけで全てのレシーバの電
流を調節し互に追従させることができる。この１５０μ
A の電流は増幅された形で調整枝路内に鏡映される。Ｐ
ＮＰトランジスタＱ１及びＮＰＮトランジスタＱ１２
は、Ｑ２及びＱ１４の面積の４倍の面積を有している。
従って電流参照発生枝路の電流は６００μA の電流とし
て調整枝路に鏡映される。この電流が５ｋΩの抵抗Ｒ３
を通って流れるため、抵抗Ｒ３にまたがって３Ｖの電圧
が発生する。図示のように、線１０及び１１はそれぞれ
５００Ωの抵抗Ｒ１及びＲ２を介して抵抗Ｒ８の両端に
接続されている。
【００２２】トランジスタＱ１とＱ３とはカスコード接
続されていて、Ｑ３を見た時により高いインピーダンス
を呈するようにしてある。ＮＰＮトランジスタＱ１２の
入力インピーダンスはＰＮＰトランジスタＱ３の入力イ
ンピーダンスよりも高いから、カスコード接続によって
Ｑ３とＱ１２との整合が改善される。（もしＮＰＮトラ
ンジスタとＰＮＰトランジスタとが精密に整合している
ような正しいバイポーラ技術で回路が実現されるなら
ば、Ｑ３は不要であろう。）抵抗Ｒ１００、Ｒ１０１、
Ｒ２００及びＲ２０１はカレントミラーの実効インピー
ダンスを増加させている。
続されていて、Ｑ３を見た時により高いインピーダンス
を呈するようにしてある。ＮＰＮトランジスタＱ１２の
入力インピーダンスはＰＮＰトランジスタＱ３の入力イ
ンピーダンスよりも高いから、カスコード接続によって
Ｑ３とＱ１２との整合が改善される。（もしＮＰＮトラ
ンジスタとＰＮＰトランジスタとが精密に整合している
ような正しいバイポーラ技術で回路が実現されるなら
ば、Ｑ３は不要であろう。）抵抗Ｒ１００、Ｒ１０１、
Ｒ２００及びＲ２０１はカレントミラーの実効インピー
ダンスを増加させている。
【００２３】調整枝路内の電流は安定に保たれるから抵
抗Ｒ３にまたがる電圧差も安定に保たれるが、抵抗Ｒ３
の両端の電圧は比較的自由に上下動することができる。
従って線１０と１１との間の電圧はレシーバの入力を一
定に保持する値に安定して保たれ、それによって誤トリ
ガが回避される。（レシーバの出力を変化させる入力差
電圧は通常は０Ｖに近い。）もし隣接する線からの相互
結合雑音によって線１１上の電圧が変化すれば、線１０
上の電圧も実質的に等量だけ変化する（線１０はそのド
ライバ端に高いインピーダンスを有している）。この前
処理回路は、線１０と接地との間の合計インピーダンス
をやや低下させる負性インピーダンスとして働らく。
抗Ｒ３にまたがる電圧差も安定に保たれるが、抵抗Ｒ３
の両端の電圧は比較的自由に上下動することができる。
従って線１０と１１との間の電圧はレシーバの入力を一
定に保持する値に安定して保たれ、それによって誤トリ
ガが回避される。（レシーバの出力を変化させる入力差
電圧は通常は０Ｖに近い。）もし隣接する線からの相互
結合雑音によって線１１上の電圧が変化すれば、線１０
上の電圧も実質的に等量だけ変化する（線１０はそのド
ライバ端に高いインピーダンスを有している）。この前
処理回路は、線１０と接地との間の合計インピーダンス
をやや低下させる負性インピーダンスとして働らく。
【００２４】以上に説明した動作は、電流分流枝路が変
化をもたらす。２つのトランジスタＱ６及びＱ７は調整
枝路の上側部分において抵抗Ｒ３を通る電流の一部を抵
抗外へ分流させるのを制御し、２つのトランジスタＱ９
及びＱ１１は下側部分における同様機能を遂行する。調
整枝路内のトランジスタＱ６及びＱ１１の寸法はＱ２及
びＱ１４の面積の６倍であり、Ｑ７及びＱ９の寸法はＱ
２及びＱ１４の面積の２倍である。従って、Ｑ６とＱ７
及びＱ１１とＱ９との間の寸法比は３：１である。抵抗
Ｒ４にまたがる電圧が０である時にはトランジスタＱ１
からの電流は３：１の比でトランジスタＱ６とＱ７に分
流し、従ってＱ６には４５０μA の電流が流れるので抵
抗Ｒ３にまたがって2.２５Ｖの電圧が発生することにな
る。
化をもたらす。２つのトランジスタＱ６及びＱ７は調整
枝路の上側部分において抵抗Ｒ３を通る電流の一部を抵
抗外へ分流させるのを制御し、２つのトランジスタＱ９
及びＱ１１は下側部分における同様機能を遂行する。調
整枝路内のトランジスタＱ６及びＱ１１の寸法はＱ２及
びＱ１４の面積の６倍であり、Ｑ７及びＱ９の寸法はＱ
２及びＱ１４の面積の２倍である。従って、Ｑ６とＱ７
及びＱ１１とＱ９との間の寸法比は３：１である。抵抗
Ｒ４にまたがる電圧が０である時にはトランジスタＱ１
からの電流は３：１の比でトランジスタＱ６とＱ７に分
流し、従ってＱ６には４５０μA の電流が流れるので抵
抗Ｒ３にまたがって2.２５Ｖの電圧が発生することにな
る。
【００２５】ドライバ１２に電源が入り、線（線１０及
び１１）に負荷が印加されると、２つの５００Ωの抵抗
Ｒ１及びＲ２にまたがって電圧が発生する。電流分流枝
路Ｑ７−Ｑ１３について言えば、線１０上の電圧はトラ
ンジスタＱ７及びトランジスタＱ６のベースに印加され
るが、トランジスタＱ６のベースに印加される電圧はト
ランジスタＱ７のベースに印加される電圧とは抵抗Ｒ１
にまたがる電圧降下分だけ異なる。つまり線１０に印加
された負荷はＱ７のベース電圧をＱ６のベース電圧に対
して増加させるので、Ｑ１からＱ６とＱ７へ分流する電
流の比は３：１から変化するようになる。
び１１）に負荷が印加されると、２つの５００Ωの抵抗
Ｒ１及びＲ２にまたがって電圧が発生する。電流分流枝
路Ｑ７−Ｑ１３について言えば、線１０上の電圧はトラ
ンジスタＱ７及びトランジスタＱ６のベースに印加され
るが、トランジスタＱ６のベースに印加される電圧はト
ランジスタＱ７のベースに印加される電圧とは抵抗Ｒ１
にまたがる電圧降下分だけ異なる。つまり線１０に印加
された負荷はＱ７のベース電圧をＱ６のベース電圧に対
して増加させるので、Ｑ１からＱ６とＱ７へ分流する電
流の比は３：１から変化するようになる。
【００２６】この電流の分流は近似的に次のように与え
られる。 Ie(Ｑ６）及び Ie(Ｑ７）をそれぞれＱ６及び
Ｑ７の実際のエミッタ電流とし、 Is(Ｑ６）及び Is(Ｑ
７）をそれぞれＱ６及びＱ７の逆方向飽和電流とすれ
ば、 Ie(Q6)／Ie(Q7)＝Is(Q6)／Is(Q7)・exp(ΔV/Vt) 但し、ΔＶはＱ６とＱ７のベース間の電圧差であり、Ｖ
ｔは定数（３００°K の温度においてｋｔ／ｑ＝２６m
V）である。上式の項 Is(Ｑ６）／Is（Ｑ７）はＱ６と
Ｑ７の面積比に等しく、定数（３）である。電圧差ΔＶ
はほぼ Iline・Ｒ１である。ここで Ilineは線１０に流
入する電流であり、Ｒ１＝５００Ωである。（Ｑ７から
のベース電流も線電流に寄与するが、Ｑ７の利得が高い
限り無視してよい。） 以上のように、もし線１０が純粋に浮いていれば電流分
流比は３：１であって、線１０上の電圧は約2.２５Ｖで
ある。もし信号が線１０に印加されて線１０上の電圧を
上昇させれば分流比も上昇し、Ｑ６を流れる電流はＱ１
を流れる全電流に向って増加する。一方、もし線１０上
の電圧が低下すれば分流比も低下してＱ６を流れる電流
は０に向って低下し、回路のバイアス効果は入力信号
（線１０と１１との間）が０Ｖ附近のスイッチングレベ
ルに接近するにつれて低下する。
られる。 Ie(Ｑ６）及び Ie(Ｑ７）をそれぞれＱ６及び
Ｑ７の実際のエミッタ電流とし、 Is(Ｑ６）及び Is(Ｑ
７）をそれぞれＱ６及びＱ７の逆方向飽和電流とすれ
ば、 Ie(Q6)／Ie(Q7)＝Is(Q6)／Is(Q7)・exp(ΔV/Vt) 但し、ΔＶはＱ６とＱ７のベース間の電圧差であり、Ｖ
ｔは定数（３００°K の温度においてｋｔ／ｑ＝２６m
V）である。上式の項 Is(Ｑ６）／Is（Ｑ７）はＱ６と
Ｑ７の面積比に等しく、定数（３）である。電圧差ΔＶ
はほぼ Iline・Ｒ１である。ここで Ilineは線１０に流
入する電流であり、Ｒ１＝５００Ωである。（Ｑ７から
のベース電流も線電流に寄与するが、Ｑ７の利得が高い
限り無視してよい。） 以上のように、もし線１０が純粋に浮いていれば電流分
流比は３：１であって、線１０上の電圧は約2.２５Ｖで
ある。もし信号が線１０に印加されて線１０上の電圧を
上昇させれば分流比も上昇し、Ｑ６を流れる電流はＱ１
を流れる全電流に向って増加する。一方、もし線１０上
の電圧が低下すれば分流比も低下してＱ６を流れる電流
は０に向って低下し、回路のバイアス効果は入力信号
（線１０と１１との間）が０Ｖ附近のスイッチングレベ
ルに接近するにつれて低下する。
【００２７】５ｋΩの抵抗Ｒ４及びＲ７は、入力電圧
（線１０及び１１の何れか、または両方上の）が負電源
線より負になると流れる逆方向ベース・サブストレート
電流（寄生ダイオード電流）を制限するように働らく。
必要な保護回路の正確な形は実現される回路の特定の形
状によって異なり、また若干の回路（例えば、トランジ
スタ間を誘電体で分離させた回路、または離散回路成分
を使用した回路）では特別な保護は必要あるまい。従っ
てＲ４及びＲ７を通って流れるベース電流はＱ６及びＱ
７のエミッタ・ベース電圧に影響を与える。ΔＶをより
正確に表す式は ΔＶ＝Ic(Q6)・R1＋Ib(Q6)・R7−Ib(Q7)・R1 である。
（線１０及び１１の何れか、または両方上の）が負電源
線より負になると流れる逆方向ベース・サブストレート
電流（寄生ダイオード電流）を制限するように働らく。
必要な保護回路の正確な形は実現される回路の特定の形
状によって異なり、また若干の回路（例えば、トランジ
スタ間を誘電体で分離させた回路、または離散回路成分
を使用した回路）では特別な保護は必要あるまい。従っ
てＲ４及びＲ７を通って流れるベース電流はＱ６及びＱ
７のエミッタ・ベース電圧に影響を与える。ΔＶをより
正確に表す式は ΔＶ＝Ic(Q6)・R1＋Ib(Q6)・R7−Ib(Q7)・R1 である。
【００２８】“早期電圧効果”、特にＰＮＰトランジス
タの該効果の故に電流制限トランジスタＱ７のコレクタ
に能動負荷Ｑ１３を設けてある。これはＱ７のコレクタ
・エミッタ電圧を約３Ｖ以内でＱ６のコレクタ・エミッ
タ電圧に追従せしめるので、回路の電圧性能を改善す
る。このため入力電圧変化等に基づくコレクタ・エミッ
タ電圧差に対する電流制限回路の依存度が低下し、回路
はＱ７の早期電圧効果にそれ程感応しなくなる。
タの該効果の故に電流制限トランジスタＱ７のコレクタ
に能動負荷Ｑ１３を設けてある。これはＱ７のコレクタ
・エミッタ電圧を約３Ｖ以内でＱ６のコレクタ・エミッ
タ電圧に追従せしめるので、回路の電圧性能を改善す
る。このため入力電圧変化等に基づくコレクタ・エミッ
タ電圧差に対する電流制限回路の依存度が低下し、回路
はＱ７の早期電圧効果にそれ程感応しなくなる。
【００２９】前述したように回路は対称であり、線１１
上の電圧変化に応答してＱ９とＱ１１との間で電流を分
流させる対応調節がなされる。２つのダイオードＤ１及
びＤ２は、線１１上の電圧が負電源線よりも負になった
時にＱ９及びＱ１１における逆方向ベース・エミッタ電
圧降伏を阻止するために含まれている。図３Ａ及び図３
Ｂは前処理回路の第２の例である。図２の回路との主な
相違点は、電流分流枝路を使用する代りにカレントミラ
ーによって供給される電流を線１０と１１との間の入力
信号電圧に依存して変化させることである。また、この
依存性をスイッチさせているのである（図２の電流分流
回路のように電流を連続的に変化させるのではない）。
上の電圧変化に応答してＱ９とＱ１１との間で電流を分
流させる対応調節がなされる。２つのダイオードＤ１及
びＤ２は、線１１上の電圧が負電源線よりも負になった
時にＱ９及びＱ１１における逆方向ベース・エミッタ電
圧降伏を阻止するために含まれている。図３Ａ及び図３
Ｂは前処理回路の第２の例である。図２の回路との主な
相違点は、電流分流枝路を使用する代りにカレントミラ
ーによって供給される電流を線１０と１１との間の入力
信号電圧に依存して変化させることである。また、この
依存性をスイッチさせているのである（図２の電流分流
回路のように電流を連続的に変化させるのではない）。
【００３０】図３Ａには電流調整枝路ＱＡ１−ＲＡ１−
ＱＡ２と、電流参照枝路ＱＡ３−ブロック２０−ＱＡ４
とが示されている。電流調整枝路のトランジスタＱＡ１
は図２のトランジスタＱ１に対応し、抵抗ＲＡ１は抵抗
Ｒ３に対応し、トランジスタＱＡ２はトランジスタＱ１
２に対する。また電流参照枝路のトランジスタＱＡ３は
トランジスタＱ２に対応し、ブロック２０は参照電流源
Ｑ８−Ｒ８−Ｑ１０に対応し、トランジスタＱＡ４はト
ランジスタＱ１４に対応する。
ＱＡ２と、電流参照枝路ＱＡ３−ブロック２０−ＱＡ４
とが示されている。電流調整枝路のトランジスタＱＡ１
は図２のトランジスタＱ１に対応し、抵抗ＲＡ１は抵抗
Ｒ３に対応し、トランジスタＱＡ２はトランジスタＱ１
２に対する。また電流参照枝路のトランジスタＱＡ３は
トランジスタＱ２に対応し、ブロック２０は参照電流源
Ｑ８−Ｒ８−Ｑ１０に対応し、トランジスタＱＡ４はト
ランジスタＱ１４に対応する。
【００３１】図３Ｂに参照電流源を示す。図２の１つの
枝路Ｑ８−Ｒ８−Ｑ１０の代りに、この回路は３つの並
列枝路ＱＡ６−ＲＡ２−ＱＡ５、ＱＡ７−ＲＡ３−ＱＡ
８、及びＱＡ９−ＲＡ４−ＱＡ１０を含む。勿論、第１
の枝路は常にオンであり、第２及び第３の枝路は、ブロ
ック２０が発生する参照電流が異なる３つの値に切り替
わるようにスイッチされる（後述するように、枝路ＱＡ
７−ＲＡ３−ＱＡ８は枝路ＱＡ９−ＲＡ４−ＱＡ１０が
オンになるとオンせしめられる）。枝路ＱＡ７−ＲＡ３
−ＱＡ８はトランジスタＱＡ８が制御トランジスタＱＡ
１１によってオン／オフされることによってオン／オフ
され、枝路ＱＡ９−ＲＡ４−ＱＡ１０も同様にＱＡ１０
が制御トランジスタＱＡ１２によってオン／オフされる
ことによって制御される。
枝路Ｑ８−Ｒ８−Ｑ１０の代りに、この回路は３つの並
列枝路ＱＡ６−ＲＡ２−ＱＡ５、ＱＡ７−ＲＡ３−ＱＡ
８、及びＱＡ９−ＲＡ４−ＱＡ１０を含む。勿論、第１
の枝路は常にオンであり、第２及び第３の枝路は、ブロ
ック２０が発生する参照電流が異なる３つの値に切り替
わるようにスイッチされる（後述するように、枝路ＱＡ
７−ＲＡ３−ＱＡ８は枝路ＱＡ９−ＲＡ４−ＱＡ１０が
オンになるとオンせしめられる）。枝路ＱＡ７−ＲＡ３
−ＱＡ８はトランジスタＱＡ８が制御トランジスタＱＡ
１１によってオン／オフされることによってオン／オフ
され、枝路ＱＡ９−ＲＡ４−ＱＡ１０も同様にＱＡ１０
が制御トランジスタＱＡ１２によってオン／オフされる
ことによって制御される。
【００３２】図３Ａのブロック２０への制御信号は、制
御ブロック２１を介して線１０及び１１上の入力信号か
ら入手する。制御ブロック２１はコンパレータブロック
２２と、それから信号を供給される論理ブロック２３と
からなる。枝路ＱＡ７−ＲＡ３−ＱＡ８は、線１０と１
１との間に信号が現われた時にブロック２０が発生する
電流が減少するようにこれらの線間の電圧に依存して制
御される。枝路ＱＡ９−ＲＡ４−ＱＡ１０は高雑音パル
スレベルの検出に依存して制御される。
御ブロック２１を介して線１０及び１１上の入力信号か
ら入手する。制御ブロック２１はコンパレータブロック
２２と、それから信号を供給される論理ブロック２３と
からなる。枝路ＱＡ７−ＲＡ３−ＱＡ８は、線１０と１
１との間に信号が現われた時にブロック２０が発生する
電流が減少するようにこれらの線間の電圧に依存して制
御される。枝路ＱＡ９−ＲＡ４−ＱＡ１０は高雑音パル
スレベルの検出に依存して制御される。
【００３３】先ず枝路ＱＡ７−ＲＡ３−ＱＡ８を説明す
る。この枝路は、約２００mVの電圧で動作するブロック
２２内の電流制御コンパレータによって直接制御され
る。線１０と１１との間の電圧がこのレベルより上であ
る限り枝路ＱＡ７−ＲＡ３−ＱＡ８はオンである。ドラ
イバ１２の電源が切られて静止状態にある場合には、図
３の回路はＱＡ５−ＲＡ２−ＱＡ６及びＱＡ７−ＲＡ３
−ＱＡ８の両枝路共オン（枝路ＱＡ９−ＲＡ４−ＱＡ１
０はオフ）であって、線１０と１１との間の電圧を約1.
８Ｖにバイアスする。線１０と１１との間の雑音が充分
に低く、線間電圧を２００mV以下にすることがない限り
この状態が維持される。
る。この枝路は、約２００mVの電圧で動作するブロック
２２内の電流制御コンパレータによって直接制御され
る。線１０と１１との間の電圧がこのレベルより上であ
る限り枝路ＱＡ７−ＲＡ３−ＱＡ８はオンである。ドラ
イバ１２の電源が切られて静止状態にある場合には、図
３の回路はＱＡ５−ＲＡ２−ＱＡ６及びＱＡ７−ＲＡ３
−ＱＡ８の両枝路共オン（枝路ＱＡ９−ＲＡ４−ＱＡ１
０はオフ）であって、線１０と１１との間の電圧を約1.
８Ｖにバイアスする。線１０と１１との間の雑音が充分
に低く、線間電圧を２００mV以下にすることがない限り
この状態が維持される。
【００３４】もし線１０と１１との間の信号が電圧を２
００mV以下にすれば、電流制御コンパレータの出力が変
化して枝路ＱＡ７−ＲＡ３−ＱＡ８をオフにする。この
ため電流バイアスが減少してレシーバの感度が効果的に
増大する。電流枝路ＱＡ９−ＲＡ４−ＱＡ１０は雑音制
御枝路であり、別の２つのコンパレータ、即ち雑音が始
ったことを検出する雑音発生コンパレータと、雑音が終
ったことを検出する雑音消滅コンパレータとによって
（論理ブロック２３内のそれぞれのタイマ及びラッチン
グ回路を通して）制御される。
００mV以下にすれば、電流制御コンパレータの出力が変
化して枝路ＱＡ７−ＲＡ３−ＱＡ８をオフにする。この
ため電流バイアスが減少してレシーバの感度が効果的に
増大する。電流枝路ＱＡ９−ＲＡ４−ＱＡ１０は雑音制
御枝路であり、別の２つのコンパレータ、即ち雑音が始
ったことを検出する雑音発生コンパレータと、雑音が終
ったことを検出する雑音消滅コンパレータとによって
（論理ブロック２３内のそれぞれのタイマ及びラッチン
グ回路を通して）制御される。
【００３５】雑音発生コンパレータの動作レベルは０Ｖ
である。論理ブロック２３内の関連タイマは０Ｖ以下の
電圧が５msより短かかったか否かを検出する。もし５ms
より短かければ、この信号はデータ信号ではなく雑音で
あると見做される。（相互結合に基づく雑音スパイク
は、それらが容量性結合によるため一般に短かく、また
減衰時間も一般に短かい）。これが電流枝路ＱＡ９−Ｒ
Ａ４−ＱＡ１０をオンにさせる。ブロック２０からの電
流が増加するため、線１０と１１との間のバイアス電圧
は約3.７Ｖに増加する。
である。論理ブロック２３内の関連タイマは０Ｖ以下の
電圧が５msより短かかったか否かを検出する。もし５ms
より短かければ、この信号はデータ信号ではなく雑音で
あると見做される。（相互結合に基づく雑音スパイク
は、それらが容量性結合によるため一般に短かく、また
減衰時間も一般に短かい）。これが電流枝路ＱＡ９−Ｒ
Ａ４−ＱＡ１０をオンにさせる。ブロック２０からの電
流が増加するため、線１０と１１との間のバイアス電圧
は約3.７Ｖに増加する。
【００３６】雑音消滅コンパレータの動作レベルは３Ｖ
である。雑音が検出されれば線１０と１１との間のバイ
アス電圧は上記のように約3.７Ｖにされる。線にかなり
の雑音が残っている限りバイアス電圧はこの高めのレベ
ルに保たれるが、雑音が消滅すればバイアス電圧は1.８
Ｖの通常レベル戻される。即ち雑音消滅コンパレータは
線１０と１１との間の電圧が3.７Ｖのバイアスレベルか
ら３Ｖ以下に低下する（つまり雑音が0.７Ｖより大き
い）のを検出する。付属するタイマは線間電圧が２００
msの間３Ｖ以上のレベルに保たれていたか否かを検出す
る。もし２００ms以上に亘って３Ｖ以上であったならば
0.７Ｖ以上の雑音がこの期間中に存在しなかったことに
なり、高雑音状態が終ったものと見做して低雑音発生コ
ンパレータ及びタイマによってセットされていたラッチ
をクリアし、枝路ＱＡ９−ＲＡ４−ＱＡ１０をオフにす
る。
である。雑音が検出されれば線１０と１１との間のバイ
アス電圧は上記のように約3.７Ｖにされる。線にかなり
の雑音が残っている限りバイアス電圧はこの高めのレベ
ルに保たれるが、雑音が消滅すればバイアス電圧は1.８
Ｖの通常レベル戻される。即ち雑音消滅コンパレータは
線１０と１１との間の電圧が3.７Ｖのバイアスレベルか
ら３Ｖ以下に低下する（つまり雑音が0.７Ｖより大き
い）のを検出する。付属するタイマは線間電圧が２００
msの間３Ｖ以上のレベルに保たれていたか否かを検出す
る。もし２００ms以上に亘って３Ｖ以上であったならば
0.７Ｖ以上の雑音がこの期間中に存在しなかったことに
なり、高雑音状態が終ったものと見做して低雑音発生コ
ンパレータ及びタイマによってセットされていたラッチ
をクリアし、枝路ＱＡ９−ＲＡ４−ＱＡ１０をオフにす
る。
【００３７】論理ブロック２３は連動回路をも含み、こ
の連動回路は電流枝路ＱＡ９−ＲＡ４−ＱＡ１０がオン
になれば電流枝路ＱＡ７−ＲＡ３−ＱＡ８もオンにさせ
る。図４は前処理回路の第３の例である。この回路は図
２の回路とほぼ同じ原理で動作するが、勿論若干の相違
がある。図４には若干異なる２つのバージョンが同じ図
面内に示されている。即ち、一方のバージョンではＱＢ
１２及びＱＢ１４のコレクタが電源線に接続されており
（破線で示す）、他方のバージョンではこれらのコレク
タが線１０及び１１に接続されている（実線で示す）。
の連動回路は電流枝路ＱＡ９−ＲＡ４−ＱＡ１０がオン
になれば電流枝路ＱＡ７−ＲＡ３−ＱＡ８もオンにさせ
る。図４は前処理回路の第３の例である。この回路は図
２の回路とほぼ同じ原理で動作するが、勿論若干の相違
がある。図４には若干異なる２つのバージョンが同じ図
面内に示されている。即ち、一方のバージョンではＱＢ
１２及びＱＢ１４のコレクタが電源線に接続されており
（破線で示す）、他方のバージョンではこれらのコレク
タが線１０及び１１に接続されている（実線で示す）。
【００３８】図２の回路と同様に、トランジスタＱＢ９
及びＱＢ１０、及び抵抗ＲＢ８が参照電流（２００μA
）を設定する。この電流はＱＢ４をも流れ、ＱＢ３内
へ鏡映される。鏡映された２００μA の電流はＱＢ１３
とＱＢ１４とへ分流する。もしＲＢ５に電流が流れてい
なければＱＢ１３のベース電圧とＱＢ１４のベース電圧
は等しく、２００μA はこれら２つのトランジスタに等
量に分流する。ＱＢ１３を通る電流はＱＢ６をも流れ、
ＱＢ５に鏡映される。ＱＢ５の寸法はＱＢ６の４倍に選
択してあるので、ＱＢ５内に鏡映される電流はＱＢ６内
の電流の４倍である。
及びＱＢ１０、及び抵抗ＲＢ８が参照電流（２００μA
）を設定する。この電流はＱＢ４をも流れ、ＱＢ３内
へ鏡映される。鏡映された２００μA の電流はＱＢ１３
とＱＢ１４とへ分流する。もしＲＢ５に電流が流れてい
なければＱＢ１３のベース電圧とＱＢ１４のベース電圧
は等しく、２００μA はこれら２つのトランジスタに等
量に分流する。ＱＢ１３を通る電流はＱＢ６をも流れ、
ＱＢ５に鏡映される。ＱＢ５の寸法はＱＢ６の４倍に選
択してあるので、ＱＢ５内に鏡映される電流はＱＢ６内
の電流の４倍である。
【００３９】先ずＱＢ１２及びＱＢ１４のコレクタが電
源線に接続されている場合（破線）を考えよう。ＱＢ１
４を流れる電流は直接電源線へ流れるので何等有用な働
きをしない。しかしＱＢ１３を通る電流はＱＢ６を流
れ、ＱＢ５内に鏡映され、（ＱＢ５はＱＢ６の４倍の面
積を有するように設計されているため）ＱＢ５内に４０
０μA の電流を流させる。これらの電流は図２の回路の
Ｑ１−Ｑ３及びＱ１１−Ｑ１２内の電流に対応する。
源線に接続されている場合（破線）を考えよう。ＱＢ１
４を流れる電流は直接電源線へ流れるので何等有用な働
きをしない。しかしＱＢ１３を通る電流はＱＢ６を流
れ、ＱＢ５内に鏡映され、（ＱＢ５はＱＢ６の４倍の面
積を有するように設計されているため）ＱＢ５内に４０
０μA の電流を流させる。これらの電流は図２の回路の
Ｑ１−Ｑ３及びＱ１１−Ｑ１２内の電流に対応する。
【００４０】例えば線１１上の電圧が変化すればＲＢ５
に電流が流れる。従ってＱＢ１３のベース電圧とＱＢ１
４のベース電圧が異なるようになり、これら２つのトラ
ンジスタに分流する２００μA の電流の分割比が変化す
る。例えば、線１１が正となって電流が回路内へ流入す
るのであればＱＢ１３のベースはＱＢ１４のベースより
も正となる。従ってＱＢ１３の電流が減少し、ＱＢ１４
の電流が増加する。これによりＱＢ６内の電流が、従っ
てＱＢ５内の電流が減少する。
に電流が流れる。従ってＱＢ１３のベース電圧とＱＢ１
４のベース電圧が異なるようになり、これら２つのトラ
ンジスタに分流する２００μA の電流の分割比が変化す
る。例えば、線１１が正となって電流が回路内へ流入す
るのであればＱＢ１３のベースはＱＢ１４のベースより
も正となる。従ってＱＢ１３の電流が減少し、ＱＢ１４
の電流が増加する。これによりＱＢ６内の電流が、従っ
てＱＢ５内の電流が減少する。
【００４１】線１０上の電圧が変化しても対応効果が現
われるが、回路が上下に対称であるため符号は反転した
ものとなる。この回路は利得（入力電圧の変化に応答す
るＱＢ１電流の変化）が低いという欠点がある。これは
図４に実線で示すように、ＱＢ１２及びＱＢ１４のコレ
クタをそれぞれ線１０及び１１に接続し、これらのトラ
ンジスタを流れる電流が（電源線へ無益に流されるので
はなく）入力抵抗ＲＢ１及びＲＢ５に供給されるように
することによって緩和させることができる。
われるが、回路が上下に対称であるため符号は反転した
ものとなる。この回路は利得（入力電圧の変化に応答す
るＱＢ１電流の変化）が低いという欠点がある。これは
図４に実線で示すように、ＱＢ１２及びＱＢ１４のコレ
クタをそれぞれ線１０及び１１に接続し、これらのトラ
ンジスタを流れる電流が（電源線へ無益に流されるので
はなく）入力抵抗ＲＢ１及びＲＢ５に供給されるように
することによって緩和させることができる。
【００４２】このバージョンの解析は困難である。しか
し、ＲＢ５を電流が流れるとＱＢ１３を流れる電流が減
少し、ＱＢ１４を流れる電流が増加することは明白であ
る。ＱＢ１４を流れる電流はＲＢ５に流れるからＱＢ１
４の電流をさらに増加させることになる。これは正のフ
ィードバックであり、回路の利得を増加させるが、回路
がラッチする危険がある。
し、ＲＢ５を電流が流れるとＱＢ１３を流れる電流が減
少し、ＱＢ１４を流れる電流が増加することは明白であ
る。ＱＢ１４を流れる電流はＲＢ５に流れるからＱＢ１
４の電流をさらに増加させることになる。これは正のフ
ィードバックであり、回路の利得を増加させるが、回路
がラッチする危険がある。
【００４３】以上の本発明の実施例は例示に過ぎず、当
業者ならば本発明の範囲から逸脱することなく例示した
回路に多くの変更及び変化を施すことが可能であろう。
従って本発明はこれらの変更及び変化をも包含するもの
である。
業者ならば本発明の範囲から逸脱することなく例示した
回路に多くの変更及び変化を施すことが可能であろう。
従って本発明はこれらの変更及び変化をも包含するもの
である。
【図１】 ドライバ及びレシーバのブロック線図、
【図２】 電流制御型前処理回路の回路図、
【図３】 Ａ及びＢは電圧制御型前処理回路の一部をブ
ロックで示す回路図、及び
ロックで示す回路図、及び
【図４】 別の２つの電流制御型前処理回路の回路図。
１０ 信号線、 １１ 共通（戻り）線、 １２ ドライバ、 １３ レシーバ、 １４ 他チャネルの信号線、 １５ 容量性結合、 １６ 容量、 １７ 電圧源、 １８ 前処理回路、 ２０ 参照電流源ブロック（図３Ｂ）、 ２１ 制御ブロック、 ２２ コンパレータブロック、 ２３ 論理ブロック。
Claims (16)
- 【請求項１】 ラインドライバ（１２）と、１対の信号
線（１０、１１）によってそれに結合されているライン
レシーバ（１３）とを含む装置において、これらの信号
線を通して到達する信号をラインレシーバ端において処
理するために信号線間の電位を所定の限度間で調整する
手段と、 信号線の状態の変化を補償するように装置感度を変更す
る手段と、 ラインドライバの電源が切られている時の妨害を拒否す
る手段とを含む前処理回路（１８）を具備することを特
徴とする装置。 - 【請求項２】 前処理回路の調整手段がバイアス手段
（Ｑ１・Ｑ３、Ｑ１２）と、バイアス制限手段（Ｑ６・
Ｑ７・Ｑ９・Ｑ１１）とを具備し、前記バイアス手段は
雑音によってラインレシーバがトリガされないようにす
るためにラインレシーバに渡される信号にバイアスを与
えてラインレシーバ入力をトリガ電圧レベルから遠去け
て保持し、前記バイアス制限手段はラインドライバから
の真の信号に対する装置の感度が所望のレベル以下に低
下しないようにするためにラインドライバからの信号に
応答して実効バイアスを制限もしくは減少せしめる請求
項１に記載の装置。 - 【請求項３】 前処理回路のバイアス制限手段が、信号
電流を検知しそれに従ってバイアス電流を調節する手段
（図２）を具備する請求項２に記載の装置。 - 【請求項４】 前処理回路のバイアス制限手段が、信号
電圧を検知しそれに従ってバイアス電流を調節する手段
（図３Ａ、３Ｂ）を具備する請求項２に記載の装置。 - 【請求項５】 前処理回路が、雑音スパイクを検出し激
しい雑音が存在する場合にはバイアスを増加させる別の
電圧検知手段（図３Ａの２１）をも具備する請求項４に
記載の装置。 - 【請求項６】 バイアス電流を連続的に調節する（図
２、４）請求項３乃至５の何れかに記載の装置。 - 【請求項７】 バイアス電流を段階的に調節する（図３
Ｂ）請求項３乃至５の何れかに記載の装置。 - 【請求項８】 前処理回路が、１対の信号線間に接続さ
れている抵抗（Ｒ３）と、この抵抗を通る電流を供給す
る手段を含む電流調整回路（Ｑ１・Ｑ３、Ｑ１２）と、
信号線の状態に応答してこの抵抗の対応端を通る電流を
調節する各信号線毎の電流調節手段（Ｑ６・Ｑ７、Ｑ９
・Ｑ１１）とを具備する先行請求項の何れかに記載の装
置。 - 【請求項９】 前処理回路の電流調整回路が、カレント
ミラー回路（Ｑ２、Ｑ１４）によって制御される請求項
８に記載の装置。 - 【請求項１０】 前処理回路の電流調整回路が、定電流
を発生する手段（Ｑ８・Ｒ８・Ｑ１０）を含む請求項８
及び９の何れかに記載の装置。 - 【請求項１１】 前処理回路の電流調節手段が、電流を
抵抗（Ｒ３）外へ分流させる手段（Ｑ７、Ｑ９）を各線
毎に具備する請求項８乃至１０の何れかに記載の装置。 - 【請求項１２】 前処理回路の電流を抵抗外へ分流させ
る手段が、カレントミラー回路（ＱＢ２・ＱＢ１１、Ｑ
Ｂ６・ＱＢ１３）をも具備する請求項８乃至１１の何れ
かに記載の装置。 - 【請求項１３】 前処理回路の電流調整回路を制御する
カレントミラー回路が、電流調節手段を形成している論
理回路（２３）によって制御される切り換え可能な抵抗
（ＲＡ２、ＲＡ３、ＲＡ４）を含む請求項８乃至１２の
何れかに記載の装置。 - 【請求項１４】 ラインドライバと、１対の信号線によ
ってそれに結合されているラインレシーバとを具備する
装置においてこれらの信号線への妨害を抑制する方法で
あって、これらの信号線を通して到達する信号をライン
レシーバ端において前処理するために信号線間の電位を
所定の範囲内にあるように調整する段階と、 信号線の状態の変化を補償するように装置感度を変更す
る段階と、 ラインドライバの電源が切られている時の妨害を拒否す
る段階とを具備することを特徴とする方法。 - 【請求項１５】 電位の調整を、信号線に電圧バイアス
を印加することによって達成する請求項１４に記載の方
法。 - 【請求項１６】 電位の調整を、信号線を流れる電流の
調整によって達成する請求項１４に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB90060880 | 1990-03-17 | ||
| GB909006088A GB9006088D0 (en) | 1990-03-17 | 1990-03-17 | Interference suppression |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250277A JPH05250277A (ja) | 1993-09-28 |
| JPH0834764B2 true JPH0834764B2 (ja) | 1996-03-29 |
Family
ID=10672825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3044602A Expired - Lifetime JPH0834764B2 (ja) | 1990-03-17 | 1991-03-11 | 妨害抑制装置及び方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5321724A (ja) |
| EP (1) | EP0448881B1 (ja) |
| JP (1) | JPH0834764B2 (ja) |
| AU (1) | AU636712B2 (ja) |
| CA (1) | CA2036865A1 (ja) |
| DE (1) | DE69028622T2 (ja) |
| GB (1) | GB9006088D0 (ja) |
| IE (1) | IE910883A1 (ja) |
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| US5684831A (en) * | 1995-03-17 | 1997-11-04 | Delco Electronics Corp. | Data bus with noise immunity |
| US5546016A (en) * | 1995-07-03 | 1996-08-13 | Intel Corporation | MOS termination for low power signaling |
| EP0836286B1 (de) * | 1996-10-02 | 2003-02-19 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Gewinnung einer Versorgungsspannung aus einer Busleitung |
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| DE19803757C2 (de) | 1998-01-30 | 1999-11-25 | Siemens Ag | Bustreiber |
| JP2004140565A (ja) * | 2002-10-17 | 2004-05-13 | Matsushita Electric Ind Co Ltd | 平衡伝送装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CH567350A5 (en) * | 1974-08-20 | 1975-09-30 | Contraves Ag | Signalling transfer cct for teleprinter - has limiter to allow only signalling currents above given value to reach receiver |
| IT1026581B (it) * | 1974-11-27 | 1978-10-20 | Philips Spa | Ricevitore per sistema di trasmissione di segnali ad impulsi binari comprendente un circuito per la correzione automatica dei disturbi nellivello di corrente continua |
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| US4573168A (en) * | 1984-08-31 | 1986-02-25 | Sperry Corporation | Balanced bidirectional or party line transceiver accommodating common-mode offset voltage |
| JPH0624327B2 (ja) * | 1985-05-24 | 1994-03-30 | 日本電気株式会社 | 端末装置 |
| JPH07105819B2 (ja) * | 1987-07-08 | 1995-11-13 | ファナック株式会社 | デジタル差動信号伝送装置 |
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| DE3744130C2 (de) * | 1987-12-24 | 1996-04-11 | Licentia Gmbh | Schaltungsanordnung zur Reduktion von Längsspannungen auf Zweidrahtleitungen |
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| US4943739A (en) * | 1988-12-19 | 1990-07-24 | Slaughter Grimes G | Non-reflecting transmission line termination |
| GB8912461D0 (en) * | 1989-05-31 | 1989-07-19 | Lucas Ind Plc | Line driver |
| US4994690A (en) * | 1990-01-29 | 1991-02-19 | Motorola, Inc. | Split level bus |
-
1990
- 1990-03-17 GB GB909006088A patent/GB9006088D0/en active Pending
- 1990-12-24 DE DE69028622T patent/DE69028622T2/de not_active Expired - Lifetime
- 1990-12-24 EP EP90314263A patent/EP0448881B1/en not_active Expired - Lifetime
-
1991
- 1991-02-20 AU AU71237/91A patent/AU636712B2/en not_active Ceased
- 1991-02-21 CA CA002036865A patent/CA2036865A1/en not_active Abandoned
- 1991-03-11 JP JP3044602A patent/JPH0834764B2/ja not_active Expired - Lifetime
- 1991-03-15 IE IE088391A patent/IE910883A1/en unknown
-
1992
- 1992-10-23 US US07/965,525 patent/US5321724A/en not_active Expired - Lifetime
Also Published As
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|---|---|
| GB9006088D0 (en) | 1990-05-16 |
| DE69028622T2 (de) | 1997-04-03 |
| DE69028622D1 (de) | 1996-10-24 |
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| JPH05250277A (ja) | 1993-09-28 |
| EP0448881A2 (en) | 1991-10-02 |
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