JPH0834511B2 - 二重化電子交換装置 - Google Patents
二重化電子交換装置Info
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- JPH0834511B2 JPH0834511B2 JP2067320A JP6732090A JPH0834511B2 JP H0834511 B2 JPH0834511 B2 JP H0834511B2 JP 2067320 A JP2067320 A JP 2067320A JP 6732090 A JP6732090 A JP 6732090A JP H0834511 B2 JPH0834511 B2 JP H0834511B2
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Description
【発明の詳細な説明】 〔概要〕 電話およびデータ通信の結合化を目指すISDN（Integr
ated Services Digital Natwork）およびパケット交換
技術におけるデータリング制御に係る二重化電子交換装
置に関し、 再開発生の原因を容易に分析でき保守の効率化が図れ
る二重化電子交換装置を提出することを目的とし、 ハード障害要因をセーブし、前記リセット手段が動作
しても該ハード障害要因が初期化されない第１の記憶手
段と、ファームウエア再開要因および詳細情報をセーブ
し、前記リセット手段が動作する前にセーブされたファ
ームウエア障害要因および詳細情報を前記第１の記憶手
段へ複写する第２の記憶手段とを有するように構成す
る。
ated Services Digital Natwork）およびパケット交換
技術におけるデータリング制御に係る二重化電子交換装
置に関し、 再開発生の原因を容易に分析でき保守の効率化が図れ
る二重化電子交換装置を提出することを目的とし、 ハード障害要因をセーブし、前記リセット手段が動作
しても該ハード障害要因が初期化されない第１の記憶手
段と、ファームウエア再開要因および詳細情報をセーブ
し、前記リセット手段が動作する前にセーブされたファ
ームウエア障害要因および詳細情報を前記第１の記憶手
段へ複写する第２の記憶手段とを有するように構成す
る。
本発明は電話およびデータ通信の結合化を目指すISDN
（Integrated Services Digital Natwork）およびパケ
ット交換技術におけるデータリング制御に係る二重化電
子交換装置に関する。
（Integrated Services Digital Natwork）およびパケ
ット交換技術におけるデータリング制御に係る二重化電
子交換装置に関する。
近年ISDNの結合に伴い、従来の音声等の接続に代表さ
れる回線交換技術から誤り再生機能を持つパケット交換
技術へ比重が移りつつあり、本発明は後者のパケット交
換技術に関するものであり、年々増加の一途をたどるパ
ケット交換プログラムのデバックおよび障害発生時の保
守の効率化に関する。
れる回線交換技術から誤り再生機能を持つパケット交換
技術へ比重が移りつつあり、本発明は後者のパケット交
換技術に関するものであり、年々増加の一途をたどるパ
ケット交換プログラムのデバックおよび障害発生時の保
守の効率化に関する。
電子交換装置の信頼性を向上させるために、装置自体
の回路設計に注意を払うほかに各構成装置をどのように
組み合せて運転させるか、どのように補って動作させた
らより効果的に装置全体として信頼性を高めることがで
きるかに考慮が払われる。このために、予備装置を置
き、故障したら直ちに切り替えて正常動作を続行させる
二重化を図っている。全てを二重化するのは不経済であ
るが電子交換装置の重要な部分は完全な二重化が図られ
ている。第10図は従来の電子交換装置のDLC制御装置（D
LCC）の二重化を示す。電子交換装置全体構成の説明は
実施例の項で詳細になされるので、ここでは省略する。
本図においてデイジタル加入者シエルフ11（Digitul Su
bscriber Line Circuit Shelf:DLCSH）は呼処理をして
いるアクト（ACT）系、待機中であるスタンバイ系（SB
Y）のDLC制御装置16,26（Digital Subscriber Line Cir
cuit Controller:DLCC）を含む。DLCC♯0 16とDLCC♯1
26とが二重化をなす。第11図は従来の電子交換装置のDL
C制御装置の切り替えを示す図である。本図において、
アクト系のDLCC♯０は呼処理中であり、スタンバイ系の
DLCC♯１が待機中であって、システムをダウンさせるよ
うな例えばウオッチドックエラー等の障害が発生する
と、これを検知して直ちにリセットルーチンが動作し、
作業を中断し、DLCC♯１がアクト系になり、作業を再開
する。第10図に示すようにスタンバイ系になったDLCC♯
０にリセットがかかる前の短時間にエミュレータを接続
し、システム障害がおきた時点までのダンプデータでシ
ュミレートしどの辺に障害があるか調べる。かくしてか
かるシステムデバックにより障害を除去してスタンバイ
系に組み込み二重化による信頼性の向上を図っていた。
の回路設計に注意を払うほかに各構成装置をどのように
組み合せて運転させるか、どのように補って動作させた
らより効果的に装置全体として信頼性を高めることがで
きるかに考慮が払われる。このために、予備装置を置
き、故障したら直ちに切り替えて正常動作を続行させる
二重化を図っている。全てを二重化するのは不経済であ
るが電子交換装置の重要な部分は完全な二重化が図られ
ている。第10図は従来の電子交換装置のDLC制御装置（D
LCC）の二重化を示す。電子交換装置全体構成の説明は
実施例の項で詳細になされるので、ここでは省略する。
本図においてデイジタル加入者シエルフ11（Digitul Su
bscriber Line Circuit Shelf:DLCSH）は呼処理をして
いるアクト（ACT）系、待機中であるスタンバイ系（SB
Y）のDLC制御装置16,26（Digital Subscriber Line Cir
cuit Controller:DLCC）を含む。DLCC♯0 16とDLCC♯1
26とが二重化をなす。第11図は従来の電子交換装置のDL
C制御装置の切り替えを示す図である。本図において、
アクト系のDLCC♯０は呼処理中であり、スタンバイ系の
DLCC♯１が待機中であって、システムをダウンさせるよ
うな例えばウオッチドックエラー等の障害が発生する
と、これを検知して直ちにリセットルーチンが動作し、
作業を中断し、DLCC♯１がアクト系になり、作業を再開
する。第10図に示すようにスタンバイ系になったDLCC♯
０にリセットがかかる前の短時間にエミュレータを接続
し、システム障害がおきた時点までのダンプデータでシ
ュミレートしどの辺に障害があるか調べる。かくしてか
かるシステムデバックにより障害を除去してスタンバイ
系に組み込み二重化による信頼性の向上を図っていた。
しかしながら従来のシステムデバックでは、障害発生
はレジスタに記憶されるがリセット（RESET）ルーチン
の動作により、その記憶内容が初期化されてしまう。障
害発生がリセット直前に接続されたエミレータによるシ
ュミレーションにより早期に発見されれば特に問題はな
いが、DLLCの処理するプログラムが複雑化になると、障
害がどこで発生したかを絞り込むのにオペレータの熟練
と感にたよっており長期を要するという問題があった。
かかる場合にはそのDLLCはスタンバイ系としての機能を
発揮できず、二重化という役割を果たせず他の機器で充
当することとするとそのための在庫を確保しなければな
らず経済コスト上不利になる。
はレジスタに記憶されるがリセット（RESET）ルーチン
の動作により、その記憶内容が初期化されてしまう。障
害発生がリセット直前に接続されたエミレータによるシ
ュミレーションにより早期に発見されれば特に問題はな
いが、DLLCの処理するプログラムが複雑化になると、障
害がどこで発生したかを絞り込むのにオペレータの熟練
と感にたよっており長期を要するという問題があった。
かかる場合にはそのDLLCはスタンバイ系としての機能を
発揮できず、二重化という役割を果たせず他の機器で充
当することとするとそのための在庫を確保しなければな
らず経済コスト上不利になる。
したがって本発明は上記問題点に鑑みて、障害発生を
容易に分析でき再開処理時の再開要因（障害原因等を抽
出）を確実に把握し保守の効率化が図れる二重化電子交
換装置を提供することを目的とする。
容易に分析でき再開処理時の再開要因（障害原因等を抽
出）を確実に把握し保守の効率化が図れる二重化電子交
換装置を提供することを目的とする。
第１図は本発明の原理構成を示す図である。本発明は
前記問題点を解決するために、二重化電子交換装置にお
いて、第１の記憶手段１と第２の記憶手段２とを備え
る。第１の記憶手段１はハード障害要因（D1）をセーブ
し、アクト系からスタンバイ系に切り替わる前に動作す
るリセット手段３が動作にも該要因（D1）は初期化され
ない。第２の記憶手段２は再開処理時に分析するファー
ムウエア再開要因（D2）および詳細情報（D3）をセーブ
し、前記リセット手段３で初期化される前にセーブされ
た要因（D2）および詳細情報（D3）が前記第１の記憶手
段（１）へ複写される。
前記問題点を解決するために、二重化電子交換装置にお
いて、第１の記憶手段１と第２の記憶手段２とを備え
る。第１の記憶手段１はハード障害要因（D1）をセーブ
し、アクト系からスタンバイ系に切り替わる前に動作す
るリセット手段３が動作にも該要因（D1）は初期化され
ない。第２の記憶手段２は再開処理時に分析するファー
ムウエア再開要因（D2）および詳細情報（D3）をセーブ
し、前記リセット手段３で初期化される前にセーブされ
た要因（D2）および詳細情報（D3）が前記第１の記憶手
段（１）へ複写される。
第１図において、本発明の二重化電子交換装置によれ
ば第１の記憶手段１にセーブされたハード障害要因（D
1）は、従来のようにリセット手段３によって初期化さ
れることはなく、元のスタンバイ系から切り替えられた
アクト系はこのハード障害要因（D1）を吸い上げて、上
位装置に報告可能になり、よってシステムデバックが容
易になり、保守の効率化が図れる。さらにファームウエ
ア再開処理時に対してもユーザの選択によりハード障害
と同様に扱うことができる。すなわちリセット手段３が
動作する前に第２の記憶手段２にセーブされたファーム
ウエア再開要因（D2）および詳細記憶（D3）は第１の記
憶手段１へ複写されるので、切り替え後にスタンバイ系
になった元のアクト系の上位装置への吸い上げが容易に
なされる。
ば第１の記憶手段１にセーブされたハード障害要因（D
1）は、従来のようにリセット手段３によって初期化さ
れることはなく、元のスタンバイ系から切り替えられた
アクト系はこのハード障害要因（D1）を吸い上げて、上
位装置に報告可能になり、よってシステムデバックが容
易になり、保守の効率化が図れる。さらにファームウエ
ア再開処理時に対してもユーザの選択によりハード障害
と同様に扱うことができる。すなわちリセット手段３が
動作する前に第２の記憶手段２にセーブされたファーム
ウエア再開要因（D2）および詳細記憶（D3）は第１の記
憶手段１へ複写されるので、切り替え後にスタンバイ系
になった元のアクト系の上位装置への吸い上げが容易に
なされる。
以下、本発明の実施例について図面を参照して説明す
る。第２図は本発明の実施例に係る二重化電子交換装置
を示す図である。本図の構成を説明する。本図は、デイ
ジタル加入者線シエルフ（Digital Subscriber Line Ci
rcuit Shelf:DLCSH）11,21が接続され、通信情報をISDN
（Integrated Services Digital Natwork）によって送
受信する交換ネットワーク13とを含む。各デイジタル加
入者線シエルフ11,21はそれぞれ加入者線12,22と、各該
加入者線12,22に接続されるデイジタル加入者回路（Dig
ital Subscriber Line Circuit:DLC）14,24と各該デイ
ジタル加入者回路14,24および前記交換ネットワーク13
と接続する多重分割装置（Line ConcentratorTime Swit
ch:LTSW）15,25と、各前記デイジタル加入者回路14,24
および各前記多重分離装置15,25と接続するDLC制御装置
16,26（Digital Subscriber Line Circuit Controller:
DLCC）とを含む。尚、各デイジタル加入者線シエルフ1
1,21内の加入者制御装置16,26、多重分離装置15,25は、
それぞれ二重化されている。また、その中の加入者回路
14,24は、それぞれ複数収容可能であり、接続回線数に
対応して実装される。さらに本図はデイジタル加入者線
シエルフ11,21の各前DLC制御装置16,26と接続する信号
処理制御装置27（Signalling Controller:SGC）と、該
信号処理制御装置27と接続しかつ中央処理装置29（CP
U）および主メモリ部30（MM）からなる回線制御プロセ
ッサ28（Line Proce−ssor:LPR）と、前記交換ネットワ
ーク13と接続しかつチャンネル制御装置31（Channel Co
ntroller:CC）および主メモリ部32（MM）からなる呼処
理装置33（Call Processor:CPR）とを含む。
る。第２図は本発明の実施例に係る二重化電子交換装置
を示す図である。本図の構成を説明する。本図は、デイ
ジタル加入者線シエルフ（Digital Subscriber Line Ci
rcuit Shelf:DLCSH）11,21が接続され、通信情報をISDN
（Integrated Services Digital Natwork）によって送
受信する交換ネットワーク13とを含む。各デイジタル加
入者線シエルフ11,21はそれぞれ加入者線12,22と、各該
加入者線12,22に接続されるデイジタル加入者回路（Dig
ital Subscriber Line Circuit:DLC）14,24と各該デイ
ジタル加入者回路14,24および前記交換ネットワーク13
と接続する多重分割装置（Line ConcentratorTime Swit
ch:LTSW）15,25と、各前記デイジタル加入者回路14,24
および各前記多重分離装置15,25と接続するDLC制御装置
16,26（Digital Subscriber Line Circuit Controller:
DLCC）とを含む。尚、各デイジタル加入者線シエルフ1
1,21内の加入者制御装置16,26、多重分離装置15,25は、
それぞれ二重化されている。また、その中の加入者回路
14,24は、それぞれ複数収容可能であり、接続回線数に
対応して実装される。さらに本図はデイジタル加入者線
シエルフ11,21の各前DLC制御装置16,26と接続する信号
処理制御装置27（Signalling Controller:SGC）と、該
信号処理制御装置27と接続しかつ中央処理装置29（CP
U）および主メモリ部30（MM）からなる回線制御プロセ
ッサ28（Line Proce−ssor:LPR）と、前記交換ネットワ
ーク13と接続しかつチャンネル制御装置31（Channel Co
ntroller:CC）および主メモリ部32（MM）からなる呼処
理装置33（Call Processor:CPR）とを含む。
第３図は第２図におけるDLC制御装置（DLCC）の構成
と系間の通信を示す図である。本図のDLC制御装置はア
クト系における第２図のデイジタル加入者回路（DLC）1
4からのISDNによる2B＋Ｄチャンネルの多重、分離を制
御する機能と、階層構成されたＤチャンネルのレイヤ２
の終端と信号処理制御装置（SGC）27との通信制御機能
を備え、具体的には各系間システム0,1において、リー
ドオンリーメモリーROM/ランダムアクセスメモリーRAM4
1,51と、中央処理装置（CPU）42,52と、シリアルデータ
をパラレルに変換し前記RAMに書き込みまたは書き込ま
れたデータをシリアルに変換し出力するスキャン／信号
ダイヤル記憶制御装置（Scan/SD Memory Controller）4
3,53と、システム0,1間で音声2Bチャンネルの通信を制
御する系間通信部44,54と、前記デイジタル加入者回路
（DLC）14および信号処理制御装置（SGC）27と通信する
回線45,55と、システム0,1間でＤチャンネルの通信を制
御するためのデータバッファ46,47,56,57と、これらを
管理する系管理48,58と、ローカルバス49,59とを含む。
第4A図は第１の記憶手段および第２の記憶手段を示す図
である。本図における第１の記憶手段１、第２の記憶手
段２はパワオンで共に初期化されるが、リセットでは第
１の記憶手段１は初期化されず、第２の記憶手段２は初
期化される。第１の記憶手段１は（ｉ）ウオッチドック
エラー、パリティエラー、プロテクトエラー等のハード
障害要因D1をセーブし、第２の記憶手段２は（ii）ふく
そう、ファイル入れ替え等のファームウエア障害D2、
（iii）トランザクション詳細情報D3をセーブする。
と系間の通信を示す図である。本図のDLC制御装置はア
クト系における第２図のデイジタル加入者回路（DLC）1
4からのISDNによる2B＋Ｄチャンネルの多重、分離を制
御する機能と、階層構成されたＤチャンネルのレイヤ２
の終端と信号処理制御装置（SGC）27との通信制御機能
を備え、具体的には各系間システム0,1において、リー
ドオンリーメモリーROM/ランダムアクセスメモリーRAM4
1,51と、中央処理装置（CPU）42,52と、シリアルデータ
をパラレルに変換し前記RAMに書き込みまたは書き込ま
れたデータをシリアルに変換し出力するスキャン／信号
ダイヤル記憶制御装置（Scan/SD Memory Controller）4
3,53と、システム0,1間で音声2Bチャンネルの通信を制
御する系間通信部44,54と、前記デイジタル加入者回路
（DLC）14および信号処理制御装置（SGC）27と通信する
回線45,55と、システム0,1間でＤチャンネルの通信を制
御するためのデータバッファ46,47,56,57と、これらを
管理する系管理48,58と、ローカルバス49,59とを含む。
第4A図は第１の記憶手段および第２の記憶手段を示す図
である。本図における第１の記憶手段１、第２の記憶手
段２はパワオンで共に初期化されるが、リセットでは第
１の記憶手段１は初期化されず、第２の記憶手段２は初
期化される。第１の記憶手段１は（ｉ）ウオッチドック
エラー、パリティエラー、プロテクトエラー等のハード
障害要因D1をセーブし、第２の記憶手段２は（ii）ふく
そう、ファイル入れ替え等のファームウエア障害D2、
（iii）トランザクション詳細情報D3をセーブする。
第4B図は第4A図の第１の記憶手段および第２の記憶手
段の構成を示す図である。本図において、第１の記憶手
段１は第１のCPU42のレジスタおよび第１のRAM41からな
り、第２の記憶手段２は第２のCPU42のレジスタと第２
のRAM41とからなる。第１の記憶手段１に記憶されたハ
ード障害要因D1はリセット手段３によっては初期化され
ず上位装置へ報告後にクリヤされ障害除去後スタンバイ
系として復帰する。第２の記憶手段２に記憶されたファ
ームウエア再開要因D2および詳細情報D3はリセット手段
３によって初期化される前に第１の記憶手段１へ複写さ
れる。
段の構成を示す図である。本図において、第１の記憶手
段１は第１のCPU42のレジスタおよび第１のRAM41からな
り、第２の記憶手段２は第２のCPU42のレジスタと第２
のRAM41とからなる。第１の記憶手段１に記憶されたハ
ード障害要因D1はリセット手段３によっては初期化され
ず上位装置へ報告後にクリヤされ障害除去後スタンバイ
系として復帰する。第２の記憶手段２に記憶されたファ
ームウエア再開要因D2および詳細情報D3はリセット手段
３によって初期化される前に第１の記憶手段１へ複写さ
れる。
第１の記憶手段１および第２の記憶手段２への入出力
は、割込みポインタテーブルを備える第３図のCPU42がR
OM/RAM41のRAMに内蔵するNIMルーチン、リセットルーチ
ンのファームウエアプログラム等を呼出す所定のアドレ
スを設定することによって行われる。
は、割込みポインタテーブルを備える第３図のCPU42がR
OM/RAM41のRAMに内蔵するNIMルーチン、リセットルーチ
ンのファームウエアプログラム等を呼出す所定のアドレ
スを設定することによって行われる。
次に動作を説明する。第５図はハード障害による再開
を示す図である。本図において、アクト系（ACT）にウ
オッチドックエラー、パリティエラー、プロテクトエラ
ー等のハード障害が発生するとCPU42または52によっ
て、無条件割込み（Non Maskable Interrupt:NMI）ルー
チンが動作する。これにより今まで行われていた仕事は
中断する。第７図はNIMルーチンの動作を示す図であ
る。本図において、第２の記憶手段２の記憶内容である
要因D2が零か否かを判断する（ステップ１）。要因D2が
零ならば、第１の記憶手段１には要因D1のハード障害が
記憶され（ステップ２）、さらに詳細情報を記憶し、
（ステップ３）、次のRESETルーチンへ進む（ステップ
４）。第６図はファームウエアによる再開を示す図であ
る。本図においてアクト系にふくそう、ファイル入れ替
え等のファームウエアによる再開要因D1が生ずると、第
２の記憶手段２に設定した後NIMを発生させ（I/Oレジス
タをたたくとNIMを発生する回路がある）NIMルーチンが
動作し、第７図においてステップ１を介してステップ５
で要因D2の内容を第２の記憶手段２から第１の記憶手段
へコピーし要因１の内容とみなし、ステップ3,4へ進
む。次にリセットルーチンを動作させるか第６図に示す
ように要因D2を第１の記憶手段１にコピーするに必要な
時間だけ動作開始を遅延させる。このリセットルーチン
が動作すると、第２の記憶手段２が初期化される。しか
し本願の特徴である第１の記憶手段１の内容は初期化さ
れず保存されている。その後アクト（ACT）系からスタ
ンバイ系（SDY）へ実行が切り替えられ、これまでのア
クト系はスタンバイ系になる。第８図は切り替え後のア
クト系の動作を示す図である。本図においてアクト系自
身の第１の記憶手段１の記憶内容である要因１の有無の
判断をする（ステップ１）。もし要因D1が零でなく障害
がある場合には要因D2を読み出す自系ダウンコードを設
定し（ステップ２）、得られた内容を上位装置に報告し
（ステップ３）、障害が除去されるのを待つ。ステップ
１でアクト系の要因D1が零であるならば、スタンバイ系
の要因D1を吸い上げるダウンコードを設定する（ステッ
プ４）。次にスタンバイ系へダウンコード要求を行い
（ステップ５）、スタンバイ系からのダウンコード応答
を受け（ステップ６）、要因D1の内容を上位装置へ報告
し、（ステップ７）、中断した作業を再開する（ステッ
プ８）。第９図は第８図のステップ５の後に続く動作を
示す図である。スタンバイ系ではアクト系からのダウン
コード要求を受け（ステップ１）、第１の記憶手段１に
記憶されている要因D1の内容をアクト系へ転送してダウ
ンコード要求に応答する（ステップ２）。その後第１の
記憶手段１の要因D1をクリアして障害除去を待つ（ステ
ップ４）。かくして従来はリセットによってハード障害
の要因がクリヤされていたが本発明ではハード障害をセ
ーブしさらには必要に応じてファーム要因もセーブで
き、プログラムのデバックおよび障害発生時の保守の効
率化を図れる。
を示す図である。本図において、アクト系（ACT）にウ
オッチドックエラー、パリティエラー、プロテクトエラ
ー等のハード障害が発生するとCPU42または52によっ
て、無条件割込み（Non Maskable Interrupt:NMI）ルー
チンが動作する。これにより今まで行われていた仕事は
中断する。第７図はNIMルーチンの動作を示す図であ
る。本図において、第２の記憶手段２の記憶内容である
要因D2が零か否かを判断する（ステップ１）。要因D2が
零ならば、第１の記憶手段１には要因D1のハード障害が
記憶され（ステップ２）、さらに詳細情報を記憶し、
（ステップ３）、次のRESETルーチンへ進む（ステップ
４）。第６図はファームウエアによる再開を示す図であ
る。本図においてアクト系にふくそう、ファイル入れ替
え等のファームウエアによる再開要因D1が生ずると、第
２の記憶手段２に設定した後NIMを発生させ（I/Oレジス
タをたたくとNIMを発生する回路がある）NIMルーチンが
動作し、第７図においてステップ１を介してステップ５
で要因D2の内容を第２の記憶手段２から第１の記憶手段
へコピーし要因１の内容とみなし、ステップ3,4へ進
む。次にリセットルーチンを動作させるか第６図に示す
ように要因D2を第１の記憶手段１にコピーするに必要な
時間だけ動作開始を遅延させる。このリセットルーチン
が動作すると、第２の記憶手段２が初期化される。しか
し本願の特徴である第１の記憶手段１の内容は初期化さ
れず保存されている。その後アクト（ACT）系からスタ
ンバイ系（SDY）へ実行が切り替えられ、これまでのア
クト系はスタンバイ系になる。第８図は切り替え後のア
クト系の動作を示す図である。本図においてアクト系自
身の第１の記憶手段１の記憶内容である要因１の有無の
判断をする（ステップ１）。もし要因D1が零でなく障害
がある場合には要因D2を読み出す自系ダウンコードを設
定し（ステップ２）、得られた内容を上位装置に報告し
（ステップ３）、障害が除去されるのを待つ。ステップ
１でアクト系の要因D1が零であるならば、スタンバイ系
の要因D1を吸い上げるダウンコードを設定する（ステッ
プ４）。次にスタンバイ系へダウンコード要求を行い
（ステップ５）、スタンバイ系からのダウンコード応答
を受け（ステップ６）、要因D1の内容を上位装置へ報告
し、（ステップ７）、中断した作業を再開する（ステッ
プ８）。第９図は第８図のステップ５の後に続く動作を
示す図である。スタンバイ系ではアクト系からのダウン
コード要求を受け（ステップ１）、第１の記憶手段１に
記憶されている要因D1の内容をアクト系へ転送してダウ
ンコード要求に応答する（ステップ２）。その後第１の
記憶手段１の要因D1をクリアして障害除去を待つ（ステ
ップ４）。かくして従来はリセットによってハード障害
の要因がクリヤされていたが本発明ではハード障害をセ
ーブしさらには必要に応じてファーム要因もセーブで
き、プログラムのデバックおよび障害発生時の保守の効
率化を図れる。
以上説明したように本発明によれば、ハード障害の要
因がセーブされているのでシステムデバックが容易にな
ることが期待される。さらにこのハード障害の要因のセ
ーブ手段を利用してファームウエア再開の要因も任意に
セーブできるようにしたので、使用状況に応じてシステ
ムデバックが容易になることが期待される。
因がセーブされているのでシステムデバックが容易にな
ることが期待される。さらにこのハード障害の要因のセ
ーブ手段を利用してファームウエア再開の要因も任意に
セーブできるようにしたので、使用状況に応じてシステ
ムデバックが容易になることが期待される。
第１図は本発明の原理構成を示す図、 第２図は本発明の実施例に係る二重化電子交換装置を示
す図、 第３図は第２図におけるDLC制御装置（DLCC）の構成と
系間の通信を示す図、 第4A図は第１の記憶手段および第２の記憶手段を示す
図、 第4B図は第4A図の第１の記憶手段および第２の記憶手段
の構成を示す図、 第５図はハード障害による再開を示す図、 第６図はファームウエアによる再開を示す図、 第７図はNIMルーチンの動作を示す図、 第８図は切り替え後のアクト系の動作を示す図、 第９図は第８図のステップ５の後に続く動作を示す図、 第10図は従来の電子交換装置のDLC制御装置（DLCC）の
二重化を示す図、 第11図は従来の電子交換装置のDLC制御装置の切り替え
を示す図である。 図において、 １…第１の記憶手段、２…第２の記憶手段、３…リセッ
ト手段。
す図、 第３図は第２図におけるDLC制御装置（DLCC）の構成と
系間の通信を示す図、 第4A図は第１の記憶手段および第２の記憶手段を示す
図、 第4B図は第4A図の第１の記憶手段および第２の記憶手段
の構成を示す図、 第５図はハード障害による再開を示す図、 第６図はファームウエアによる再開を示す図、 第７図はNIMルーチンの動作を示す図、 第８図は切り替え後のアクト系の動作を示す図、 第９図は第８図のステップ５の後に続く動作を示す図、 第10図は従来の電子交換装置のDLC制御装置（DLCC）の
二重化を示す図、 第11図は従来の電子交換装置のDLC制御装置の切り替え
を示す図である。 図において、 １…第１の記憶手段、２…第２の記憶手段、３…リセッ
ト手段。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古賀 尚 神奈川県横浜市港北区新横浜３丁目９番18 号 富士通第一通信ソフトウェア株式会社 内 (72)発明者 森田 純恵 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−202062（ＪＰ，Ａ)
Claims (1)
- 【請求項１】アクト系の障害時にリセット手段（３）に
より該アクト系をリセットしてスタンバイ系に切り替え
る二重化電子交換装置において、 ハード障害要因（D1）をセーブし、前記リセット手段
（３）が動作しても該ハード障害要因（D1）が初期化さ
れない第１の記憶手段（１）と、 ファームウエア再開要因（D2）および詳細情報（D3）を
セーブし、前記リセット手段（３）が動作する前にセー
ブされたファームウエア再開要因（D2）および詳細情報
（D3）を前記第１の記憶手段（１）へ複写する第２の記
憶手段（２）とを有することを特徴とする二重化電子交
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067320A JPH0834511B2 (ja) | 1990-03-19 | 1990-03-19 | 二重化電子交換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067320A JPH0834511B2 (ja) | 1990-03-19 | 1990-03-19 | 二重化電子交換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268651A JPH03268651A (ja) | 1991-11-29 |
| JPH0834511B2 true JPH0834511B2 (ja) | 1996-03-29 |
Family
ID=13341611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067320A Expired - Fee Related JPH0834511B2 (ja) | 1990-03-19 | 1990-03-19 | 二重化電子交換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834511B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10271112A (ja) * | 1997-03-21 | 1998-10-09 | Fujitsu Ltd | 非同期転送モード交換システムにおける課金情報救済システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202062A (ja) * | 1988-02-08 | 1989-08-15 | Toshiba Corp | 交換機システム |
-
1990
- 1990-03-19 JP JP2067320A patent/JPH0834511B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03268651A (ja) | 1991-11-29 |
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