JPH08339982A - Semiconductor manufacturing equipment, and manufacture of semiconductor device - Google Patents

Semiconductor manufacturing equipment, and manufacture of semiconductor device

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JPH08339982A
JPH08339982A JP17030495A JP17030495A JPH08339982A JP H08339982 A JPH08339982 A JP H08339982A JP 17030495 A JP17030495 A JP 17030495A JP 17030495 A JP17030495 A JP 17030495A JP H08339982 A JPH08339982 A JP H08339982A
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JP
Japan
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polishing
film
semiconductor wafer
semiconductor
wiring
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Application number
JP17030495A
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Japanese (ja)
Inventor
Koichi Mase
康一 間瀬
Katsutoshi Higuchi
勝敏 樋口
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

PURPOSE: To suppress a 'dishing phenomenon' whereby the metallic wiring of a semiconductor wafer is made thin abnormally, by sensing the termination of the polishing of its polished film through the change of a reflection light intensity. CONSTITUTION: A semiconductor wafer 20 is held by an absorption cloth 30 and a template 29, and a driving shaft 32 rotated moving up and down via a spherical seat 313 is attached to a steel board 311. In this steel board 311, a recessed portion 314 is formed, and therein, an infrared ray sensor 50 with a pair of light emission and reception portions is buried. The infrared ray emitted from the emission portion reaches the rear surface of the semiconductor wafer 20 via respective through holes 315, 316 of a ceramic board 312 and the absorption cloth 30, and is reflected by the wiring metallic film of a polished surface 201 of the semiconductor wafer 20. Further, the intensity of the reflection light projected on the light reception portion is sensed by an instrumentation circuit connected with the light reception portion.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体ウエーハに形成
された金属膜をポリッシングするときのポリッシング終
点を検出する機能を備えたポリッシング装置及びポリッ
シングされる膜(被ポリッシング膜)のポリッシング終
点検出方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polishing apparatus having a function of detecting a polishing end point when polishing a metal film formed on a semiconductor wafer, and a polishing end point detecting method of a film to be polished (film to be polished). Regarding

【0002】[0002]

【従来の技術】ICやLSIなどの半導体装置は、半導
体基板に形成する集積回路を設計する設計工程、集積回
路を形成するために用いられる電子ビームなどを描画す
るためのマスク作成工程、単結晶インゴットから所定の
厚みのウェーハを形成するウェーハ製造工程、ウェーハ
に集積回路などの半導体素子を形成するウェーハ処理工
程、ウェーハを各半導体基板に分離しパッケージングし
て半導体装置を形成する組立工程及び検査工程等を経て
形成される。各工程には、それぞれその工程に必要な製
造装置が用意される。半導体製造装置にはこの他にも前
処理装置や排ガス処理装置など設備、環境に必要な製造
装置も用いられる。従来、半導体ウェーハ処理工程にお
いてトレンチやコンタクトホールなどの溝(トレンチ)
部に金属、ポリシリコン、シリコン酸化膜(SiO2
などの任意の材料を埋め込んだ後にその表面を平坦化す
る方法としてエッチバックRIE(Reactive Ion Etchin
g)法が知られている。このエッチバックRIE法は、エ
ッチバックレジストの塗布などの工程が多くなること、
ウェーハ表面にRIEダメージが入りやすいこと、良好
な平坦化が難しいこと、また真空系の装置を用いるた
め、構造が複雑で、危険なエッチングガスを使用するこ
となどから様々な問題点が多い。
2. Description of the Related Art A semiconductor device such as an IC or an LSI is designed to design an integrated circuit formed on a semiconductor substrate, a mask forming process for drawing an electron beam used to form the integrated circuit, a single crystal. A wafer manufacturing process for forming a wafer of a predetermined thickness from an ingot, a wafer processing process for forming semiconductor elements such as integrated circuits on the wafer, and an assembly process and inspection for separating the wafer into individual semiconductor substrates and packaging them to form a semiconductor device. It is formed through processes and the like. A manufacturing apparatus required for each process is prepared for each process. In addition to these, equipment such as a pretreatment device and an exhaust gas treatment device, and a manufacturing device necessary for the environment are also used as the semiconductor manufacturing device. Conventionally, trenches such as trenches and contact holes in the semiconductor wafer processing process (trench)
Metal, polysilicon, silicon oxide film (SiO 2 )
Etchback RIE (Reactive Ion Etchin) is used as a method for flattening the surface after embedding an arbitrary material such as
g) The law is known. In this etchback RIE method, the number of processes such as coating of etchback resist increases,
There are many problems because the RIE damage is likely to occur on the wafer surface, good planarization is difficult, and since a vacuum system is used, the structure is complicated and a dangerous etching gas is used.

【0003】そこで、エッチバックRIEに代わって、
最近はCMP(Chemical MechanicalPolishing) 法が盛
んに研究されるようになってきた。次に、図9にウェー
ハ表面を平坦化するために用いられるCMP用のポリッ
シング装置の概略断面図を示し、以下にその構成を説明
する。台21上にベアリング22を介して研磨盤受け2
3が配置されている。この研磨受け23上には研磨盤2
4が取り付けられている。この研磨盤24上にはウェー
ハを研磨する研磨布25が張り付けられている。研磨受
け23及び研磨盤24を回転させるためにこれらの中心
部分に駆動シャフト26が接続されている。この駆動シ
ャフト26はモータ27により回転ベルト28を介して
回転される。一方、ウェーハ20は研磨布25と対向す
る位置にくるように真空または水張りにより、テンプレ
ート29及び吸着布30が設けられた吸着盤31により
吸着されている。この吸着盤31は、駆動シャフト32
に接続されている。またこの駆動シャフト32は、モー
ター33によりギア34及び35を介し回転される。駆
動シャフト32は、上下方向の移動に対し駆動台36に
固定されている。
Therefore, instead of etchback RIE,
Recently, CMP (Chemical Mechanical Polishing) method has been actively studied. Next, FIG. 9 shows a schematic cross-sectional view of a polishing apparatus for CMP used for flattening the wafer surface, and the configuration thereof will be described below. Polishing board support 2 via bearing 22 on table 21
3 are arranged. The polishing table 2 is placed on the polishing receiver 23.
4 is attached. A polishing cloth 25 for polishing the wafer is attached on the polishing board 24. A drive shaft 26 is connected to the central portions of the polishing receiver 23 and the polishing disc 24 in order to rotate them. The drive shaft 26 is rotated by a motor 27 via a rotating belt 28. On the other hand, the wafer 20 is sucked by a suction plate 31 provided with a template 29 and a suction cloth 30 by vacuum or water filling so as to come to a position facing the polishing cloth 25. The suction plate 31 is provided with a drive shaft 32.
It is connected to the. The drive shaft 32 is rotated by a motor 33 via gears 34 and 35. The drive shaft 32 is fixed to the drive base 36 with respect to vertical movement.

【0004】このような構造によって、シリンダ37に
よる上下の移動に伴い、駆動台36が上下移動し、これ
により吸着盤31に固定されたウェーハ20が研磨布2
5に押しつけられたり研磨布25から離れたりする。ウ
ェーハ20と研磨布25の間には目的に応じて研磨剤が
流され、これによりウェーハ20のポリッシングが行わ
れる。また、図面には示さないが、ウェーハは、ポリッ
シングの間、別の駆動系によりX−Y方向(水平方向)
に移動可能となっている。尚、ポリッシング法自体は新
しい技術ではなく、前述した半導体装置の製造工程にお
けるウェーハ製造工程での製造プロセスで用いられてい
る技術である。以下、ポリッシング法による半導体ウェ
ーハのポリッシングをCMPもしくはポリッシングとい
う。
With such a structure, the drive table 36 moves up and down as the cylinder 37 moves up and down, whereby the wafer 20 fixed to the suction disk 31 is polished.
It is pressed against 5 or separated from the polishing cloth 25. A polishing agent is flowed between the wafer 20 and the polishing cloth 25 according to the purpose, whereby the wafer 20 is polished. Although not shown in the drawing, the wafer is moved in the XY direction (horizontal direction) by another driving system during polishing.
It is possible to move to. The polishing method itself is not a new technology, but is a technology used in the manufacturing process in the wafer manufacturing process in the above-described semiconductor device manufacturing process. Hereinafter, polishing of a semiconductor wafer by the polishing method is referred to as CMP or polishing.

【0005】次に、図10を参照して、前述のポリッシ
ング装置を用いた従来の埋込み金属配線を半導体基板に
形成する方法を説明する。図は、ポリッシング工程を含
む半導体装置の製造工程断面図である。SiO2 などの
絶縁膜2が形成された半導体基板1上に、通常のプラズ
マCVD法により、厚さ1.0μm程度のSiO2 から
なる層間絶縁膜3を形成する。その後、通常のフォトリ
ソグラフィ法により、絶縁膜3上に所定のパターンを有
するフォトレジスト5を形成し、このフォトレジスト5
をマスクにして絶縁膜3をRIEエッチングして、所定
のパターンを有する深さ0.8μmの配線溝4を形成す
る(図10(a))。次に、通常のO2プラズマアッシ
ング法によってRIEマスクに用いたフォトレジスト5
を除去した後、スパッタリング法で0.1μm厚のTi
N/Tiなどのバリアメタル6を絶縁膜3の上に堆積さ
せる。つづいて、通常の高温スパッタリング法により
1.0μm厚のA1−Si−Cなどのアルミニウム合金
膜で構成された配線用金属膜7を被着形成し、スパッタ
リング中に約450℃の高温状態とすることにより、こ
の配線溝4の中へアルミニウム合金の配線用金属膜7の
埋込みを行う(図10(b))。
Next, with reference to FIG. 10, a method of forming a conventional buried metal wiring on a semiconductor substrate using the above-described polishing apparatus will be described. The figure is a cross-sectional view of a manufacturing process of a semiconductor device including a polishing process. An interlayer insulating film 3 made of SiO 2 and having a thickness of about 1.0 μm is formed on a semiconductor substrate 1 on which an insulating film 2 such as SiO 2 is formed by a normal plasma CVD method. After that, a photoresist 5 having a predetermined pattern is formed on the insulating film 3 by a normal photolithography method.
Using as a mask, the insulating film 3 is RIE-etched to form a wiring groove 4 having a predetermined pattern and a depth of 0.8 μm (FIG. 10A). Next, the photoresist 5 used for the RIE mask is formed by the ordinary O 2 plasma ashing method.
After removing the Ti, a Ti film with a thickness of 0.1 μm was formed by the sputtering method.
A barrier metal 6 such as N / Ti is deposited on the insulating film 3. Subsequently, a wiring metal film 7 made of an aluminum alloy film such as A1-Si-C having a thickness of 1.0 μm is adhered and formed by a normal high temperature sputtering method, and a high temperature state of about 450 ° C. is set during the sputtering. Thus, the wiring metal film 7 of aluminum alloy is embedded in the wiring groove 4 (FIG. 10B).

【0006】次に、配線溝パターンを有しないテスト・
サンプルにより予め求めておいたポリッシング速度とこ
のアルミニウム合金の配線用金属膜7の膜厚に基づいて
算出したジャストポリッシング時間に、配線溝深さ、ア
ルミニウム合金膜厚、ポリッシング速度等のバラツキを
考慮した余裕を30%加えたポリッシング時間を設定
し、前述のポリッシング装置を用いた通常のアルミニウ
ムCMP法により配線溝4以外に存在するアルミニウム
合金の配線用金属膜7のポリッシングを前記ポリッシン
グ時間の間実施し、所定のパターンを有するアルミニウ
ム埋め込み配線8を完成する(図10(c))。
Next, a test / test having no wiring groove pattern
Variations such as wiring groove depth, aluminum alloy film thickness, and polishing speed were taken into consideration in the just polishing time calculated based on the polishing speed previously obtained from the sample and the film thickness of the wiring metal film 7 of the aluminum alloy. A polishing time with a margin of 30% is set, and polishing of the metal film 7 for wiring of the aluminum alloy existing other than the wiring groove 4 is performed during the polishing time by the usual aluminum CMP method using the above-described polishing apparatus. Then, the aluminum-embedded wiring 8 having a predetermined pattern is completed (FIG. 10C).

【0007】[0007]

【発明が解決しようとする課題】少なくとも最小パター
ン寸法がサブ・ミクロンルールに従う高速・高集積半導
体素子を実現するには、A1、Cuなどの金属材料を所
定の微細パターンを有する配線溝に埋込む“埋込み配線
技術“が必須である。この“埋込み配線技術”を実現す
るには、この配線溝以外に存在する余分な配線用金属材
料を除去するCMP法が重要な技術の一つであることは
いうまでもない。特に埋込み配線の寸法/形状を安定に
実現するには、この配線溝以外に存在する配線用金属材
料の余分な部分をポリッシングが終了した時点で、ポリ
ッシング終点として検出する終点検出/判定技術がポイ
ントとなる。一般に、ポリッシング終点検出法として、
研磨盤又はヘッドの回転用モータの回転トルクの変化に
よるものがよく知られている。しかしスラリー(研磨
剤)/研磨布の組み合わせ、ポリッシングされる金属配
線材料種(A1、Cu、W等)や下地絶縁膜種(プラズ
マSiO2 、プラズマSi3 4 、熱酸化SiO2 等)
の組み合わせなどによりモータの回転トルク変位の大き
さが異なる上、配線溝面積にも依存するが、配線用金属
材料の余分な部分のポリッシングが終了した後も配線溝
内に該金属配線材料が残るので、この回転トルクの変位
量はごく小さいもので検出感度が低く、不安定であると
いう問題がある(図11)。
In order to realize a high-speed and highly integrated semiconductor element in which at least the minimum pattern size complies with the sub-micron rule, a metal material such as A1 or Cu is buried in a wiring groove having a predetermined fine pattern. "Embedded wiring technology" is essential. It is needless to say that the CMP method for removing the extra metal material for wiring existing other than this wiring groove is one of the important technologies for realizing this "buried wiring technology". In particular, in order to achieve a stable size / shape of the embedded wiring, the end point detection / judgment technology that detects the polishing end point when the excess portion of the wiring metal material existing other than this wiring groove is finished is important. Becomes Generally, as a polishing end point detection method,
It is well known that the rotation torque of a motor for rotating a polishing machine or a head is changed. However, combination of slurry (polishing agent) / polishing cloth, metal wiring material species (A1, Cu, W, etc.) to be polished and underlying insulating film species (plasma SiO 2 , plasma Si 3 N 4 , thermal oxide SiO 2, etc.)
The magnitude of the rotational torque displacement of the motor varies depending on the combination of the above, and it also depends on the wiring groove area, but the metal wiring material remains in the wiring groove even after the polishing of the excess portion of the wiring metal material is completed. Therefore, there is a problem in that the amount of displacement of this rotational torque is very small, the detection sensitivity is low, and it is unstable (FIG. 11).

【0008】図11は、モータ回転トルクのポリッシン
グ時間依存性を示す特性図であり、縦軸にモータ回転ト
ルク、横軸にポリッシング時間をとっている。図のよう
にモータ回転トルクの変化が少ないので、配線溝以外の
アルミニウムやバリアメタルなどの金属材料が無くなっ
た時間が明確に判定することができない。現実には安定
で有効なポリッシング終点検出法が無いため、従来例に
示したように、埋込み配線形成のためのポリッシング実
施に際し、配線溝パターンを有しないテストサンプルに
よりあらかじめ求めたポリッシング速度とポリッシング
される配線用金属材料(A1、Cu、W等)の膜厚に基
づいてジャストポリッシング時間を算出し、これに配線
溝深さ、配線用金属材料膜厚やポリッシング速度等のバ
ラツキを考慮した余裕を加えたポリッシング時間を設定
する“時間管理法”を採用している。
FIG. 11 is a characteristic diagram showing the dependency of the motor rotation torque on the polishing time. The vertical axis represents the motor rotation torque and the horizontal axis represents the polishing time. As shown in the figure, since there is little change in the motor rotation torque, the time when the metal material such as aluminum or barrier metal other than the wiring groove is lost cannot be clearly determined. In reality, there is no stable and effective polishing end point detection method.Therefore, as shown in the conventional example, when performing the polishing for forming the buried wiring, the polishing speed and the polishing speed previously determined by the test sample without the wiring groove pattern were used. Just polishing time is calculated based on the film thickness of the wiring metal material (A1, Cu, W, etc.), and a margin is taken into consideration in consideration of variations such as the wiring groove depth, the wiring metal material film thickness, and the polishing speed. The "time management method" that sets the added polishing time is adopted.

【0009】しかし、研磨布コンディションのバラツキ
等によるポリッシング速度の変動や配線溝深さ/金属配
線材料厚のバラツキ等の原因により、実際と計算上のジ
ャストポリッシング時間に差異が生じ、異常に長いオー
バーポリッシングになる場合がある。このような場合、
スラリーの化学的研磨作用と研磨布の機械的研磨作用双
方の効果により、図12に示す様な配線溝内の金属配線
厚が異常に薄くなる、いわゆる“ディシング”現象が生
じる。図は、ディシング現象を説明する半導体基板の部
分断面図である。この半導体基板1の上に絶縁膜2を介
して形成された層間絶縁膜3の配線溝4には、バリアメ
タル6とその上に形成されたアルミニウム合金の埋め込
み配線8が形成されている。ディシング量は、層間絶縁
膜3の表面から埋め込み配線8の表面までの深さをaと
し、層間絶縁膜3の表面から配線溝4の底部までの深さ
をbとしたときにa/bで表わされる。このディシング
量(a/b)は、バラツキ要因の度合いによるが、所望
の埋め込み配線厚の20〜35%に達する場合があり、
このようにディシング量が増大すると、配線抵抗の上
昇およびバラツキによる動作不良/歩留低下、配線信
頼性の低下(EM寿命の低下など)等が問題化する。そ
のため正確なポリッシング終点の検出方法の出現が期待
されているのが現状である。本発明は、このような事情
によりなされたものであり、所定のパターンを有する配
線溝を埋込むように形成された埋め込み金属配線の前記
配線溝以外の部分をCMP法により除去する際に、ポリ
ッシング終点を正確に検出できる半導体製造装置及び半
導体装置の製造方法を提供することを目的にしている。
However, due to fluctuations in polishing speed due to variations in polishing cloth conditions, variations in wiring groove depth / metal wiring material thickness, etc., a difference occurs between the actual and calculated just polishing times, resulting in an abnormally long over time. May result in polishing. In such a case,
Due to both the chemical polishing action of the slurry and the mechanical polishing action of the polishing cloth, a so-called "dishing" phenomenon occurs in which the metal wiring thickness in the wiring groove becomes abnormally thin as shown in FIG. The figure is a partial cross-sectional view of a semiconductor substrate for explaining the dishing phenomenon. In the wiring groove 4 of the interlayer insulating film 3 formed on the semiconductor substrate 1 with the insulating film 2 interposed therebetween, the barrier metal 6 and the aluminum alloy embedded wiring 8 formed thereon are formed. The dishing amount is a / b when the depth from the surface of the interlayer insulating film 3 to the surface of the embedded wiring 8 is a and the depth from the surface of the interlayer insulating film 3 to the bottom of the wiring groove 4 is b. Represented. This dishing amount (a / b) may reach 20 to 35% of the desired embedded wiring thickness, depending on the degree of variation factors.
When the amount of dishing increases in this way, problems such as an increase in wiring resistance and a malfunction / reduction in yield due to variations, a decrease in wiring reliability (a reduction in EM life, etc.) become a problem. Therefore, at present, it is expected that an accurate method of detecting the polishing end point will appear. The present invention has been made under such circumstances, and polishing is performed when a portion other than the wiring groove of the embedded metal wiring formed to fill the wiring groove having a predetermined pattern is removed by the CMP method. An object of the present invention is to provide a semiconductor manufacturing apparatus and a semiconductor device manufacturing method capable of accurately detecting the end point.

【0010】[0010]

【課題を解決するための手段】本発明は、半導体基板上
の絶縁膜に形成された所定の深さとパターンを有する配
線溝に通常の高温スパッタ法により金属膜を埋込んだ
後、この金属膜の配線溝以外に形成された不要部分をポ
リッシングによりれ除去して埋め込み配線を形成する際
に、ポリッシング装置の半導体基板保持機構から少なく
とも半導体基板及び絶縁膜を透過し、前記金属膜面で反
射される赤外線をこの半導体基板の裏面から照射し、そ
の反射光強度の変位によりこの金属膜のポリッシング終
点を検出することを特徴としている。本発明の半導体製
造装置は、研磨布を表面に取り付けた研磨盤と、前記研
磨盤を回転させる第1の駆動シャフトを有する第1の駆
動手段と、金属膜からなる被ポリッシング膜が主面に形
成されている半導体ウエーハを固定する吸着布を有する
吸着盤と、前記吸着盤を回転させる第2の駆動シャフト
を有する第2の駆動手段と、前記半導体ウエーハに赤外
線を照射する発光部と前記半導体ウェーハで反射した前
記赤外線の反射光を受光する受光部とを有する赤外線セ
ンサと、前記反射光の強度を計測する反射光計測手段と
を備え、前記反射光強度の変化によって前記被ポリッシ
ング膜のポリッシングの終点を検出することを特徴とす
る。
According to the present invention, a metal film is buried in a wiring groove having a predetermined depth and pattern formed in an insulating film on a semiconductor substrate by a normal high temperature sputtering method, and then the metal film is formed. When forming an embedded wiring by removing unnecessary portions formed other than the wiring groove by polishing, the semiconductor substrate holding mechanism of the polishing apparatus transmits at least the semiconductor substrate and the insulating film and is reflected by the metal film surface. Infrared rays are emitted from the back surface of the semiconductor substrate, and the polishing end point of the metal film is detected by the displacement of the reflected light intensity. In the semiconductor manufacturing apparatus of the present invention, a polishing plate having a polishing cloth attached to the surface thereof, a first drive means having a first drive shaft for rotating the polishing plate, and a polishing film made of a metal film are provided on the main surface. A suction plate having a suction cloth for fixing the formed semiconductor wafer, a second drive means having a second drive shaft for rotating the suction plate, a light emitting section for irradiating the semiconductor wafer with infrared rays, and the semiconductor. An infrared sensor having a light receiving section for receiving the reflected light of the infrared light reflected by the wafer, and a reflected light measuring means for measuring the intensity of the reflected light are provided, and the polishing of the film to be polished is performed by the change of the reflected light intensity. It is characterized by detecting the end point of.

【0011】前記赤外線センサは、前記吸着盤に取り付
けられ、前記発光部から発光された赤外線は、前記半導
体ウェーハの裏面から入射し、前記半導体ウェーハを通
過し前記主面に形成された被ポリッシング膜で反射され
るようにしても良い。前記吸着盤に取り付けられた前記
赤外線センサは、前記半導体ウェーハを前記吸着布に取
り付けたときにこの半導体ウェーハに形成される電極パ
ッド、キャパシタ、電源ラインなどの金属膜が形成され
ないフィールド領域に対向しているようにしても良い。
前記吸着盤には複数の前記赤外線センサが取り付けられ
ているようにしても良い。前記半導体基板がシリコン半
導体である場合において、前記赤外線の波長は2.5μ
m以上であるようにしても良い。
The infrared sensor is attached to the suction plate, and the infrared light emitted from the light emitting portion enters from the back surface of the semiconductor wafer, passes through the semiconductor wafer, and is polished on the main surface. It may be reflected by. The infrared sensor attached to the suction plate faces a field area where a metal film is not formed, such as an electrode pad, a capacitor, and a power line formed on the semiconductor wafer when the semiconductor wafer is attached to the suction cloth. You may be allowed to.
A plurality of the infrared sensors may be attached to the suction plate. When the semiconductor substrate is a silicon semiconductor, the infrared wavelength is 2.5 μm.
You may make it m or more.

【0012】また、本発明の半導体装置の製造方法は、
被ポリッシング膜がポリッシングを止めるストッパー膜
を介して形成された半導体ウエーハを回転させて、前記
被ポリッシング膜が形成された半導体ウエーハ表面をポ
リッシングする工程と、前記半導体ウエーハ表面のポリ
ッシング中において、この半導体ウエーハの裏面から赤
外線を照射する工程と、前記半導体ウエーハの被ポリッ
シング膜で反射した前記赤外線の反射光強度を検出する
工程と、前記ストッパー膜の露出による前記反射光強度
の変化から前記被ポリッシング膜のポリッシング終点を
検出することを特徴とする。前記半導体ウェーハに形成
された前記被ポリッシング膜は、Al、Cu、Au、T
i及びそれらの合金から選ばれた金属材料を用いる。
The method of manufacturing a semiconductor device according to the present invention is
The step of polishing the semiconductor wafer surface on which the film to be polished is formed by rotating the semiconductor wafer formed through the stopper film for stopping the polishing, and the step of polishing the semiconductor wafer surface during the polishing of the semiconductor wafer surface. The step of irradiating infrared rays from the back surface of the wafer, the step of detecting the reflected light intensity of the infrared rays reflected by the film to be polished of the semiconductor wafer, and the change of the reflected light intensity due to the exposure of the stopper film to the film to be polished Is detected. The polishing target film formed on the semiconductor wafer is made of Al, Cu, Au, T
A metal material selected from i and their alloys is used.

【0013】[0013]

【作用】反射光強度の変位によりポリッシング終点を検
出することにより研磨布コンディションのバラツキ等の
不安定要因によらず常に適性なポリッシングを確保して
異常なディシング現象を抑制し、また寸法や形状の安定
性の高い埋込み配線を実現する。
[Function] By detecting the polishing end point from the displacement of the reflected light intensity, proper polishing is always ensured regardless of unstable factors such as variations in polishing cloth condition, and abnormal dishing phenomenon is suppressed. Realizes highly stable embedded wiring.

【0014】[0014]

【実施例】以下、本発明の実施例を図面を参照して説明
する。まず、図1乃至図6を用いて第1の実施例を説明
する。図1は、ポリッシング工程を含む半導体装置の製
造工程断面図、図2は、図9に示すポリッシング装置を
基本構造とする半導体製造装置の半導体基板を保持する
吸着盤の断面図、図3は、図2の吸着盤の部分拡大図、
図4は、図2に示す吸着盤の平面図、図5は、赤外線反
射強度のポリッシング時間依存性を示す特性図、図6
は、ディシング現象を説明する半導体基板の部分断面図
である。例えば、SiO2 などからなる絶縁膜2が形成
された半導体基板1上に、例えば、プラズマCVD法に
より厚さ約1.0μmのSiO2 などからなる層間絶縁
膜3を形成する。その後、通常のフォトリソグラフィ法
により、絶縁膜3上に所定のパターンを有するフォトレ
ジスト5を形成し、このフォトレジスト5をマスクにし
て絶縁膜3を例えばRIEによりエッチングして所定の
パターンを有する深さ0.8μmの配線溝4を形成する
(図1(a))。次に、通常のO2 プラズマアッシング
法によってRIEマスクに用いたフォトレジスト5を除
去した後スパッタリング法で0.1μm厚のTiN/T
iなどのバリアメタル6を絶縁膜3の上に堆積させる。
Embodiments of the present invention will be described below with reference to the drawings. First, a first embodiment will be described with reference to FIGS. 1 is a cross-sectional view of a semiconductor device manufacturing process including a polishing step, FIG. 2 is a cross-sectional view of a suction plate holding a semiconductor substrate of a semiconductor manufacturing device having the polishing device shown in FIG. 9 as a basic structure, and FIG. A partially enlarged view of the suction cup of FIG.
4 is a plan view of the suction cup shown in FIG. 2, FIG. 5 is a characteristic diagram showing the polishing time dependence of infrared reflection intensity, and FIG.
[FIG. 3] is a partial cross-sectional view of a semiconductor substrate illustrating a dishing phenomenon. For example, on the semiconductor substrate 1, an insulating film 2 made of SiO 2 is formed, for example, an interlayer insulating film 3 made of SiO 2 having a thickness of about 1.0μm by a plasma CVD method. After that, a photoresist 5 having a predetermined pattern is formed on the insulating film 3 by a normal photolithography method, and the insulating film 3 is etched by, for example, RIE using the photoresist 5 as a mask to form a deep layer having a predetermined pattern. A wiring groove 4 having a thickness of 0.8 μm is formed (FIG. 1A). Next, the photoresist 5 used for the RIE mask is removed by a normal O 2 plasma ashing method, and then a TiN / T film having a thickness of 0.1 μm is formed by a sputtering method.
A barrier metal 6 such as i is deposited on the insulating film 3.

【0015】続いて通常の高温スパッタリング法により
1.0μm厚のA1−Si−Cu等のアルミニウム合金
の配線用金属膜7を被着形成し、このスパッタリング中
に約450℃の高温状態とする事により配線溝4の中へ
アルミニウム合金の配線用金属膜7の埋め込みを行う
(図1(b))。次に、所定の深さとパターンを有する
配線溝4に配線用金属膜としてAl−Si−Cuのアル
ミニウム合金膜を埋め込んだ半導体基板1をポリッシン
グ装置の半導体基板保持機構40に配線用金属膜7(図
1(b)参照)の被着面が研磨布面に押し付けられるよ
うに設置する。半導体基板保持機構40は、SUSなど
のスチール盤311とアルミナなどのセラミック盤31
2から構成される吸着盤31と、セラミック盤312の
表面に設けられたテンプレート(支持リング)29及び
吸着布30とから構成されている。吸着布30とテンプ
レート29とで半導体ウェーハ20を保持し、スチール
盤311には、球座313を介して上下方向に移動し回
転する駆動シャフト32が取り付けられている。このス
チール盤311には、凹部314が形成されており、そ
の内部には赤外線センサ50が埋め込まれている。
Then, a wiring metal film 7 of aluminum alloy such as A1-Si-Cu having a thickness of 1.0 μm is formed by a normal high temperature sputtering method, and a high temperature state of about 450 ° C. is set during the sputtering. Thus, the wiring metal film 7 of aluminum alloy is embedded in the wiring groove 4 (FIG. 1B). Next, the semiconductor substrate 1 in which the aluminum alloy film of Al—Si—Cu is embedded as a wiring metal film in the wiring groove 4 having a predetermined depth and pattern is provided to the semiconductor substrate holding mechanism 40 of the polishing apparatus and the wiring metal film 7 ( It is installed so that the adherend surface (see FIG. 1B) is pressed against the polishing cloth surface. The semiconductor substrate holding mechanism 40 includes a steel plate 311 such as SUS and a ceramic plate 31 such as alumina.
It is composed of a suction plate 31 composed of two, a template (support ring) 29 provided on the surface of the ceramic plate 312, and a suction cloth 30. The semiconductor wafer 20 is held by the suction cloth 30 and the template 29, and the steel disk 311 is provided with a drive shaft 32 that moves in the vertical direction and rotates via a ball seat 313. A recess 314 is formed in the steel plate 311, and the infrared sensor 50 is embedded in the recess.

【0016】赤外線センサ50は、1対の発光部と受光
部とを有し、発光部から発光した赤外線は、セラミック
盤312の貫通孔315及びウレタンなどからなる吸着
布30の貫通孔316を通って半導体ウェーハ20の裏
面に達し、この半導体ウェーハ20及びこの半導体ウェ
ーハ20上の絶縁膜3を透過して半導体ウェーハ20の
被ポリッシング面201の配線用金属膜7で反射する。
反射光は、前記絶縁膜3、半導体ウェーハ20及び貫通
孔315、316を通過して赤外線センサ50の受光部
で受光される。受光部に入射した反射光の強度は、この
受光部に接続されている計測回路(図示せず)により検
出される(図2、図3)。赤外線は、少なくともシリコ
ン半導体基板及び絶縁膜を透過し、配線用金属膜面で反
射されるように、波長は2.5μm以上であることが必
要である。そして、赤外線センサ50と計測回路とでポ
リッシング終点検出機構を構成している。半導体基板保
持機構40は、保持している半導体ウェーハ20を配線
用金属膜7が研磨布25に接するように研磨盤24に押
し付けられて配線溝4以外に堆積している配線用金属膜
7が無くなるまでポリッシングされる。
The infrared sensor 50 has a pair of a light emitting portion and a light receiving portion. The infrared light emitted from the light emitting portion passes through the through hole 315 of the ceramic board 312 and the through hole 316 of the suction cloth 30 made of urethane or the like. Reach the back surface of the semiconductor wafer 20, pass through the semiconductor wafer 20 and the insulating film 3 on the semiconductor wafer 20, and are reflected by the wiring metal film 7 on the polished surface 201 of the semiconductor wafer 20.
The reflected light passes through the insulating film 3, the semiconductor wafer 20, and the through holes 315 and 316 and is received by the light receiving portion of the infrared sensor 50. The intensity of the reflected light incident on the light receiving portion is detected by a measuring circuit (not shown) connected to this light receiving portion (FIGS. 2 and 3). The infrared ray needs to have a wavelength of 2.5 μm or more so that it can be transmitted through at least the silicon semiconductor substrate and the insulating film and reflected by the metal film surface for wiring. The infrared sensor 50 and the measuring circuit constitute a polishing end point detecting mechanism. The semiconductor substrate holding mechanism 40 pushes the held semiconductor wafer 20 against the polishing platen 24 so that the wiring metal film 7 is in contact with the polishing cloth 25, so that the wiring metal film 7 deposited in the areas other than the wiring groove 4 is removed. Polished until it is gone.

【0017】図4に示すように、この実施例では、スチ
ール盤の9箇所に赤外線センサ50を取り付ける。配線
溝4外に配線用金属膜7が残っているのにポリッシング
終点機構がポリッシング終点を検出したり、オーバーポ
リッシングになってポリッシング終点を検出することが
ないように赤外線センサ50の設置位置及び設置数を適
正に決めなければならない。ポリッシング終点機構がポ
リッシング終点を適正に判断するためには、設置する赤
外線センサは、1つでも良くあるいは、それ以上でも良
い。また、赤外線センサ50は、配線溝4に対向しない
ようにランダムに配置し、半導体ウェーハに形成される
電極パッド、キャパシタ、電源ラインなどの金属膜が形
成されないフィールド領域に対向する様に配置するのが
ポリッシング終点を正確に検出するために必要である。
図4は、半導体基板保持機構40の平面図であり、9つ
の赤外線センサ50がランダムに配置されている。セラ
ミック盤312の表面には半導体ウェーハ(図示せず)
を保持するための真空チャック用溝38が形成されてい
る。ポリッシング終点機構は、赤外線の反射強度をモニ
ターしており、赤外線反射強度が変化した時点(P点)
をポリッシング終点と判定する。
As shown in FIG. 4, in this embodiment, the infrared sensors 50 are attached to nine places on the steel plate. The installation position and installation of the infrared sensor 50 so that the polishing end point mechanism does not detect the polishing end point even if the wiring metal film 7 is left outside the wiring groove 4 or the over polishing causes the polishing end point to be detected. You have to decide the number properly. In order for the polishing end point mechanism to properly determine the polishing end point, one infrared sensor or more infrared sensors may be installed. Further, the infrared sensor 50 is randomly arranged so as not to face the wiring groove 4, and is arranged so as to face a field region where a metal film is not formed such as an electrode pad, a capacitor, and a power supply line formed on the semiconductor wafer. Are needed to accurately detect the polishing endpoint.
FIG. 4 is a plan view of the semiconductor substrate holding mechanism 40, in which nine infrared sensors 50 are randomly arranged. A semiconductor wafer (not shown) is provided on the surface of the ceramic plate 312.
Is formed with a groove 38 for holding a vacuum chuck. The polishing end point mechanism monitors the infrared reflection intensity, and when the infrared reflection intensity changes (point P).
Is determined as the polishing end point.

【0018】図5は、縦軸に赤外線反射強度、横軸にポ
リッシング時間を示している。ポリッシング終点(P
点)において配線溝外の配線用金属膜が消失し、赤外線
が半導体ウェーハを透過する。この実施例におけるポリ
ッシングは、コロイダルシリカ系のスラリー(濃度5
%、pH9.0)と不織布系の研磨布を用い、半導体保
持機構/研磨盤回転数=100/120rpm−加圧=
300/cm2 −スラリー流量=100ml/minと
いう条件で実施する。このポリッシング終点検出機構に
よりモニターしている赤外線の反射強度が9点中7点が
図に示すようなP点になったときにこのポリッシングの
ポリッシング終点とし、これを基準にして25%のオー
バーポリッシングを行って所定のパターンを有するアル
ミニウム埋め込み配線8を完成する(図1(c))。配
線溝4が形成された層間絶縁膜3は、ポリッシングのス
トッパー膜となる。
In FIG. 5, the vertical axis represents infrared reflection intensity and the horizontal axis represents polishing time. Polishing end point (P
At the point), the wiring metal film outside the wiring groove disappears, and infrared rays pass through the semiconductor wafer. The polishing in this embodiment was performed using a colloidal silica-based slurry (concentration 5).
%, PH 9.0) and a non-woven polishing cloth, semiconductor holding mechanism / polishing plate rotation speed = 100/120 rpm-pressurization =
300 / cm 2 −Slurry flow rate = 100 ml / min. When the infrared reflection intensity monitored by the polishing end point detection mechanism becomes 7 points out of 9 points as shown in the figure, the polishing end point of this polishing is set, and 25% of overpolishing is based on this. By doing so, the aluminum-embedded wiring 8 having a predetermined pattern is completed (FIG. 1C). The interlayer insulating film 3 having the wiring groove 4 formed therein serves as a stopper film for polishing.

【0019】本発明の実施例においては、図6に示すよ
うに、適正なオーバーポリッシングによりディシング現
象が著しく減少し、ディシング量は、段差が約50n
m、埋め込み金属配線厚の約6.3%であり、半導体基
板内/ロット内/ロット間のバラツキを考慮しても、埋
め込み金属配線厚の10%以下となる。これは、従来の
1/3〜1/2程度で大幅な低減が実現できた。この結
果、配線抵抗の上昇やバラツキの増大を抑制できるた
め、歩留およびEM寿命等の配線信頼性の向上が容易に
得られる。図はディシング現象を説明する半導体基板の
部分断面図である。この半導体基板1の上に絶縁膜2を
介して形成された層間絶縁膜3の配線溝4には、バリア
メタル6とその上に形成されたアルミニウム合金の埋め
込み配線8が形成されている。ディシング量は、層間絶
縁膜3の表面から埋め込み配線8の表面までの深さをa
とし、層間絶縁膜3の表面から配線溝4の底部までの深
さをbとしたときにa/bで表わされる。このディシン
グ量(a/b)は、バラツキ要因の度合いによるが、こ
の実施例では、所望の埋め込み配線厚の10%以下に抑
えられる。
In the embodiment of the present invention, as shown in FIG. 6, the dicing phenomenon is remarkably reduced by proper overpolishing, and the dicing amount is about 50n in steps.
m, which is about 6.3% of the thickness of the embedded metal wiring, and is 10% or less of the thickness of the embedded metal wiring in consideration of the variation in the semiconductor substrate / in the lot / between lots. This can be significantly reduced by about 1/3 to 1/2 of the conventional one. As a result, since it is possible to suppress an increase in wiring resistance and an increase in variation, it is possible to easily improve wiring reliability such as yield and EM life. The figure is a partial cross-sectional view of a semiconductor substrate for explaining the dishing phenomenon. In the wiring groove 4 of the interlayer insulating film 3 formed on the semiconductor substrate 1 with the insulating film 2 interposed therebetween, the barrier metal 6 and the aluminum alloy embedded wiring 8 formed thereon are formed. The dishing amount is a depth from the surface of the interlayer insulating film 3 to the surface of the embedded wiring 8 is a.
And the depth from the surface of the interlayer insulating film 3 to the bottom of the wiring groove 4 is represented by b / a. Although this dishing amount (a / b) depends on the degree of the variation factor, it can be suppressed to 10% or less of the desired embedded wiring thickness in this embodiment.

【0020】次に、図7及び図8を参照して第2の実施
例を説明する。この実施例では、埋め込み金属配線にC
uを用いる。最近、このCMP技術が高集積デバイスの
製造プロセスに用いられ始めており、本発明は、このプ
ロセスに適用できる。半導体基板1上にCVD−SiO
2 絶縁膜2及びプラズマSiO2 絶縁膜3を続けて形成
する(図7(a))。次いで、プラズマSiO2 絶縁膜
3をパターニングして所定箇所に溝部4を形成する(図
7(b))。溝部4内及びプラズマSiO2 絶縁膜3の
全面に配線用金属膜(Cu膜)7を積層する(図7
(c))。次に、プラズマSiO2 絶縁膜3をストッパ
ー膜としてCu膜7をポリッシングする。プラズマSi
2 絶縁膜3が露出した段階でCu膜7のポリッシング
を終了させることにより溝部4内にのみCu膜が埋め込
まれ、Cu膜の埋め込み配線8が形成される(図8
(a))。このポリッシングにより半導体基板1の表面
が平坦化され、続く2層目のプラズマSiO2 絶縁膜膜
9の形成が容易になる(図8(b))。このCMP法に
よる平坦化により2層目、3層目の電極配線(図示せ
ず)の形成も容易となる。このような高集積デバイスの
製造に使用するCMP法において本発明の有効なポリッ
シング終点検出方法を用いる。
Next, a second embodiment will be described with reference to FIGS. 7 and 8. In this embodiment, C is embedded in the embedded metal wiring.
u is used. Recently, this CMP technique has begun to be used in a manufacturing process of a highly integrated device, and the present invention can be applied to this process. CVD-SiO on the semiconductor substrate 1
The 2 insulating film 2 and the plasma SiO 2 insulating film 3 are successively formed (FIG. 7A). Next, the plasma SiO 2 insulating film 3 is patterned to form a groove portion 4 at a predetermined position (FIG. 7B). A wiring metal film (Cu film) 7 is laminated in the groove 4 and on the entire surface of the plasma SiO 2 insulating film 3 (FIG. 7).
(C)). Next, the Cu film 7 is polished using the plasma SiO 2 insulating film 3 as a stopper film. Plasma Si
When the O 2 insulating film 3 is exposed, the polishing of the Cu film 7 is completed so that the Cu film is embedded only in the groove portion 4 and the embedded wiring 8 of the Cu film is formed (FIG. 8).
(A)). By this polishing, the surface of the semiconductor substrate 1 is flattened, and the subsequent formation of the second-layer plasma SiO 2 insulating film 9 is facilitated (FIG. 8B). The planarization by this CMP method also facilitates the formation of the second and third electrode wirings (not shown). In the CMP method used for manufacturing such a highly integrated device, the effective polishing endpoint detection method of the present invention is used.

【0021】本実施例において、下地絶縁膜や配線金属
材料として、プラズマ−SiO2 とAl−Si−Cuや
Cuを用いたがそれぞれの所定の絶縁性能や金属配線と
しての性能を満たせば、プラズマSi3 4 やAu、W
その他合金等他の材料であっても良く、該下地絶縁膜に
形成された配線溝の深さや被着した配線用金属材料の膜
厚も実施例に示した値でなくとも良い。Si3 4 絶縁
膜をストッパー膜とし、アルミニウム又はその合金を配
線用金属膜とした場合、ポリッシング比(Al/Si3
4 )は、200〜700と大きいが、寄生容量が大き
くなるので好ましくない。SiO2 をストッパー膜に用
いるとポリッシング比(Al/SiO2 )は、30〜4
0とあまり大きくないが、寄生容量が大きくないのでス
トッパー膜として有用である。また、該半導体基板保持
機構には、赤外線の発光部と受光部を一対としたポリッ
シング終点検出機構を特定の配線溝パターンの影響を受
けないよう9点を配置したが、特に特定パターンの影響
がなければ、少なくとも1点以上設置されていれば良
い。
In the present embodiment, plasma-SiO 2 and Al-Si-Cu or Cu were used as the base insulating film and the wiring metal material, but if the predetermined insulation performance and the performance as the metal wiring are satisfied, the plasma Si 3 N 4 , Au, W
Other materials such as alloys may also be used, and the depth of the wiring groove formed in the underlying insulating film and the film thickness of the deposited wiring metal material may not be the values shown in the embodiments. When the Si 3 N 4 insulating film is used as the stopper film and aluminum or its alloy is used as the wiring metal film, the polishing ratio (Al / Si 3
N 4 ) is as large as 200 to 700, but it is not preferable because the parasitic capacitance becomes large. When SiO 2 is used as the stopper film, the polishing ratio (Al / SiO 2 ) is 30 to 4
Although not so large as 0, it is useful as a stopper film because the parasitic capacitance is not large. Further, in the semiconductor substrate holding mechanism, a polishing end point detecting mechanism having a pair of an infrared ray emitting portion and a light receiving portion is arranged at 9 points so as not to be influenced by a specific wiring groove pattern. If not, at least one or more points may be installed.

【0022】さらにポリッシング終点は、該半導体基板
保持機構に特定の配線溝パターンの影響を受けないよう
配置した9点のポリッシング終点検出機構のうち7点が
変位終了を示した時点としたが、ポリッシング終点検出
機構を複数個半導体基板保持機構に設置された場合でも
プロセス上の不具合がなければ少なくとも1点以上が変
位変化を示した時点をポリッシング終点としても良い。
また、該ポリッシング終点検出機構によりモニターして
いる赤外線の反射強度が図5に示すような変位終了点を
ポリッシング終点と判定したが、プロセス上の不具合が
無ければ、変位開始点でも、変位経過の任意の点でも良
いことは言うまでもない。本発明のポリッシング終点検
出機構に使用する赤外線は、少なくともシリコン半導体
基板とSiO2 、Si3 4 などの絶縁膜とを透過でき
るように2.5μm以上の波長であればよい。
Further, the polishing end point is a point of time when 7 points out of the 9 points of the polishing end point detecting mechanism arranged so that the semiconductor substrate holding mechanism is not affected by a specific wiring groove pattern, indicating the end of displacement. Even when a plurality of end point detection mechanisms are installed in the semiconductor substrate holding mechanism, the polishing end point may be a time point when at least one point shows a displacement change as long as there is no process defect.
Further, the displacement end point as shown in FIG. 5 where the infrared reflection intensity monitored by the polishing end point detection mechanism is determined to be the polishing end point, but if there is no process defect, the displacement start point also indicates the displacement progress point. It goes without saying that arbitrary points are also acceptable. The infrared ray used in the polishing end point detecting mechanism of the present invention may have a wavelength of 2.5 μm or more so that it can penetrate at least the silicon semiconductor substrate and the insulating film such as SiO 2 , Si 3 N 4 .

【0023】[0023]

【発明の効果】本発明は、半導体基板上の絶縁膜層に形
成された所定の深さとパターンを有する配線溝に金属配
線材料を被着し該配線溝に埋込んだ後、該金属配線膜の
該配線溝以外の不要部分をポリッシングにより除去し埋
込み配線を形成する際に、ポリッシング装置の半導体基
板保持機構から少なくとも半導体基板および絶縁膜を透
過し該金属配線膜面で反射される赤外線を該半導体基板
越しに発光し、その反射強度の変位により該金属配線膜
のポリッシング終点を検出することで、研磨布コンディ
ションのバラツキ等不安定要因によらず常に適正なオー
バーポリッシング確保することができ、異常なダイシン
グ現象を抑制し寸法や形状の安定性の高い埋込み配線を
実現する。この結果、配線抵抗の上昇やバラツキの増大
を抑制できるため、歩留およびEM寿命等の配線信頼性
の向上が容易に得らる。
According to the present invention, a metal wiring material is deposited on a wiring groove having a predetermined depth and a pattern formed in an insulating film layer on a semiconductor substrate and embedded in the wiring groove. When removing an unnecessary portion other than the wiring groove by polishing to form a buried wiring, infrared rays transmitted from at least the semiconductor substrate and the insulating film and reflected by the metal wiring film surface from the semiconductor substrate holding mechanism of the polishing apparatus are removed. By emitting light through the semiconductor substrate and detecting the polishing end point of the metal wiring film by the displacement of its reflection intensity, it is possible to always ensure proper overpolishing regardless of instability factors such as variations in polishing cloth conditions. It realizes embedded wiring with high stability of size and shape by suppressing various dicing phenomena. As a result, since it is possible to suppress an increase in wiring resistance and an increase in variation, it is possible to easily improve wiring reliability such as yield and EM life.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例の半導体装置の製造工程
断面図。
FIG. 1 is a sectional view of a manufacturing process of a semiconductor device according to a first embodiment of the present invention.

【図2】本発明のポリッシング装置の半導体基板を保持
する吸着盤の断面図。
FIG. 2 is a cross-sectional view of a suction plate holding a semiconductor substrate of the polishing apparatus of the present invention.

【図3】図2の吸着盤と研磨盤の部分拡大図。3 is a partially enlarged view of the suction plate and the polishing plate of FIG.

【図4】図2に示す吸着盤の平面図。FIG. 4 is a plan view of the suction plate shown in FIG.

【図5】本発明の赤外線反射強度のポリッシング時間依
存性を示す特性図。
FIG. 5 is a characteristic diagram showing the polishing time dependence of the infrared reflection intensity of the present invention.

【図6】本発明のディシング現象を説明する半導体基板
の部分断面図。
FIG. 6 is a partial cross-sectional view of a semiconductor substrate illustrating a dishing phenomenon of the present invention.

【図7】第2の実施例の半導体装置の製造工程断面図。FIG. 7 is a cross-sectional view of the manufacturing process of the semiconductor device of the second embodiment.

【図8】第2の実施例の半導体装置の製造工程断面図。FIG. 8 is a cross-sectional view of the manufacturing process of the semiconductor device of the second embodiment.

【図9】本発明及び従来のポリッシング装置。FIG. 9 is a polishing apparatus according to the present invention and a conventional polishing apparatus.

【図10】従来の半導体装置の製造工程断面図。FIG. 10 is a sectional view of a conventional semiconductor device manufacturing process.

【図11】従来の赤外線反射強度のポリッシング時間依
存性を示す特性図。
FIG. 11 is a characteristic diagram showing the polishing time dependence of the conventional infrared reflection intensity.

【図12】従来のディシング現象を説明する半導体基板
の部分断面図。
FIG. 12 is a partial cross-sectional view of a semiconductor substrate illustrating a conventional dishing phenomenon.

【符号の説明】[Explanation of symbols]

1・・・半導体基板、 2、3、9・・・絶縁膜、
4・・・配線溝、5・・・フォトレジスト、 6・
・・バリアメタル、7・・・配線用金属膜、 8・・
・埋め込み配線、20・・・半導体ウェーハ、 21
・・・台、 22・・・ベアリング、23・・・研磨
盤受け、 24・・・研磨盤、 25・・・研磨
布、26・・・駆動シャフト、 27、33・・・モ
ータ、28・・・回転ベルト、 29・・・テンプレ
ート、30・・・吸着布、 31・・・吸着盤、
32・・・駆動シャフト、34、35・・・ギア、
36・・・駆動台、 37・・・シリンダ、38・・
・真空チャック用溝、 40・・・半導体基板保持機
構、50・・・赤外線センサ、 201・・・被ポリ
ッシング面、311・・・スチール盤、 312・・
・セラミック盤、313・・・球座、 314・・・
凹部、 315、316・・・貫通孔、501・・・発
光部、 502・・・受光部
1 ... Semiconductor substrate, 2, 3, 9 ... Insulating film,
4 ... Wiring groove, 5 ... Photoresist, 6.
..Barrier metal, 7 ... Wiring metal film, ...
・ Embedded wiring, 20 ・ ・ ・ Semiconductor wafer, 21
... Stand, 22 ... Bearing, 23 ... Polishing disk receiver, 24 ... Polishing disk, 25 ... Polishing cloth, 26 ... Drive shaft, 27, 33 ... Motor, 28 ... ..Rotary belts, 29 ... Templates, 30 ... Suction cloths, 31 ... Suction boards,
32 ... drive shaft, 34, 35 ... gear,
36 ... Drive base, 37 ... Cylinder, 38 ...
・ Vacuum chuck groove, 40 ... Semiconductor substrate holding mechanism, 50 ... Infrared sensor, 201 ... Polished surface, 311 ... Steel plate, 312 ...
・ Ceramic board, 313 ... Ball seat, 314 ...
Recesses, 315, 316 ... Through holes, 501 ... Light emitting portion, 502 ... Light receiving portion

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─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成7年9月7日[Submission date] September 7, 1995

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図4[Name of item to be corrected] Fig. 4

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図4】 [Figure 4]

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 研磨布を表面に取り付けた研磨盤と、 前記研磨盤を回転させる第1の駆動シャフトを有する第
1の駆動手段と、 金属膜からなる被ポリッシング膜が主面に形成されてい
る半導体ウエーハを固定する吸着布を有する吸着盤と、 前記吸着盤を回転させる第2の駆動シャフトを有する第
2の駆動手段と、 前記半導体ウエーハに赤外線を照射する発光部と前記半
導体ウェーハで反射した前記赤外線の反射光を受光する
受光部とを有する赤外線センサと、 前記反射光の強度を計測する反射光計測手段とを備え、 前記反射光強度の変化によって前記被ポリッシング膜の
ポリッシングの終点を検出することを特徴とする半導体
製造装置。
1. A polishing disk having a polishing cloth attached to the surface thereof, a first drive means having a first drive shaft for rotating the polishing disk, and a polishing film made of a metal film formed on the main surface. A suction plate having a suction cloth for fixing the semiconductor wafer, a second drive means having a second drive shaft for rotating the suction plate, a light emitting unit for irradiating the semiconductor wafer with infrared light, and a reflection by the semiconductor wafer. Infrared sensor having a light receiving section for receiving the reflected light of the infrared ray, and a reflected light measuring means for measuring the intensity of the reflected light, the end point of the polishing of the polishing target film by the change in the reflected light intensity. A semiconductor manufacturing apparatus characterized by detecting.
【請求項2】 前記赤外線センサは、前記吸着盤に取り
付けられ、前記発光部から発光された赤外線は、前記半
導体ウェーハの裏面から入射し、前記半導体ウェーハを
通過し、その主面に形成された被ポリッシング膜で反射
されることを特徴とする請求項1に記載の半導体製造装
置。
2. The infrared sensor is attached to the suction plate, and the infrared light emitted from the light emitting portion is incident on the back surface of the semiconductor wafer, passes through the semiconductor wafer, and is formed on the main surface thereof. The semiconductor manufacturing apparatus according to claim 1, which is reflected by a film to be polished.
【請求項3】 前記吸着盤に取り付けられた前記赤外線
センサは、前記半導体ウェーハを前記吸着布に取り付け
たときにこの半導体ウェーハに形成される電極パッド、
キャパシタ、電源ラインなどの金属膜が形成されないフ
ィールド領域に対向していることを特徴とする請求項2
に記載の半導体製造装置。
3. The infrared sensor attached to the suction plate is an electrode pad formed on the semiconductor wafer when the semiconductor wafer is attached to the suction cloth.
3. The capacitor according to claim 2, which is opposed to a field region where a metal film is not formed, such as a capacitor and a power line.
The semiconductor manufacturing apparatus according to.
【請求項4】 前記吸着盤には複数の前記赤外線センサ
が取り付けられていることを特徴とする請求項2又は請
求項3に記載の半導体製造装置。
4. The semiconductor manufacturing apparatus according to claim 2, wherein a plurality of the infrared sensors are attached to the suction plate.
【請求項5】 前記半導体基板がシリコン半導体である
場合において、前記赤外線の波長は2.5μm以上であ
ることを特徴とする請求項1乃至請求項4のいづれかに
記載の半導体製造装置。
5. The semiconductor manufacturing apparatus according to claim 1, wherein, when the semiconductor substrate is a silicon semiconductor, the wavelength of the infrared rays is 2.5 μm or more.
【請求項6】 被ポリッシング膜がポリッシングを止め
るストッパー膜を介して形成されている半導体ウエーハ
を回転させて、前記被ポリッシング膜が形成された半導
体ウエーハ表面をポリッシングする工程と、 前記半導体ウエーハ表面のポリッシング中においてこの
半導体ウエーハの裏面から赤外線を照射する工程と、 前記半導体ウエーハの被ポリッシング膜で反射した前記
赤外線の反射光強度を検出する工程と、 前記ストッパー膜の露出による前記反射光強度の変化か
ら前記被ポリッシング膜のポリッシング終点を検出する
ことを特徴とする半導体装置の製造方法。
6. A step of rotating a semiconductor wafer having a film to be polished through a stopper film for stopping polishing to polish the surface of the semiconductor wafer having the film to be polished, and a step of polishing the surface of the semiconductor wafer. A step of irradiating infrared rays from the back surface of the semiconductor wafer during polishing, a step of detecting the reflected light intensity of the infrared rays reflected by the film to be polished of the semiconductor wafer, and a change in the reflected light intensity due to the exposure of the stopper film. The method for manufacturing a semiconductor device is characterized by detecting the polishing end point of the film to be polished from.
【請求項7】 前記半導体ウェーハに形成された前記被
ポリッシング膜は、Al、Cu、Au、Ti及びそれら
の合金から選ばれた金属材料からなることを特徴とする
請求項6に記載の半導体装置の製造方法。
7. The semiconductor device according to claim 6, wherein the film to be polished formed on the semiconductor wafer is made of a metal material selected from Al, Cu, Au, Ti and alloys thereof. Manufacturing method.
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